JP2004040118A - ダマシンビットライン工程を利用した半導体メモリー装置及びその製造方法 - Google Patents
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Abstract
【解決手段】本発明の半導体メモリー装置の製造方法は、ゲートと多数のコンタクトパッドを備えた半導体基板を提供する段階と;基板全面に層間絶縁膜を形成する段階と;層間絶縁膜を食刻して前記コンタクトパッド中、該当するコンタクトパッドを露出させるストレージノードコンタクトを形成する段階と;前記ストレージノードコンタクトにコンタクトプラグを形成する段階と;前記層間絶縁膜を食刻してホーム形態のビットラインパターンを形成する段階と;前記コンタクトパッド中、該当するコンタクトパッドが露出するように前記層間絶縁膜を食刻してビットラインコンタクトを形成する段階と;前記ビットラインコンタクトを通じて前記コンタクトパッドに連結するように、前記ビットラインパターンにダマシンビットラインを形成する段階を備える。
【選択図】図30
Description
201,401 非活性領域
205,405 活性領域
210,410 STI素子分離膜
220 犠牲ゲート
225,245 開口部
230,460 コンタクトパッド
240,440,270,470 層間絶縁膜
250,300,430,500 スペーサー
260,420 ゲート
275,475 ストレージノードコンタクト
280,480 ストレージノード用コンタクトプラグ
290,490 ビットラインパターン
310,510 ビットラインコンタクト
320,520 ビットライン
330,530 ビットラインキャッピング層
Claims (24)
- ゲートと前記ゲートの両側にコンタクトパッドとを備える半導体基板と;
基板全面に形成され、前記コンタクトパッドのうち、該当するコンタクトパッドをそれぞれ露出させるストレージノードコンタクト及びビットラインコンタクトを備え、ホーム形態のビットラインパターンを備える層間絶縁膜と;
前記ストレージノードコンタクトに形成されたストレージノード用コンタクトプラグと;
前記ビットラインコンタクトを通じて前記露出された該当するコンタクトパッドに連結されるよう、前記ビットラインパターンに形成されたダマシンビットラインと;
を備えることを特徴とする半導体メモリー装置。 - 請求項1記載の半導体メモリー装置において、
前記コンタクトパッド及び前記ストレージノード用コンタクトプラグはエピタキシャルシリコン膜でできていることを特徴とする半導体メモリー装置。 - 請求項1記載の半導体メモリー装置において、
前記コンタクトパッド及び前記ストレージノード用コンタクトプラグはポリシリコン膜でできていること特徴とする半導体メモリー装置。 - 請求項1記載の半導体メモリー装置において、
前記ゲートは第1方向に長く延長形成され、前記ビットラインは前記ゲートと交差する第2方向に長く延長形成されて、
前記ストレージノードコンタクトプラグはその底面の第1及び第2方向での断面の長さが前記コンタクトパッドの第1及び第2方向での断面の長さよりも長いことを特徴とする半導体メモリー装置。 - 請求項4記載の半導体メモリー装置において、
前記ビットラインは
前記ビットラインパターン内に形成された絶縁膜と;
前記絶縁膜を含んだビットラインパターン内に満たされたビットライン物質と;
前記ビットラインパターン内のビットライン物質上部に形成されたキャッピング層と;
を備えることを特徴とする半導体メモリー装置。 - 請求項5記載の半導体メモリー装置において、
前記絶縁膜は前記ビットラインとストレージノード用コンタクトプラグとを絶縁させるためのビットラインスペーサーとして作用することを特徴とする半導体メモリー装置。 - 請求項5記載の半導体メモリー装置において、
前記絶縁膜とキャッピング層とは互いに異なる物質でできていて、前記第1方向でのキャッピング層の断面の長さが第1方向での前記ビットラインの断面の長さよりも長いことを特徴とする半導体メモリー装置。 - 請求項7記載の半導体メモリー装置において、
前記キャッピング層は窒化膜でできていることを特徴とする半導体メモリー装置。 - 請求項8記載の半導体メモリー装置において、
前記窒化膜は熱酸化膜及び高誘電膜を含むグループから選択されることを特徴とする半導体メモリー装置。 - 請求項1記載の半導体メモリー装置において、
ゲートの両側のシリコン基板を露出させるセルフアラインコンタクトを備える第1層間絶縁膜をさらに含み、
ゲートはゲート絶縁膜、ゲート物質、キャッピング層及びゲートの側壁に形成されたスペーサーで成り立っている積層構造を持ち、
前記コンタクトパッドはセルフアラインコンタクトに形成されていることを特徴する半導体メモリー装置。 - 請求項1記載の半導体メモリー装置において、
ゲートの底面及び側壁に形成された絶縁膜と;
前記シリコン基板上に形成されて前記コンタクトパッド及びゲートを露出させる第1層間絶縁膜と;をさらに含み、
前記コンタクトパッドは前記シリコン基板上に形成され、前記ゲートはコンタクトパッド間に形成されたキャッピング層を備えたダマシンタイプのゲートであることを特徴とする半導体メモリー装置。 - 請求項11記載の半導体メモリー装置において、
前記絶縁膜のうち、ゲート底面の部分とゲート側壁の部分との厚み差は7nm以下であり、ゲート底面の部分はゲート絶縁膜であり、ゲート側壁の部分はゲートスペーサーであることを特徴とする半導体メモリー装置。 - ゲートと多数のコンタクトとを備えた半導体基板を提供する段階と;
基板全面に第2層間絶縁膜を形成する段階と;
前記第2層間絶縁膜を食刻して前記コンタクトパッドのうち、該当するコンタクトパッドを露出させるストレージノードコンタクトを形成する段階と;
前記ストレージノードコンタクトに前記該当するコンタクトパッドに連結されるコンタクトプラグを形成する段階と;
前記第2層間絶縁膜を食刻してホーム形態のビットラインパターンを形成する段階と;
前記コンタクトパッドのうち、該当するコンタクトパッドが露出するように前記第2層間絶縁膜を食刻してビットラインコンタクトを形成する段階と;
前記ビットラインコンタクトを通じて前記コンタクトパッドに連結されるように前記ビットラインパターンにダマシンビットラインを形成する段階と;
を備えることを特徴とする半導体メモリー装置の製造方法。 - 請求項13記載の半導体メモリー装置の製造方法において、
前記コンタクトパッド及び前記ストレージノード用コンタクトプラグは、エピタキシャル成長されたシリコン膜でできていることを特徴とする半導体メモリー装置の製造方法。 - 請求項13記載の半導体メモリー装置の製造方法において、
前記コンタクトパッド及び前記ストレージノード用コンタクトプラグはポリシリコン膜でできていることを特徴とする半導体メモリー装置の製造方法。 - 請求項13記載の半導体メモリー装置の製造方法において、
前記ゲートは第1方向に長く延長形成され、前記ビットラインは前記ゲートと交差する第2方向に長く延長形成されて、
前記ストレージノードコンタクトはその底面の第1及び第2方向での断面長さが前記コンタクトパッドの第1及び第2方向での断面長さよりもそれぞれ長くなるように形成されていることを特徴とする半導体メモリー装置の製造方法。 - 請求項16記載の半導体メモリー装置の製造方法において、
前記ビットラインを形成する段階は、
前記ビットラインパターン内に絶縁膜を形成する段階と;
前記絶縁膜を含んだビットラインパターン内にビットライン物質を満たす段階と;
ビットライン物質上部にキャッピング層を形成する段階と;
を備えることを特徴とする半導体メモリー装置の製造方法。 - 請求項17記載の半導体メモリー装置の製造方法において、
前記絶縁膜を形成する段階は、
熱酸化膜及び高誘電膜を含むグループから選択された、前記ビットラインとストレージノード用コンタクトプラグとを絶縁させるためのビットラインスペーサーを形成する段階を含むことを特徴とする半導体メモリー装置の製造方法。 - 請求項18記載の半導体メモリー装置の製造方法において、
前記ビットラインスペーサーを形成する段階は、
熱酸化工程及び蒸着工程を含むグループから選択された工程を使用してビットラインスペーサーを形成する段階を含むことを特徴とする半導体メモリー装置の製造方法。 - 請求項17記載の半導体メモリー装置の製造方法において、
前記絶縁膜として使用された物質と他の物質とでキャッピング層を形成する段階をさらに含み、
前記第1方向でのキャッピング層の断面の長さが第1方向での前記ビットラインの断面の長さよりも長いことを特徴とする半導体メモリー装置の製造方法。 - 請求項20記載の半導体メモリー装置の製造方法において、
前記キャッピング層を形成する段階は、
前記ビットラインパターン内の前記絶縁膜とビットライン物質とを一部分エッチバックする段階と;
基板全面に窒化膜を蒸着する段階と;
窒化膜をCMPしてキャッピング層を形成する段階と;
でできていることを特徴とする半導体メモリー装置の製造方法。 - 請求項13記載の半導体メモリー装置の製造方法において、
前記ゲートとコンタクトパッドとを備えた半導体基板を提供する段階は、
シリコン基板上にゲート絶縁膜、ゲート絶縁物質及びキャッピング層の積層構造を具備するゲートを形成する段階と;
前記ゲートの側壁にスペーサーを形成する段階と;
基板上に第1層間絶縁膜を形成する段階と;
前記ゲート両側の基板が露出するように前記第1層間絶縁膜を食刻してSACコンタクトを形成する段階と;
前記SACコンタクトにコンタクトパッドを形成する段階と;
を含むことを特徴とする半導体メモリー装置の製造方法。 - 請求項13記載の半導体メモリー装置の製造方法において、
前記ゲートとコンタクトパッドとを備えた半導体基板を提供する段階は、
半導体基板上に犠牲ゲート絶縁膜を備えた犠牲ゲートを形成する段階と;
前記犠牲ゲート両側の基板上に前記コンタクトパッドを形成する段階と;
前記コンタクトパッド及び犠牲ゲートが露出するように基板上に第1層間絶縁膜を形成する段階と;
前記犠牲ゲート絶縁膜を含む犠牲ゲートを除去して基板を露出させる開口部を形成する段階と;
前記開口部内の底面及び側壁に絶縁膜とその上面にキャッピング層を備えたゲートとを形成する段階と;
を備えることを特徴とする半導体メモリー装置の製造方法。 - 請求項23記載の半導体メモリー装置の製造方法において、
前記絶縁膜は熱酸化膜及び高誘電膜で構成されたグループから選択され、前記絶縁膜のうち、前記ゲート下部の部分と前記ゲート側壁の部分とは7nm以下の厚み差を持ち、前記ゲート下部の部分はゲート絶縁膜であり、前記ゲートの側壁の部分は前記ゲートとコンタクトパッドとを絶縁させるためのゲートスペーサーであることを特徴とする半導体メモリー装置の製造方法。
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
KR10-2002-0040806A KR100481173B1 (ko) | 2002-07-12 | 2002-07-12 | 다마신 비트라인공정을 이용한 반도체 메모리장치 및 그의제조방법 |
Publications (1)
Publication Number | Publication Date |
---|---|
JP2004040118A true JP2004040118A (ja) | 2004-02-05 |
Family
ID=30113159
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP2003273743A Pending JP2004040118A (ja) | 2002-07-12 | 2003-07-11 | ダマシンビットライン工程を利用した半導体メモリー装置及びその製造方法 |
Country Status (4)
Country | Link |
---|---|
US (1) | US6861313B2 (ja) |
JP (1) | JP2004040118A (ja) |
KR (1) | KR100481173B1 (ja) |
CN (1) | CN1293638C (ja) |
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KR101076888B1 (ko) | 2009-06-29 | 2011-10-25 | 주식회사 하이닉스반도체 | 반도체 소자의 연결 배선체 및 형성 방법 |
KR101102766B1 (ko) * | 2009-09-18 | 2012-01-03 | 주식회사 하이닉스반도체 | 반도체 소자의 제조 방법 |
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- 2003-07-11 JP JP2003273743A patent/JP2004040118A/ja active Pending
- 2003-07-14 CN CNB031474772A patent/CN1293638C/zh not_active Expired - Fee Related
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Date | Code | Title | Description |
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A621 | Written request for application examination |
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|
A977 | Report on retrieval |
Free format text: JAPANESE INTERMEDIATE CODE: A971007 Effective date: 20070831 |
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A131 | Notification of reasons for refusal |
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A131 | Notification of reasons for refusal |
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