TWI567873B - 半導體元件以及製造其之方法 - Google Patents

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Description

半導體元件以及製造其之方法
本發明之具體實例係關於半導體元件及製造其之方法，且更特定言之，本發明之具體實例係關於包括內埋閘及儲存節點接點之半導體元件及製造其之方法。
 【相關申請案之交叉參考】
本申請案根據35 U.S.C. 119(a)主張於2011年2月22日在韓國專利局申請的韓國申請案第10-2011-0015619號之優先權，該申請案係以全文引用之方式併入本申請案中。
最近，雖然對大容量之半導體記憶體元件(尤其係動態隨機存取記憶體(DRAM))之需求已增加，但DRAM之容量之增加在不久的將來很可能達到極限，因為DRAM技術歸因於製造具有顯著小於30 nm之特徵大小之功能性DRAM單元之困難而在30 nm以下會失靈。因此，已作出了眾多研究努力以試圖減小記憶體單元大小以便在相同面積中安裝更多記憶體單元。此努力之一個領域已提出更有效之單元佈局，例如，將佈局自習知8F2變為6F2，其中「F」指代特徵大小。特徵大小通常代表用以製造給定半導體晶片之最小圖案大小。
用以將更多數目之記憶體單元擠壓至相同晶片面積中且獲得增加之儲存容量之另一種方法為使用具有形成於基板之凹陷中之閘的凹陷閘結構。通道區係沿著彎曲之凹陷表面而不是具有水平通道區之習知平坦閘結構形成。
內埋閘結構為用以按比例縮小DRAM記憶體單元之又一種方法，其中閘內埋於基板中之凹陷中。整個閘形成於半導體基板之表面之下以獲得具有較長長度及較寬寬度之通道以便減小，例如，閘(字線)與位元線之間的寄生電容。
實施內埋閘結構技術之一挑戰為儲存節點接點與作用區之間的相對較小之接觸面積。此小接觸面積導致相對較高之接觸電阻。
本發明之具體實例係針對提供一種具有相對較低接觸電阻之半導體元件。在一具體實例中，一隔離圖案形成於一元件隔離結構上且接觸插件形成於該隔離圖案之側面處，以使得提供一儲存節點接點與一作用區之間的一完全重疊以解決一蝕刻製程中之一覆蓋，且增加一儲存節點之一蝕刻寬度以改良處理容限。
根據一例示性具體實例之一態樣，一半導體元件包括安置於一半導體基板中之一主閘及一元件隔離結構、一安置於該元件隔離結構上之隔離圖案，及安置於該隔離圖案之側面處之接觸插件。該隔離圖案形成於該元件隔離結構上且該等接觸插件形成於該隔離圖案之側面處，以使得提供一儲存節點接點與一作用區之間的一完全重疊以解決一蝕刻製程中之一覆蓋及一儲存電極之一蝕刻線寬度以提供一處理容限。
該元件隔離結構可包括下列各者中之至少一者：該半導體基板中之一待鄰近於該主閘安置之隔離閘，及包括內埋於一溝槽內之一絕緣層之一元件隔離膜，在該溝槽中該半導體基板被蝕刻。
該隔離圖案可包括具有不同於一氧化物層之一蝕刻選擇性之一絕緣層。該隔離圖案可包括氮化物層、氮氧化矽層及非晶碳層。
該主閘及該隔離閘中之每一者可包括一內埋閘，該內埋閘包括一形成於該半導體基板中之具有一預定深度之凹陷、一內埋於該凹陷之一下部部分中之閘導電層及一形成於該凹陷內之該閘導電層上之頂蓋層。
該隔離圖案可形成以使得該隔離圖案之一下部部分內埋於該凹陷之一上部部分內以防止該隔離圖案崩塌。
另外，該主閘及該隔離閘可形成以使得兩個主閘及一個隔離閘以重複方式安置。
該半導體元件可進一步包括安置於介於該兩個主閘之間的一位元線接觸區上之一位元線接點，及一安置於該位元線接點上之位元線。
該等接觸插件可包括一儲存節點接觸插件。
根據另一例示性具體實例之另一態樣，一種半導體元件包括以一線型形成於一半導體基板中之一作用區、一偏斜地延伸至該作用區之主閘、一在該半導體基板中之隔離閘、安置於該隔離閘上的一線型之一隔離圖案，及沿著該隔離圖案之兩側延伸之接觸插件。該隔離圖案形成於一元件隔離結構上且接觸插件形成於該隔離圖案之兩側處。藉此，提供一儲存節點接點與該作用區之間的一完全重疊以改良一蝕刻製程中之一覆蓋，且增加一儲存節點之一蝕刻線寬度以改良一處理容限。
該主閘及該隔離閘可形成以使得兩個主閘及一個隔離閘以交替方式安置。
該半導體元件可進一步包括一介於該兩個主閘之間的位元線接觸插件。
該半導體元件可進一步包括安置於該位元線接觸插件上且延伸以跨越該主閘的一線型之一位元線。
該位元線可垂直跨越該主閘且該接觸插件可包括一儲存節點接觸插件。
根據另一例示性具體實例之另一態樣，一種製造一半導體元件之方法包括在一半導體基板中形成一主閘及一元件隔離結構、在該元件隔離結構上形成一隔離圖案，及在該隔離圖案之兩側處形成接觸插件。該隔離圖案形成於該元件隔離結構上且接觸插件形成於該隔離圖案之兩側處。藉此，提供一儲存節點接點與一作用區之間的一完全重疊以改良一蝕刻製程中之一覆蓋，且增加一儲存節點之一蝕刻線寬度以改良一處理容限。
該形成一元件隔離結構可包括下列各者中之至少一者：在一半導體基板中形成一待鄰近於該主閘安置之隔離閘，及形成包括內埋於一溝槽中之一絕緣層之一元件隔離膜，在該溝槽中的該半導體基板被蝕刻。
該形成一隔離圖案可包括在該半導體基板上形成一層間介電層、藉由邊界化該隔離閘來蝕刻該層間介電層、在包括一經蝕刻層間介電層的該半導體基板之整個表面上沉積一隔離圖案層、回蝕該隔離圖案層以使得該隔離圖案保留在該層間介電層之一側壁上，及移除該層間介電層。
該形成一主閘及一隔離閘可包括在該半導體基板中形成一具有一預定深度之凹陷、將一閘導電層內埋於該凹陷之一下部部分中，及在該凹陷內之該閘導電層上內埋一頂蓋層。
該隔離圖案可形成以使得該隔離圖案之一下部部分內埋於該凹陷之一上部部分內。
該方法可進一步包括蝕刻該頂蓋層至一預定深度及在包括一經蝕刻頂蓋層之該半導體基板上形成一隔離圖案層。
該形成一接觸插件可包括在包括該隔離圖案之該半導體基板上形成一層間介電層、藉由邊界化該主閘來蝕刻該層間介電層以形成一接觸孔、在包括該接觸孔的該半導體基板之整個表面上沉積一導電材料，及平坦化蝕刻該層間介電層上之該導電材料。
該隔離圖案可包括具有不同於一氧化物層之一蝕刻選擇性之一絕緣層。該隔離圖案可包括一氮化矽層、一氮氧化矽層或一非晶碳層。
該形成一主閘及一隔離閘可包括形成待以交替方式安置之兩個主閘及一個隔離閘。
該方法可進一步包括在介於該兩個主閘之間的一位元線接觸區上形成一位元線接點及在該位元線接點上形成一位元線。
該接觸插件可包括一儲存節點接觸插件。
根據另一例示性具體實例之另一態樣，一種製造一半導體元件之方法包括在一半導體基板中形成一線型之一作用區、在該半導體基板中形成一偏斜地延伸至該作用區之主閘及一隔離閘、在該隔離閘上形成一線圖案之一隔離圖案，及形成一沿著該隔離圖案之兩個邊緣延伸之接觸插件。
該形成該主閘及該隔離閘可包括形成待以交替方式安置之兩個主閘及一個隔離閘。
該方法可進一步包括在該兩個主閘之間形成一接觸插件。
該方法可進一步包括形成安置於該位元線接觸插件上之一線型之一位元線，其待連接至該位元線接觸插件且延伸以跨越該主閘。
該位元線可形成以垂直地跨越該主閘。
該接觸插件可包括一儲存節點接觸插件。
此等及其他特徵、態樣及具體實例將在下文中在標題為「實施方式」之部分中加以描述。
本文中參考橫截面說明來描述例示性具體實例，該等橫截面說明為例示性具體實例(及中間結構)之示意說明。因而，預料到由(例如)製造技術及/或容差引起的相對於該等說明之形狀的變化。因此，例示性具體實例不應被解釋為限於本文中所說明之區之特定形狀，而是亦可包括(例如)由製造引起的形狀之偏差。在圖式中，為清楚起見，可誇示層及區之長度及大小。圖中相同的元件符號指示相同元件。亦將理解，當將層稱為位於另一層或基板「上」時，該層可直接位於該另一層或基板上，或亦可存在介入層。
將參看隨附圖式來描述根據本發明之例示性具體實例的半導體元件及製造其之方法。
圖1為根據本發明之具體實例的半導體元件之平面圖。作用區12形成為一線型圖案，例如，相對於位元線以一角度延伸。線型之元件隔離膜11形成於半導體基板10之除了作用區12外之剩餘區中，以界定作用區12。作用區12之組態不限於線型，而是如稍後所描述，作用區之其他組態亦適用。
位元線60形成為線型圖案以沿著一第一方向跨越穿過作用區12，該位元線相對於作用區12形成銳角。主閘20(亦被稱為「單元閘」)形成為沿著一垂直於該第一方向之第二方向延伸之線型圖案。隔離閘30(亦被稱為「隔離圖案」)形成為介於主閘之一相鄰對之間的線型圖案，使得該隔離圖案沿著該第一方向延伸。在一具體實例中，複數個主閘20及複數個隔離閘30可以一固定距離間隔開。舉例而言，該等閘可以一線及空間(line-and-space)圖案形成，其中線圖案具有一線寬度「1」，且空間圖案亦具有一線寬度「1」。
隔離圖案40(參見圖2)作為線型形成於隔離閘30上。接觸插件50形成於隔離圖案40之兩側處。接觸插件50可包括一儲存節點接觸插件。圖2為沿著圖1之線A-A'截取的半導體元件之橫截面圖。作用區12形成於半導體基板10中且兩個主閘20及一個隔離閘30重複地形成，其中根據本發明之具體實例，此等閘中之每一者以一實質上固定之距離與鄰近閘間隔開。主閘20及隔離閘30可形成為閘內埋於半導體基板10內之內埋閘。主閘20及隔離閘30中之每一者可包括形成於半導體基板10中之具有一預定深度之凹陷22或32；內埋於凹陷22或32之一下部部分中之閘導電層24或34；及在凹陷22或32內之閘導電層24或34上方之頂蓋層26或36。閘導電層24或34包括諸如鎢(W)或鈦(Ti)之金屬。頂蓋層26或36包括諸如氮化物層或氧化物層之絕緣材料。
此處，主閘20充當半導體元件之字線，且具有與主閘20相同之結構的隔離閘30用來隔離單元而實際上不作為閘來操作。隔離閘30可藉由連接至反偏壓電壓Vbb來接地。另外，如稍後所描述(參見圖15)，隔離閘30可由一元件隔離膜或一閘極內埋於一元件隔離膜內之一結構替換。
接面區形成於介於主閘20與隔離閘30之間及介於主閘20之間的作用區12之區中。兩個主閘20之間的接面區可為位元線接觸區且主閘20與隔離閘30之間的接面區可為儲存節點接觸區，但本發明不限於此。結果，位元線插件62及位元線60可形成於位元線接觸區上，且儲存節點接觸插件54及電容器(未圖示)可形成於儲存節點接觸區中。此時，位元線接觸插件62可形成以具有一低於儲存節點接觸插件54之表面水平(如圖2中所展示)或具有一高於儲存節點接觸插件54之表面水平(如圖14中所展示)。
另外，隔離圖案40形成於隔離閘30上。可以與隔離閘30相同之線型形成的隔離圖案40係安置於隔離閘30上方，如圖2中所展示。隔離圖案40可包括具有不同於氧化物層之蝕刻選擇性之材料且可包括氮化矽層、氮氧化矽(SiON)層或非晶碳層。隔離圖案40安置於兩個接觸插件54之間。亦即，接觸插件54安置於隔離圖案40之側面處。接觸插件54可為儲存節點接觸插件。
隔離圖案40在半導體基板10之表面下延伸以使得該隔離圖案之一下部部分部分地延伸至凹陷32之上部部分中且耦接至內埋隔離閘30。結果，即使當隔離圖案40經形成而具有一高縱橫比(例如，3、5、7或更高之縱橫比)時，與隔離圖案40形成於半導體基板上方之情況相比，可防止隔離圖案40之崩塌。在一具體實例中，隔離圖案40具有實質上高於隔離閘30之縱橫比。
在具有上述結構之半導體元件中，兩個儲存節點接觸插件54係使用單一蝕刻及沉積製程同時形成，此係因為根據本發明之具體實例，先前形成之隔離圖案40用來隔離該兩個儲存節點接觸插件54。結果，提供一儲存節點接點與該作用區之間的完全重疊，從而增加一處理容限。又，可能在形成儲存節點接觸孔之過程中出現的未對準問題可得到解決，且可增加儲存節點與接面之間的接觸面積大小。
圖3至圖14為沿著圖1之線A-A'截取且說明製造根據一例示性具體實例之半導體元件之方法的橫截面圖。在下文，將參看圖3至圖14描述製造具有上述結構之半導體元件之方法。
參看圖3，主閘20及隔離閘30經形成以內埋於半導體基板10內。特定言之，凹陷22及32在半導體基板10中形成至一預定深度。包括W或Ti之導電材料沉積於凹陷22及32中且接著經回蝕以使得導電材料保留在凹陷22及32之下部部分中，藉此形成閘導電層24及34。接下來，包括諸如氮化物層或氧化物層之絕緣材料的頂蓋層26及36形成於凹陷22及32內之閘導電層24及34上。
一離子植入製程經執行以在半導體基板10之閘20與30之間形成接面區14，且包括氧化物層之層間介電層57在半導體基板10上形成至一預定厚度。
作為隔離閘30之替代，即使圖式中未展示，線型之元件隔離膜亦可使用一淺溝槽隔離(STI)製程形成以界定線型之作用區12，如圖1所示。
將更詳細地描述形成元件隔離層之STI製程。首先，經由氧化製程在一溝槽之一內壁上形成一側壁氧化物層。該側壁氧化物層用來處理半導體基板之一表面之晶格缺陷，該表面藉由形成該溝槽而曝露。在該溝槽之一表面上形成一內襯氮化物層及一內襯氧化物層。該內襯氮化物層防止該溝槽之該內壁之氧化且抑制應力在後續製程中出現。該內襯氧化物層經組態以減小在絕緣材料沉積於該溝槽中時出現的施加於該溝槽之內側上之應力，或解決由藉由溝槽曝露之半導體基板與一襯墊氮化物層圖案之間的材料差異所導致之沉積速率差異所引起之不均勻性。
接下來，在包括當中形成有該內襯氧化物層之該溝槽的半導體基板10之整個表面上方形成一用於元件隔離之絕緣材料。該用於元件隔離之絕緣層包括氧化物層。舉例而言，該用於元件隔離之絕緣層可包括高密度電漿(HDP)或旋塗式介電質(SOD)。隨後，可執行一化學機械研磨(CMP)製程，直至一襯墊氮化物層曝露為止，藉此形成元件隔離膜。
參看圖4，在層間介電層57上方形成遮罩圖案72。遮罩圖案72可包括一光阻層圖案或一硬式遮罩圖案。遮罩圖案72曝露隔離閘30且在替代例中亦曝露隔離閘30之間的作用區12。特定言之，遮罩圖案72之邊界可較佳與安置於兩個鄰近隔離閘30之左邊的隔離閘30之左端及安置於兩個鄰近隔離閘30之右邊的隔離閘30之右端重合。
參看圖5，使用遮罩圖案72作為遮罩來蝕刻層間介電層57以曝露半導體基板10。此時，兩個主閘20及兩個隔離閘30之上表面可曝露且經蝕刻層間介電層57之邊界亦可安置於隔離閘上方。
參看圖6，執行頂蓋層26及36之蝕刻製程以部分地移除頂蓋層26及36之一上部部分。結果，頂蓋層凹陷26a及36a在內埋閘20及30之上部部分中形成至一預定深度。頂蓋層26及36之蝕刻製程可使用介於頂蓋層之氮化物與半導體基板10之矽之間及介於頂蓋層之氮化物與層間介電層57之氧化物之間的蝕刻選擇性。
參看圖7，在包括頂蓋層凹陷26a及36a的半導體基板10之整個表面上方形成隔離圖案層42至一預定厚度。隔離圖案層42可為稍後將描述之隔離圖案40。隔離圖案層42可包括具有一不同於氧化物層之蝕刻選擇性之材料。隔離圖案層42可包括諸如氮化物層、氮氧化矽層(SiON)或非晶碳層之材料。可使用諸如物理氣相沉積(PVD)製程、化學氣相沉積(CVD)製程或原子層沉積(ALD)之沉積製程來沉積隔離圖案層42。
參看圖8，執行隔離圖案層42之非等向性蝕刻製程以使得隔離圖案層42保留在層間介電層57之側壁上，藉此形成隔離圖案40。此時，由於層間介電層57之邊界沉積於隔離閘30上方，故隔離圖案40亦安置於隔離閘30之邊界上方。在非等向性蝕刻製程中，隔離圖案層42亦保留在頂蓋層凹陷26a及36a中。藉此，隔離圖案40之下部部分內埋於頂蓋層凹陷36a中以使得可在隨後製程中防止隔離圖案40之崩塌。
參看圖9，移除層間介電層57以使得僅隔離圖案40安置於半導體基板10上。
參看圖10，在包括隔離圖案40之半導體基板10上沉積層間介電層56，以使得半導體基板10之整個表面經平坦化。層間介電層56可包括氧化物層。在層間介電層56上方形成硬式遮罩材料之遮罩圖案74或光阻層。遮罩圖案74可具有一用於界定儲存節點接觸區之組態。遮罩圖案74可具有用於界定包括一個隔離圖案40之兩個鄰近儲存節點接點之組態及大小。
參看圖11，使用遮罩圖案74作為遮罩來蝕刻層間介電層56以形成儲存節點接觸孔52。儲存節點接觸孔52可曝露隔離閘30與主閘20之間的接面區14。隔離圖案40安置於儲存節點接觸孔52之中心處。隔離圖案40包括具有一不同於氧化物材料之層間介電層56之蝕刻選擇性之材料，諸如氮化物層、氮氧化矽(SiON)層或非晶碳層，以使得在層間介電層56之蝕刻製程期間不蝕刻隔離圖案40。
參看圖12，在包括儲存節點接觸孔52的半導體基板10之整個表面上方沉積諸如多晶矽之導電材料54a以填滿儲存節點接觸孔52。
參看圖13，使用諸如CMP製程之製程平坦化蝕刻導電材料54a之上部部分以分離導電材料54a，藉此在儲存節點接觸孔52內形成儲存節點接觸插件54。
參看圖14，蝕刻當中形成有儲存節點接觸插件54之層間介電層56且將導電材料內埋於層間介電層56之經蝕刻部分內以形成位元線接觸插件62。在位元線接觸插件62上形成位元線60(參見圖2)。在儲存節點接觸插件54上形成包括下部電極、介電層及上部電極之電容器。
根據製造根據例示性具體實例之具有以上組態之半導體元件之方法，藉由一個蝕刻及沉積製程使用形成於隔離閘30上方之隔離圖案40形成兩個儲存節點接觸插件54。先前形成之隔離圖案40用來隔離儲存節點接觸插件54。藉此，提供該儲存節點接點與該作用區之間的一完全重疊以解決該蝕刻製程中之一覆蓋，且增加該儲存節點之一蝕刻線寬度以改良處理容限。
在例示性具體實例中，已描述當中以一線型形成作用區12(參見圖1)且包括隔離閘30之結構。然而，本發明亦可應用於當中以條型(bar type)形成作用區且不包括隔離閘30之半導體元件，如圖15所示。
圖15為說明根據另一例示性具體實例之半導體元件之圖。參看圖15，可省略隔離閘30且改為可形成元件隔離膜38。元件隔離膜38可形成於一結構中，在該結構中，一絕緣層經由一STI製程內埋於一溝槽內。閘20可形成於元件隔離膜38中。隔離圖案40形成於元件隔離膜38上方且儲存節點接觸插件54形成於隔離圖案40之側面處。
即使在如圖15中所描述之根據例示性具體實例之半導體元件中，兩個儲存節點接觸插件54係藉由一個蝕刻及沉積製程使用隔離圖案40形成，且隔離圖案40用來隔離兩個儲存節點接觸插件54。藉此，提供該儲存節點接點與該作用區之間的一完全重疊以解決該蝕刻製程中之一覆蓋，且增加該儲存節點之一蝕刻線寬度以改良處理容差。
本發明之以上具體實例為說明性而非限制性的。各種替代例及等效物為可能的。本發明不受本文中所描述之具體實例限制。本發明亦不限於任何特定類型之半導體元件。考慮到本發明，其他添加、減少或修改為明顯的且意欲屬於所附申請專利範圍之範疇內。
本發明包括下列各者：
15.一種製造一半導體元件之方法，其包含：在一半導體基板中形成一主閘及一元件隔離結構；在該元件隔離結構上方形成一隔離圖案；及在該隔離圖案之側面處形成接觸插件。
16.如申請專利範圍第15項之方法，其中該形成一元件隔離結構包括下列各者中之至少一者：在一半導體基板中形成一待鄰近於該主閘安置之隔離閘；及形成一包括一絕緣層之元件隔離膜，該絕緣層內埋於一形成於該半導體基板中之溝槽內。
17.如申請專利範圍第15項之方法，其中該形成一隔離圖案包括：在該半導體基板上方形成一層間介電層；蝕刻該層間介電層以形成一曝露兩個相鄰隔離閘及該兩個相鄰隔離閘之間的基板之經蝕刻層間介電層；在包括該經蝕刻層間介電層的該半導體基板之整個表面上方沉積一隔離圖案層；回蝕該隔離圖案層以使得該隔離圖案保留在該層間介電層之一側壁上方；及移除該經蝕刻層間介電層。
18.如申請專利範圍第16項之方法，其中該形成一主閘及一隔離閘包括：在該半導體基板中形成具有一預定深度之凹陷；將一閘導電層內埋於該等凹陷之一下部部分中；及在該等凹陷內之閘導電層上方內埋一頂蓋層。
19.如申請專利範圍第18項之方法，其中該隔離圖案經形成以使得該隔離圖案之一下部部分內埋於該凹陷之一上部部分內。
20.如申請專利範圍第19項之方法，形成該隔離圖案之步驟進一步包含：將該頂蓋層蝕刻至一預定深度；及在包括一經蝕刻頂蓋層之半導體基板上方形成該隔離圖案層。
21.如申請專利範圍第15項之方法，其中形成該接觸插件之步驟包括：在包括該隔離圖案之該半導體基板上方形成一層間絕緣層；蝕刻該層間絕緣層以曝露該主閘與該元件隔離結構之間的基板以形成一接觸孔；在包括該接觸孔的該半導體基板之整個表面上方沉積一導電材料；及平坦化蝕刻該層間絕緣層上方之該導電材料。
22.如申請專利範圍第15項之方法，其中該隔離圖案包括具有不同於一氧化物層之一蝕刻選擇性之一絕緣層，且該隔離圖案包括一氮化矽層、一氮氧化矽層及一非晶碳層中之任一者。
23.如申請專利範圍第16項之方法，其中形成該主閘及該隔離閘之步驟包括形成待以重複方式安置之兩個主閘及一個隔離閘。
24.如申請專利範圍第15項之方法，該方法進一步包含：在該兩個主閘之間的一位元線接觸區上方形成一位元線接點；及在該位元線接點上方形成一位元線。
25.如申請專利範圍第15項之方法，其中該等接觸插件中之任一者為一儲存節點接觸插件。
26.一種製造一半導體元件之方法，其包含：在一半導體基板中形成一線型之一作用區；穿過該作用區形成一主閘及一隔離閘；在該隔離閘上方形成一線型之一隔離圖案；及在該隔離圖案之一側處形成一第一接觸插件。
27.如申請專利範圍第26項之方法，其中該形成該主閘及該隔離閘包括形成待以重複方式安置之兩個主閘及一個隔離閘。
28.如申請專利範圍第27項之方法，該方法進一步包含在該兩個主閘之間形成一第二接觸插件。
29.如申請專利範圍第27項之方法，其進一步包含形成安置於待耦接至該位元線接觸插件之第二接觸插件上方的一線型之一位元線。
30.如申請專利範圍第29項之方法，其中該位元線係垂直於該主閘而配置。
31.如申請專利範圍第26項之方法，其中該第一接觸插件包括一儲存節點接觸插件。
10．．．半導體基板
12．．．作用區
14．．．接面區
20．．．主閘
22．．．凹陷
24．．．閘導電層
26．．．頂蓋層
26a．．．頂蓋層凹陷
30．．．隔離閘
32．．．凹陷
34．．．閘導電層
36．．．頂蓋層
36a．．．頂蓋層凹陷
38．．．元件隔離膜
40．．．隔離圖案
42．．．隔離圖案層
50．．．儲存節點接點
52．．．儲存節點接觸孔
54．．．儲存節點接觸插件
56．．．層間介電層
57．．．層間介電層
58．．．層間介電層
60．．．位元線
62．．．位元線接點插件
自結合隨附圖式進行之以上詳細描述已更清楚地理解本發明之標的之上述及其他態樣、特徵及其他優點，其中：
圖1為根據本發明之具體實例的半導體元件之平面圖。
圖2為沿著圖1之線A-A'截取的半導體元件之橫截面圖。
圖3至圖14為沿著線A-A'截取的說明製造根據本發明之具體實例的半導體元件之方法的橫截面圖；且
圖15為根據本發明之另一具體實例的半導體元件之橫截面圖。
10．．．半導體基板
12．．．作用區
14．．．接面區
20．．．主閘
22．．．凹陷
24．．．閘導電層
26．．．頂蓋層
30．．．隔離閘
32．．．凹陷
34．．．閘導電層
36．．．頂蓋層
40．．．隔離圖案
52．．．儲存節點接觸孔
54．．．儲存節點接觸插件
56．．．層間介電層
60．．．位元線
62．．．位元線接觸插件

Claims (23)

  1. 一種半導體元件，其包含：一主閘及一元件隔離結構，該兩者安置於一半導體基板中；一隔離圖案，其安置於該元件隔離結構上方；及接觸插件，其安置於該隔離圖案之側面處，其中該隔離圖案是一個平行於該主閘而延伸的線形圖案。
  2. 如申請專利範圍第1項之半導體元件，其中該元件隔離結構包括下列各者中之至少一者：一隔離閘，其安置於該半導體基板中鄰近該主閘處；及一元件隔離膜，其包括內埋於一溝槽內之一絕緣層，該溝槽形成於該半導體基板中。
  3. 如申請專利範圍第1項之半導體元件，其中該隔離圖案包括具有不同於一氧化物層之一蝕刻選擇性之一絕緣層，且其中該隔離圖案包括一氮化物層、一氮氧化矽層及一非晶碳層中之任一者。
  4. 如申請專利範圍第2項之半導體元件，其中該主閘及該隔離閘中之每一者包括：一凹陷，其形成於該半導體基板中且具有一預定深度；一閘導電層，其內埋於該凹陷之一下部部分中；及一頂蓋層，其形成於該凹陷內的閘導電層上方。
  5. 如申請專利範圍第4項之半導體元件，其中該隔離圖案經形成以使得該隔離圖案之一下部部分內埋於該凹陷之一上部部分內，以防止該隔離圖案崩塌。
  6. 如申請專利範圍第2項之半導體元件，其中該主閘及該隔離閘經形成以使得兩個主閘及一個隔離閘以重複方式安置。
  7. 如申請專利範圍第6項之半導體元件，其進一步包含：一位元線接點，其安置於該兩個主閘之間的一位元線接觸區上方；及一位元線，其安置於該位元線接點上方。
  8. 如申請專利範圍第1項之半導體元件，其中該等接觸插件中之任一者為一儲存節點接觸插件。
  9. 一種半導體元件，其包含：一作用區，其以一線型形成於一半導體基板中；一主閘及一隔離閘，該兩者穿過該作用區；一線型之一隔離圖案，其安置於該隔離閘上方且平行於該主閘而延伸；及接觸插件，其沿著該隔離圖案延伸。
  10. 如申請專利範圍第9項之半導體元件，其中該主閘及該隔離閘經形成以使得兩個主閘及一個隔離閘以重複方式安置。
  11. 如申請專利範圍第10項之半導體元件，其進一步包含介於該兩個主閘之間的一位元線接觸插件。
  12. 如申請專利範圍第11項之半導體元件，其進一步包含安置於該位元線接觸插件上方且跨越該主閘延伸的一線型之一位元線。
  13. 如申請專利範圍第12項之半導體元件，其中該位元線垂直地跨越穿過該主閘。
  14. 如申請專利範圍第9項之半導體元件，其中該等接觸插件中之任一者為一儲存節點接觸插件。
  15. 一種半導體元件，其包含：一作用區，其設置於一基板上，該作用區為一線圖案；一穿過該作用區之第一單元閘，該第一單元閘為一線圖案且沿著一第一方向延伸；一穿過該作用區之第二單元閘，該第二單元閘為一線圖案且沿著該第一方向延伸，該第二單元閘平行於該第一單元閘延伸；一第一隔離圖案，其沿著該第一單元閘與該第二單元閘之間的第一方向延伸，該第一隔離圖案為一線圖案且穿過該作用區；及一第二隔離圖案，其耦接至該第一隔離圖案且具有一高於該第一隔離圖案之縱橫比，其中該第二隔離圖案之一水平橫截面面積不大於該第一隔離圖案之一水平橫截面面積。
  16. 如申請專利範圍第15項之半導體元件，該元件進一步包含：一第一接面，其形成於該第一單元閘與該第一隔離圖 案之間的作用區中；一第二接面，其形成於該第二單元閘與該第一隔離圖案之間的作用區中；一第一接觸插件，其耦接至該第一接面；及一第二接觸插件，其耦接至該第二接面，其中該第二隔離圖案形成於該第一接觸插件與該第二接觸插件之間，且實質上直接與該第一接觸插件及該第二接觸插件接觸。
  17. 如申請專利範圍第15項之半導體元件，其中第二隔離圖案之底部延伸至該基板中。
  18. 如申請專利範圍第15項之半導體元件，其中該第一隔離圖案設置於該基板之一凹陷內。
  19. 如申請專利範圍第15項之半導體元件，其中該第一單元閘及該第二單元閘為內埋閘，且其中該第一隔離圖案為一內埋隔離閘。
  20. 如申請專利範圍第19項之半導體元件，其中該內埋隔離閘具有與該第一單元閘及該第二單元閘實質上相同之組態。
  21. 如申請專利範圍第19項之半導體元件，其中該內埋隔離閘及該第一單元閘具有包括一導電層及形成於該導電層上方之一頂蓋層之一第一堆疊結構，且其中該第二單元閘具有包括該第一堆疊結構及形成於該第一堆疊結構上方之一絕緣圖案之一第二堆疊結構，且其中該第二堆疊結構之該絕緣圖案由和該第二隔離圖 案相同之材料形成。
  22. 如申請專利範圍第20項之半導體元件，其中該內埋隔離閘藉由耦接至反偏壓電壓而接地。
  23. 如申請專利範圍第15項之半導體元件，其中該第一隔離圖案包括以一線圖案形成於該基板中之一場隔離膜，且其中該第一隔離圖案由一平坦圖案形成。
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