JP2004012283A - 半導体集積回路の検査装置および検査方法 - Google Patents
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Abstract
【課題】複数の半導体集積回路を同時に検査する場合に、半導体集積回路のピン数の増大や同時検査数の増加に対してＬＳＩテスタ側の測定可能なピン数の不足を回避する。
【解決手段】検査対象の半導体集積回路の良品サンプル１０１の入力と検査対象の複数の半導体集積回路１０２、１０６の入力に同一の入力信号を入力する手段と、良品サンプルの出力と検査対象の各半導体集積回路の出力を出力信号毎に比較する手段と、検査対象の半導体集積回路毎に全ての出力信号について前記比較結果で出力信号毎の一致が検出されたことを判定する手段とを具備し、検査対象となる複数の半導体集積回路の出力信号を良品サンプルの出力信号と個々に比較することにより、複数の半導体集積回路を同時に検査する。
【選択図】 図１
【解決手段】検査対象の半導体集積回路の良品サンプル１０１の入力と検査対象の複数の半導体集積回路１０２、１０６の入力に同一の入力信号を入力する手段と、良品サンプルの出力と検査対象の各半導体集積回路の出力を出力信号毎に比較する手段と、検査対象の半導体集積回路毎に全ての出力信号について前記比較結果で出力信号毎の一致が検出されたことを判定する手段とを具備し、検査対象となる複数の半導体集積回路の出力信号を良品サンプルの出力信号と個々に比較することにより、複数の半導体集積回路を同時に検査する。
【選択図】 図１
Description
【０００１】
【発明の属する技術分野】
本発明は、複数の半導体集積回路を同時に検査する場合に検査時間を短縮することができる半導体集積回路の検査装置および検査方法に関するものである。
【０００２】
【従来の技術】
ＬＳＩテスタを用いて半導体集積回路の検査を行う際に、検査の生産性を向上させるために、複数の半導体チップを同時に検査することで検査時間の短縮を図ることが行われている。
【０００３】
従来、半導体集積回路の同時検査を行う場合、図３に示すように、検査用の入力信号を分岐して検査対象の複数の半導体集積回路３０１および３０２に入力し、半導体集積回路の全ての出力信号をＬＳＩテスタにより検査する必要があった。
【０００４】
【発明が解決しようとする課題】
しかしながら、上記従来の検査方法においては、半導体集積回路のピン数が増大したときや、同時に検査する半導体集積回路数が増えた場合に、ＬＳＩテスタ側の測定可能なピン数が不足し同時検査が実施できなくなるという問題があった。
【０００５】
本発明はかかる点に鑑みてなされたものであり、複数の半導体集積回路を同時に検査する場合に、半導体集積回路のピン数の増大や同時検査数の増加に対してＬＳＩテスタ側の測定可能なピン数の不足を回避することができる半導体集積回路の検査装置および検査方法を提供することを目的とする。
【０００６】
【課題を解決するための手段】
この課題を解決するために、本発明の請求項１に係る半導体集積回路の検査装置は、検査対象の半導体集積回路の良品サンプル（１０１）の入力と検査対象の複数の半導体集積回路（１０２、１０６）の入力に同一の入力信号を入力する手段と、良品サンプルの出力と検査対象の各半導体集積回路の出力を出力信号毎に比較する手段（１０３、１０４：１０７、１０８）と、検査対象の半導体集積回路毎に全ての出力信号について比較結果で出力信号毎の一致が検出されたことを判定する手段（１０５、１０９）とを具備するものである。
【０００７】
上記構成によれば、上記手段により検査対象となる複数の半導体集積回路の出力信号を良品サンプルの出力信号と個々に比較することができるため、複数の半導体集積回路を同時に検査することができ、検査のために観測する信号は検査対象の半導体集積回路の数と同数で済むため、半導体集積回路のピン数増大の問題に対処することができ、同時検査数の増加に対してＬＳＩテスタ側の測定可能なピン数の不足を回避することができる。
【０００８】
本発明の請求項２に係る半導体集積回路の検査装置は、請求項１記載の半導体集積回路の検査装置において、前記検査対象の半導体集積回路毎に全ての出力信号について比較結果で出力信号毎の一致が検出されたことを判定する手段は、判定結果を保持する手段（２０６、２１１）を含むものである。
【０００９】
上記構成によれば、比較判定結果が保持されるため、検査対象の半導体集積回路の出力信号におけるタイミングのずれによる過渡状態を排除することができる。
【００１０】
本発明の請求項３に係る半導体集積回路の検査方法は、検査対象の半導体集積回路の良品サンプルの入力と検査対象の複数の半導体集積回路の入力に同一の入力信号を入力し、良品サンプルの出力と検査対象の各半導体集積回路の出力を出力信号毎に比較し、全ての出力信号について出力信号毎の比較結果で一致が検出された検査対象の半導体集積回路を良品と判定するものである。
【００１１】
上記構成によれば、検査対象となる複数の半導体集積回路の出力信号を良品サンプルの出力信号と個々に比較することができるため、複数の半導体集積回路を同時に検査することができ、検査のために観測する信号は検査対象の半導体集積回路の数と同数で済むため、半導体集積回路のピン数増大の問題に対処することができ、同時検査数の増加に対してＬＳＩテスタ側の測定可能なピン数の不足を回避することができる。
【００１２】
本発明の請求項４に係る半導体集積回路の検査方法は、請求項３記載の半導体集積回路の検査方法において、前記検査対象の半導体集積回路毎に全ての出力信号について出力信号毎の比較結果で一致が検出されたことを判定結果として保持するものである。
【００１３】
上記構成によれば、比較判定結果が保持されるため、検査対象の半導体集積回路の出力信号におけるタイミングのずれによる過渡状態を排除することができる。
【００１４】
【発明の実施の形態】
以下、本発明の実施の形態について図面を参照しながら説明する。本発明は、良品サンプルと検査対象の半導体集積回路の出力信号を比較するための論理回路を有し、検査対象の半導体集積回路の出力信号が良品サンプルの出力信号と一致することを確認することができる構造を持つ。
【００１５】
（実施の形態１）
図１は本発明の実施の形態１に係る半導体集積回路の検査装置の構成を示すブロック図である。図１において、１０１は検査対象の半導体集積回路の良品サンプル、１０２および１０６は検査対象の複数の半導体集積回路、１０３、１０４、１０７、１０８は排他的論理和回路、１０５、１０９は論理積回路である。
【００１６】
検査対象の複数の半導体集積回路１０２および１０６には、良品サンプル１０１に入力される信号と同一の信号が入力される。良品サンプル１０１および検査対象の半導体集積回路１０２の出力信号は、対応する同一信号のペアが、それぞれ複数の排他的論理和回路１０３および１０４に入力される。同様に良品サンプル１０１および検査対象の半導体集積回路１０６の出力信号は、対応する同一信号のペアが、それぞれ複数の排他的論理和回路１０７および１０８に入力される。
【００１７】
複数の排他的論理和回路１０３および１０４の出力信号は論理積回路１０５に入力される。同様に複数の排他的論理和回路１０７および１０８の出力信号は論理積回路１０９に入力される。論理積回路１０５および１０９の出力信号が真であることを確認することにより、半導体集積回路１０２および１０６が良品サンプル１０１と同一の振る舞いをしていることが確認でき、検査対象の半導体集積回路が良品であることが判定できる。
【００１８】
各論理積回路の出力は各検査対象の半導体集積回路に対応しているので、例えば、論理積回路１０５の出力信号が真でない場合は、半導体集積回路１０２が良品でないと判定できる。したがって、各論理積回路の出力を観測するだけで各検査対象の半導体集積回路の良否を判定することができる。
【００１９】
このようにして、検査対象となる複数の半導体集積回路の出力信号を良品サンプルの出力信号と個々に比較することにより、複数の半導体集積回路を同時に検査することができ、検査のために観測する信号は検査対象の半導体集積回路の数と同数で済むため、半導体集積回路のピン数増大の問題に対処することができ、同時検査数の増加に対してＬＳＩテスタ側の測定可能なピン数の不足を回避することができる。
【００２０】
さらに、上記説明の論理積回路１０５および１０９の出力信号をさらに他の論理積回路に入力することにより、個別の半導体集積回路の良否判定機能は縮退するが、検査に必要な端子数をさらに減らすことができる。
【００２１】
（実施の形態２）
図２は本発明の実施の形態２に係る半導体集積回路の検査装置の構成を示すブロック図である。図２において、２０１は検査対象の半導体集積回路の良品サンプル、２０２および２０７は検査対象の複数の半導体集積回路、２０３、２０４、２０８、２０９は排他的論理和回路、２０５、２１０は論理積回路、２０６、２１１はフリップフロップである。
【００２２】
検査対象の複数の半導体集積回路２０２および２０７には、良品サンプル２０１に入力される信号と同一の信号が入力される。良品サンプル２０１および検査対象の半導体集積回路２０２の出力信号は、対応する同一信号のペアが、それぞれ複数の排他的論理和回路２０３および２０４に入力される。同様に良品サンプル２０１および検査対象の半導体集積回路２０７の出力信号は、対応する同一信号のペアが、それぞれ複数の排他的論理和回路２０８および２０９に入力される。
【００２３】
複数の排他的論理和回路２０３および２０４の出力信号は論理積回路２０５に入力され、その出力信号はフリップフロップ２０６に入力される。同様に複数の排他的論理和回路２０８および２０９の出力信号は論理積回路２１０に入力され、その出力信号はフリップフロップ２１１に入力される。フリップフロップ２０６および２１１の出力信号を観測することにより、半導体集積回路２０２および２０７が良品サンプル２０１と同一の振る舞いをしているかどうかを確認することができ、検査対象の半導体集積回路の良否を判定することができる。
【００２４】
ここで、フリップフロップ２０６および２１１のクロック入力を調整することにより、良品サンプル２０１および検査対象の半導体集積回路２０２、２０７の出力信号のタイミングのずれによる過渡状態を排除することができる。
【００２５】
【発明の効果】
以上説明したように、本発明によれば、検査対象となる複数の半導体集積回路の出力信号を良品サンプルの出力信号と個々に比較することができるので、複数の半導体集積回路を同時に検査することができ、検査のために観測する信号は検査対象の半導体集積回路の数と同数で済むため、半導体集積回路のピン数増大の問題が生ずることもなく、同時検査数の増加に対してＬＳＩテスタ側の測定可能なピン数の不足を回避できるという優れた効果を得ることができる。
【００２６】
さらに本発明によれば、比較判定結果を記憶手段に保持することにより、検査対象の半導体集積回路の出力信号におけるタイミングのずれによる過渡状態を排除するという優れた効果を得ることができる。
【図面の簡単な説明】
【図１】本発明の第１の実施の形態に係る半導体集積回路の検査装置の構成を示すブロック図。
【図２】本発明の第２の実施の形態に係る半導体集積回路の検査装置の構成を示すブロック図。
【図３】従来の半導体集積回路の検査方法を示すブロック図。
【符号の説明】
１０１、２０１ 良品サンプル
１０２、１０６、２０２、２０７ 検査対象の半導体集積回路
１０３、１０４、１０７、１０８、２０３、２０４、２０８、２０９ 排他的論理和回路
１０５、１０９、２０５、２１０ 論理積回路
２０６、２１１ フリップフロップ
３０１、３０２ 検査対象の半導体集積回路
【発明の属する技術分野】
本発明は、複数の半導体集積回路を同時に検査する場合に検査時間を短縮することができる半導体集積回路の検査装置および検査方法に関するものである。
【０００２】
【従来の技術】
ＬＳＩテスタを用いて半導体集積回路の検査を行う際に、検査の生産性を向上させるために、複数の半導体チップを同時に検査することで検査時間の短縮を図ることが行われている。
【０００３】
従来、半導体集積回路の同時検査を行う場合、図３に示すように、検査用の入力信号を分岐して検査対象の複数の半導体集積回路３０１および３０２に入力し、半導体集積回路の全ての出力信号をＬＳＩテスタにより検査する必要があった。
【０００４】
【発明が解決しようとする課題】
しかしながら、上記従来の検査方法においては、半導体集積回路のピン数が増大したときや、同時に検査する半導体集積回路数が増えた場合に、ＬＳＩテスタ側の測定可能なピン数が不足し同時検査が実施できなくなるという問題があった。
【０００５】
本発明はかかる点に鑑みてなされたものであり、複数の半導体集積回路を同時に検査する場合に、半導体集積回路のピン数の増大や同時検査数の増加に対してＬＳＩテスタ側の測定可能なピン数の不足を回避することができる半導体集積回路の検査装置および検査方法を提供することを目的とする。
【０００６】
【課題を解決するための手段】
この課題を解決するために、本発明の請求項１に係る半導体集積回路の検査装置は、検査対象の半導体集積回路の良品サンプル（１０１）の入力と検査対象の複数の半導体集積回路（１０２、１０６）の入力に同一の入力信号を入力する手段と、良品サンプルの出力と検査対象の各半導体集積回路の出力を出力信号毎に比較する手段（１０３、１０４：１０７、１０８）と、検査対象の半導体集積回路毎に全ての出力信号について比較結果で出力信号毎の一致が検出されたことを判定する手段（１０５、１０９）とを具備するものである。
【０００７】
上記構成によれば、上記手段により検査対象となる複数の半導体集積回路の出力信号を良品サンプルの出力信号と個々に比較することができるため、複数の半導体集積回路を同時に検査することができ、検査のために観測する信号は検査対象の半導体集積回路の数と同数で済むため、半導体集積回路のピン数増大の問題に対処することができ、同時検査数の増加に対してＬＳＩテスタ側の測定可能なピン数の不足を回避することができる。
【０００８】
本発明の請求項２に係る半導体集積回路の検査装置は、請求項１記載の半導体集積回路の検査装置において、前記検査対象の半導体集積回路毎に全ての出力信号について比較結果で出力信号毎の一致が検出されたことを判定する手段は、判定結果を保持する手段（２０６、２１１）を含むものである。
【０００９】
上記構成によれば、比較判定結果が保持されるため、検査対象の半導体集積回路の出力信号におけるタイミングのずれによる過渡状態を排除することができる。
【００１０】
本発明の請求項３に係る半導体集積回路の検査方法は、検査対象の半導体集積回路の良品サンプルの入力と検査対象の複数の半導体集積回路の入力に同一の入力信号を入力し、良品サンプルの出力と検査対象の各半導体集積回路の出力を出力信号毎に比較し、全ての出力信号について出力信号毎の比較結果で一致が検出された検査対象の半導体集積回路を良品と判定するものである。
【００１１】
上記構成によれば、検査対象となる複数の半導体集積回路の出力信号を良品サンプルの出力信号と個々に比較することができるため、複数の半導体集積回路を同時に検査することができ、検査のために観測する信号は検査対象の半導体集積回路の数と同数で済むため、半導体集積回路のピン数増大の問題に対処することができ、同時検査数の増加に対してＬＳＩテスタ側の測定可能なピン数の不足を回避することができる。
【００１２】
本発明の請求項４に係る半導体集積回路の検査方法は、請求項３記載の半導体集積回路の検査方法において、前記検査対象の半導体集積回路毎に全ての出力信号について出力信号毎の比較結果で一致が検出されたことを判定結果として保持するものである。
【００１３】
上記構成によれば、比較判定結果が保持されるため、検査対象の半導体集積回路の出力信号におけるタイミングのずれによる過渡状態を排除することができる。
【００１４】
【発明の実施の形態】
以下、本発明の実施の形態について図面を参照しながら説明する。本発明は、良品サンプルと検査対象の半導体集積回路の出力信号を比較するための論理回路を有し、検査対象の半導体集積回路の出力信号が良品サンプルの出力信号と一致することを確認することができる構造を持つ。
【００１５】
（実施の形態１）
図１は本発明の実施の形態１に係る半導体集積回路の検査装置の構成を示すブロック図である。図１において、１０１は検査対象の半導体集積回路の良品サンプル、１０２および１０６は検査対象の複数の半導体集積回路、１０３、１０４、１０７、１０８は排他的論理和回路、１０５、１０９は論理積回路である。
【００１６】
検査対象の複数の半導体集積回路１０２および１０６には、良品サンプル１０１に入力される信号と同一の信号が入力される。良品サンプル１０１および検査対象の半導体集積回路１０２の出力信号は、対応する同一信号のペアが、それぞれ複数の排他的論理和回路１０３および１０４に入力される。同様に良品サンプル１０１および検査対象の半導体集積回路１０６の出力信号は、対応する同一信号のペアが、それぞれ複数の排他的論理和回路１０７および１０８に入力される。
【００１７】
複数の排他的論理和回路１０３および１０４の出力信号は論理積回路１０５に入力される。同様に複数の排他的論理和回路１０７および１０８の出力信号は論理積回路１０９に入力される。論理積回路１０５および１０９の出力信号が真であることを確認することにより、半導体集積回路１０２および１０６が良品サンプル１０１と同一の振る舞いをしていることが確認でき、検査対象の半導体集積回路が良品であることが判定できる。
【００１８】
各論理積回路の出力は各検査対象の半導体集積回路に対応しているので、例えば、論理積回路１０５の出力信号が真でない場合は、半導体集積回路１０２が良品でないと判定できる。したがって、各論理積回路の出力を観測するだけで各検査対象の半導体集積回路の良否を判定することができる。
【００１９】
このようにして、検査対象となる複数の半導体集積回路の出力信号を良品サンプルの出力信号と個々に比較することにより、複数の半導体集積回路を同時に検査することができ、検査のために観測する信号は検査対象の半導体集積回路の数と同数で済むため、半導体集積回路のピン数増大の問題に対処することができ、同時検査数の増加に対してＬＳＩテスタ側の測定可能なピン数の不足を回避することができる。
【００２０】
さらに、上記説明の論理積回路１０５および１０９の出力信号をさらに他の論理積回路に入力することにより、個別の半導体集積回路の良否判定機能は縮退するが、検査に必要な端子数をさらに減らすことができる。
【００２１】
（実施の形態２）
図２は本発明の実施の形態２に係る半導体集積回路の検査装置の構成を示すブロック図である。図２において、２０１は検査対象の半導体集積回路の良品サンプル、２０２および２０７は検査対象の複数の半導体集積回路、２０３、２０４、２０８、２０９は排他的論理和回路、２０５、２１０は論理積回路、２０６、２１１はフリップフロップである。
【００２２】
検査対象の複数の半導体集積回路２０２および２０７には、良品サンプル２０１に入力される信号と同一の信号が入力される。良品サンプル２０１および検査対象の半導体集積回路２０２の出力信号は、対応する同一信号のペアが、それぞれ複数の排他的論理和回路２０３および２０４に入力される。同様に良品サンプル２０１および検査対象の半導体集積回路２０７の出力信号は、対応する同一信号のペアが、それぞれ複数の排他的論理和回路２０８および２０９に入力される。
【００２３】
複数の排他的論理和回路２０３および２０４の出力信号は論理積回路２０５に入力され、その出力信号はフリップフロップ２０６に入力される。同様に複数の排他的論理和回路２０８および２０９の出力信号は論理積回路２１０に入力され、その出力信号はフリップフロップ２１１に入力される。フリップフロップ２０６および２１１の出力信号を観測することにより、半導体集積回路２０２および２０７が良品サンプル２０１と同一の振る舞いをしているかどうかを確認することができ、検査対象の半導体集積回路の良否を判定することができる。
【００２４】
ここで、フリップフロップ２０６および２１１のクロック入力を調整することにより、良品サンプル２０１および検査対象の半導体集積回路２０２、２０７の出力信号のタイミングのずれによる過渡状態を排除することができる。
【００２５】
【発明の効果】
以上説明したように、本発明によれば、検査対象となる複数の半導体集積回路の出力信号を良品サンプルの出力信号と個々に比較することができるので、複数の半導体集積回路を同時に検査することができ、検査のために観測する信号は検査対象の半導体集積回路の数と同数で済むため、半導体集積回路のピン数増大の問題が生ずることもなく、同時検査数の増加に対してＬＳＩテスタ側の測定可能なピン数の不足を回避できるという優れた効果を得ることができる。
【００２６】
さらに本発明によれば、比較判定結果を記憶手段に保持することにより、検査対象の半導体集積回路の出力信号におけるタイミングのずれによる過渡状態を排除するという優れた効果を得ることができる。
【図面の簡単な説明】
【図１】本発明の第１の実施の形態に係る半導体集積回路の検査装置の構成を示すブロック図。
【図２】本発明の第２の実施の形態に係る半導体集積回路の検査装置の構成を示すブロック図。
【図３】従来の半導体集積回路の検査方法を示すブロック図。
【符号の説明】
１０１、２０１ 良品サンプル
１０２、１０６、２０２、２０７ 検査対象の半導体集積回路
１０３、１０４、１０７、１０８、２０３、２０４、２０８、２０９ 排他的論理和回路
１０５、１０９、２０５、２１０ 論理積回路
２０６、２１１ フリップフロップ
３０１、３０２ 検査対象の半導体集積回路
Claims (4)
- 検査対象の半導体集積回路の良品サンプルの入力と検査対象の複数の半導体集積回路の入力に同一の入力信号を入力する手段と、
前記良品サンプルの出力と前記検査対象の各半導体集積回路の出力を出力信号毎に比較する手段と、
前記検査対象の半導体集積回路毎に全ての出力信号について前記比較結果で出力信号毎の一致が検出されたことを判定する手段と、
を具備することを特徴とする半導体集積回路の検査装置。 - 前記検査対象の半導体集積回路毎に全ての出力信号について前記比較結果で出力信号毎の一致が検出されたことを判定する手段は、判定結果を保持する手段を含むことを特徴とする請求項１記載の半導体集積回路の検査装置。
- 検査対象の半導体集積回路の良品サンプルの入力と検査対象の複数の半導体集積回路の入力に同一の入力信号を入力し、前記良品サンプルの出力と前記検査対象の各半導体集積回路の出力を出力信号毎に比較し、全ての出力信号について前記出力信号毎の比較結果で一致が検出された検査対象の半導体集積回路を良品と判定することを特徴とする半導体集積回路の検査方法。
- 前記検査対象の半導体集積回路毎に全ての出力信号について前記出力信号毎の比較結果で一致が検出されたことを判定結果として保持することを特徴とする請求項３記載の半導体集積回路の検査方法。
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|---|---|---|---|
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Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US7385231B2 (en) | 2005-08-31 | 2008-06-10 | Fujifilmcorporation | Porous thin-film-deposition substrate, electron emitting element, methods of producing them, and switching element and display element |
| CN116400202A (zh) * | 2023-06-07 | 2023-07-07 | 中国汽车技术研究中心有限公司 | 一种芯片逻辑功能交叉验证测试方法 |
-
2002
- 2002-06-06 JP JP2002165695A patent/JP2004012283A/ja active Pending
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