【０００１】
【発明の属する技術分野】
本発明は、複数の半導体集積回路を同時に検査する場合に検査時間を短縮することができる半導体集積回路の検査装置および検査方法に関するものである。
【０００２】
【従来の技術】
ＬＳＩテスタを用いて半導体集積回路の検査を行う際に、検査の生産性を向上させるために、複数の半導体チップを同時に検査することで検査時間の短縮を図ることが行われている。
【０００３】
従来、半導体集積回路の同時検査を行う場合、図３に示すように、検査用の入力信号を分岐して検査対象の複数の半導体集積回路３０１および３０２に入力し、半導体集積回路の全ての出力信号をＬＳＩテスタにより検査する必要があった。
【０００４】
【発明が解決しようとする課題】
しかしながら、上記従来の検査方法においては、半導体集積回路のピン数が増大したときや、同時に検査する半導体集積回路数が増えた場合に、ＬＳＩテスタ側の測定可能なピン数が不足し同時検査が実施できなくなるという問題があった。
【０００５】
本発明はかかる点に鑑みてなされたものであり、複数の半導体集積回路を同時に検査する場合に、半導体集積回路のピン数の増大や同時検査数の増加に対してＬＳＩテスタ側の測定可能なピン数の不足を回避することができる半導体集積回路の検査装置および検査方法を提供することを目的とする。
【０００６】
【課題を解決するための手段】
この課題を解決するために、本発明の請求項１に係る半導体集積回路の検査装置は、検査対象の半導体集積回路の良品サンプル（１０１）の入力と検査対象の複数の半導体集積回路（１０２、１０６）の入力に同一の入力信号を入力する手段と、良品サンプルの出力と検査対象の各半導体集積回路の出力を出力信号毎に比較する手段（１０３、１０４：１０７、１０８）と、検査対象の半導体集積回路毎に全ての出力信号について比較結果で出力信号毎の一致が検出されたことを判定する手段（１０５、１０９）とを具備するものである。
【０００７】
上記構成によれば、上記手段により検査対象となる複数の半導体集積回路の出力信号を良品サンプルの出力信号と個々に比較することができるため、複数の半導体集積回路を同時に検査することができ、検査のために観測する信号は検査対象の半導体集積回路の数と同数で済むため、半導体集積回路のピン数増大の問題に対処することができ、同時検査数の増加に対してＬＳＩテスタ側の測定可能なピン数の不足を回避することができる。
【０００８】
本発明の請求項２に係る半導体集積回路の検査装置は、請求項１記載の半導体集積回路の検査装置において、前記検査対象の半導体集積回路毎に全ての出力信号について比較結果で出力信号毎の一致が検出されたことを判定する手段は、判定結果を保持する手段（２０６、２１１）を含むものである。
【０００９】
上記構成によれば、比較判定結果が保持されるため、検査対象の半導体集積回路の出力信号におけるタイミングのずれによる過渡状態を排除することができる。
【００１０】
本発明の請求項３に係る半導体集積回路の検査方法は、検査対象の半導体集積回路の良品サンプルの入力と検査対象の複数の半導体集積回路の入力に同一の入力信号を入力し、良品サンプルの出力と検査対象の各半導体集積回路の出力を出力信号毎に比較し、全ての出力信号について出力信号毎の比較結果で一致が検出された検査対象の半導体集積回路を良品と判定するものである。
【００１１】
上記構成によれば、検査対象となる複数の半導体集積回路の出力信号を良品サンプルの出力信号と個々に比較することができるため、複数の半導体集積回路を同時に検査することができ、検査のために観測する信号は検査対象の半導体集積回路の数と同数で済むため、半導体集積回路のピン数増大の問題に対処することができ、同時検査数の増加に対してＬＳＩテスタ側の測定可能なピン数の不足を回避することができる。
【００１２】
本発明の請求項４に係る半導体集積回路の検査方法は、請求項３記載の半導体集積回路の検査方法において、前記検査対象の半導体集積回路毎に全ての出力信号について出力信号毎の比較結果で一致が検出されたことを判定結果として保持するものである。
【００１３】
上記構成によれば、比較判定結果が保持されるため、検査対象の半導体集積回路の出力信号におけるタイミングのずれによる過渡状態を排除することができる。
【００１４】
【発明の実施の形態】
以下、本発明の実施の形態について図面を参照しながら説明する。本発明は、良品サンプルと検査対象の半導体集積回路の出力信号を比較するための論理回路を有し、検査対象の半導体集積回路の出力信号が良品サンプルの出力信号と一致することを確認することができる構造を持つ。
【００１５】
（実施の形態１）
図１は本発明の実施の形態１に係る半導体集積回路の検査装置の構成を示すブロック図である。図１において、１０１は検査対象の半導体集積回路の良品サンプル、１０２および１０６は検査対象の複数の半導体集積回路、１０３、１０４、１０７、１０８は排他的論理和回路、１０５、１０９は論理積回路である。
【００１６】
検査対象の複数の半導体集積回路１０２および１０６には、良品サンプル１０１に入力される信号と同一の信号が入力される。良品サンプル１０１および検査対象の半導体集積回路１０２の出力信号は、対応する同一信号のペアが、それぞれ複数の排他的論理和回路１０３および１０４に入力される。同様に良品サンプル１０１および検査対象の半導体集積回路１０６の出力信号は、対応する同一信号のペアが、それぞれ複数の排他的論理和回路１０７および１０８に入力される。
【００１７】
複数の排他的論理和回路１０３および１０４の出力信号は論理積回路１０５に入力される。同様に複数の排他的論理和回路１０７および１０８の出力信号は論理積回路１０９に入力される。論理積回路１０５および１０９の出力信号が真であることを確認することにより、半導体集積回路１０２および１０６が良品サンプル１０１と同一の振る舞いをしていることが確認でき、検査対象の半導体集積回路が良品であることが判定できる。
【００１８】
各論理積回路の出力は各検査対象の半導体集積回路に対応しているので、例えば、論理積回路１０５の出力信号が真でない場合は、半導体集積回路１０２が良品でないと判定できる。したがって、各論理積回路の出力を観測するだけで各検査対象の半導体集積回路の良否を判定することができる。
【００１９】
このようにして、検査対象となる複数の半導体集積回路の出力信号を良品サンプルの出力信号と個々に比較することにより、複数の半導体集積回路を同時に検査することができ、検査のために観測する信号は検査対象の半導体集積回路の数と同数で済むため、半導体集積回路のピン数増大の問題に対処することができ、同時検査数の増加に対してＬＳＩテスタ側の測定可能なピン数の不足を回避することができる。
【００２０】
さらに、上記説明の論理積回路１０５および１０９の出力信号をさらに他の論理積回路に入力することにより、個別の半導体集積回路の良否判定機能は縮退するが、検査に必要な端子数をさらに減らすことができる。
【００２１】
（実施の形態２）
図２は本発明の実施の形態２に係る半導体集積回路の検査装置の構成を示すブロック図である。図２において、２０１は検査対象の半導体集積回路の良品サンプル、２０２および２０７は検査対象の複数の半導体集積回路、２０３、２０４、２０８、２０９は排他的論理和回路、２０５、２１０は論理積回路、２０６、２１１はフリップフロップである。
【００２２】
検査対象の複数の半導体集積回路２０２および２０７には、良品サンプル２０１に入力される信号と同一の信号が入力される。良品サンプル２０１および検査対象の半導体集積回路２０２の出力信号は、対応する同一信号のペアが、それぞれ複数の排他的論理和回路２０３および２０４に入力される。同様に良品サンプル２０１および検査対象の半導体集積回路２０７の出力信号は、対応する同一信号のペアが、それぞれ複数の排他的論理和回路２０８および２０９に入力される。
【００２３】
複数の排他的論理和回路２０３および２０４の出力信号は論理積回路２０５に入力され、その出力信号はフリップフロップ２０６に入力される。同様に複数の排他的論理和回路２０８および２０９の出力信号は論理積回路２１０に入力され、その出力信号はフリップフロップ２１１に入力される。フリップフロップ２０６および２１１の出力信号を観測することにより、半導体集積回路２０２および２０７が良品サンプル２０１と同一の振る舞いをしているかどうかを確認することができ、検査対象の半導体集積回路の良否を判定することができる。
【００２４】
ここで、フリップフロップ２０６および２１１のクロック入力を調整することにより、良品サンプル２０１および検査対象の半導体集積回路２０２、２０７の出力信号のタイミングのずれによる過渡状態を排除することができる。
【００２５】
【発明の効果】
以上説明したように、本発明によれば、検査対象となる複数の半導体集積回路の出力信号を良品サンプルの出力信号と個々に比較することができるので、複数の半導体集積回路を同時に検査することができ、検査のために観測する信号は検査対象の半導体集積回路の数と同数で済むため、半導体集積回路のピン数増大の問題が生ずることもなく、同時検査数の増加に対してＬＳＩテスタ側の測定可能なピン数の不足を回避できるという優れた効果を得ることができる。
【００２６】
さらに本発明によれば、比較判定結果を記憶手段に保持することにより、検査対象の半導体集積回路の出力信号におけるタイミングのずれによる過渡状態を排除するという優れた効果を得ることができる。
【図面の簡単な説明】
【図１】本発明の第１の実施の形態に係る半導体集積回路の検査装置の構成を示すブロック図。
【図２】本発明の第２の実施の形態に係る半導体集積回路の検査装置の構成を示すブロック図。
【図３】従来の半導体集積回路の検査方法を示すブロック図。
【符号の説明】
１０１、２０１ 良品サンプル
１０２、１０６、２０２、２０７ 検査対象の半導体集積回路
１０３、１０４、１０７、１０８、２０３、２０４、２０８、２０９ 排他的論理和回路
１０５、１０９、２０５、２１０ 論理積回路
２０６、２１１ フリップフロップ
３０１、３０２ 検査対象の半導体集積回路[0001]
TECHNICAL FIELD OF THE INVENTION
The present invention relates to a semiconductor integrated circuit inspection apparatus and an inspection method capable of reducing an inspection time when a plurality of semiconductor integrated circuits are inspected at the same time.
[0002]
[Prior art]
When inspecting a semiconductor integrated circuit using an LSI tester, a plurality of semiconductor chips are inspected simultaneously to shorten the inspection time in order to improve the productivity of the inspection.
[0003]
Conventionally, when performing a simultaneous inspection of a semiconductor integrated circuit, as shown in FIG. 3, an input signal for inspection is branched and input to a plurality of semiconductor integrated circuits 301 and 302 to be inspected, and all outputs of the semiconductor integrated circuit are output. The signal had to be inspected by an LSI tester.
[0004]
[Problems to be solved by the invention]
However, in the above-described conventional inspection method, when the number of pins of the semiconductor integrated circuit increases or when the number of semiconductor integrated circuits to be simultaneously inspected increases, the number of measurable pins on the LSI tester side becomes insufficient and the simultaneous inspection is performed. There was a problem that it could not be implemented.
[0005]
The present invention has been made in view of such a point, and when testing a plurality of semiconductor integrated circuits simultaneously, it is possible to measure on the LSI tester side with respect to an increase in the number of pins of the semiconductor integrated circuit or an increase in the number of simultaneous tests. It is an object of the present invention to provide a semiconductor integrated circuit inspection apparatus and an inspection method capable of avoiding a shortage of the number of pins.
[0006]
[Means for Solving the Problems]
In order to solve this problem, an inspection apparatus for a semiconductor integrated circuit according to claim 1 of the present invention inputs a non-defective sample (101) of a semiconductor integrated circuit to be inspected and a plurality of semiconductor integrated circuits (102, 102) to be inspected. 106) means for inputting the same input signal to the input, means for comparing the output of a non-defective sample with the output of each semiconductor integrated circuit to be inspected for each output signal (103, 104: 107, 108), Means (105, 109) for judging that a match for each output signal is detected from the comparison result for all output signals for each semiconductor integrated circuit.
[0007]
According to the configuration, since the output signals of the plurality of semiconductor integrated circuits to be inspected can be individually compared with the output signals of the non-defective samples by the above means, the plurality of semiconductor integrated circuits can be inspected simultaneously, Since the number of signals to be observed for inspection can be the same as the number of semiconductor integrated circuits to be inspected, the problem of an increase in the number of pins of the semiconductor integrated circuit can be dealt with. Insufficient number of measurable pins can be avoided.
[0008]
According to a second aspect of the present invention, there is provided the semiconductor integrated circuit inspection apparatus according to the first aspect, wherein all output signals are compared with each other for each output signal for each of the semiconductor integrated circuits to be inspected. The means for determining that a match has been detected includes means (206, 211) for holding the determination result.
[0009]
According to the above configuration, since the comparison / determination result is held, a transient state due to a timing shift in the output signal of the semiconductor integrated circuit to be inspected can be eliminated.
[0010]
According to a third aspect of the present invention, there is provided a semiconductor integrated circuit inspection method, wherein the same input signal is input to the input of a non-defective sample of a semiconductor integrated circuit to be inspected and the input of a plurality of semiconductor integrated circuits to be inspected. The output and the output of each semiconductor integrated circuit to be inspected are compared for each output signal, and the semiconductor integrated circuit to be inspected for which a match is detected in the comparison result for each output signal for all output signals is determined as a non-defective product. .
[0011]
According to the above configuration, the output signals of the plurality of semiconductor integrated circuits to be inspected can be individually compared with the output signals of non-defective samples, so that the plurality of semiconductor integrated circuits can be inspected simultaneously, The number of signals to be observed at the same time can be the same as the number of semiconductor integrated circuits to be inspected, so that the problem of an increase in the number of pins of the semiconductor integrated circuits can be dealt with, and the LSI tester can measure the increase in the number of simultaneous inspections. Shortage of the number of pins can be avoided.
[0012]
A semiconductor integrated circuit inspection method according to a fourth aspect of the present invention is the semiconductor integrated circuit inspection method according to the third aspect, wherein all output signals are compared for each output signal for each of the semiconductor integrated circuits to be inspected. The detection of the coincidence is held as the determination result.
[0013]
According to the above configuration, since the comparison / determination result is held, a transient state due to a timing shift in the output signal of the semiconductor integrated circuit to be inspected can be eliminated.
[0014]
BEST MODE FOR CARRYING OUT THE INVENTION
Hereinafter, embodiments of the present invention will be described with reference to the drawings. The present invention has a logic circuit for comparing an output signal of a non-defective sample with an output signal of a semiconductor integrated circuit to be inspected, and confirms that an output signal of the semiconductor integrated circuit to be inspected matches an output signal of a non-defective sample. Has a structure that can be.
[0015]
(Embodiment 1)
FIG. 1 is a block diagram showing a configuration of a semiconductor integrated circuit inspection apparatus according to Embodiment 1 of the present invention. In FIG. 1, 101 is a non-defective sample of a semiconductor integrated circuit to be inspected, 102 and 106 are a plurality of semiconductor integrated circuits to be inspected, 103, 104, 107, and 108 are exclusive OR circuits, and 105 and 109 are AND circuits. It is.
[0016]
The same signal as the signal input to the non-defective sample 101 is input to the plurality of semiconductor integrated circuits 102 and 106 to be inspected. As the output signals of the non-defective sample 101 and the semiconductor integrated circuit 102 to be inspected, corresponding pairs of the same signals are input to the plurality of exclusive OR circuits 103 and 104, respectively. Similarly, as the output signals of the non-defective sample 101 and the semiconductor integrated circuit 106 to be inspected, corresponding pairs of the same signals are input to the plurality of exclusive OR circuits 107 and 108, respectively.
[0017]
Output signals of the plurality of exclusive OR circuits 103 and 104 are input to an AND circuit 105. Similarly, output signals of the plurality of exclusive OR circuits 107 and 108 are input to an AND circuit 109. By confirming that the output signals of the AND circuits 105 and 109 are true, it is possible to confirm that the semiconductor integrated circuits 102 and 106 behave in the same manner as the non-defective sample 101. A good product can be determined.
[0018]
Since the output of each AND circuit corresponds to each semiconductor integrated circuit to be inspected, for example, if the output signal of the AND circuit 105 is not true, it can be determined that the semiconductor integrated circuit 102 is not a good product. Therefore, the pass / fail of each semiconductor integrated circuit to be inspected can be determined only by observing the output of each AND circuit.
[0019]
In this way, by individually comparing the output signals of the plurality of semiconductor integrated circuits to be inspected with the output signals of the non-defective samples, the plurality of semiconductor integrated circuits can be inspected simultaneously and observed for the inspection. Since the number of signals is the same as the number of semiconductor integrated circuits to be inspected, the problem of an increase in the number of pins of the semiconductor integrated circuit can be dealt with. Shortage can be avoided.
[0020]
Further, by inputting the output signals of the AND circuits 105 and 109 described above to another AND circuit, the pass / fail judgment function of the individual semiconductor integrated circuit is reduced, but the number of terminals required for inspection is further reduced. be able to.
[0021]
(Embodiment 2)
FIG. 2 is a block diagram showing a configuration of a semiconductor integrated circuit inspection apparatus according to Embodiment 2 of the present invention. In FIG. 2, 201 is a non-defective sample of a semiconductor integrated circuit to be inspected, 202 and 207 are a plurality of semiconductor integrated circuits to be inspected, 203, 204, 208, and 209 are exclusive OR circuits, and 205 and 210 are AND circuits. , 206 and 211 are flip-flops.
[0022]
The same signal as the signal input to the non-defective sample 201 is input to the plurality of semiconductor integrated circuits 202 and 207 to be inspected. As the output signals of the non-defective sample 201 and the semiconductor integrated circuit 202 to be inspected, corresponding pairs of the same signals are input to the plurality of exclusive OR circuits 203 and 204, respectively. Similarly, as for the output signals of the non-defective sample 201 and the semiconductor integrated circuit 207 to be inspected, corresponding pairs of the same signals are input to the plurality of exclusive OR circuits 208 and 209, respectively.
[0023]
Output signals from the plurality of exclusive OR circuits 203 and 204 are input to an AND circuit 205, and the output signals are input to a flip-flop 206. Similarly, output signals of the plurality of exclusive OR circuits 208 and 209 are input to an AND circuit 210, and the output signals are input to a flip-flop 211. By observing the output signals of the flip-flops 206 and 211, it is possible to confirm whether the semiconductor integrated circuits 202 and 207 behave the same as the non-defective sample 201, and determine whether the semiconductor integrated circuit to be inspected is good or bad. can do.
[0024]
Here, by adjusting the clock inputs of the flip-flops 206 and 211, it is possible to eliminate a transient state due to a timing shift of output signals of the non-defective sample 201 and the semiconductor integrated circuits 202 and 207 to be inspected.
[0025]
【The invention's effect】
As described above, according to the present invention, the output signals of a plurality of semiconductor integrated circuits to be tested can be individually compared with the output signals of non-defective samples, so that a plurality of semiconductor integrated circuits can be tested simultaneously. Since the number of signals to be observed for inspection can be the same as the number of semiconductor integrated circuits to be inspected, there is no problem of an increase in the number of pins of the semiconductor integrated circuit. An excellent effect that shortage of the number of measurable pins on the side can be avoided can be obtained.
[0026]
Further, according to the present invention, an excellent effect of eliminating a transient state due to a timing shift in an output signal of a semiconductor integrated circuit to be inspected can be obtained by holding a comparison / determination result in a storage unit.
[Brief description of the drawings]
FIG. 1 is a block diagram showing a configuration of a semiconductor integrated circuit inspection device according to a first embodiment of the present invention.
FIG. 2 is a block diagram showing a configuration of a semiconductor integrated circuit inspection device according to a second embodiment of the present invention.
FIG. 3 is a block diagram showing a conventional method for testing a semiconductor integrated circuit.
[Explanation of symbols]
101, 201 Non-defective samples 102, 106, 202, 207 Semiconductor integrated circuits 103, 104, 107, 108, 203, 204, 208, 209 to be inspected Exclusive OR circuits 105, 109, 205, 210 AND circuit 206, 211 Flip-flop 301, 302 Semiconductor integrated circuit to be inspected
