JP2003502787A - ビデオディスプレイチップをテストするための方法および装置 - Google Patents
ビデオディスプレイチップをテストするための方法および装置Info
- Publication number
- JP2003502787A JP2003502787A JP2001503535A JP2001503535A JP2003502787A JP 2003502787 A JP2003502787 A JP 2003502787A JP 2001503535 A JP2001503535 A JP 2001503535A JP 2001503535 A JP2001503535 A JP 2001503535A JP 2003502787 A JP2003502787 A JP 2003502787A
- Authority
- JP
- Japan
- Prior art keywords
- register
- line
- word
- lines
- test
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Withdrawn
Links
Classifications
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C29/00—Checking stores for correct operation ; Subsequent repair; Testing stores during standby or offline operation
- G11C29/02—Detection or location of defective auxiliary circuits, e.g. defective refresh counters
-
- G—PHYSICS
- G01—MEASURING; TESTING
- G01R—MEASURING ELECTRIC VARIABLES; MEASURING MAGNETIC VARIABLES
- G01R31/00—Arrangements for testing electric properties; Arrangements for locating electric faults; Arrangements for electrical testing characterised by what is being tested not provided for elsewhere
- G01R31/28—Testing of electronic circuits, e.g. by signal tracer
- G01R31/317—Testing of digital circuits
- G01R31/3181—Functional testing
- G01R31/3185—Reconfiguring for testing, e.g. LSSD, partitioning
- G01R31/318533—Reconfiguring for testing, e.g. LSSD, partitioning using scanning techniques, e.g. LSSD, Boundary Scan, JTAG
- G01R31/318544—Scanning methods, algorithms and patterns
- G01R31/31855—Interconnection testing, e.g. crosstalk, shortcircuits
Landscapes
- Tests Of Electronic Circuits (AREA)
- Liquid Crystal Display Device Control (AREA)
- Testing Of Short-Circuits, Discontinuities, Leakage, Or Incorrect Line Connections (AREA)
- Control Of Indicators Other Than Cathode Ray Tubes (AREA)
- Liquid Crystal (AREA)
Abstract
(57)【要約】
ビデオチップ(100)は開および短絡を検出するためのテスト回路を含む。回路は、直列接続されたトランジスタチェーンおよびテストレジスタ(122、124)を含む。列ライン(114)用および行ライン(112)用の回路がある。ビットパターンは列ライン(114)または行ライン(112)へと駆動され、対応するテスト回路で受取られる。パターンは読出され、入力パターンと比較され、欠陥ラインが検出される。
Description
【0001】
この発明は、一般にビデオディスプレイチップに関し、より具体的には、ビデ
オディスプレイチップをテストするための方法および装置に関する。
オディスプレイチップをテストするための方法および装置に関する。
【0002】
ビデオチップは典型的には、記憶キャパシタとパストランジスタとからなるピ
クセルのマトリックスを含む。種々のキャパシタに記憶されたデータが、集合的
にビデオ画像を構成する。記憶された画像は、チップ上に光を照射し、さらに画
像を視覚的に走査することによって、読出される。
クセルのマトリックスを含む。種々のキャパシタに記憶されたデータが、集合的
にビデオ画像を構成する。記憶された画像は、チップ上に光を照射し、さらに画
像を視覚的に走査することによって、読出される。
【0003】
記憶された内容を出力するこの様式は、このようなチップの製造において問題
を提起する。ビデオチップのテストは、チップが実装されてそれが撮像デバイス
として機能するまで可能にはならない。このため、テスト画像をデバイスにロー
ドし、欠陥を見つけるためにそれを視覚的に検査することとなる。欠陥デバイス
はそのときに識別され、ロットから取除かれ、廃棄され得る。したがって、欠陥
はチップが完全に実装されるまで検出されない。これは、費用のかかるプロセス
である。なぜならば、実装部品の生産に既に製造費用が投資されていながら、そ
のときになって欠陥があると判断されるからである。
を提起する。ビデオチップのテストは、チップが実装されてそれが撮像デバイス
として機能するまで可能にはならない。このため、テスト画像をデバイスにロー
ドし、欠陥を見つけるためにそれを視覚的に検査することとなる。欠陥デバイス
はそのときに識別され、ロットから取除かれ、廃棄され得る。したがって、欠陥
はチップが完全に実装されるまで検出されない。これは、費用のかかるプロセス
である。なぜならば、実装部品の生産に既に製造費用が投資されていながら、そ
のときになって欠陥があると判断されるからである。
【0004】
それゆえに、欠陥のあるビデオチップが最終の形で実装される前に、それを選
別できることが望ましい。必要とされているものは、デバイスが最終的に実装さ
れる前にその運用性を完全に立証する一連のテストをチップに提供する機構であ
る。
別できることが望ましい。必要とされているものは、デバイスが最終的に実装さ
れる前にその運用性を完全に立証する一連のテストをチップに提供する機構であ
る。
【0005】
マトリックス形状に配置された複数の信号線を含むビデオチップをテストする
ためのこの発明に従った方法は、信号線の一端へ電圧電位を印加するステップと
、信号線の他端で直列接続のトランジスタチェーンのゲートを駆動するステップ
と、トランジスタチェーンの一端へ電圧を印加するステップと、トランジスタチ
ェーンの他端で電位を検出するステップとを含む。この方法はさらに、信号線の
一端に入力ビットパターンをロードするステップと、信号線の他端で形成される
パターンを検出するステップとを含む。入力パターンと検出パターンとを比較す
ることにより、信号線内の種々の欠陥が検出可能である。
ためのこの発明に従った方法は、信号線の一端へ電圧電位を印加するステップと
、信号線の他端で直列接続のトランジスタチェーンのゲートを駆動するステップ
と、トランジスタチェーンの一端へ電圧を印加するステップと、トランジスタチ
ェーンの他端で電位を検出するステップとを含む。この方法はさらに、信号線の
一端に入力ビットパターンをロードするステップと、信号線の他端で形成される
パターンを検出するステップとを含む。入力パターンと検出パターンとを比較す
ることにより、信号線内の種々の欠陥が検出可能である。
【0006】
この発明に従ったビデオチップは、ビデオ記憶素子のマトリックスと、ビデオ
画像の行をマトリックス内の選択された行にロードするための列セレクタと、マ
トリックス内の行を選択するための行セレクタとを含む。ビデオチップはさらに
、列セレクタに対向して配置される列テストレジスタを含み、列ラインがそれら
の間で接続される。同様に、行テストレジスタは行セレクタに対向して配置され
、行ラインがそれらの間で接続される。
画像の行をマトリックス内の選択された行にロードするための列セレクタと、マ
トリックス内の行を選択するための行セレクタとを含む。ビデオチップはさらに
、列セレクタに対向して配置される列テストレジスタを含み、列ラインがそれら
の間で接続される。同様に、行テストレジスタは行セレクタに対向して配置され
、行ラインがそれらの間で接続される。
【0007】
列セレクタは、入力テストパターンを受取るためのレジスタと、テストパター
ンを列ラインへと駆動するための手段とを含む。列テストレジスタは、列ライン
の他端でパターンを受取り、列テストレジスタに記憶されるパターンと入力テス
トパターンとが比較されることによって、列ライン内の欠陥が特定できる。
ンを列ラインへと駆動するための手段とを含む。列テストレジスタは、列ライン
の他端でパターンを受取り、列テストレジスタに記憶されるパターンと入力テス
トパターンとが比較されることによって、列ライン内の欠陥が特定できる。
【0008】
行セレクタは、入力テストパターンを受取るためのレジスタと、テストパター
ンを行ラインへと駆動するための手段とを含む。行テストレジスタは、行ライン
の他端でパターンを受取り、行テストレジスタに記憶されるパターンと入力テス
トパターンとが比較されることによって、行ライン内の欠陥が特定できる。
ンを行ラインへと駆動するための手段とを含む。行テストレジスタは、行ライン
の他端でパターンを受取り、行テストレジスタに記憶されるパターンと入力テス
トパターンとが比較されることによって、行ライン内の欠陥が特定できる。
【0009】
図1を参照すると、ビデオチップ100は、行列状に配置された記憶素子12
のマトリックス10を含む。典型的な記憶素子は図6で示され、電荷をキャパシ
タ16に送るように結合されたパストランジスタ14を含む。記憶素子12の各
々は、それに付随する列(データ)ライン114および行(ワード)選択ライン
112を含む。典型的には、ビデオ信号の走査線が列レジスタ104によって受
取られ、それは、その信号を列ライン114の各々に向けて駆動する。主行選択
レジスタ102は、制御信号を行ライン112の選択された1つに向けて駆動し
、列ライン114によって運ばれたビデオ信号が、パストランジスタを通して選
択された行の記憶素子を含むキャパシタ16に転送される。
のマトリックス10を含む。典型的な記憶素子は図6で示され、電荷をキャパシ
タ16に送るように結合されたパストランジスタ14を含む。記憶素子12の各
々は、それに付随する列(データ)ライン114および行(ワード)選択ライン
112を含む。典型的には、ビデオ信号の走査線が列レジスタ104によって受
取られ、それは、その信号を列ライン114の各々に向けて駆動する。主行選択
レジスタ102は、制御信号を行ライン112の選択された1つに向けて駆動し
、列ライン114によって運ばれたビデオ信号が、パストランジスタを通して選
択された行の記憶素子を含むキャパシタ16に転送される。
【0010】
この発明における列レジスタ104は、列テスト信号YTSTを受取るための
テスト入力136を含む。列テスト信号YTSTは、クロック信号CCLKを介
して逐次シフトインされるビットパターンを含む。同様に、行レジスタ102は
、クロック信号RCLKを介してクロックインされる行テスト信号XTST(同
様にビットのパターン)を受取るためのテスト入力138を含む。
テスト入力136を含む。列テスト信号YTSTは、クロック信号CCLKを介
して逐次シフトインされるビットパターンを含む。同様に、行レジスタ102は
、クロック信号RCLKを介してクロックインされる行テスト信号XTST(同
様にビットのパターン)を受取るためのテスト入力138を含む。
【0011】
図4および図5で示される列レジスタ104および行レジスタ102のブロッ
ク図を少し参照してみる。図4で示されるように、列レジスタ104はレジスタ
バンク402を含み、その出力は列ライン114を構成する。信号CCLKは、
マルチプレクサ404からレジスタバンク402へとデータを逐次クロックする
。マルチプレクサ404は、入力としてビデオ走査線VIDEOとテストデータ
YTSTとを受取るように結合される。列イネーブル信号CENに依存して、ビ
デオ信号またはテスト信号のいずれかがレジスタバンク402へと逐次シフトさ
れる。図4で示されるように、列イネーブル信号CENをアサートにすることに
よって、列レジスタ104はビデオ出力モードにされ、一方で、CENをデアサ
ートにすることによって、テストモードに入る。
ク図を少し参照してみる。図4で示されるように、列レジスタ104はレジスタ
バンク402を含み、その出力は列ライン114を構成する。信号CCLKは、
マルチプレクサ404からレジスタバンク402へとデータを逐次クロックする
。マルチプレクサ404は、入力としてビデオ走査線VIDEOとテストデータ
YTSTとを受取るように結合される。列イネーブル信号CENに依存して、ビ
デオ信号またはテスト信号のいずれかがレジスタバンク402へと逐次シフトさ
れる。図4で示されるように、列イネーブル信号CENをアサートにすることに
よって、列レジスタ104はビデオ出力モードにされ、一方で、CENをデアサ
ートにすることによって、テストモードに入る。
【0012】
図5は、デコーダ502とレジスタバンク504とからなる行レジスタ102
を示し、それらの出力の各々が共にORゲート506で論理和をとられることを
示す。ORゲートの出力は行ライン112を構成する。デコーダ502はアクテ
ィブハイイネーブル入力を含み、レジスタバンク504はアクティブローイネー
ブル入力を含む。したがって、いずれか一つの時点ではデコーダまたはレジスタ
バンクのいずれかが、行イネーブル信号RENによって可能化され、その結果、
行ライン112は、1組の信号のみを運ぶ。ビデオモードは、イネーブル信号R
ENをアサートにすることによって選択され、テストモードは、RENをデアサ
ートにすることによって選択される。ビデオモードでは、デコーダ502は選択
信号RSELを受取り、現在の走査線に関連した行ラインを活性化(energize)
する。テストモードでは、以下で説明されるように、行ライン112の各々は論
理1または論理0で駆動される。このことは、クロック信号RCLKの制御下で
、テストパターンをXTSTからレジスタバンク504へとクロックインし、さ
らにイネーブル信号RENをデアサートにすることによって達成される。
を示し、それらの出力の各々が共にORゲート506で論理和をとられることを
示す。ORゲートの出力は行ライン112を構成する。デコーダ502はアクテ
ィブハイイネーブル入力を含み、レジスタバンク504はアクティブローイネー
ブル入力を含む。したがって、いずれか一つの時点ではデコーダまたはレジスタ
バンクのいずれかが、行イネーブル信号RENによって可能化され、その結果、
行ライン112は、1組の信号のみを運ぶ。ビデオモードは、イネーブル信号R
ENをアサートにすることによって選択され、テストモードは、RENをデアサ
ートにすることによって選択される。ビデオモードでは、デコーダ502は選択
信号RSELを受取り、現在の走査線に関連した行ラインを活性化(energize)
する。テストモードでは、以下で説明されるように、行ライン112の各々は論
理1または論理0で駆動される。このことは、クロック信号RCLKの制御下で
、テストパターンをXTSTからレジスタバンク504へとクロックインし、さ
らにイネーブル信号RENをデアサートにすることによって達成される。
【0013】
図1に戻って、列ライン114および行ライン112の各々の遠端は、列テス
トレジスタ124および行テストレジスタ122へとそれぞれ入ることがわかる
。テストレジスタ122および124はともに、電圧電位Vddを受取るための
入力を有する。列テストレジスタ124は、クロック信号T_CCLKとレジス
タクリア信号T_CLRとを受取る。同様に、行テストレジスタ122は、クロ
ック信号T_RCLKと、同じレジスタクリア信号T_CLRとを受取る。行テ
ストレジスタは、それ自身のレジスタクリア信号によってクリアされ得ることが
注目される。しかし、典型的には両方のテストレジスタが同時にクリアされるた
め、単一のクリア信号で十分である。
トレジスタ124および行テストレジスタ122へとそれぞれ入ることがわかる
。テストレジスタ122および124はともに、電圧電位Vddを受取るための
入力を有する。列テストレジスタ124は、クロック信号T_CCLKとレジス
タクリア信号T_CLRとを受取る。同様に、行テストレジスタ122は、クロ
ック信号T_RCLKと、同じレジスタクリア信号T_CLRとを受取る。行テ
ストレジスタは、それ自身のレジスタクリア信号によってクリアされ得ることが
注目される。しかし、典型的には両方のテストレジスタが同時にクリアされるた
め、単一のクリア信号で十分である。
【0014】
テストレジスタ122および124の各々には2つの出力が設けられる。各テ
ストレジスタからの連続出力RC_CONTは、単一テストノード130に結合
される。列テストレジスタ124は直列出力134を含み、行テストレジスタ1
22には直列出力132が設けられる。好ましい実施例は、テストレジスタの連
続出力がノード130に結び付けられることを示すが、このことは必要ではない
。単一ノード130が好まれるのは、行導通試験と列導通試験(以下で説明)と
が、別々に行なわれると企図されるからである。また、単一ノードが好まれるの
は、これがデバイスのピンカウントを最小限にするためである。
ストレジスタからの連続出力RC_CONTは、単一テストノード130に結合
される。列テストレジスタ124は直列出力134を含み、行テストレジスタ1
22には直列出力132が設けられる。好ましい実施例は、テストレジスタの連
続出力がノード130に結び付けられることを示すが、このことは必要ではない
。単一ノード130が好まれるのは、行導通試験と列導通試験(以下で説明)と
が、別々に行なわれると企図されるからである。また、単一ノードが好まれるの
は、これがデバイスのピンカウントを最小限にするためである。
【0015】
図2を参照すると、テストレジスタ122および124の各々が、直列接続の
トランジスタチェーン202を含むことがわかる。トランジスタチェーンの第1
の端部はVddに結合され、第2の端部はノード130に結合される。図2は、
Nチャネルトランジスタの使用を示すが、Pチャネルデバイスも使用可能である
。先のトランジスタ202Bのソース端子は、後のトランジスタ202Cのドレ
イン端子に結合される。トランジスタ202の各々のゲートは、列テストレジス
タ124の場合には列(データ)ライン114の遠端に結合され、行テストレジ
スタ122の場合には行(ワード)ライン112の遠端に結合される。
トランジスタチェーン202を含むことがわかる。トランジスタチェーンの第1
の端部はVddに結合され、第2の端部はノード130に結合される。図2は、
Nチャネルトランジスタの使用を示すが、Pチャネルデバイスも使用可能である
。先のトランジスタ202Bのソース端子は、後のトランジスタ202Cのドレ
イン端子に結合される。トランジスタ202の各々のゲートは、列テストレジス
タ124の場合には列(データ)ライン114の遠端に結合され、行テストレジ
スタ122の場合には行(ワード)ライン112の遠端に結合される。
【0016】
テストレジスタ124および122の各々における列ライン114およびワー
ドライン112が、加えて、直列接続のフリップフロップ回路120のバンクへ
と入ることもまた、図2から明らかである。これらのフリップフロップ回路はと
もに、テストレジスタ122および124のレジスタ部分を構成する。フリップ
フロップ回路210の各々には2つの入力が設けられる:列ライン124または
行ライン122のいずれかを受取るための第1の入力214;および前のフリッ
プフロップ回路の出力216に結合される第2の入力212である。各フリップ
フロップ回路はまた、クロック信号CLKを受取る;列テストレジスタ124の
場合にはT_CCLK、行テストレジスタ122の場合にはT_RCLKである
。加えて、クロック信号の補数が、インバータ220を介して与えられる。最後
に、CLR信号に入力が与えられ、各フリップフロップ回路をリセットする。レ
ジスタバンク内の最後のフリップフロップ回路の出力216は、行テストレジス
タ122の場合にはノード132に結合され、列テストレジスタ124の場合に
はノード134に結合される。
ドライン112が、加えて、直列接続のフリップフロップ回路120のバンクへ
と入ることもまた、図2から明らかである。これらのフリップフロップ回路はと
もに、テストレジスタ122および124のレジスタ部分を構成する。フリップ
フロップ回路210の各々には2つの入力が設けられる:列ライン124または
行ライン122のいずれかを受取るための第1の入力214;および前のフリッ
プフロップ回路の出力216に結合される第2の入力212である。各フリップ
フロップ回路はまた、クロック信号CLKを受取る;列テストレジスタ124の
場合にはT_CCLK、行テストレジスタ122の場合にはT_RCLKである
。加えて、クロック信号の補数が、インバータ220を介して与えられる。最後
に、CLR信号に入力が与えられ、各フリップフロップ回路をリセットする。レ
ジスタバンク内の最後のフリップフロップ回路の出力216は、行テストレジス
タ122の場合にはノード132に結合され、列テストレジスタ124の場合に
はノード134に結合される。
【0017】
図3を参照すると、この発明のフリップフロップ回路の各々は、1対のNOR
ゲート302および304からなる。NORゲートは交差結合され、ゲート30
2の出力はゲート304の反転入力に結合され、ゲート304の出力はパストラ
ンジスタ326を通してゲート302の非反転入力に結合される。ゲート302
の反転入力は、列ラインまたは行ラインのいずれかである第1の入力214を受
取り、その非反転入力はパストランジスタ322を通して第2の入力212に結
合される。ゲート304の非反転入力はCLR信号を受取り、フリップフロップ
回路をリセットする。
ゲート302および304からなる。NORゲートは交差結合され、ゲート30
2の出力はゲート304の反転入力に結合され、ゲート304の出力はパストラ
ンジスタ326を通してゲート302の非反転入力に結合される。ゲート302
の反転入力は、列ラインまたは行ラインのいずれかである第1の入力214を受
取り、その非反転入力はパストランジスタ322を通して第2の入力212に結
合される。ゲート304の非反転入力はCLR信号を受取り、フリップフロップ
回路をリセットする。
【0018】
ゲート302の出力は、パストランジスタ324を通してラッチ回路に結合さ
れる。ラッチ回路は、パストランジスタ328を通してフィードバック構成で結
合されたインバータ312とインバータ314とを含む。インバータ312の出
力は、フリップフロップ回路の出力216に結合される。パストランジスタ32
6および324はクロック信号の正の端縁によってオンにされ、パストランジス
タ322および328はクロックの負への端縁によってオンにされる。
れる。ラッチ回路は、パストランジスタ328を通してフィードバック構成で結
合されたインバータ312とインバータ314とを含む。インバータ312の出
力は、フリップフロップ回路の出力216に結合される。パストランジスタ32
6および324はクロック信号の正の端縁によってオンにされ、パストランジス
タ322および328はクロックの負への端縁によってオンにされる。
【0019】
この発明に従って列ラインおよび行ラインをテストする方法をこれからここで
論じる。列ライン114の導通試験を考察する。図1を参照すると、ビットのパ
ターンがテスト入力136を介して、列レジスタ104へと逐次シフトされ、各
列ラインに1ビットが与えられている。導通試験の場合には、ビットはすべて1
のみである。次に、パターンが列ライン114へと出力され、このようにして、
ビットパターンを列テストレジスタ124へと転送する。ノード130における
電位が監視される。図2を参照すると、列テストレジスタ124におけるトラン
ジスタチェーンを含むトランジスタ202は、はじめはすべてオフにされている
ことがわかる。それゆえ、ノード130における電位はトライステート、つまり
、高インピーダンス状態、フローティング状態、切断された状態である。入力パ
ターンが列ラインへと駆動されると、トランジスタのいくつかまたはすべてがオ
ンにされる。すべての列ライン114がそのままである場合には、各トランジス
タ202はオンにされる。その結果として、ノード130に現われる電位は(V
dd−Vth)であり、ここで、Vthは、トランジスタのしきい電圧であり、
論理1がVddであると仮定する。その一方で、列ライン114の1つまたは2
つ以上が開である場合には、対応するトランジスタ202は非導通になり、それ
ゆえにノード130はトライステートのままである。このように、ノード130
がはじめのトライステート状態から非トライステート状態へと変化するのを監視
することによって、列ラインのすべてに連続性があるということが指し示される
。
論じる。列ライン114の導通試験を考察する。図1を参照すると、ビットのパ
ターンがテスト入力136を介して、列レジスタ104へと逐次シフトされ、各
列ラインに1ビットが与えられている。導通試験の場合には、ビットはすべて1
のみである。次に、パターンが列ライン114へと出力され、このようにして、
ビットパターンを列テストレジスタ124へと転送する。ノード130における
電位が監視される。図2を参照すると、列テストレジスタ124におけるトラン
ジスタチェーンを含むトランジスタ202は、はじめはすべてオフにされている
ことがわかる。それゆえ、ノード130における電位はトライステート、つまり
、高インピーダンス状態、フローティング状態、切断された状態である。入力パ
ターンが列ラインへと駆動されると、トランジスタのいくつかまたはすべてがオ
ンにされる。すべての列ライン114がそのままである場合には、各トランジス
タ202はオンにされる。その結果として、ノード130に現われる電位は(V
dd−Vth)であり、ここで、Vthは、トランジスタのしきい電圧であり、
論理1がVddであると仮定する。その一方で、列ライン114の1つまたは2
つ以上が開である場合には、対応するトランジスタ202は非導通になり、それ
ゆえにノード130はトライステートのままである。このように、ノード130
がはじめのトライステート状態から非トライステート状態へと変化するのを監視
することによって、列ラインのすべてに連続性があるということが指し示される
。
【0020】
行ライン112の導通試験は、列ライン114のそれと同じやり方で達成され
る。まず始めに、1のパターンがテスト入力138を介して、行レジスタ102
へと逐次シフトされる。パターン内のビットの各々は行ライン112へと同時に
駆動され、このようにして、パターンは行テストレジスタ122へと転送される
。すべての行ラインがそのままである場合には、ノード130はトライステート
状態から(Vdd−Vth)の電位を有する状態へと変化し、ここで再び論理1
がVddの電位にあると仮定される。行ラインのどれかが開を有する場合には、
ノード130はそのはじめのトライステート状態のままである。
る。まず始めに、1のパターンがテスト入力138を介して、行レジスタ102
へと逐次シフトされる。パターン内のビットの各々は行ライン112へと同時に
駆動され、このようにして、パターンは行テストレジスタ122へと転送される
。すべての行ラインがそのままである場合には、ノード130はトライステート
状態から(Vdd−Vth)の電位を有する状態へと変化し、ここで再び論理1
がVddの電位にあると仮定される。行ラインのどれかが開を有する場合には、
ノード130はそのはじめのトライステート状態のままである。
【0021】
導通試験は、列ラインのどれかまたは行ラインのどれかに欠陥があるかどうか
を特定するのに適切ではあるが、その試験は、どのラインが開であるのかに関し
ての情報は提供しない。その上、その試験は、短絡線の存在を検出しない。より
包括的な試験が、テストレジスタ122および124のレジスタ部分(フリップ
フロップ回路210)によって提供される。
を特定するのに適切ではあるが、その試験は、どのラインが開であるのかに関し
ての情報は提供しない。その上、その試験は、短絡線の存在を検出しない。より
包括的な試験が、テストレジスタ122および124のレジスタ部分(フリップ
フロップ回路210)によって提供される。
【0022】
まず始めに、列(行)レジスタ104(102)が、テスト入力136(13
8)を介して、交互の0と1とのビットパターンで逐次ロードされる。次に、パ
ターンが列(行)ラインへと駆動され、列(行)テストレジスタ124(122
)のフリップフロップ回路へとクロックされる。フリップフロップ回路に記憶さ
れたビットパターンは、ノード134(132)へと1度に1ビットずつクロッ
クアウトされる。列(行)ライン内の欠陥は、レジスタから読出されたパターン
を入力ビットパターンと比較することによって、特定可能である。たとえば、入
力パターンは交互の1と0であるため、1対の短絡線は、読出パターンで2つの
連続した1を生じさせる。
8)を介して、交互の0と1とのビットパターンで逐次ロードされる。次に、パ
ターンが列(行)ラインへと駆動され、列(行)テストレジスタ124(122
)のフリップフロップ回路へとクロックされる。フリップフロップ回路に記憶さ
れたビットパターンは、ノード134(132)へと1度に1ビットずつクロッ
クアウトされる。列(行)ライン内の欠陥は、レジスタから読出されたパターン
を入力ビットパターンと比較することによって、特定可能である。たとえば、入
力パターンは交互の1と0であるため、1対の短絡線は、読出パターンで2つの
連続した1を生じさせる。
【0023】
適切なビットのテストパターンを用いることによって、より具体的な欠陥確認
が可能である。たとえば、開状態または短絡状態を見つけるために、各ライン(
列または行)を個別にテストすることができる。最上位ビット(most significan
t bit)位置におけるラインから始めるとすると、テストパターンは、MSB位置
では1から成り、他のビット位置では0から成る。パターンは、ライン上で駆動
され、テストレジスタ(122または124)のレジスタバンクの遠端で受取ら
れる。パターンはレジスタバンクからシフトされ、調べられる。読出パターンの
MSBが0の場合には、開が存在する。読出パターンが他のビット位置で1を含
む場合には、短絡が存在する。ビットをテストパターンの次の位置にシフトさせ
、さらに上述のステップを繰返すことによって、次のラインがテストされる。
が可能である。たとえば、開状態または短絡状態を見つけるために、各ライン(
列または行)を個別にテストすることができる。最上位ビット(most significan
t bit)位置におけるラインから始めるとすると、テストパターンは、MSB位置
では1から成り、他のビット位置では0から成る。パターンは、ライン上で駆動
され、テストレジスタ(122または124)のレジスタバンクの遠端で受取ら
れる。パターンはレジスタバンクからシフトされ、調べられる。読出パターンの
MSBが0の場合には、開が存在する。読出パターンが他のビット位置で1を含
む場合には、短絡が存在する。ビットをテストパターンの次の位置にシフトさせ
、さらに上述のステップを繰返すことによって、次のラインがテストされる。
【0024】
上述の例からわかるように、適切なビットパターンを与え、それをテストレジ
スタへとクロックし、さらにそのテストレジスタからパターンを読出すことによ
って、種々の欠陥状態を推断することができる。最後の例として、1組の列ライ
ン114または1組の行ライン112を示す図7を考察する。ラインの1つが開
702を示し、隣接するラインが開ラインへの短絡704を示し、その短絡は開
部分の下流にある。入力テストパターンIN1を列レジスタ104または行レジ
スタ102に与えることによって、対応するテストレジスタで出力パターンOU
T1が生み出される。開によって、テストパターンIN1の論理1が出力パター
ンOUT1に現われるのが妨げられることが注目されるであろう。次に、第2の
テストパターンIN2が与えられる。その出力は、出力パターンOUT2である
。図からわかるように、出力は2つの1を示し、OUT1とOUT2とを比較す
ることによって、欠陥の性質に関して結論が出され得る。それゆえに、この例に
よって、多数の入力パターンを与えることとその出力パターンを分析することと
が、ある欠陥を検出するために必要とされるであろうことが示される。
スタへとクロックし、さらにそのテストレジスタからパターンを読出すことによ
って、種々の欠陥状態を推断することができる。最後の例として、1組の列ライ
ン114または1組の行ライン112を示す図7を考察する。ラインの1つが開
702を示し、隣接するラインが開ラインへの短絡704を示し、その短絡は開
部分の下流にある。入力テストパターンIN1を列レジスタ104または行レジ
スタ102に与えることによって、対応するテストレジスタで出力パターンOU
T1が生み出される。開によって、テストパターンIN1の論理1が出力パター
ンOUT1に現われるのが妨げられることが注目されるであろう。次に、第2の
テストパターンIN2が与えられる。その出力は、出力パターンOUT2である
。図からわかるように、出力は2つの1を示し、OUT1とOUT2とを比較す
ることによって、欠陥の性質に関して結論が出され得る。それゆえに、この例に
よって、多数の入力パターンを与えることとその出力パターンを分析することと
が、ある欠陥を検出するために必要とされるであろうことが示される。
【図1】 この発明のビデオチップのブロック図である。
【図2】 図1で示されたテストレジスタのブロック図である。
【図3】 図2で示されたシフトレジスタのブロック図である。
【図4】 図1で示された列レジスタのブロック図である。
【図5】 図1で示された行レジスタのブロック図である。
【図6】 典型的な記憶セルの図である。
【図7】 この発明に従った、欠陥の検出を示す図である。
【手続補正書】特許協力条約第19条補正の翻訳文提出書
【提出日】平成13年2月28日(2001.2.28)
【手続補正1】
【補正対象書類名】明細書
【補正対象項目名】特許請求の範囲
【補正方法】変更
【補正の内容】
【特許請求の範囲】
─────────────────────────────────────────────────────
フロントページの続き
(72)発明者 ペイン,ジェイムス・イー
アメリカ合衆国、95005 カリフォルニア
州、ボルダー・クリーク、クロウズ・ネス
ト・ドライブ、214
(72)発明者 ローゼンデール,グレン・エイ
アメリカ合衆国、94301 カリフォルニア
州、パロ・アルト、フォレスト・アベニ
ュ、680
(72)発明者 ハンゾ,ニアングラムチン
アメリカ合衆国、95129 カリフォルニア
州、サン・ノゼ、グルウェル・プレイス、
1079
Fターム(参考) 2G014 AA01 AA02 AA03 AB59 AC18
5C080 BB05 DD15 DD28 FF11 JJ02
JJ03
5L106 AA01 DD01 DD03 DD22 EE02
Claims (13)
- 【請求項1】 複数の信号線を有する回路内で、前記信号線の電気的完全性
をテストするための方法であって、 第1の電圧電位を各信号線の第1の端部に印加するステップと、 直列接続のトランジスタチェーンにおいて、各トランジスタを各信号線の第2
の端部の電位でバイアスするステップとを含み、前記トランジスタチェーンは第
1の端部端子と第2の端部端子とを有し、前記第2の端部端子は高インピーダン
ス状態または導通状態となることができ、 前記方法はさらに、第2の電圧電位を前記トランジスタチェーンの前記第1の
端部端子に印加するステップと、 前記トランジスタチェーンの前記第2の端部端子で電位を検出するステップと
を含み、 前記信号線の1つにおける開は、前記第2の端部端子が高インピーダンス状態
であることによって示され、前記信号線のいずれかにおける開の不在は、前記第
2の端部端子が接地電位と前記第2の電圧電位との間の電位を有することによっ
て示される、方法。 - 【請求項2】 テストパターンを前記信号線の前記第1の端部に与えるステ
ップをさらに含み、前記テストパターンは論理1と論理0を合せたものからなり
、 前記テストパターンをレジスタに転送するステップをさらに含み、前記レジス
タは前記信号線の第2の端部に配置され、 前記レジスタの内容を読出すステップと、 前記レジスタの内容を前記テストパターンに比較するステップとをさらに含み
、 前記信号線の電気的短絡および電気的開は、前記レジスタの内容と前記テスト
パターンの内容との相違によって示される、請求項1に記載の方法。 - 【請求項3】 前記テストパターンは交互の1と0とを含み、2つの隣接す
るライン間の電気的短絡が読出パターン内の2つの連続した1によって示される
、請求項2に記載の方法。 - 【請求項4】 前記第1の電位が、前記トランジスタの複数のしきい電圧の
どれよりも大きい、請求項1に記載の方法。 - 【請求項5】 前記回路はビデオメモリデバイスであり、前記信号線はワー
ド選択ラインであり、第1の電圧を印加する前記ステップは、ワード選択ライン
のすべてを同時に活性化させて前記第1の電圧を前記トランジスタチェーンの前
記ゲート端子に転送するステップを含む、、請求項1に記載の方法。 - 【請求項6】 データラインおよびワードラインのマトリックスを有するメ
モリ回路において、前記データラインおよび前記ワードラインの電気的完全性を
テストする方法であって、 第1のテストパターンを前記データラインの第1の端部へと駆動するステップ
、 前記データラインの第2の端部に現われるデータ信号を第1のレジスタに記憶
するステップ、 前記第1のテストパターンを前記第1のレジスタにラッチされたデータと比較
するステップ、 第2のテストパターンを前記ワードラインの第1の端部へと駆動するステップ
、 前記ワードラインの第2の端部に現われるデータ信号を第2のレジスタに記憶
するステップ、および 前記第2のテストパターンを前記第2のレジスタにラッチされたデータと比較
するステップを含む、方法。 - 【請求項7】 メモリ回路であって、 行列状に配置された複数の記憶素子と データラインに結合された複数の出力を有する列データレジスタとを含み、各
データラインは前記記憶素子の列に結合され、 メモリ回路はさらに、複数のワード選択ラインを有するワードセレクタを含み
、各ワード選択ラインは前記記憶素子の行に結合され、各ワードラインは前記ワ
ードセレクタから遠位の端部を有し、前記ワードセレクタは前記ワード選択ライ
ンのいずれかを活性化させるように動作し、さらに、前記ワード選択ラインのす
べてを活性化させるようにも動作し、 メモリ回路はさらに、直列接続のトランジスタチェーンを含み、その各々のゲ
ート端子は、前記ワードラインの1つの遠位の端部に結合され、前記トランジス
タチェーンはパワーレールに結合された第1の端部を有する、メモリ回路。 - 【請求項8】 前記トランジスタはNチャネルデバイスである、請求項7に
記載のメモリ回路。 - 【請求項9】 前記ワードセレクタが、選択されたワードラインを活性化す
る第1の回路を含み、前記ワードセレクタはさらに、ビットパターンを受取るた
めの行データレジスタと、前記レジスタの出力で前記ワードラインを選択的に駆
動するための第2の回路とを含む、請求項7に記載のメモリ回路。 - 【請求項10】 前記ワード選択ラインの前記遠位の端部に結合された入力
を有する行テストレジスタをさらに含む、請求項9に記載のメモリ回路。 - 【請求項11】 各データラインが前記列データレジスタから遠位の端部を
有し、メモリ回路はさらに第2の直列接続のトランジスタチェーンを含み、その
各々のゲート端子は、前記データラインのうちの1つの遠位の端部に結合され、
前記トランジスタチェーンの第1の端部が第1の電位に結合される、請求項7に
記載のメモリ回路。 - 【請求項12】 入力が前記データラインの前記遠位の端部に結合された列
テストレジスタをさらに含む、請求項11に記載のメモリ回路。 - 【請求項13】 前記第2のトランジスタチェーンの前記トランジスタはN
チャネルデバイスである、請求項11に記載のメモリ回路。
Applications Claiming Priority (3)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
US09/333,805 | 1999-06-15 | ||
US09/333,805 US6115305A (en) | 1999-06-15 | 1999-06-15 | Method and apparatus for testing a video display chip |
PCT/US2000/014189 WO2000077529A2 (en) | 1999-06-15 | 2000-05-23 | Method and apparatus for testing a video display chip |
Publications (1)
Publication Number | Publication Date |
---|---|
JP2003502787A true JP2003502787A (ja) | 2003-01-21 |
Family
ID=23304333
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP2001503535A Withdrawn JP2003502787A (ja) | 1999-06-15 | 2000-05-23 | ビデオディスプレイチップをテストするための方法および装置 |
Country Status (11)
Country | Link |
---|---|
US (1) | US6115305A (ja) |
EP (1) | EP1192475A2 (ja) |
JP (1) | JP2003502787A (ja) |
KR (1) | KR20020013525A (ja) |
CN (1) | CN1171095C (ja) |
CA (1) | CA2365956A1 (ja) |
HK (1) | HK1044820A1 (ja) |
MY (1) | MY136005A (ja) |
NO (1) | NO20015197D0 (ja) |
TW (1) | TW490676B (ja) |
WO (1) | WO2000077529A2 (ja) |
Cited By (2)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2017156446A (ja) * | 2016-02-29 | 2017-09-07 | パナソニック液晶ディスプレイ株式会社 | 表示装置及び表示装置の検査方法 |
US11076148B2 (en) | 2018-06-01 | 2021-07-27 | Sony Semiconductor Solutions Corporation | Solid-state image sensor, imaging apparatus, and method for controlling solid-state image sensor |
Families Citing this family (6)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
KR100390353B1 (ko) * | 2000-12-14 | 2003-07-12 | 주식회사 아이오복스 | 레이저를 이용한 지하철 광고 시스템 |
US7075285B2 (en) * | 2004-05-12 | 2006-07-11 | Richard Chin | Delay locked loop circuit and method for testing the operability of the circuit |
TWI436080B (zh) * | 2011-09-20 | 2014-05-01 | Au Optronics Corp | 檢測電路、顯示面板的驅動晶片、顯示模組以及傳輸介面的檢測方法 |
JP6162679B2 (ja) * | 2014-12-19 | 2017-07-12 | ファナック株式会社 | コモン信号の故障箇所を検出するマトリクス回路 |
US9947712B2 (en) * | 2016-01-27 | 2018-04-17 | Varex Imaging Corporation | Matrix type integrated circuit with fault isolation capability |
CN111897155B (zh) * | 2020-09-03 | 2023-04-11 | 业成科技(成都)有限公司 | 阵列基板及显示面板 |
Family Cites Families (11)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US4654827A (en) * | 1984-08-14 | 1987-03-31 | Texas Instruments Incorporated | High speed testing of semiconductor memory devices |
JP2653550B2 (ja) * | 1990-11-14 | 1997-09-17 | 三菱電機株式会社 | 固体撮像素子 |
JP2792634B2 (ja) * | 1991-06-28 | 1998-09-03 | シャープ株式会社 | アクティブマトリクス基板の検査方法 |
JPH05274895A (ja) * | 1992-03-26 | 1993-10-22 | Nec Ic Microcomput Syst Ltd | 半導体記憶装置 |
JP3086936B2 (ja) * | 1993-05-12 | 2000-09-11 | セイコーインスツルメンツ株式会社 | 光弁装置 |
US5392248A (en) * | 1993-10-26 | 1995-02-21 | Texas Instruments Incorporated | Circuit and method for detecting column-line shorts in integrated-circuit memories |
JP3530574B2 (ja) * | 1994-05-20 | 2004-05-24 | 株式会社ルネサステクノロジ | 半導体記憶装置 |
TW331599B (en) * | 1995-09-26 | 1998-05-11 | Toshiba Co Ltd | Array substrate for LCD and method of making same |
US5684809A (en) * | 1996-05-02 | 1997-11-04 | Micron Technology, Inc. | Semiconductor memory with test circuit |
US5748545A (en) * | 1997-04-03 | 1998-05-05 | Aplus Integrated Circuits, Inc. | Memory device with on-chip manufacturing and memory cell defect detection capability |
JPH1139898A (ja) * | 1997-07-14 | 1999-02-12 | Mitsubishi Electric Corp | 半導体装置 |
-
1999
- 1999-06-15 US US09/333,805 patent/US6115305A/en not_active Expired - Lifetime
-
2000
- 2000-05-23 EP EP00936229A patent/EP1192475A2/en not_active Withdrawn
- 2000-05-23 CN CNB00808761XA patent/CN1171095C/zh not_active Expired - Fee Related
- 2000-05-23 WO PCT/US2000/014189 patent/WO2000077529A2/en not_active Application Discontinuation
- 2000-05-23 KR KR1020017013001A patent/KR20020013525A/ko not_active Application Discontinuation
- 2000-05-23 JP JP2001503535A patent/JP2003502787A/ja not_active Withdrawn
- 2000-05-23 CA CA002365956A patent/CA2365956A1/en not_active Abandoned
- 2000-06-09 MY MYPI20002618A patent/MY136005A/en unknown
- 2000-06-15 TW TW089111702A patent/TW490676B/zh not_active IP Right Cessation
-
2001
- 2001-10-24 NO NO20015197A patent/NO20015197D0/no not_active Application Discontinuation
-
2002
- 2002-08-21 HK HK02106113A patent/HK1044820A1/xx not_active IP Right Cessation
Cited By (4)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2017156446A (ja) * | 2016-02-29 | 2017-09-07 | パナソニック液晶ディスプレイ株式会社 | 表示装置及び表示装置の検査方法 |
WO2017150175A1 (ja) * | 2016-02-29 | 2017-09-08 | パナソニック液晶ディスプレイ株式会社 | 表示装置及び表示装置の検査方法 |
US10643514B2 (en) | 2016-02-29 | 2020-05-05 | Panasonic Liquid Crystal Display Co., Ltd. | Display device with inspection transistor and method for inspecting display device |
US11076148B2 (en) | 2018-06-01 | 2021-07-27 | Sony Semiconductor Solutions Corporation | Solid-state image sensor, imaging apparatus, and method for controlling solid-state image sensor |
Also Published As
Publication number | Publication date |
---|---|
US6115305A (en) | 2000-09-05 |
EP1192475A2 (en) | 2002-04-03 |
TW490676B (en) | 2002-06-11 |
MY136005A (en) | 2008-07-31 |
NO20015197L (no) | 2001-10-24 |
WO2000077529A3 (en) | 2001-06-28 |
KR20020013525A (ko) | 2002-02-20 |
WO2000077529B1 (en) | 2001-08-16 |
WO2000077529A2 (en) | 2000-12-21 |
NO20015197D0 (no) | 2001-10-24 |
CA2365956A1 (en) | 2000-12-21 |
CN1355889A (zh) | 2002-06-26 |
CN1171095C (zh) | 2004-10-13 |
HK1044820A1 (en) | 2002-11-01 |
Similar Documents
Publication | Publication Date | Title |
---|---|---|
US5068604A (en) | Method of and device for testing multiple power supply connections of an integrated circuit on a printed circuit board | |
KR900005473A (ko) | 집적 회로용 검사셀 | |
JPH05205499A (ja) | 埋込みram用の構成可能な自己検査方法及び回路 | |
US7487412B2 (en) | Test buffer design and interface mechanism for differential receiver AC/DC boundary scan test | |
US7132823B2 (en) | Design for test for a high speed serial interface | |
JPH06130134A (ja) | 論理回路及びこの論理回路を備えたテスト容易化回路 | |
US5303246A (en) | Fault isolation diagnostics | |
US4742293A (en) | Pseudo-memory circuit for testing for stuck open faults | |
US4926424A (en) | Test auxiliary circuit for testing semiconductor device | |
JP2003502787A (ja) | ビデオディスプレイチップをテストするための方法および装置 | |
US20050117417A1 (en) | Package map data outputting circuit of semiconductor memory device and method for outputting package map data | |
JPH1116393A (ja) | テスト回路 | |
JPS59192945A (ja) | 配線パターン欠陥検出方法及びその装置 | |
KR100195680B1 (ko) | 비정상 전류를 이용하는 고장 블럭 검출 시스템 | |
US5736849A (en) | Semiconductor device and test method for connection between semiconductor devices | |
TWI390271B (zh) | 半導體裝置之檢查電路、及檢查方法 | |
JP2004361351A (ja) | スキャンパス回路およびそれを備える論理回路ならびに集積回路のテスト方法 | |
US7155647B2 (en) | Scan of chip state from a hierarchical design | |
JPH07174820A (ja) | 集積回路のパッドの入力及び出力構造のテスト方法と装置 | |
US7071704B1 (en) | Circuit for improved diagnosability of defects in a fuse scan structure | |
US5426649A (en) | Test interface for a digital circuit | |
US8397112B2 (en) | Test chain testability in a system for testing tri-state functionality | |
NO883758L (no) | Datamaskintilkoplet sonde for maaling paa trenivaakretser. | |
JPH1116391A (ja) | 半導体記憶回路 | |
JPS6255240B2 (ja) |
Legal Events
Date | Code | Title | Description |
---|---|---|---|
A300 | Application deemed to be withdrawn because no request for examination was validly filed |
Free format text: JAPANESE INTERMEDIATE CODE: A300 Effective date: 20070807 |