JP2003502787A - ビデオディスプレイチップをテストするための方法および装置 - Google Patents

Abstract

(57)【要約】 ビデオチップ（１００）は開および短絡を検出するためのテスト回路を含む。回路は、直列接続されたトランジスタチェーンおよびテストレジスタ（１２２、１２４）を含む。列ライン（１１４）用および行ライン（１１２）用の回路がある。ビットパターンは列ライン（１１４）または行ライン（１１２）へと駆動され、対応するテスト回路で受取られる。パターンは読出され、入力パターンと比較され、欠陥ラインが検出される。

Description

【発明の詳細な説明】

【０００１】

【発明の技術分野】

この発明は、一般にビデオディスプレイチップに関し、より具体的には、ビデ
オディスプレイチップをテストするための方法および装置に関する。

【０００２】

【背景技術】

ビデオチップは典型的には、記憶キャパシタとパストランジスタとからなるピ
クセルのマトリックスを含む。種々のキャパシタに記憶されたデータが、集合的
にビデオ画像を構成する。記憶された画像は、チップ上に光を照射し、さらに画
像を視覚的に走査することによって、読出される。

【０００３】 記憶された内容を出力するこの様式は、このようなチップの製造において問題
を提起する。ビデオチップのテストは、チップが実装されてそれが撮像デバイス
として機能するまで可能にはならない。このため、テスト画像をデバイスにロー
ドし、欠陥を見つけるためにそれを視覚的に検査することとなる。欠陥デバイス
はそのときに識別され、ロットから取除かれ、廃棄され得る。したがって、欠陥
はチップが完全に実装されるまで検出されない。これは、費用のかかるプロセス
である。なぜならば、実装部品の生産に既に製造費用が投資されていながら、そ
のときになって欠陥があると判断されるからである。

【０００４】 それゆえに、欠陥のあるビデオチップが最終の形で実装される前に、それを選
別できることが望ましい。必要とされているものは、デバイスが最終的に実装さ
れる前にその運用性を完全に立証する一連のテストをチップに提供する機構であ
る。

【０００５】

【発明の概要】

マトリックス形状に配置された複数の信号線を含むビデオチップをテストする
ためのこの発明に従った方法は、信号線の一端へ電圧電位を印加するステップと
、信号線の他端で直列接続のトランジスタチェーンのゲートを駆動するステップ
と、トランジスタチェーンの一端へ電圧を印加するステップと、トランジスタチ
ェーンの他端で電位を検出するステップとを含む。この方法はさらに、信号線の
一端に入力ビットパターンをロードするステップと、信号線の他端で形成される
パターンを検出するステップとを含む。入力パターンと検出パターンとを比較す
ることにより、信号線内の種々の欠陥が検出可能である。

【０００６】 この発明に従ったビデオチップは、ビデオ記憶素子のマトリックスと、ビデオ
画像の行をマトリックス内の選択された行にロードするための列セレクタと、マ
トリックス内の行を選択するための行セレクタとを含む。ビデオチップはさらに
、列セレクタに対向して配置される列テストレジスタを含み、列ラインがそれら
の間で接続される。同様に、行テストレジスタは行セレクタに対向して配置され
、行ラインがそれらの間で接続される。

【０００７】 列セレクタは、入力テストパターンを受取るためのレジスタと、テストパター
ンを列ラインへと駆動するための手段とを含む。列テストレジスタは、列ライン
の他端でパターンを受取り、列テストレジスタに記憶されるパターンと入力テス
トパターンとが比較されることによって、列ライン内の欠陥が特定できる。

【０００８】 行セレクタは、入力テストパターンを受取るためのレジスタと、テストパター
ンを行ラインへと駆動するための手段とを含む。行テストレジスタは、行ライン
の他端でパターンを受取り、行テストレジスタに記憶されるパターンと入力テス
トパターンとが比較されることによって、行ライン内の欠陥が特定できる。

【０００９】

【発明を行なうための最善の様式】

図１を参照すると、ビデオチップ１００は、行列状に配置された記憶素子１２
のマトリックス１０を含む。典型的な記憶素子は図６で示され、電荷をキャパシ
タ１６に送るように結合されたパストランジスタ１４を含む。記憶素子１２の各
々は、それに付随する列（データ）ライン１１４および行（ワード）選択ライン
１１２を含む。典型的には、ビデオ信号の走査線が列レジスタ１０４によって受
取られ、それは、その信号を列ライン１１４の各々に向けて駆動する。主行選択
レジスタ１０２は、制御信号を行ライン１１２の選択された１つに向けて駆動し
、列ライン１１４によって運ばれたビデオ信号が、パストランジスタを通して選
択された行の記憶素子を含むキャパシタ１６に転送される。

【００１０】 この発明における列レジスタ１０４は、列テスト信号ＹＴＳＴを受取るための
テスト入力１３６を含む。列テスト信号ＹＴＳＴは、クロック信号ＣＣＬＫを介
して逐次シフトインされるビットパターンを含む。同様に、行レジスタ１０２は
、クロック信号ＲＣＬＫを介してクロックインされる行テスト信号ＸＴＳＴ（同
様にビットのパターン）を受取るためのテスト入力１３８を含む。

【００１１】 図４および図５で示される列レジスタ１０４および行レジスタ１０２のブロッ
ク図を少し参照してみる。図４で示されるように、列レジスタ１０４はレジスタ
バンク４０２を含み、その出力は列ライン１１４を構成する。信号ＣＣＬＫは、
マルチプレクサ４０４からレジスタバンク４０２へとデータを逐次クロックする
。マルチプレクサ４０４は、入力としてビデオ走査線ＶＩＤＥＯとテストデータ
ＹＴＳＴとを受取るように結合される。列イネーブル信号ＣＥＮに依存して、ビ
デオ信号またはテスト信号のいずれかがレジスタバンク４０２へと逐次シフトさ
れる。図４で示されるように、列イネーブル信号ＣＥＮをアサートにすることに
よって、列レジスタ１０４はビデオ出力モードにされ、一方で、ＣＥＮをデアサ
ートにすることによって、テストモードに入る。

【００１２】 図５は、デコーダ５０２とレジスタバンク５０４とからなる行レジスタ１０２
を示し、それらの出力の各々が共にＯＲゲート５０６で論理和をとられることを
示す。ＯＲゲートの出力は行ライン１１２を構成する。デコーダ５０２はアクテ
ィブハイイネーブル入力を含み、レジスタバンク５０４はアクティブローイネー
ブル入力を含む。したがって、いずれか一つの時点ではデコーダまたはレジスタ
バンクのいずれかが、行イネーブル信号ＲＥＮによって可能化され、その結果、
行ライン１１２は、１組の信号のみを運ぶ。ビデオモードは、イネーブル信号Ｒ
ＥＮをアサートにすることによって選択され、テストモードは、ＲＥＮをデアサ
ートにすることによって選択される。ビデオモードでは、デコーダ５０２は選択
信号ＲＳＥＬを受取り、現在の走査線に関連した行ラインを活性化（energize）
する。テストモードでは、以下で説明されるように、行ライン１１２の各々は論
理１または論理０で駆動される。このことは、クロック信号ＲＣＬＫの制御下で
、テストパターンをＸＴＳＴからレジスタバンク５０４へとクロックインし、さ
らにイネーブル信号ＲＥＮをデアサートにすることによって達成される。

【００１３】 図１に戻って、列ライン１１４および行ライン１１２の各々の遠端は、列テス
トレジスタ１２４および行テストレジスタ１２２へとそれぞれ入ることがわかる
。テストレジスタ１２２および１２４はともに、電圧電位Ｖｄｄを受取るための
入力を有する。列テストレジスタ１２４は、クロック信号Ｔ＿ＣＣＬＫとレジス
タクリア信号Ｔ＿ＣＬＲとを受取る。同様に、行テストレジスタ１２２は、クロ
ック信号Ｔ＿ＲＣＬＫと、同じレジスタクリア信号Ｔ＿ＣＬＲとを受取る。行テ
ストレジスタは、それ自身のレジスタクリア信号によってクリアされ得ることが
注目される。しかし、典型的には両方のテストレジスタが同時にクリアされるた
め、単一のクリア信号で十分である。

【００１４】 テストレジスタ１２２および１２４の各々には２つの出力が設けられる。各テ
ストレジスタからの連続出力ＲＣ＿ＣＯＮＴは、単一テストノード１３０に結合
される。列テストレジスタ１２４は直列出力１３４を含み、行テストレジスタ１
２２には直列出力１３２が設けられる。好ましい実施例は、テストレジスタの連
続出力がノード１３０に結び付けられることを示すが、このことは必要ではない
。単一ノード１３０が好まれるのは、行導通試験と列導通試験（以下で説明）と
が、別々に行なわれると企図されるからである。また、単一ノードが好まれるの
は、これがデバイスのピンカウントを最小限にするためである。

【００１５】 図２を参照すると、テストレジスタ１２２および１２４の各々が、直列接続の
トランジスタチェーン２０２を含むことがわかる。トランジスタチェーンの第１
の端部はＶｄｄに結合され、第２の端部はノード１３０に結合される。図２は、
Ｎチャネルトランジスタの使用を示すが、Ｐチャネルデバイスも使用可能である
。先のトランジスタ２０２Ｂのソース端子は、後のトランジスタ２０２Ｃのドレ
イン端子に結合される。トランジスタ２０２の各々のゲートは、列テストレジス
タ１２４の場合には列（データ）ライン１１４の遠端に結合され、行テストレジ
スタ１２２の場合には行（ワード）ライン１１２の遠端に結合される。

【００１６】 テストレジスタ１２４および１２２の各々における列ライン１１４およびワー
ドライン１１２が、加えて、直列接続のフリップフロップ回路１２０のバンクへ
と入ることもまた、図２から明らかである。これらのフリップフロップ回路はと
もに、テストレジスタ１２２および１２４のレジスタ部分を構成する。フリップ
フロップ回路２１０の各々には２つの入力が設けられる：列ライン１２４または
行ライン１２２のいずれかを受取るための第１の入力２１４；および前のフリッ
プフロップ回路の出力２１６に結合される第２の入力２１２である。各フリップ
フロップ回路はまた、クロック信号ＣＬＫを受取る；列テストレジスタ１２４の
場合にはＴ＿ＣＣＬＫ、行テストレジスタ１２２の場合にはＴ＿ＲＣＬＫである
。加えて、クロック信号の補数が、インバータ２２０を介して与えられる。最後
に、ＣＬＲ信号に入力が与えられ、各フリップフロップ回路をリセットする。レ
ジスタバンク内の最後のフリップフロップ回路の出力２１６は、行テストレジス
タ１２２の場合にはノード１３２に結合され、列テストレジスタ１２４の場合に
はノード１３４に結合される。

【００１７】 図３を参照すると、この発明のフリップフロップ回路の各々は、１対のＮＯＲ
ゲート３０２および３０４からなる。ＮＯＲゲートは交差結合され、ゲート３０
２の出力はゲート３０４の反転入力に結合され、ゲート３０４の出力はパストラ
ンジスタ３２６を通してゲート３０２の非反転入力に結合される。ゲート３０２
の反転入力は、列ラインまたは行ラインのいずれかである第１の入力２１４を受
取り、その非反転入力はパストランジスタ３２２を通して第２の入力２１２に結
合される。ゲート３０４の非反転入力はＣＬＲ信号を受取り、フリップフロップ
回路をリセットする。

【００１８】 ゲート３０２の出力は、パストランジスタ３２４を通してラッチ回路に結合さ
れる。ラッチ回路は、パストランジスタ３２８を通してフィードバック構成で結
合されたインバータ３１２とインバータ３１４とを含む。インバータ３１２の出
力は、フリップフロップ回路の出力２１６に結合される。パストランジスタ３２
６および３２４はクロック信号の正の端縁によってオンにされ、パストランジス
タ３２２および３２８はクロックの負への端縁によってオンにされる。

【００１９】 この発明に従って列ラインおよび行ラインをテストする方法をこれからここで
論じる。列ライン１１４の導通試験を考察する。図１を参照すると、ビットのパ
ターンがテスト入力１３６を介して、列レジスタ１０４へと逐次シフトされ、各
列ラインに１ビットが与えられている。導通試験の場合には、ビットはすべて１
のみである。次に、パターンが列ライン１１４へと出力され、このようにして、
ビットパターンを列テストレジスタ１２４へと転送する。ノード１３０における
電位が監視される。図２を参照すると、列テストレジスタ１２４におけるトラン
ジスタチェーンを含むトランジスタ２０２は、はじめはすべてオフにされている
ことがわかる。それゆえ、ノード１３０における電位はトライステート、つまり
、高インピーダンス状態、フローティング状態、切断された状態である。入力パ
ターンが列ラインへと駆動されると、トランジスタのいくつかまたはすべてがオ
ンにされる。すべての列ライン１１４がそのままである場合には、各トランジス
タ２０２はオンにされる。その結果として、ノード１３０に現われる電位は（Ｖ
ｄｄ−Ｖｔｈ）であり、ここで、Ｖｔｈは、トランジスタのしきい電圧であり、
論理１がＶｄｄであると仮定する。その一方で、列ライン１１４の１つまたは２
つ以上が開である場合には、対応するトランジスタ２０２は非導通になり、それ
ゆえにノード１３０はトライステートのままである。このように、ノード１３０
がはじめのトライステート状態から非トライステート状態へと変化するのを監視
することによって、列ラインのすべてに連続性があるということが指し示される
。

【００２０】 行ライン１１２の導通試験は、列ライン１１４のそれと同じやり方で達成され
る。まず始めに、１のパターンがテスト入力１３８を介して、行レジスタ１０２
へと逐次シフトされる。パターン内のビットの各々は行ライン１１２へと同時に
駆動され、このようにして、パターンは行テストレジスタ１２２へと転送される
。すべての行ラインがそのままである場合には、ノード１３０はトライステート
状態から（Ｖｄｄ−Ｖｔｈ）の電位を有する状態へと変化し、ここで再び論理１
がＶｄｄの電位にあると仮定される。行ラインのどれかが開を有する場合には、
ノード１３０はそのはじめのトライステート状態のままである。

【００２１】 導通試験は、列ラインのどれかまたは行ラインのどれかに欠陥があるかどうか
を特定するのに適切ではあるが、その試験は、どのラインが開であるのかに関し
ての情報は提供しない。その上、その試験は、短絡線の存在を検出しない。より
包括的な試験が、テストレジスタ１２２および１２４のレジスタ部分（フリップ
フロップ回路２１０）によって提供される。

【００２２】 まず始めに、列（行）レジスタ１０４（１０２）が、テスト入力１３６（１３
８）を介して、交互の０と１とのビットパターンで逐次ロードされる。次に、パ
ターンが列（行）ラインへと駆動され、列（行）テストレジスタ１２４（１２２
）のフリップフロップ回路へとクロックされる。フリップフロップ回路に記憶さ
れたビットパターンは、ノード１３４（１３２）へと１度に１ビットずつクロッ
クアウトされる。列（行）ライン内の欠陥は、レジスタから読出されたパターン
を入力ビットパターンと比較することによって、特定可能である。たとえば、入
力パターンは交互の１と０であるため、１対の短絡線は、読出パターンで２つの
連続した１を生じさせる。

【００２３】 適切なビットのテストパターンを用いることによって、より具体的な欠陥確認
が可能である。たとえば、開状態または短絡状態を見つけるために、各ライン（
列または行）を個別にテストすることができる。最上位ビット(most significan
t bit)位置におけるラインから始めるとすると、テストパターンは、ＭＳＢ位置
では１から成り、他のビット位置では０から成る。パターンは、ライン上で駆動
され、テストレジスタ（１２２または１２４）のレジスタバンクの遠端で受取ら
れる。パターンはレジスタバンクからシフトされ、調べられる。読出パターンの
ＭＳＢが０の場合には、開が存在する。読出パターンが他のビット位置で１を含
む場合には、短絡が存在する。ビットをテストパターンの次の位置にシフトさせ
、さらに上述のステップを繰返すことによって、次のラインがテストされる。

【００２４】 上述の例からわかるように、適切なビットパターンを与え、それをテストレジ
スタへとクロックし、さらにそのテストレジスタからパターンを読出すことによ
って、種々の欠陥状態を推断することができる。最後の例として、１組の列ライ
ン１１４または１組の行ライン１１２を示す図７を考察する。ラインの１つが開
７０２を示し、隣接するラインが開ラインへの短絡７０４を示し、その短絡は開
部分の下流にある。入力テストパターンＩＮ１を列レジスタ１０４または行レジ
スタ１０２に与えることによって、対応するテストレジスタで出力パターンＯＵ
Ｔ１が生み出される。開によって、テストパターンＩＮ１の論理１が出力パター
ンＯＵＴ１に現われるのが妨げられることが注目されるであろう。次に、第２の
テストパターンＩＮ２が与えられる。その出力は、出力パターンＯＵＴ２である
。図からわかるように、出力は２つの１を示し、ＯＵＴ１とＯＵＴ２とを比較す
ることによって、欠陥の性質に関して結論が出され得る。それゆえに、この例に
よって、多数の入力パターンを与えることとその出力パターンを分析することと
が、ある欠陥を検出するために必要とされるであろうことが示される。

【図面の簡単な説明】

【図１】 この発明のビデオチップのブロック図である。

【図２】 図１で示されたテストレジスタのブロック図である。

【図３】 図２で示されたシフトレジスタのブロック図である。

【図４】 図１で示された列レジスタのブロック図である。

【図５】 図１で示された行レジスタのブロック図である。

【図６】 典型的な記憶セルの図である。

【図７】 この発明に従った、欠陥の検出を示す図である。

【手続補正書】特許協力条約第１９条補正の翻訳文提出書

【提出日】平成１３年２月２８日（２００１．２．２８）

【手続補正１】

【補正対象書類名】明細書

【補正対象項目名】特許請求の範囲

【補正方法】変更

【補正の内容】

【特許請求の範囲】

───────────────────────────────────────────────────── フロントページの続き (72)発明者 ペイン，ジェイムス・イー アメリカ合衆国、95005 カリフォルニア 州、ボルダー・クリーク、クロウズ・ネス ト・ドライブ、214 (72)発明者 ローゼンデール，グレン・エイ アメリカ合衆国、94301 カリフォルニア 州、パロ・アルト、フォレスト・アベニ ュ、680 (72)発明者 ハンゾ，ニアングラムチン アメリカ合衆国、95129 カリフォルニア 州、サン・ノゼ、グルウェル・プレイス、 1079 Ｆターム(参考） 2G014 AA01 AA02 AA03 AB59 AC18 5C080 BB05 DD15 DD28 FF11 JJ02 JJ03 5L106 AA01 DD01 DD03 DD22 EE02

Claims (13)

【特許請求の範囲】
1. 【請求項１】 複数の信号線を有する回路内で、前記信号線の電気的完全性
   をテストするための方法であって、 第１の電圧電位を各信号線の第１の端部に印加するステップと、 直列接続のトランジスタチェーンにおいて、各トランジスタを各信号線の第２
   の端部の電位でバイアスするステップとを含み、前記トランジスタチェーンは第
   １の端部端子と第２の端部端子とを有し、前記第２の端部端子は高インピーダン
   ス状態または導通状態となることができ、 前記方法はさらに、第２の電圧電位を前記トランジスタチェーンの前記第１の
   端部端子に印加するステップと、 前記トランジスタチェーンの前記第２の端部端子で電位を検出するステップと
   を含み、 前記信号線の１つにおける開は、前記第２の端部端子が高インピーダンス状態
   であることによって示され、前記信号線のいずれかにおける開の不在は、前記第
   ２の端部端子が接地電位と前記第２の電圧電位との間の電位を有することによっ
   て示される、方法。
2. 【請求項２】 テストパターンを前記信号線の前記第１の端部に与えるステ
   ップをさらに含み、前記テストパターンは論理１と論理０を合せたものからなり
   、 前記テストパターンをレジスタに転送するステップをさらに含み、前記レジス
   タは前記信号線の第２の端部に配置され、 前記レジスタの内容を読出すステップと、 前記レジスタの内容を前記テストパターンに比較するステップとをさらに含み
   、 前記信号線の電気的短絡および電気的開は、前記レジスタの内容と前記テスト
   パターンの内容との相違によって示される、請求項１に記載の方法。
3. 【請求項３】 前記テストパターンは交互の１と０とを含み、２つの隣接す
   るライン間の電気的短絡が読出パターン内の２つの連続した１によって示される
   、請求項２に記載の方法。
4. 【請求項４】 前記第１の電位が、前記トランジスタの複数のしきい電圧の
   どれよりも大きい、請求項１に記載の方法。
5. 【請求項５】 前記回路はビデオメモリデバイスであり、前記信号線はワー
   ド選択ラインであり、第１の電圧を印加する前記ステップは、ワード選択ライン
   のすべてを同時に活性化させて前記第１の電圧を前記トランジスタチェーンの前
   記ゲート端子に転送するステップを含む、、請求項１に記載の方法。
6. 【請求項６】 データラインおよびワードラインのマトリックスを有するメ
   モリ回路において、前記データラインおよび前記ワードラインの電気的完全性を
   テストする方法であって、 第１のテストパターンを前記データラインの第１の端部へと駆動するステップ
   、 前記データラインの第２の端部に現われるデータ信号を第１のレジスタに記憶
   するステップ、 前記第１のテストパターンを前記第１のレジスタにラッチされたデータと比較
   するステップ、 第２のテストパターンを前記ワードラインの第１の端部へと駆動するステップ
   、 前記ワードラインの第２の端部に現われるデータ信号を第２のレジスタに記憶
   するステップ、および 前記第２のテストパターンを前記第２のレジスタにラッチされたデータと比較
   するステップを含む、方法。
7. 【請求項７】 メモリ回路であって、 行列状に配置された複数の記憶素子と データラインに結合された複数の出力を有する列データレジスタとを含み、各
   データラインは前記記憶素子の列に結合され、 メモリ回路はさらに、複数のワード選択ラインを有するワードセレクタを含み
   、各ワード選択ラインは前記記憶素子の行に結合され、各ワードラインは前記ワ
   ードセレクタから遠位の端部を有し、前記ワードセレクタは前記ワード選択ライ
   ンのいずれかを活性化させるように動作し、さらに、前記ワード選択ラインのす
   べてを活性化させるようにも動作し、 メモリ回路はさらに、直列接続のトランジスタチェーンを含み、その各々のゲ
   ート端子は、前記ワードラインの１つの遠位の端部に結合され、前記トランジス
   タチェーンはパワーレールに結合された第１の端部を有する、メモリ回路。
8. 【請求項８】 前記トランジスタはＮチャネルデバイスである、請求項７に
   記載のメモリ回路。
9. 【請求項９】 前記ワードセレクタが、選択されたワードラインを活性化す
   る第１の回路を含み、前記ワードセレクタはさらに、ビットパターンを受取るた
   めの行データレジスタと、前記レジスタの出力で前記ワードラインを選択的に駆
   動するための第２の回路とを含む、請求項７に記載のメモリ回路。
10. 【請求項１０】 前記ワード選択ラインの前記遠位の端部に結合された入力
    を有する行テストレジスタをさらに含む、請求項９に記載のメモリ回路。
11. 【請求項１１】 各データラインが前記列データレジスタから遠位の端部を
    有し、メモリ回路はさらに第２の直列接続のトランジスタチェーンを含み、その
    各々のゲート端子は、前記データラインのうちの１つの遠位の端部に結合され、
    前記トランジスタチェーンの第１の端部が第１の電位に結合される、請求項７に
    記載のメモリ回路。
12. 【請求項１２】 入力が前記データラインの前記遠位の端部に結合された列
    テストレジスタをさらに含む、請求項１１に記載のメモリ回路。
13. 【請求項１３】 前記第２のトランジスタチェーンの前記トランジスタはＮ
    チャネルデバイスである、請求項１１に記載のメモリ回路。