CN1171095C - 视频显示芯片的测试方法和装置 - Google Patents

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Abstract

一种视频芯片(100)包括用于检测开路和短路的测试电路。该电路包括串联连接的系列晶体管电路和测试寄存器(122，124)。具有列线(114)及行线(112)所用的电路。使位图案在列线(114)或行线(112)上驱动，并在对应的测试电路中接收。读出图案并将它与所输入图案相比较来检测故障线路。

Description

视频显示芯片的测试方法和装置
本发明技术领域
本发明总体涉及视频显示芯片，具体来说，涉及一种视频显示芯片的测试方法和装置。
背景技术
视频芯片通常包括一由存储电容器和导通晶体管组成的像素矩阵。各个电容器中存储的数据共同组成一视频图像。通过光照芯片和视觉扫描图像来读出所存储的图像。
输出所存储内容这种方式，引起这种芯片制造方面的问题。直到芯片封装后才能对视频芯片进行测试，因而其作为一成像器件起作用。这允许将测试图像加载到该器件中，接着就缺陷通过视觉来加以检查。随后可识别有缺陷的器件，从该批量当中取出舍弃。这样，直到该芯片得到全面封装才检测出缺陷。这样该工艺成本很高，因为制造成本已投资于生产现在才确定为有缺陷的经封装部分。
所以希望其按最后形式封装之前具有将有缺陷的视频芯片显现出来的能力。需要一种提供一整套芯片测试在对该器件进行最后封装之前全面校验该器件可操作性的方案。
发明概述
本发明对包括矩阵配置的多个信号线的视频芯片的测试方法，包括下列步骤：将一电压电位加到信号线的一端，用该信号线的另一端驱动串联连接的系列晶体管电路的控制极，在系列晶体管电路一端加上一电压，以及在系列晶体管电路另一端检测一电位。该方法还包括下列步骤：在信号线一端加载一输入位图案，以及在信号线另一端检测所形成的图案。可通过将所输入图案与所检测图案相比较来检测信号线的各种缺陷。
本发明的视频芯片，包括：视频存储单元的矩阵；用于将一行视频图像加载到矩阵中所选定行的列选择器；以及用于选择矩阵中一行的行选择器。视频芯片还包括：与列选择器相对设置一列测试寄存器，以便该列线在两者之间连接。同样，与行选择器相对设置一行测试寄存器，以便该行线在两者之间连接。
列选择器包括用于接收一输入测试图案的寄存器和用于使该测试图案在列线上驱动的装置。列测试寄存器在列线另一端接收图案，由此通过将所输入测试图案与列测试寄存器中存储的图案相比较来确定列线的缺陷。
行选择器包括用于接收一输入测试图案的寄存器和用于使该测试图案在行线上驱动的装置。行测试寄存器在行线另一端接收图案，由此通过将所输入测试图案与行测试寄存器中存储的图案相比较来确定行线的缺陷。
根据本发明的第一方面，提供一种测试电路中信号线的电气完整性的方法，该方法包括下列步骤：将一输入测试图案加到多个信号线，该输入测试图案包括逻辑1和逻辑0的特定组合；将输出图案从多个信号线传送进入测试寄存器，该测试寄存器被设置在所述多个信号线上远离加输入测试图案的端部，该测试寄存器存储从多个信号线接收到的输出图案；以及读出测试寄存器所存储的内容并将所述的内容与输入的测试图案进行比较，它们之间任何的差异显示一个或多个信号线中电气完整性的缺陷。
在上述第一方面的方法中，所述输入测试图案包括交替的逻辑1和逻辑0，由此以所输出图案中2个连续的1来显示2个直接相邻信号线间的电气短路。
在上述第一方面的方法中，所述输入测试图案包括在一个位位置中的逻辑1和在所有其它位位置中的逻辑0，加逻辑1的信号线中的开路情况由输出图案中该位位置的零显示，并且如果输出图案在其它位位置中包含一个1，则显示短路情况。
在上述第一方面的方法中，所述的测试寄存器包括一组串联连接的双稳态触发器电路，它们以平行于信号线的方式耦连，用于接收输出图案，且能够将它们在串行输出上的存储内容移出，从而读出所述的内容。
在上述第一方面的方法中，被测试的电路是一个存储器电路，它具有行列存储单元的矩阵，所述信号线包括与所述各行存储单元耦连的字选择线以及与所述各列存储单元耦连的数据线，存储器电路既包括行寄存器又包括列寄存器，通过该寄存器输入测试图案可分别加到字选择线或数据线，该存储电路器电路同时既包括行测试寄存器和列测试寄存器，通过该寄存器输出测试图案可分别从字选择线或数据线被传送。
根据本发明的第二方面，提供一种在存储器电路中的测试电路，该存储器电路具有行和列存储单元的矩阵、分别与所述各行存储单元耦连的字选择线以及分别与所述各列存储单元耦连的数据线，所述测试电路包括：与所述字选择线耦连的行寄存器，可操作所述行寄存器激活任何所选的或者所有的所述字选择线，并将其加到由逻辑1和逻辑0的特定组合构成的输入测试图案，所述行寄存器具有测试输入，用于接收行测试信号，该测试信号定义由所述行寄存器施加的所述输入测试图案；与所述数据线耦连的列寄存器，可操作所述列寄存器驱动带数据的所述数据线，并将其加到由逻辑1和逻辑0的特定组合构成的输入测试图案，所述列寄存器具有用于接收列测试信号的测试输入，该列测试信号定义由所述列寄存器施加的所述输入测试图案；行测试寄存器，具有与所述远离行寄存器端部的字选择线耦连的输入，用于接收并存储来自字选择线的输出图案，该字选择线对应由行寄存器加给字选择线的输入测试图案，且该输入还显示字选择线的电气完整性，该行测试寄存器可以在其输出读出其存储的内容；以及列测试寄存器，具有与所述远离行寄存器端部的所述数据线耦连的输入，用于接收并存储来自数据线的输出图案，该数据线对应由列寄存器加给数据线的输入测试图案，且该输入还显示数据线的电气完整性，该列测试寄存器可以在其输出读出其存储的内容。
在上述第二方面的测试电路中，每个测试寄存器包括一组串联连接的双稳态触发器电路，它们以平行于各个字选择线和数据线的方式耦连，用于接收字选择线和数据线的各个输出图案，该串联连接的双稳态触发器电路能够将它们在串行输出上的存储内容，从而读出所述的内容。
在上述第二方面的测试电路中，行寄存器包括一个解码器和一个寄存器排，它们的每个输出耦连于其输出驱动字选择线的“或”门，该解码器和寄存器排分别具有高有效使能输入和低有效起动输入，从而在任何时候解码器和寄存器排中只有一个可由行起动信号起动，该寄存器排用于接收行测试信号，该行测试信号定义加给字选择线的输入测试图案，该解码器用于接收与当前扫描线相关的选择信号。
在上述第二方面的测试电路中，该列寄存器包括一个其输出驱动数据线的寄存器排和一个用于在输入视频扫描线和列测试信号之间进行选择的复用器，该列测试信号定义加给数据线的输入测试图案，该由复用器进行的选择取决于列起动信号。
附图简要说明
图1是本发明视频芯片的框图。
图2是图1所示的测试寄存器的框图。
图3是图2所示的移位寄存器的框图。
图4和图5是图1所示列寄存器和行寄存器的框图。
图6示出一典型存储单元。
图7示出本发明的故障检测。
实施发明的最佳方式
参照图1，视频芯片100包括一按行列方式配置的存储单元12的矩阵10。图6所示的典型存储单元，包括包括一与电容器16连接提供电荷的传递晶体管14。各存储单元12具有相关联的列(数据)线114和行(字)选择线112。通常，视频信号的扫描线由列寄存器104接收，接着使该信号在各个列线114上驱动。主行选择寄存器102使控制信号在行线112中选定的某一行线上驱动，以便列线114所载的视频信号经传递晶体管14传送进入所选定行包括存储单元的电容器16。
本发明列寄存器104包括一用于接收列测试信号YTST的测试输入端136。列测试信号YTST包括通过时钟信号CCLK串行移入的位图案。同样，行寄存器102包括一用于接收按时钟信号RCLK进入的行测试信号XTST(也是位图案)的测试输入端138。
暂参照一下图4和图5所示的列寄存器及行寄存器104和102的框图。如图4所示，列寄存器104包括一其各输出构成列线114的寄存器排402。信号CCLK使数据按串行方式根据时钟从一复用器404移入寄存器排402。所连接的复用器404作为输入端接收视频扫描线VIDEO和测试数据YTST。根据列起动信号CEN，将使视频信号和测试信号其中之一按串行方式移入寄存器排402。如图4所示，使列起动信号CEN得到肯定会使列寄存器104处于视频输出模式，而通过使CEN否定来确认测试模式。
图5示出行寄存器102由译码器502和寄存器排504所组成，其各个输出一起由“或”门506进行逻辑“或”运算。各“或”门的输出构成行线112。译码器502包括一高有效的起动输入端，而寄存器排504则包括一低有效的起动输入端。这样，行起动信号REN任一时刻使译码器和寄存器其中之一起动，以便各行线112仅加载一组信号。通过使起动信号REN肯定来选择视频模式，而通过使REN否定来选择测试模式。视频模式中，译码器502接收选择信号RSEL来激励与当前扫描线相关联的行线。测试模式中，将会清楚，各个行线112由逻辑1或逻辑0驱动。这通过在时钟信号RCLK控制下使测试图案按串行方式根据时钟从XTST移入寄存器排504并使起动信号REN否定来实现。
回到图1可知，列线114和行线112中每一线的远端分别馈送至列测试寄存器124和行测试寄存器122。两者的测试寄存器122和124具有一用于接收电压电位Vdd的输入端。列测试寄存器124接收时钟信号T_CCLK和寄存器清零信号T_CLR。同样，行测试寄存器122接收时钟信号T_RCLK和相同的寄存器清零信号T_CLR。注意，行测试寄存器可由其本身的寄存器清零信号来清零。但较为典型的是，两者的测试寄存器均将被同时清零，因而单个清零信号就够了。
每一测试寄存器122和124具有2个输出端。每一测试寄存器的连续性输出端RC_CONT与单个测试节点130连接。列测试寄存器124包括一串行输出端134，而行测试寄存器122则具有串行输出端132。虽然较佳实施例给出测试寄存器的连续性输出端与节点130相连接，但这并非必需的。该单个节点130较为理想，因为可期望对行和列分开进行连续性测试(下面说明)。而且，减少了器件引脚数，所以单个输出节点较为理想。
参照图2，可知测试寄存器122和124每一个包括串联连接的晶体管202系列。系列晶体管电路的第一端与Vdd连接，第二端与节点130连接。图2示出采用N沟道晶体管，但也可采用P沟道器件。前一晶体管202B的源极端与后一晶体管202C的漏极端连接。每一晶体管202的控制极在列测试寄存器124情形下与列(数据)线114的远端连接，而在行测试寄存器122情形下与行(字)线112的远端连接。
由图2还可清楚，每一测试寄存器124及122中列线和字线114和112还馈送至一排串联连接的双稳态触发器电路210。这些双稳态触发器电路一起构成测试寄存器122和124的寄存器部分。每一双稳态触发器电路具有两个输入端：用于接收列线124和行线122其中之一的第一输入端214；以及与前一双稳态触发器电路的输出端216连接的第二输入端212。每一双稳态触发器电路还接收一时钟信号CLK，对于列测试寄存器124的情形为T_CCLK，对于行测试寄存器122的情形则为T_RCLK。另外，通过反相器220提供该时钟信号的互补信号。最后，对CLR信号提供一输入端来使各双稳态触发器电路复位。该寄存器排中最后的双稳态触发器电路其输出端216在行测试寄存器122情形与节点132连接，而在列测试寄存器124情形与节点134连接。
现参照图3，本发明双稳态触发器电路分别由一对“或非”门302及304组成。该“或非”门交叉连接，门302的输出端与门304的反相输入端连接，而门304的输出端则通过传递晶体管326与门302的同相输入端连接。门302的反相输入端接收将为列线和行线其中之一的第一输入214，而其同相输入端则通过传递晶体管322与第二输入212连接。门304的同相输入端接收CLR信号使双稳态触发器电路复位。
门302的输出端通过传递晶体管324与一锁存电路连接。该锁存电路是由通过传递晶体管328的反馈配置中连接的反相器312和314所组成的。反相器312的输出端与双稳态触发器电路的输出端216连接。传递晶体管326和324均由时钟信号的正向沿导通，而晶体管322和328则由该时钟的负向沿导通。
现回到本发明列线及行线测试方法的讨论。考虑对列线114的连续性测试。参照图1，位图案经由测试输入端136按串行方式移入列寄存器104，每1列线移入1位。在连续性测试情况下，位图案简单地全部为1。接下来，将该图案输入到列线114上，因而将该位图案传送进入列测试寄存器124。监测节点130的电位。参照图2可知，包括列测试寄存器124中系列晶体管电路的各晶体管202最初均截止。节点130的电位所以说为三态，即为高阻抗状态、浮动状态和断开状态。当在列线上驱动所输入图案时，某些或全部晶体管将被导通。在全部列线114完整无缺的情况下，各晶体管202将被导通。因此，节点130所出现的电位将为(Vdd-Vth)，其中Vth为晶体管阈值电压，并令逻辑1为Vdd。而一个或多个列线114处于开路状态，则相对应晶体管202就会不导通，因而节点130会处于三态状态。这样，通过从其最初的三态状态至非三态状态的变化方面监测节点130，便给出全部列线间具有连续性这种表示。
对行线112的连续性测试按与列线114相同方式完成。首先，1的图案经测试输入端138按串行方式移入行寄存器102。图案中每一位在行线112上被同时驱动，从而将图案传送进入行测试寄存器122。若全部行线完整无缺，节点130便会从一三态状态变化为具有(Vdd-Vth)电位，同样令逻辑1处于Vdd电位。若有行线开路，节点130便仍处于其初始的三态状态。
尽管连续性测试足以判断有某些列线或行线受到损害，但该测试并不提供哪些线处于开路这种信息。而且，该测试检测不出有线短路存在。靠测试寄存器122及124的寄存器部分(双稳态触发器电路210)提供更为全面的测试。
先通过测试输入端136(138)按串行方式对列(行)寄存器104(102)加载交替为1和0的位图案。接着使该图案在列(行)线上驱动，按时钟移入列(行)测试寄存器124(122)的双稳态触发器电路。双稳态触发器电路中存储的位图案接着按时钟一次移出1位到节点134(132)上。可通过将从寄存器读出的图案与所输入位图案相比较来判断列(行)线的故障。举例来说，由于所输入图案是0和1交替的，因而一对短路线路将会在所读出图案当中产生2个连续的1。
可通过采用合适的测试位图案来进行更为具体的故障鉴别。举例来说，可就开路或短路状况单独测试各线(列线或行线)。从处于最高有效位位置的线开始，该测试图将由该MSB位置的1和其他位位置的0组成。使图案在各线上驱动，并在测试寄存器(122或124)这种寄存器排中的远端接收。从该寄存器排当中移出图案并进行检查。若所读出图案的MSB为0，便存在开路状态。若所读出图案在其他位位置包含1，便存在短路。通过将该位移到测试图案中的下一位置并重复上述步骤来测试下一线。
由上述例子可知，可通过加上合适的位图案、将其按时钟移入测试寄存器并从该测试寄存器当中读出该图案可推导各种故障状况。作为一最后的例子，考虑示出一组列线或行线124或122的图7。这些线其中之一显示出开路702，而相邻线则显示与该开路的线间的短路704，该短路处于该开路的下游位置。对列寄存器或行寄存器104或102加上输入测试图案IN1将在相对应测试寄存器产生输出图案OUT1。注意，该开路防止测试图案IN1中的逻辑1在输出图案OUT1中出现。接着加上第二测试图案IN2。该输出是输出图案OUT2。可以知道，通过比较OUT1和OUT2，输出显示2个1，可对该故障的性质作出一结论。所以该例子表明，可能需要加上多输入图案并对所输出图案进行分析来检测某些故障。

Claims (9)

1.一种测试电路中信号线(112，114)的电气完整性的方法，其特征在于，该方法包括下列步骤：
将一输入测试图案(IN1；IN2)加到多个信号线，该输入测试图案包括逻辑1和逻辑0的特定组合；
将输出图案(OUT1；OUT2)从多个信号线传送进入测试寄存器(122，124)，该测试寄存器被设置在所述多个信号线上远离加输入测试图案的端部，该测试寄存器存储从多个信号线接收到的输出图案；以及
读出测试寄存器所存储的内容并将所述的内容与输入的测试图案进行比较，它们之间任何的差异显示一个或多个信号线中电气完整性的缺陷。
2.如权利要求1所述的方法，其特征在于，所述输入测试图案包括交替的逻辑1和逻辑0，由此以所输出图案中2个连续的1来显示2个直接相邻信号线间的电气短路。
3.如权利要求1所述的方法，其特征在于，所述输入测试图案包括在一个位位置中的逻辑1和在所有其它位位置中的逻辑0，加逻辑1的信号线中的开路情况(702)由输出图案中该一个位位置的零显示，并且如果输出图案在其它位位置中包含一个1，则显示短路情况(704)。
4.如权利要求1所述的方法，其特征在于，所述的测试寄存器包括一组串联连接的双稳态触发器电路(210，210A，210B，210C)，它们以平行于信号线的方式耦连，用于接收输出图案，且能够将它们在串行输出(132，134)上的存储内容(DATA，ROW-DATA，COL-DATA)移出，从而读出所述的内容。
5.如权利要求1所述的方法，其特征在于，被测试的电路是一个存储器电路，它具有行列存储单元(12)的矩阵(10)，所述信号线包括与所述各行存储单元耦连的字选择线(112)以及与所述各列存储单元耦连的数据线(114)，存储器电路既包括行(102)寄存器又包括列寄存器(104)，通过该行或列寄存器输入测试图案可分别加到字选择线或数据线，该存储电路器电路同时既包括行测试寄存器(122)和列测试寄存器(124)，通过该行或列寄存器输出测试图案可分别从字选择线或数据线被传送。
6.一种在存储器电路中的测试电路，该存储器电路具有行和列存储单元(12)的矩阵(10)、分别与所述各行存储单元耦连的字选择线(112)以及分别与所述各列存储单元耦连的数据线(114)，其特征在于，所述测试电路包括：
与所述字选择线耦连的行寄存器(102)，可操作所述行寄存器激活任何所选的或者所有的所述字选择线，并将其加到由逻辑1和逻辑0的特定组合构成的输入测试图案，所述行寄存器具有测试输入(138)，用于接收行测试信号(XTST)，该行测试信号定义由所述行寄存器施加的所述输入测试图案；
与所述数据线耦连的列寄存器(104)，可操作所述列寄存器驱动带数据的所述数据线，并将其加到由逻辑1和逻辑0的特定组合构成的输入测试图案，所述列寄存器具有测试输入(136)，用于接收列测试信号(YTST)，该列测试信号定义由所述列寄存器施加的所述输入测试图案；
行测试寄存器(122)，具有与远离所述行寄存器(102)端部的字选择线耦连的输入，用于接收并存储来自字选择线的输出图案，该字选择线对应由行寄存器加给字选择线的输入测试图案，且该输入还显示字选择线的电气完整性，该行测试寄存器可以在其输出读出其存储的内容；以及
列测试寄存器(124)，具有与远离所述列寄存器(104)端部的所述数据线耦连的输入，用于接收并存储来自数据线的输出图案，该数据线对应由列寄存器加给数据线的输入测试图案，且该输入还显示数据线的电气完整性，该列测试寄存器可以在其输出读出其存储的内容。
7.如权利要求6所述的测试电路，其特征在于，每个测试寄存器(122，124)包括一组串联连接的双稳态触发器电路(210，210A，210B，210C)，它们以平行于各个字选择线(112)和数据线(114)的方式耦连，用于接收字选择线和数据线的各个输出图案，该串联连接的双稳态触发器电路能够将它们在串行输出(132，134)上的存储内容(DATA，ROW_DATA，COL_DATA)移出，从而读出所述的内容。
8.如权利要求6所述的测试电路，其特征在于，行寄存器(102)包括一个译码器(502)和一个寄存器排(504)，它们的每个输出耦连于其输出驱动字选择线(112)的“或”门(506)，该译码器和寄存器排分别具有高有效起动输入和低有效起动输入，从而在任何时候译码器和寄存器排中只有一个可由行起动信号(REN)起动，该寄存器排用于接收行测试信号(XTST)，该行测试信号定义加给字选择线的输入测试图案，该解码器用于接收与当前扫描线相关的选择信号(RSEL)。
9.如权利要求6所述的测试电路，其特征在于，该列寄存器(104)包括一个其输出驱动数据线(114)的寄存器排(402)和一个用于在输入视频扫描线(VIDEO)和列测试信号(YTST)之间进行选择的复用器(MUX404)，该列测试信号定义加给数据线的输入测试图案，该由复用器进行的选择取决于列起动信号(CEN)。
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