JP2003346139A - 画像処理装置、画像処理方法およびその方法をコンピュータに実行させるプログラムを記録したコンピュータ読み取り可能な記録媒体 - Google Patents
画像処理装置、画像処理方法およびその方法をコンピュータに実行させるプログラムを記録したコンピュータ読み取り可能な記録媒体Info
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- JP2003346139A JP2003346139A JP2002149144A JP2002149144A JP2003346139A JP 2003346139 A JP2003346139 A JP 2003346139A JP 2002149144 A JP2002149144 A JP 2002149144A JP 2002149144 A JP2002149144 A JP 2002149144A JP 2003346139 A JP2003346139 A JP 2003346139A
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Abstract
(57)【要約】
【課題】 本発明はページデータ作成時と印刷時の画質
補正パラメータの差が許容範囲を超える場合において適
切な画像が得られる手段を提供することを目的とする。
また上記手段を複数持ち印刷処理にかかる負荷要因を考
慮してより効率的な処理を選択する機能を有することに
より、印刷処理にかかる負荷を分散させ効率的な処理を
行うことを目的とする。 【解決手段】 画質パラメータの状態変化を検知する検
知手段と、前記パラメータの状態変化に基づいて画質を
補正するためのキャリブレーション実行手段と、キャリ
ブレーションの前段階にある中間データ及びキャリブレ
ーション実行後ページデータの双方を印刷ジョブとして
処理する手段と、前記処理手段によりキャリブレーショ
ン実行後のページデータを印刷する場合に、ページデー
タ作成時と印刷実行時の画質補正パラメータの差によら
ず適切な画質で印刷処理を行う手段とを有する。
補正パラメータの差が許容範囲を超える場合において適
切な画像が得られる手段を提供することを目的とする。
また上記手段を複数持ち印刷処理にかかる負荷要因を考
慮してより効率的な処理を選択する機能を有することに
より、印刷処理にかかる負荷を分散させ効率的な処理を
行うことを目的とする。 【解決手段】 画質パラメータの状態変化を検知する検
知手段と、前記パラメータの状態変化に基づいて画質を
補正するためのキャリブレーション実行手段と、キャリ
ブレーションの前段階にある中間データ及びキャリブレ
ーション実行後ページデータの双方を印刷ジョブとして
処理する手段と、前記処理手段によりキャリブレーショ
ン実行後のページデータを印刷する場合に、ページデー
タ作成時と印刷実行時の画質補正パラメータの差によら
ず適切な画質で印刷処理を行う手段とを有する。
Description
【0001】
【発明の属する技術分野】この発明は、ディジタル信号
で表される画像データに基づいて形成された画像を出力
する画像処理装置、画像処理方法およびその方法をコン
ピュータに実行させるプログラムを記録したコンピュー
タ読み取り可能な記録媒体に関する。
で表される画像データに基づいて形成された画像を出力
する画像処理装置、画像処理方法およびその方法をコン
ピュータに実行させるプログラムを記録したコンピュー
タ読み取り可能な記録媒体に関する。
【0002】
【従来の技術】現在、コピー機、ファクシミリ、プリン
ター、スキャナーといった画像処理装置の複合機として
構成された、いわゆるMFP(Multi Function Printer)
と呼ばれる画像処理装置がある。このようなMFPの画
像処理部に、SIMD(SingleInstruction stream Mul
tiple Data stream)型のプロッセッサーを使用するこ
とにより、高速、かつプログラマブルに画像を処理する
技術が例えば特開平8-315126号公報に記載され
ている。
ター、スキャナーといった画像処理装置の複合機として
構成された、いわゆるMFP(Multi Function Printer)
と呼ばれる画像処理装置がある。このようなMFPの画
像処理部に、SIMD(SingleInstruction stream Mul
tiple Data stream)型のプロッセッサーを使用するこ
とにより、高速、かつプログラマブルに画像を処理する
技術が例えば特開平8-315126号公報に記載され
ている。
【0003】該MFPの中で用いられる画像処理の中に
は、空間フィルター処理、やパターンマッチング処理の
様に、注目画素を処理する際に隣接する複数の画素を参
照する処理がある。
は、空間フィルター処理、やパターンマッチング処理の
様に、注目画素を処理する際に隣接する複数の画素を参
照する処理がある。
【0004】
【発明が解決しようとする課題】しかしながらSIMD
型の演算処理部を用いてソフトウエアーで多数の画素を
上記画像処理を並列に行う場合、多数のPEの内、両端
部に位置するPEは参照するデータを隣接するPEが有
していない為、事実上有効な処理を行う事が出来ない。
上記処理の場合、参照する領域が多ければ多いほど、並
列処理可能なPE数が減少し、高速処理を阻害する。又
例えば、特開2001-134538では、この課題に
対してPEが実質的に処理出来る画像信号を入力し、P
Eで処理された出力の内、端部の無効データを削除する
手段を有する技術が開示されているが、更に余計な処理
が必要になり更に高速化を阻害する。
型の演算処理部を用いてソフトウエアーで多数の画素を
上記画像処理を並列に行う場合、多数のPEの内、両端
部に位置するPEは参照するデータを隣接するPEが有
していない為、事実上有効な処理を行う事が出来ない。
上記処理の場合、参照する領域が多ければ多いほど、並
列処理可能なPE数が減少し、高速処理を阻害する。又
例えば、特開2001-134538では、この課題に
対してPEが実質的に処理出来る画像信号を入力し、P
Eで処理された出力の内、端部の無効データを削除する
手段を有する技術が開示されているが、更に余計な処理
が必要になり更に高速化を阻害する。
【0005】
【課題を解決するための手段】上述した課題を解決し、
目的を達成するため、本発明では多数のプロセッサーエ
レメントを有するSIMDプロセッサーを用いてラスタ
ー状の画像信号の注目画素を並列に該注目画素の周辺画
素を参照して処理する画像処理装置において、各PEが
参照すべき画像信号を入力する手段と、該入力信号を記
憶保持する記憶保持手段と、同一プログラムで動作する
多数の第1のPEと第1のPEとは異なるプログラムで
動作する第2のPEを有し、第1及び第2のPEが前記
記憶保持した画像信号を参照して画像処理する事によっ
て、全てのPEが周辺の画素データを参照して並列同時
動作を行う事が出来る。
目的を達成するため、本発明では多数のプロセッサーエ
レメントを有するSIMDプロセッサーを用いてラスタ
ー状の画像信号の注目画素を並列に該注目画素の周辺画
素を参照して処理する画像処理装置において、各PEが
参照すべき画像信号を入力する手段と、該入力信号を記
憶保持する記憶保持手段と、同一プログラムで動作する
多数の第1のPEと第1のPEとは異なるプログラムで
動作する第2のPEを有し、第1及び第2のPEが前記
記憶保持した画像信号を参照して画像処理する事によっ
て、全てのPEが周辺の画素データを参照して並列同時
動作を行う事が出来る。
【0006】
【発明の実施の形態】以下に、図面を参照して、この発
明の好適な実施の形態を例示的に詳しく説明する。ただ
し、この実施の形態に記載されている構成要素はあくま
で例示であり、この発明の範囲をそれらのみに限定する
趣旨のものではない。
明の好適な実施の形態を例示的に詳しく説明する。ただ
し、この実施の形態に記載されている構成要素はあくま
で例示であり、この発明の範囲をそれらのみに限定する
趣旨のものではない。
【0007】まず、本実施の形態にかかる画像処理装置
の原理について説明する。図1は、この発明の本実施の
形態にかかる画像処理装置の構成を機能的に示すブロッ
ク図である。図1において、画像処理装置は、以下に示
す5つのユニットを含む構成である。
の原理について説明する。図1は、この発明の本実施の
形態にかかる画像処理装置の構成を機能的に示すブロッ
ク図である。図1において、画像処理装置は、以下に示
す5つのユニットを含む構成である。
【0008】上記5つのユニットとは、画像データ制御
ユニット100と、画像データを入力する画像データ入
力ユニット101と、画像を蓄積する画像メモリーを制
御して画像データの書き込み/読み出しをおこなう画像
メモリー制御ユニット102と、画像データに対し加工
編集等の画像処理を施す画像処理ユニット103と、画
像データを転写紙等に書き込む画像書込ユニット104
と、である。
ユニット100と、画像データを入力する画像データ入
力ユニット101と、画像を蓄積する画像メモリーを制
御して画像データの書き込み/読み出しをおこなう画像
メモリー制御ユニット102と、画像データに対し加工
編集等の画像処理を施す画像処理ユニット103と、画
像データを転写紙等に書き込む画像書込ユニット104
と、である。
【0009】上記各ユニットは、画像データ制御ユニッ
ト100を中心に構成されている。すなわち、画像デー
タ入力ユニット101、画像メモリー制御ユニット10
2、画像処理ユニット103、画像書込ユニット104
は、いずれも画像データ制御ユニット100に接続され
ている。以下、この各ユニットについて、それぞれ説明
する。
ト100を中心に構成されている。すなわち、画像デー
タ入力ユニット101、画像メモリー制御ユニット10
2、画像処理ユニット103、画像書込ユニット104
は、いずれも画像データ制御ユニット100に接続され
ている。以下、この各ユニットについて、それぞれ説明
する。
【0010】画像データ制御ユニット100によりおこ
なわれる処理は以下である。
なわれる処理は以下である。
【0011】制御データバスインターフェース処理、全
体システム制御、ローカルバス制御処理(システム・コ
ントローラーを起動させるためのROM、RAM、アク
セス制御処理)、画像データ入力ユニット101とのイ
ンターフェース処理、画像メモリ制御ユニット102と
のインターフェース処理、画像処理ユニット103との
インターフェース処理、画像書込みユニット104との
インターフェース処理、ネットワーク制御処理、等であ
る。
体システム制御、ローカルバス制御処理(システム・コ
ントローラーを起動させるためのROM、RAM、アク
セス制御処理)、画像データ入力ユニット101とのイ
ンターフェース処理、画像メモリ制御ユニット102と
のインターフェース処理、画像処理ユニット103との
インターフェース処理、画像書込みユニット104との
インターフェース処理、ネットワーク制御処理、等であ
る。
【0012】画像データ入力ユニット101によりおこ
なわれる処理は以下である。
なわれる処理は以下である。
【0013】システム・コントローラーとのインターフ
ェース制御処理、光学系による原稿反射光の読み取り処
理、CCD(Charge Coupled Device:電荷結合素子)等を
用いた電気信号への変換処理、A/D変換器でのディジタ
ル化処理、シェーディング補正処理(光源の照度分布ム
ラを補正する処理)、読み取り系の濃度特性を補正する
処理、ネットワークを介して入力されるPDL画像デー
タのラスタライズ処理、等である。
ェース制御処理、光学系による原稿反射光の読み取り処
理、CCD(Charge Coupled Device:電荷結合素子)等を
用いた電気信号への変換処理、A/D変換器でのディジタ
ル化処理、シェーディング補正処理(光源の照度分布ム
ラを補正する処理)、読み取り系の濃度特性を補正する
処理、ネットワークを介して入力されるPDL画像デー
タのラスタライズ処理、等である。
【0014】画像メモリー制御ユニット102によりお
こなわれる処理は以下である。
こなわれる処理は以下である。
【0015】システム・コントローラーとのインターフ
ェース制御処理、メモリー部への書き込み・読み出し処
理、メモリー・モジュールへのアクセス制御処理(複数
のユニットからのメモリー・アクセス要求の調停処
理)、等である。
ェース制御処理、メモリー部への書き込み・読み出し処
理、メモリー・モジュールへのアクセス制御処理(複数
のユニットからのメモリー・アクセス要求の調停処
理)、等である。
【0016】画像処理ユニット103によりおこなわれ
る処理は以下である。
る処理は以下である。
【0017】色変換処理、色補正処理、MTF補正処
理、平滑化処理、主走査方向の任意変倍処理、濃度変換
(γ変換処理:濃度調整キーに対応)、単純二値化処
理、各種擬似中間調処理、ドット配置位相制御処理(ジ
ャギー補正)、像域分離処理(色判定、属性判定、適応
処理)、密度変換処理、等である。
理、平滑化処理、主走査方向の任意変倍処理、濃度変換
(γ変換処理:濃度調整キーに対応)、単純二値化処
理、各種擬似中間調処理、ドット配置位相制御処理(ジ
ャギー補正)、像域分離処理(色判定、属性判定、適応
処理)、密度変換処理、等である。
【0018】画像書込ユニット104によりおこなわれ
る処理は以下である。
る処理は以下である。
【0019】画像信号のパルス制御処理、パラレルデー
タとシリアルデータのフォーマット変換処理、等であ
る。
タとシリアルデータのフォーマット変換処理、等であ
る。
【0020】(ディジタル複合機のハードウエア構成)
次に、本実施の形態にかかる画像処理装置がディジタル
複合機を構成する場合のハードウエア構成について説明
する。図2は本実施の形態にかかる画像処理装置のハー
ドウエア構成の一例を示すブロック図である。
次に、本実施の形態にかかる画像処理装置がディジタル
複合機を構成する場合のハードウエア構成について説明
する。図2は本実施の形態にかかる画像処理装置のハー
ドウエア構成の一例を示すブロック図である。
【0021】図2のブロック図において、本実施の形態
にかかる画像処理装置は、読取ユニット201と、PD
L処理ユニット202と、画像データ制御部203と、
画像処理プロセッサー204と、作像ユニット205、
メモリ制御部206、メモリモジュール207、ネット
ワーク制御部214,ワーキングメモリ216とを備え
る。また、本実施の形態にかかる画像処理装置は、制御
用データバス208を介して、システムコントローラー
209と、ROM210と、RAM211、操作パネル21
2とを備える。さらに、ネットワーク213を介して、
パーソナルコンピュータ215に接続されている。
にかかる画像処理装置は、読取ユニット201と、PD
L処理ユニット202と、画像データ制御部203と、
画像処理プロセッサー204と、作像ユニット205、
メモリ制御部206、メモリモジュール207、ネット
ワーク制御部214,ワーキングメモリ216とを備え
る。また、本実施の形態にかかる画像処理装置は、制御
用データバス208を介して、システムコントローラー
209と、ROM210と、RAM211、操作パネル21
2とを備える。さらに、ネットワーク213を介して、
パーソナルコンピュータ215に接続されている。
【0022】上記した構成のうち、画像処理プロセッサ
ー204は、画像に基づいて作成されたディジタル信号
である画像データを顕像として出力できるように処理
し、複数の画像形成動作を実現できるプログラマブルな
画像処理手段である。また、画像データ制御部203
は、画像データを伝送するデータバスと画像処理プロセ
ッサー204による画像処理に用いられる処理ユニット
間の画像データ伝送を一括して管理する画像データ伝送
管理手段であり、読取ユニット201、PDL処理ユニ
ット202、画像処理プロセッサー204、メモリ制御
部206、作像ユニット205、ネットワーク制御部2
14間のデータ伝送管理を行なう。なお、本発明は、画
像処理プロセッサー204にかかるもので、画像処理プ
ロセッサー204の構成については、図3以降の図面を
用いて詳細に説明するものとする。
ー204は、画像に基づいて作成されたディジタル信号
である画像データを顕像として出力できるように処理
し、複数の画像形成動作を実現できるプログラマブルな
画像処理手段である。また、画像データ制御部203
は、画像データを伝送するデータバスと画像処理プロセ
ッサー204による画像処理に用いられる処理ユニット
間の画像データ伝送を一括して管理する画像データ伝送
管理手段であり、読取ユニット201、PDL処理ユニ
ット202、画像処理プロセッサー204、メモリ制御
部206、作像ユニット205、ネットワーク制御部2
14間のデータ伝送管理を行なう。なお、本発明は、画
像処理プロセッサー204にかかるもので、画像処理プ
ロセッサー204の構成については、図3以降の図面を
用いて詳細に説明するものとする。
【0023】また、本実施の形態にかかる画像処理装置
は、画像データ記憶管理手段として、画像メモリー制御
部206に接続されるメモリー・モジュール207を備
える。
は、画像データ記憶管理手段として、画像メモリー制御
部206に接続されるメモリー・モジュール207を備
える。
【0024】ここで、上記各構成部と、図1に示した各
ユニット100〜104との関係について説明する。す
なわち、読取ユニット201およびPDL処理ユニット
202により、図1に示した画像データ入力ユニット1
01の機能を実現する。また同様に、画像データ制御部
203、システムコントローラ209、ROM210、RAM
211、操作パネル212、ネットワーク制御部214
により、画像データ制御ユニット100の機能を実現す
る。また同様に、画像処理プロセッサー204,ワーキ
ングメモリ216により画像処理ユニット103の機能
を実現する。
ユニット100〜104との関係について説明する。す
なわち、読取ユニット201およびPDL処理ユニット
202により、図1に示した画像データ入力ユニット1
01の機能を実現する。また同様に、画像データ制御部
203、システムコントローラ209、ROM210、RAM
211、操作パネル212、ネットワーク制御部214
により、画像データ制御ユニット100の機能を実現す
る。また同様に、画像処理プロセッサー204,ワーキ
ングメモリ216により画像処理ユニット103の機能
を実現する。
【0025】また同様に作像ユニット205により画像
書込ユニット104を実現する。また同様に、メモリー
制御部206およびメモリー・モジュール207により
画像メモリー制御ユニット102を実現する。
書込ユニット104を実現する。また同様に、メモリー
制御部206およびメモリー・モジュール207により
画像メモリー制御ユニット102を実現する。
【0026】尚、システムコントローラ209は、制御
用データバス208を介して接続されたROM210に記
憶された制御プログラムに基づき動作するものであり、
RAM211をワーク用メモリとして使用している。ま
た、読取ユニット201、PDL処理ユニット202、
画像データ制御部203、画像処理プロセッサー部20
4、作像ユニット205、メモリ制御部206、ネット
ワーク制御部214、操作パネル212は、制御用デー
タバス208を介して、システムコントローラ209に
動作が制御されるものである。
用データバス208を介して接続されたROM210に記
憶された制御プログラムに基づき動作するものであり、
RAM211をワーク用メモリとして使用している。ま
た、読取ユニット201、PDL処理ユニット202、
画像データ制御部203、画像処理プロセッサー部20
4、作像ユニット205、メモリ制御部206、ネット
ワーク制御部214、操作パネル212は、制御用デー
タバス208を介して、システムコントローラ209に
動作が制御されるものである。
【0027】各構成部の内容について説明する。原稿を
光学的に読み取る読取ユニット201は、ランプとミラ
ーとレンズ、受光素子から構成され、原稿に対するラン
プ照射の反射光をミラーおよびレンズにより受光素子に
集光する。
光学的に読み取る読取ユニット201は、ランプとミラ
ーとレンズ、受光素子から構成され、原稿に対するラン
プ照射の反射光をミラーおよびレンズにより受光素子に
集光する。
【0028】受光素子、たとえばCCDにおいて電気信
号に変換された画像データはディジタル信号に変換され
た後、読取ユニット201より出力(送信)される。
号に変換された画像データはディジタル信号に変換され
た後、読取ユニット201より出力(送信)される。
【0029】PDL処理ユニット202は、ネットワー
ク213に接続されたパーソナルコンピュータ215よ
り出力されたPDL画像データをビットマップ画像へラ
スタライズするユニットである。ネットワーク213を
介して入力されたPDL画像データがネットワーク制御
部214を介して、PDL処理ユニット202に入力さ
れると、PDL処理ユニット202は、入力されたPD
L画像データに基づいたラスタライズを行ない、ビット
マップ画像データを出力(送信)する。以上のように、
読取ユニット201、PDL処理ユニット202より出
力(送信)された画像データは画像データ制御部203
に入力(受信)される。
ク213に接続されたパーソナルコンピュータ215よ
り出力されたPDL画像データをビットマップ画像へラ
スタライズするユニットである。ネットワーク213を
介して入力されたPDL画像データがネットワーク制御
部214を介して、PDL処理ユニット202に入力さ
れると、PDL処理ユニット202は、入力されたPD
L画像データに基づいたラスタライズを行ない、ビット
マップ画像データを出力(送信)する。以上のように、
読取ユニット201、PDL処理ユニット202より出
力(送信)された画像データは画像データ制御部203
に入力(受信)される。
【0030】読取ユニット201、PDL処理ユニット
202より画像データ制御部203が受信した画像デー
タは、画像データ処理プロセッサー部204、または、
メモリ制御部206に出力される。
202より画像データ制御部203が受信した画像デー
タは、画像データ処理プロセッサー部204、または、
メモリ制御部206に出力される。
【0031】まず、画像処理プロセッサー部204に出
力される場合の動作について説明する。
力される場合の動作について説明する。
【0032】画像処理プロセッサ部204に入力された
画像データは、ワーキングメモリー216を用いながら
画像処理プロセッサー部204にて処理が行なわれた
後、再度画像データ制御部203に出力される。画像処
理プロセッサー部204より、画像データ処理部203
に入力された画像データは、メモリ制御部206に出力
され、メモリ制御部206を介して、メモリモジュール
207に記憶される。
画像データは、ワーキングメモリー216を用いながら
画像処理プロセッサー部204にて処理が行なわれた
後、再度画像データ制御部203に出力される。画像処
理プロセッサー部204より、画像データ処理部203
に入力された画像データは、メモリ制御部206に出力
され、メモリ制御部206を介して、メモリモジュール
207に記憶される。
【0033】画像処理プロセッサー部204による1画
面分の画像データの処理が終了し、1画面分の処理済み
データが、メモリモジュールに記憶された後、メモリー
制御部206は、メモリーモジュール207に対する画
像データの読み出しを行ない読み出された画像データを
画像データ制御部203を介して、作像ユニット205
に出力し、プリント出力を得る。あるいは、メモリモジ
ュール207より読み出された画像データを画像データ
制御部203より、ネットワーク制御部214に出力
し、ネットワーク213を介して、パーソナルコンピュ
ータ215に出力するように動作する。
面分の画像データの処理が終了し、1画面分の処理済み
データが、メモリモジュールに記憶された後、メモリー
制御部206は、メモリーモジュール207に対する画
像データの読み出しを行ない読み出された画像データを
画像データ制御部203を介して、作像ユニット205
に出力し、プリント出力を得る。あるいは、メモリモジ
ュール207より読み出された画像データを画像データ
制御部203より、ネットワーク制御部214に出力
し、ネットワーク213を介して、パーソナルコンピュ
ータ215に出力するように動作する。
【0034】次に、読取ユニット201、PDL処理ユ
ニット202より画像データ制御部203が受信した画
像データをメモリ制御部206に出力する場合の動作に
ついて説明する。画像データ制御部203より、メモリ
制御部206に入力された画像データは、メモリモジュ
ール207に記憶される。次に、メモリ制御部206
は、メモリモジュール207より、記憶された画像デー
タを読み出し、画像データ制御部203を介して、画像
処理プロセッサー部204に出力する。画像処理プロセ
ッサー部204では、入力された画像データを処理し、
処理後の画像データを、再度画像データ制御部203、
メモリ制御部206を介して、メモリモジュール207
に記憶する。画像処理プロセッサー部204による1画
面分の画像データの処理が終了し、1画面分の処理済み
データが、メモリモジュール207に記憶された後、メ
モリー制御部206は、メモリーモジュール207に対
する画像データの読み出しを行ない読み出された画像デ
ータを画像データ制御部203を介して、作像ユニット
205に出力し、プリント出力を得る。あるいは、メモ
リモジュール207より読み出された画像データを画像
データ制御部203より、ネットワーク制御部214に
出力し、ネットワーク213を介して、パーソナルコン
ピュータ215に出力するように動作する。
ニット202より画像データ制御部203が受信した画
像データをメモリ制御部206に出力する場合の動作に
ついて説明する。画像データ制御部203より、メモリ
制御部206に入力された画像データは、メモリモジュ
ール207に記憶される。次に、メモリ制御部206
は、メモリモジュール207より、記憶された画像デー
タを読み出し、画像データ制御部203を介して、画像
処理プロセッサー部204に出力する。画像処理プロセ
ッサー部204では、入力された画像データを処理し、
処理後の画像データを、再度画像データ制御部203、
メモリ制御部206を介して、メモリモジュール207
に記憶する。画像処理プロセッサー部204による1画
面分の画像データの処理が終了し、1画面分の処理済み
データが、メモリモジュール207に記憶された後、メ
モリー制御部206は、メモリーモジュール207に対
する画像データの読み出しを行ない読み出された画像デ
ータを画像データ制御部203を介して、作像ユニット
205に出力し、プリント出力を得る。あるいは、メモ
リモジュール207より読み出された画像データを画像
データ制御部203より、ネットワーク制御部214に
出力し、ネットワーク213を介して、パーソナルコン
ピュータ215に出力するように動作する。
【0035】上記動作例は、読取ユニット201、PD
L処理ユニット202より出力された画像データに対す
る処理を画像処理プロセッサー部204により行ない、
1画面分の処理済み画像データがメモリモジュール20
7に記憶された後、メモリモジュール207より、処理
済画像データの読み出しを行ない、作像ユニット20
5、あるいは、ネットワーク制御部214に出力する例
を示したが、処理済み画像データの記憶が1画面分終了
する前に、処理済みの画像データをメモリモジュール2
07より読み出しを開始するように制御してもよい。
L処理ユニット202より出力された画像データに対す
る処理を画像処理プロセッサー部204により行ない、
1画面分の処理済み画像データがメモリモジュール20
7に記憶された後、メモリモジュール207より、処理
済画像データの読み出しを行ない、作像ユニット20
5、あるいは、ネットワーク制御部214に出力する例
を示したが、処理済み画像データの記憶が1画面分終了
する前に、処理済みの画像データをメモリモジュール2
07より読み出しを開始するように制御してもよい。
【0036】さらには、メモリモジュール207に画像
データを記憶させない動作例について説明する。
データを記憶させない動作例について説明する。
【0037】読取ユニット201、PDL処理ユニット
202より画像データ制御部203が受信した画像デー
タは、画像データ制御部203より、画像処理プロセッ
サー部204に出力される。画像処理プロセッサー部2
04では、入力された画像データに所定の処理を行な
い、画像データ制御部203に出力する。画像処理プロ
セッサー部204より、画像データ制御部203に入力
された画像データは、画像データ制御部203を介し
て、作像ユニット205、ネットワーク制御部214に
出力される。
202より画像データ制御部203が受信した画像デー
タは、画像データ制御部203より、画像処理プロセッ
サー部204に出力される。画像処理プロセッサー部2
04では、入力された画像データに所定の処理を行な
い、画像データ制御部203に出力する。画像処理プロ
セッサー部204より、画像データ制御部203に入力
された画像データは、画像データ制御部203を介し
て、作像ユニット205、ネットワーク制御部214に
出力される。
【0038】メモリー・モジュール207に処理済みの
画像データ1面分を記憶する場合の動作例としては、1
枚の原稿について複数枚を複写する場合に、読取ユニッ
ト201を1回だけ動作させ、読取ユニット201によ
り読み取った画像データをメモリー・モジュール207
に記憶し、記憶された画像データを複数回読み出すとい
う方法がある。
画像データ1面分を記憶する場合の動作例としては、1
枚の原稿について複数枚を複写する場合に、読取ユニッ
ト201を1回だけ動作させ、読取ユニット201によ
り読み取った画像データをメモリー・モジュール207
に記憶し、記憶された画像データを複数回読み出すとい
う方法がある。
【0039】メモリー・モジュール207にに画像デー
タを記憶させない動作例としては、1枚の原稿を1枚だ
け複写する場合がある。読み取り画像データに対する処
理済みデータを直接作像ユニット205に出力すれば、
よいので、メモリー・モジュール207へのアクセスを
おこなう必要はない。
タを記憶させない動作例としては、1枚の原稿を1枚だ
け複写する場合がある。読み取り画像データに対する処
理済みデータを直接作像ユニット205に出力すれば、
よいので、メモリー・モジュール207へのアクセスを
おこなう必要はない。
【0040】なお、本装置の全体の動作は、操作パネル
212より入力された、画像処理装置がおこなうべき処
理に基づいてシステムコントローラ209により制御さ
れる。操作パネル212からは、処理の種類(複写、送
信、画像読込、プリント等)および処理の枚数等を入力
することができる。
212より入力された、画像処理装置がおこなうべき処
理に基づいてシステムコントローラ209により制御さ
れる。操作パネル212からは、処理の種類(複写、送
信、画像読込、プリント等)および処理の枚数等を入力
することができる。
【0041】図3は、図2に示した本発明の画像処理プ
ロセッサー部204の構成を説明するための図である。
図示した画像処理プロセッサー部204は、FIFOメモリ
301、307と、演算処理ユニット300から構成さ
れ、演算処理ユニット300は、入力レジスタ302、
出力レジスタ304、SIMD型のデータ演算処理部3
03からなるSIMDプロセッサー308と、制御プロ
セッサー部305、外部メモリインターフェース306
を有している。なお、SIMDとは、複数のデータに対
し、単一の命令を並列に実行させるもので、本実施の形
態では、128個のPEによりデータ演算処理部303
が構成されている。FIFOメモリ301は、読取ユニット
201、または、PDL処理ユニット202より入力さ
れる画像データ1ライン分(7168画素)の容量を有す
るファーストイン,ファーストアウトのメモリであり、
書込みと読み出しが独立に制御される。
ロセッサー部204の構成を説明するための図である。
図示した画像処理プロセッサー部204は、FIFOメモリ
301、307と、演算処理ユニット300から構成さ
れ、演算処理ユニット300は、入力レジスタ302、
出力レジスタ304、SIMD型のデータ演算処理部3
03からなるSIMDプロセッサー308と、制御プロ
セッサー部305、外部メモリインターフェース306
を有している。なお、SIMDとは、複数のデータに対
し、単一の命令を並列に実行させるもので、本実施の形
態では、128個のPEによりデータ演算処理部303
が構成されている。FIFOメモリ301は、読取ユニット
201、または、PDL処理ユニット202より入力さ
れる画像データ1ライン分(7168画素)の容量を有す
るファーストイン,ファーストアウトのメモリであり、
書込みと読み出しが独立に制御される。
【0042】画像データ制御部203のデータバスAよ
り入力された画像データは、FIFOメモリ301に入力さ
れ、データ演算処理部303が有するPEの数と等しい
レジスタ数で構成された入力レジスタ302に128個
分の画像データとして56分割して入力される。FIFOメ
モリ301より、入力レジスタ302に入力された画像
データは、データ演算処理部303、外部メモリインタ
ーフェース306に出力される。データ演算処理部30
3に入力された画像データは、データ演算処理部303
にて所定の処理が行なわれ、処理後の画像データが、出
力レジスタ304、外部メモリインターフェース306
に出力される。
り入力された画像データは、FIFOメモリ301に入力さ
れ、データ演算処理部303が有するPEの数と等しい
レジスタ数で構成された入力レジスタ302に128個
分の画像データとして56分割して入力される。FIFOメ
モリ301より、入力レジスタ302に入力された画像
データは、データ演算処理部303、外部メモリインタ
ーフェース306に出力される。データ演算処理部30
3に入力された画像データは、データ演算処理部303
にて所定の処理が行なわれ、処理後の画像データが、出
力レジスタ304、外部メモリインターフェース306
に出力される。
【0043】尚、外部メモリインターフェース306に
は、データ演算処理部303で処理された中間データを
出力することも、可能な構成となっている。出力レジス
タ304は、入力レジスタ302と同様に、データ演算
処理部303が有するPE数と等しいレジスタ数で構成
されている。出力レジスタ304の出力画像データは、
画像データ1ライン分の容量を有するFIFOメモリ307
に入力される。FIFOメモリ307は、書込みと読み出し
が独立に制御されるファーストイン,ファーストアウト
のメモリである。FIFOメモリ307より出力される画像
データ信号は、データバスBを介して画像データ制御部
203に出力される。さらに、SIMDプロセッサー3
08及び外部メモリーインターフェイス306は、図2
に示した制御用データバス208に接続された制御プロ
セッサ部305と接続されている。制御プロセッサ部3
05は、データ演算処理部303のPEに対する命令の
供給、各PEのステータスの判断、各PEに接続された
メモリ、レジスタへのデータの入出力等の制御及び外部
メモリーインターフェイス部306を制御し、SIMD
プロセッサー308の内部メモリーやレジスターとワー
キングメモリー216間のデータ制御を行なうものであ
る。尚、制御プロセッサー305とSIMDプロセッサ
ー308は互いに異なる処理を独立に実行することが可
能である。
は、データ演算処理部303で処理された中間データを
出力することも、可能な構成となっている。出力レジス
タ304は、入力レジスタ302と同様に、データ演算
処理部303が有するPE数と等しいレジスタ数で構成
されている。出力レジスタ304の出力画像データは、
画像データ1ライン分の容量を有するFIFOメモリ307
に入力される。FIFOメモリ307は、書込みと読み出し
が独立に制御されるファーストイン,ファーストアウト
のメモリである。FIFOメモリ307より出力される画像
データ信号は、データバスBを介して画像データ制御部
203に出力される。さらに、SIMDプロセッサー3
08及び外部メモリーインターフェイス306は、図2
に示した制御用データバス208に接続された制御プロ
セッサ部305と接続されている。制御プロセッサ部3
05は、データ演算処理部303のPEに対する命令の
供給、各PEのステータスの判断、各PEに接続された
メモリ、レジスタへのデータの入出力等の制御及び外部
メモリーインターフェイス部306を制御し、SIMD
プロセッサー308の内部メモリーやレジスターとワー
キングメモリー216間のデータ制御を行なうものであ
る。尚、制御プロセッサー305とSIMDプロセッサ
ー308は互いに異なる処理を独立に実行することが可
能である。
【0044】次に、SIMD型プロセッサーを構成する
データ演算処理部303を含む演算処理ユニット300
の概略ブロックを図4に示し、説明する。
データ演算処理部303を含む演算処理ユニット300
の概略ブロックを図4に示し、説明する。
【0045】図4中、305は、図3に示した制御プロ
セッサー部を示し、制御プロセッサー401および、制
御プロセッサ及びSIMDプロセッサーの動作を制御す
るプログラムが格納されたプログラムメモリ402、デ
ータメモリ403より構成される。404は、SIMD
プロセッサー308を構成するひとつのPEを示し、前
述したように、本実施の形態におけるSIMDプロセッ
サー308は128個のPE(PE0〜PE127)に
より構成されている。
セッサー部を示し、制御プロセッサー401および、制
御プロセッサ及びSIMDプロセッサーの動作を制御す
るプログラムが格納されたプログラムメモリ402、デ
ータメモリ403より構成される。404は、SIMD
プロセッサー308を構成するひとつのPEを示し、前
述したように、本実施の形態におけるSIMDプロセッ
サー308は128個のPE(PE0〜PE127)に
より構成されている。
【0046】図4に示したように、それぞれのPEは、
8ビットの演算ユニット(ALU)405と、8ビットの
レジスタ16本から構成される汎用レジスタ406、AL
Uの演算動作を実施するか否かを制御するマスクレジス
タ407、演算途中のデータを格納するPEレジスター
408、出力レジスタ409、入力レジスタ408、2
Kバイトの容量を有するメモリ411から構成される。A
LU405、PEレジスタ408は、隣接するPE間にお
ける同一構成要素との接続がなされており、データの入
出力が可能な構成となっている。また、出力レジスタ4
09、入力レジスタ410も隣接するPE間の同一構成
要素との接続が行なわれており、128段のシフトレジ
スタとして動作する。尚、図3中の入力レジスタ30
2、出力レジスタ304に相当するブロックには同一符
号を付して図4に示してある。
8ビットの演算ユニット(ALU)405と、8ビットの
レジスタ16本から構成される汎用レジスタ406、AL
Uの演算動作を実施するか否かを制御するマスクレジス
タ407、演算途中のデータを格納するPEレジスター
408、出力レジスタ409、入力レジスタ408、2
Kバイトの容量を有するメモリ411から構成される。A
LU405、PEレジスタ408は、隣接するPE間にお
ける同一構成要素との接続がなされており、データの入
出力が可能な構成となっている。また、出力レジスタ4
09、入力レジスタ410も隣接するPE間の同一構成
要素との接続が行なわれており、128段のシフトレジ
スタとして動作する。尚、図3中の入力レジスタ30
2、出力レジスタ304に相当するブロックには同一符
号を付して図4に示してある。
【0047】また、各PEにおけるメモリ411は、外
部メモリインターフェース306を介して、データバス
Cより、ワーキングメモリー216に接続される。
部メモリインターフェース306を介して、データバス
Cより、ワーキングメモリー216に接続される。
【0048】尚、同一PEを構成するALU405、汎用
レジスタ406、マスクレジスタ407、PEレジスタ
408、出力レジスタ409、入力レジスタ410、メ
モリ413は、任意のブロック間におけるデータの入出
力が可能な構成となっており、例えば、メモリ411か
ら、PEレジスタ408へのデータ入出力、PEレジス
タ408から外部メモリインターフェース306へのデ
ータ入出力が可能な構成となっている。
レジスタ406、マスクレジスタ407、PEレジスタ
408、出力レジスタ409、入力レジスタ410、メ
モリ413は、任意のブロック間におけるデータの入出
力が可能な構成となっており、例えば、メモリ411か
ら、PEレジスタ408へのデータ入出力、PEレジス
タ408から外部メモリインターフェース306へのデ
ータ入出力が可能な構成となっている。
【0049】各PEに対する命令の供給は、制御プロセ
ッサー401より、命令供給バス413を介して各PE
に同一内容で与えられ、全てのPEが同一の命令に従っ
た動作を行なうように制御されるが、各PEに与える処
理対象のデータを異ならせることにより、各PEが、異
なる処理対象データに対する演算処理を並列に行なうよ
うに制御される。たとえば、画像データ1ライン中の1
28画素の内容を各画素ごとにPEレジスタに配置し、
同一の命令コードでPEレジスタに対する演算処理をさ
せれば、1画素ずつ逐次処理するよりも短時間で128
画素分の処理結果が得られる。
ッサー401より、命令供給バス413を介して各PE
に同一内容で与えられ、全てのPEが同一の命令に従っ
た動作を行なうように制御されるが、各PEに与える処
理対象のデータを異ならせることにより、各PEが、異
なる処理対象データに対する演算処理を並列に行なうよ
うに制御される。たとえば、画像データ1ライン中の1
28画素の内容を各画素ごとにPEレジスタに配置し、
同一の命令コードでPEレジスタに対する演算処理をさ
せれば、1画素ずつ逐次処理するよりも短時間で128
画素分の処理結果が得られる。
【0050】各PEのALU405における演算結果、お
よび、PEレジスタ408の内容は、隣接するPE間で
入出力可能な構成となっていることにより、隣接PEの
PEレジスタ408、および、ALU405の演算結果を
参照した演算処理が各PEで行なうことも可能な構成と
なっている。さらに、各PEのメモリ411および、入
力レジスタ410、出力レジスタ409、PEレジスタ
408、マスクレジスタ407、汎用レジスタ406
は、メモリ/レジスタアクセスバス414を介して制御
プロセッサ401に接続され、メモリ、および、各レジ
スタデータの入出力が、制御プロセッサ401により制
御される。
よび、PEレジスタ408の内容は、隣接するPE間で
入出力可能な構成となっていることにより、隣接PEの
PEレジスタ408、および、ALU405の演算結果を
参照した演算処理が各PEで行なうことも可能な構成と
なっている。さらに、各PEのメモリ411および、入
力レジスタ410、出力レジスタ409、PEレジスタ
408、マスクレジスタ407、汎用レジスタ406
は、メモリ/レジスタアクセスバス414を介して制御
プロセッサ401に接続され、メモリ、および、各レジ
スタデータの入出力が、制御プロセッサ401により制
御される。
【0051】また、制御プロセッサ401は、制御用デ
ータバス208を介して、図2中のシステムコントロー
ラ209と制御データの入出力が可能な構成となってい
る。さらに、制御プロセッサ401の動作を制御するプ
ログラムメモリ402、および、データメモリ403
は、制御用データバス208を介してシステムコントロ
ーラ209よりアクセス可能な構成となっており、シス
テムコントローラ209により、画像処理ユニット30
0で行なう処理内容に応じて、制御プロセッサ401の
動作を制御するプログラムメモリ402の書き換えが可
能な構成となっている。
ータバス208を介して、図2中のシステムコントロー
ラ209と制御データの入出力が可能な構成となってい
る。さらに、制御プロセッサ401の動作を制御するプ
ログラムメモリ402、および、データメモリ403
は、制御用データバス208を介してシステムコントロ
ーラ209よりアクセス可能な構成となっており、シス
テムコントローラ209により、画像処理ユニット30
0で行なう処理内容に応じて、制御プロセッサ401の
動作を制御するプログラムメモリ402の書き換えが可
能な構成となっている。
【0052】SIMDプロセッサー308で行う画像処
理について図8のフローチャートを用いて詳説する。
理について図8のフローチャートを用いて詳説する。
【0053】読み取りユニット201でシェーディング
補正された1ラスタ7168画素の画像信号はSIMD
プロセッサー308のPEの数に等しい128画素に分
割して処理する。
補正された1ラスタ7168画素の画像信号はSIMD
プロセッサー308のPEの数に等しい128画素に分
割して処理する。
【0054】従って先ず制御プロセッサー401によっ
て、図2の読取ユニット201によりCCDにて読み取ら
れた画像信号を、8ビットの画像信号として、画像デー
タ制御部203を介して、画像処理プロセッサー部20
4中のFIFOメモリ301に入力し、入力レジスタ30
2、外部インターメモリインターフェース306を介し
てワーキングメモリ216に記憶する(901)。
て、図2の読取ユニット201によりCCDにて読み取ら
れた画像信号を、8ビットの画像信号として、画像デー
タ制御部203を介して、画像処理プロセッサー部20
4中のFIFOメモリ301に入力し、入力レジスタ30
2、外部インターメモリインターフェース306を介し
てワーキングメモリ216に記憶する(901)。
【0055】ステップ902で該輝度信号から濃度信号
に対数変換902する。対数変換し得られた濃度データ
は操作パネル212からの入力に従って濃度調整の為の
濃度変換処理が施される904。同様に操作パネル21
2の入力で設定された画像モード等の指定に従って、本
発明により画像信号に空間フィルター処理を行う90
5。擬似中間調処理906は、誤差拡散処理、組織ディ
ザ処理等を選択的に行う。その他の処理を実行して、ス
テップ908で記録信号として2値化された1ラスター
分の画像信号を外部のワーキングメモリ216に転送し
て1ラスター7168画素の処理が終了する。
に対数変換902する。対数変換し得られた濃度データ
は操作パネル212からの入力に従って濃度調整の為の
濃度変換処理が施される904。同様に操作パネル21
2の入力で設定された画像モード等の指定に従って、本
発明により画像信号に空間フィルター処理を行う90
5。擬似中間調処理906は、誤差拡散処理、組織ディ
ザ処理等を選択的に行う。その他の処理を実行して、ス
テップ908で記録信号として2値化された1ラスター
分の画像信号を外部のワーキングメモリ216に転送し
て1ラスター7168画素の処理が終了する。
【0056】以上のラスタ処理を4960ライン分繰返
せば(909)A4サイズ1ページの処理が終了する。
せば(909)A4サイズ1ページの処理が終了する。
【0057】本発明における空間フィルタ処理905の
概要を図5を用いて詳説する。
概要を図5を用いて詳説する。
【0058】先ず制御プロセッサー401によって、図
2の読取ユニット201によりCCDにて読み取られた1
ラスタ7146画素の画像信号を、8ビットの画像信号
として、画像データ制御部203を介して、画像処理プ
ロセッサー部204中のFIFOメモリ301に入力し、入
力レジスタ302、外部インターメモリインターフェー
ス306を介してワーキングメモリ216に記憶する。
2の読取ユニット201によりCCDにて読み取られた1
ラスタ7146画素の画像信号を、8ビットの画像信号
として、画像データ制御部203を介して、画像処理プ
ロセッサー部204中のFIFOメモリ301に入力し、入
力レジスタ302、外部インターメモリインターフェー
ス306を介してワーキングメモリ216に記憶する。
【0059】外部ワーキングメモリー216には常に3
ラスタ分の画像信号が記憶されており、処理の終了に従
って、順次更新される。図5(b)は今処理するライン
の画像信号B、502を中心に、1ラスタ前のデータ
A,501と1ラスタ後のデータC,503を夫々示して
おり、各1ラスタ7146画素の画像信号はPE数12
8画素毎のバンドに分ければ夫々56個のバンドに分割
できる。
ラスタ分の画像信号が記憶されており、処理の終了に従
って、順次更新される。図5(b)は今処理するライン
の画像信号B、502を中心に、1ラスタ前のデータ
A,501と1ラスタ後のデータC,503を夫々示して
おり、各1ラスタ7146画素の画像信号はPE数12
8画素毎のバンドに分ければ夫々56個のバンドに分割
できる。
【0060】即ち、バンドB-1は今処理すべきライン
の先頭から128個の画素を示し、バンドB-2は今処
理すべきラインの2番目のバンドとして128-255
番の画素データを示す。今、これら1バンド128画素
の各画素データを128組の各PEに担当させて処理す
るとすれば、図5(b)に示すようにバンド2の画素1
28はPE0が担当し、画素129はPE1が担当す
る。
の先頭から128個の画素を示し、バンドB-2は今処
理すべきラインの2番目のバンドとして128-255
番の画素データを示す。今、これら1バンド128画素
の各画素データを128組の各PEに担当させて処理す
るとすれば、図5(b)に示すようにバンド2の画素1
28はPE0が担当し、画素129はPE1が担当す
る。
【0061】本発明の実施の形態で用いる空間フィルタ
を図5cに示す。空間フィルターを、所謂3*5の平滑
化フィルターとすれば、夫々のPEは先に説明した担当
画素を中心に、PEの配列方向に前後2画素とライン方
向に前後1ラインの合計15画素を参照する処理とな
る。
を図5cに示す。空間フィルターを、所謂3*5の平滑
化フィルターとすれば、夫々のPEは先に説明した担当
画素を中心に、PEの配列方向に前後2画素とライン方
向に前後1ラインの合計15画素を参照する処理とな
る。
【0062】即ち、図5(d)に示す様にバンド2で
は、例えば、PE2は画素130を中心に画素128か
ら画素132を参照するが、これら15画素は全てバン
ド2に属している為、128組のPEが処理すべきレジ
スタに格納されており、PE2はこれらの画素データを
参照する出来る。しかしPE1の場合、画素127はバ
ンド1に属す為、同じプログラムで動作するSIMDプ
ロセッサーのPE1はこの画素データを他のPEの様に
参照する事は出来ない。同様にPE0,PE126,PE
127も参照できない画素データが存在する。つまり、
この場合、実質的な処理は128組のPEの内、PE2
からPE125迄の124組となる。本発明は以上述べ
た課題を解決する事を目的とする。
は、例えば、PE2は画素130を中心に画素128か
ら画素132を参照するが、これら15画素は全てバン
ド2に属している為、128組のPEが処理すべきレジ
スタに格納されており、PE2はこれらの画素データを
参照する出来る。しかしPE1の場合、画素127はバ
ンド1に属す為、同じプログラムで動作するSIMDプ
ロセッサーのPE1はこの画素データを他のPEの様に
参照する事は出来ない。同様にPE0,PE126,PE
127も参照できない画素データが存在する。つまり、
この場合、実質的な処理は128組のPEの内、PE2
からPE125迄の124組となる。本発明は以上述べ
た課題を解決する事を目的とする。
【0063】次に本発明による実施の形態を図6を用い
て詳説する。図6(a)はSIMDプロセッサー308
の各PEが有する内部メモリ411の一部を示してお
り、空間フィルター処理に用いる画像データを格納す
る。図中An(1)はn番目のPEが担当する内部メモリ
411に図5(a)で示したバンド1即ち、A-1内で
PEnが担当する画像データを格納している様子を示
す。従って図中An(2)は、nが2の場合、PE2が担
当するAラインの2バンド目の画素、即ち7146画素
中の130画素目のデータを表している。本実施の形態
では図5(b)で説明した様に1ラスターを56のバン
ドに分割して処理する為、3ライン分の画像データは各
PEが有する内部メモリー411内に夫々56*3(=1
68)バイトの領域に格納されている。
て詳説する。図6(a)はSIMDプロセッサー308
の各PEが有する内部メモリ411の一部を示してお
り、空間フィルター処理に用いる画像データを格納す
る。図中An(1)はn番目のPEが担当する内部メモリ
411に図5(a)で示したバンド1即ち、A-1内で
PEnが担当する画像データを格納している様子を示
す。従って図中An(2)は、nが2の場合、PE2が担
当するAラインの2バンド目の画素、即ち7146画素
中の130画素目のデータを表している。本実施の形態
では図5(b)で説明した様に1ラスターを56のバン
ドに分割して処理する為、3ライン分の画像データは各
PEが有する内部メモリー411内に夫々56*3(=1
68)バイトの領域に格納されている。
【0064】図6(b)に1ラスタの画像信号に対して
空間フィルター処理を行うフローチャートを示す。図6
(b)において1ラスタを56バンドに分割して処理す
る為のバンドカウンターmを1に初期化し、Cn(m)即
ちCn(1)に画像データを外部ワーキングメモリー21
6から入力する(601)。
空間フィルター処理を行うフローチャートを示す。図6
(b)において1ラスタを56バンドに分割して処理す
る為のバンドカウンターmを1に初期化し、Cn(m)即
ちCn(1)に画像データを外部ワーキングメモリー21
6から入力する(601)。
【0065】ここで、図5(b)におけるAラインとB
ラインの画像データは夫々前ライン、前々ラインを処理
する際に既に1ラスター分入力されている事とする。ス
テップ602で現在処理しているバンドmの次のバンド
(m+1)のCラインデータを内部メモリー411に入
力する。
ラインの画像データは夫々前ライン、前々ラインを処理
する際に既に1ラスター分入力されている事とする。ス
テップ602で現在処理しているバンドmの次のバンド
(m+1)のCラインデータを内部メモリー411に入
力する。
【0066】即ち、現在処理するバンドmの後端部のP
E126、PE127が処理に必要とする画像データを
ここで入力する。
E126、PE127が処理に必要とする画像データを
ここで入力する。
【0067】尚、m=56の場合のみ後端部PEが処理
に必要な画像データが存在しないが、バンド55までは
処理すべきバンドに対してその後のバンドデータが3ラ
イン分各PEの内部メモリー411に格納されている事
になる。又、これらのデータはバンド毎に順次1ラスタ
ー分保持して行く為、m=1のバンドを除いて前端部の
PE0およびPE1が処理に必要となる1バンド前の画
像データも全て各PEの内部メモリに保持されている事
になる。
に必要な画像データが存在しないが、バンド55までは
処理すべきバンドに対してその後のバンドデータが3ラ
イン分各PEの内部メモリー411に格納されている事
になる。又、これらのデータはバンド毎に順次1ラスタ
ー分保持して行く為、m=1のバンドを除いて前端部の
PE0およびPE1が処理に必要となる1バンド前の画
像データも全て各PEの内部メモリに保持されている事
になる。
【0068】ステップ603は図5cで示す重み計数の
内担当するPEの内部メモリ411に格納されているデ
ータ、即ちAn(m)、Bn(m)、Cn(m)に夫々6,1
2,6なる係数を乗算し、PEレジスタPERに加算す
る603。即ちPEnはmバンド目のBn(m)画素デー
タを注目画素データとして平滑化処理が施される。
内担当するPEの内部メモリ411に格納されているデ
ータ、即ちAn(m)、Bn(m)、Cn(m)に夫々6,1
2,6なる係数を乗算し、PEレジスタPERに加算す
る603。即ちPEnはmバンド目のBn(m)画素デー
タを注目画素データとして平滑化処理が施される。
【0069】ステップ604は各PEの番号によって異
なる処理を実行する為の判断ステップであり、本発明に
おけるSIMDプロセッサーは、単一のプログラム上で
各PE番号との比較を行う事が可能で、PE毎に異なる
処理の実行が可能である。
なる処理を実行する為の判断ステップであり、本発明に
おけるSIMDプロセッサーは、単一のプログラム上で
各PE番号との比較を行う事が可能で、PE毎に異なる
処理の実行が可能である。
【0070】PE0,PE1,PE126,PE127以
外のPEに対してはステップ604からステップ605
に分岐し、他の周辺の画素に対する積和演算を続行す
る。
外のPEに対してはステップ604からステップ605
に分岐し、他の周辺の画素に対する積和演算を続行す
る。
【0071】即ち、n番目のPEに対して1画素前のP
Eが担当する画素データAn-1(m)、Bn-1(m)、C
n-1(m)に夫々4,6,4なる係数を乗算しPERに加
算する。同様に、n番目のPEに対して2画素前のPE
が担当する画素データAn- 2(m)、Bn-2(m)、C
n-2(m)に夫々1,4,1なる係数を乗算しPERに加
算する。
Eが担当する画素データAn-1(m)、Bn-1(m)、C
n-1(m)に夫々4,6,4なる係数を乗算しPERに加
算する。同様に、n番目のPEに対して2画素前のPE
が担当する画素データAn- 2(m)、Bn-2(m)、C
n-2(m)に夫々1,4,1なる係数を乗算しPERに加
算する。
【0072】又、同様にn番目のPEに対して1画素後
のPEが担当する画素データAn+ 1(m)、B
n+1(m)、Cn+1(m)に夫々4,6,4なる係数を乗算
しPERに加算する。同様にn番目のPEに対して2画
素後のPEが担当する画素データAn +2(m)、Bn+2
(m)、Cn+2(m)に夫々1,4,1なる係数を乗算しP
ERに加算する。本発明のSIMDプロセッサー308
は左右に3組離れたPEのレジスター等にアクセス可能
な為、PE2-126までの124組のPEは全て単一
のステップ605を実行出来る。次にステップ604で
分岐されるPE0の処理をステップ613,614で説
明する。
のPEが担当する画素データAn+ 1(m)、B
n+1(m)、Cn+1(m)に夫々4,6,4なる係数を乗算
しPERに加算する。同様にn番目のPEに対して2画
素後のPEが担当する画素データAn +2(m)、Bn+2
(m)、Cn+2(m)に夫々1,4,1なる係数を乗算しP
ERに加算する。本発明のSIMDプロセッサー308
は左右に3組離れたPEのレジスター等にアクセス可能
な為、PE2-126までの124組のPEは全て単一
のステップ605を実行出来る。次にステップ604で
分岐されるPE0の処理をステップ613,614で説
明する。
【0073】PE0に対してn-1のPEはPE127
であり今1画素前の画像データをステップ605で処理
すれば、同じバンド内のPE127が担当する画素を参
照する事になる。従ってPE0はステップ613で、1
画素前のPEが担当する1バンド前の画素データ,即ち
An-1(m-1)、Bn-1(m-1)、Cn-1(m-1)に夫
々4,6,4なる係数を乗算しPERに加算する。同様に
して2画素前のPEが担当する1バンド前の画素デー
タ,即ちAn-2(m-1)、Bn-2(m-1)、Cn- 2(m-
1)に夫々1,4,1なる係数を乗算しPERに加算す
る。尚1画素後、及び2画素後の画素に対する演算は先
に述べたステップ605と同様のステップ614の処理
を実行する。
であり今1画素前の画像データをステップ605で処理
すれば、同じバンド内のPE127が担当する画素を参
照する事になる。従ってPE0はステップ613で、1
画素前のPEが担当する1バンド前の画素データ,即ち
An-1(m-1)、Bn-1(m-1)、Cn-1(m-1)に夫
々4,6,4なる係数を乗算しPERに加算する。同様に
して2画素前のPEが担当する1バンド前の画素デー
タ,即ちAn-2(m-1)、Bn-2(m-1)、Cn- 2(m-
1)に夫々1,4,1なる係数を乗算しPERに加算す
る。尚1画素後、及び2画素後の画素に対する演算は先
に述べたステップ605と同様のステップ614の処理
を実行する。
【0074】次にステップ604で分岐されるPE1の
処理をステップ609,610で説明する。
処理をステップ609,610で説明する。
【0075】PE1に対してn-2のPEはPE127
であり今2画素前の画像データをステップ605で処理
すれば、同じバンド内のPE127が担当する画素を参
照する事になる。従ってPE1はステップ609で、2
画素前のPEが担当する1バンド前の画素データ,即ち
An-2(m-1)、Bn-2(m-1)、Cn-2(m-1)に夫
々1,4,1なる係数を乗算しPERに加算する。尚1画
素前、1画素後、及び2画素後の画素データに対する演
算は先に述べたステップ605と同様のステップ610
の処理を実行する。
であり今2画素前の画像データをステップ605で処理
すれば、同じバンド内のPE127が担当する画素を参
照する事になる。従ってPE1はステップ609で、2
画素前のPEが担当する1バンド前の画素データ,即ち
An-2(m-1)、Bn-2(m-1)、Cn-2(m-1)に夫
々1,4,1なる係数を乗算しPERに加算する。尚1画
素前、1画素後、及び2画素後の画素データに対する演
算は先に述べたステップ605と同様のステップ610
の処理を実行する。
【0076】次にステップ604で分岐されるPE12
6の処理をステップ615,616で説明する。
6の処理をステップ615,616で説明する。
【0077】PE126に対してn+2のPEはPE0
であり今2画素後の画像データをステップ605で処理
すれば、同じバンド内のPE0が担当する画素データを
参照する事になる。従ってPE126はステップ615
で、2画素後のPEが担当する1バンド後の画素デー
タ,即ちAn+2(m+1)、Bn+2(m+1)、Cn+2(m+
1)に夫々1,4,1なる係数を乗算しPERに加算す
る。尚1画素後、1画素前、及び2画素前の画素データ
に対する演算は先に述べたステップ605と同様のステ
ップ616の処理を実行する。
であり今2画素後の画像データをステップ605で処理
すれば、同じバンド内のPE0が担当する画素データを
参照する事になる。従ってPE126はステップ615
で、2画素後のPEが担当する1バンド後の画素デー
タ,即ちAn+2(m+1)、Bn+2(m+1)、Cn+2(m+
1)に夫々1,4,1なる係数を乗算しPERに加算す
る。尚1画素後、1画素前、及び2画素前の画素データ
に対する演算は先に述べたステップ605と同様のステ
ップ616の処理を実行する。
【0078】次にステップ604で分岐されるPE12
7の処理をステップ611,612で説明する。
7の処理をステップ611,612で説明する。
【0079】PE127に対してn+1のPEはPE0
であり今2画素後の画像データをステップ605で処理
すれば、同じバンド内のPE0が担当する画素データを
参照する事になる。従ってPE127はステップ611
で、2画素後のPEが担当する1バンド後の画素デー
タ,即ちAn+2(m+1)、Bn+2(m+1)、Cn+2(m+
1)に夫々1,4,1なる係数を乗算しPERに加算す
る。同様に1画素後のPEが担当する1バンド後の画素
データ,即ちAn+1(m+1)、Bn+1(m+1)、C n+1
(m+1)に夫々4,6,4なる係数を乗算しPERに加算
する。尚1画素後、1画素前、及び2画素前の画素に対
する演算は先に述べたステップ605と同様のステップ
616の処理を実行する。
であり今2画素後の画像データをステップ605で処理
すれば、同じバンド内のPE0が担当する画素データを
参照する事になる。従ってPE127はステップ611
で、2画素後のPEが担当する1バンド後の画素デー
タ,即ちAn+2(m+1)、Bn+2(m+1)、Cn+2(m+
1)に夫々1,4,1なる係数を乗算しPERに加算す
る。同様に1画素後のPEが担当する1バンド後の画素
データ,即ちAn+1(m+1)、Bn+1(m+1)、C n+1
(m+1)に夫々4,6,4なる係数を乗算しPERに加算
する。尚1画素後、1画素前、及び2画素前の画素に対
する演算は先に述べたステップ605と同様のステップ
616の処理を実行する。
【0080】各PE番号に従う処理が終わった後、ステ
ップ606でPERの値を重み係数の総和64で除算し
てフィルタ演算が終了する。この値は外部ワーキングメ
モリー216に出力して1バンドの処理が終了する。ス
テップ602からステップ606の一連の処理を56回
繰返して607、1ラスタの処理が終了する。
ップ606でPERの値を重み係数の総和64で除算し
てフィルタ演算が終了する。この値は外部ワーキングメ
モリー216に出力して1バンドの処理が終了する。ス
テップ602からステップ606の一連の処理を56回
繰返して607、1ラスタの処理が終了する。
【0081】ステップ608は1ラスタ分の処理が終了
する度に、各PEが担当する内部メモリー411に格納
された最も古いラインデータ、即ちAのデータをBのデ
ータで更新し、同様にBのデータをCのデータで更新す
る。これに依って次のラスタを処理する際に、新たなC
ラインのデータをステップ601,602で先に述べた
様に順次1バンド毎に入力する。以上の処理を行う事に
依って、128個のPE全てを並列動作させる事が可能
であり、最も高速なフィルタ演算が実施出来る。
する度に、各PEが担当する内部メモリー411に格納
された最も古いラインデータ、即ちAのデータをBのデ
ータで更新し、同様にBのデータをCのデータで更新す
る。これに依って次のラスタを処理する際に、新たなC
ラインのデータをステップ601,602で先に述べた
様に順次1バンド毎に入力する。以上の処理を行う事に
依って、128個のPE全てを並列動作させる事が可能
であり、最も高速なフィルタ演算が実施出来る。
【0082】(別実施の形態)さて、次に本発明による
別実施の形態を図7を用いて詳説する。
別実施の形態を図7を用いて詳説する。
【0083】図6で説明した実施の形態では、1画素に
対する空間フィルター演算は図5(c)の係数を用いる
場合、1以外の係数11個に対して、合計11回の乗算
演算が必要である。ところが、この係数の内、係数4は
6画素、係数6は4画素に対して共通の為、各画素デー
タに対して先に4倍、6倍なる演算を行い、この中間デ
ータをレジスタに記憶させておく事で、1画素に対する
空間フィルター演算は3回の乗算に削減出来る。
対する空間フィルター演算は図5(c)の係数を用いる
場合、1以外の係数11個に対して、合計11回の乗算
演算が必要である。ところが、この係数の内、係数4は
6画素、係数6は4画素に対して共通の為、各画素デー
タに対して先に4倍、6倍なる演算を行い、この中間デ
ータをレジスタに記憶させておく事で、1画素に対する
空間フィルター演算は3回の乗算に削減出来る。
【0084】図7で示す別実施の形態はこの様にして演
算処理の高速化が可能な実施の形態である。
算処理の高速化が可能な実施の形態である。
【0085】図7(a)はSIMDプロセッサー308
の各PEが有する内部メモリ411の一部を示してお
り、空間フィルター処理に用いる画像データを格納す
る。図中An(1)はn番目のPEが担当する内部メモリ
411に図5(a)で示したバンド1即ち、A-1内で
PEnが担当する画像データを示す。従って図中An
(2)は、nが2の場合であり、PE2が担当するAライ
ンの2バンド目の画素、即ち7146画素中の130画
素目のデータを表している。又、夫々の画像データに対
してフィルター係数の4及び6を乗算した結果を格納す
る。本実施の形態では図5(b)で説明した様に1ラス
ターを56のバンドに分割して処理する為、3ライン分
の画像データは各PEが有する2KBの内部メモリー41
1内に夫々56*3*3(=504)バイトの領域で格納さ
れている。
の各PEが有する内部メモリ411の一部を示してお
り、空間フィルター処理に用いる画像データを格納す
る。図中An(1)はn番目のPEが担当する内部メモリ
411に図5(a)で示したバンド1即ち、A-1内で
PEnが担当する画像データを示す。従って図中An
(2)は、nが2の場合であり、PE2が担当するAライ
ンの2バンド目の画素、即ち7146画素中の130画
素目のデータを表している。又、夫々の画像データに対
してフィルター係数の4及び6を乗算した結果を格納す
る。本実施の形態では図5(b)で説明した様に1ラス
ターを56のバンドに分割して処理する為、3ライン分
の画像データは各PEが有する2KBの内部メモリー41
1内に夫々56*3*3(=504)バイトの領域で格納さ
れている。
【0086】図7(b)に1ラスタの画像信号に対して
空間フィルター処理を行うフローチャートを示す。図7
(b)において1ラスタを56バンドに分割して処理す
る為のバンドカウンターmを1に初期化し、Cn(m)即
ちCn(1)に画像データを外部ワーキングメモリー21
6から入力し、4倍した4Cn(1)及び6倍した6Cn
(1)と共に、内部メモリー411の所定アドレスに格納
する(701)。
空間フィルター処理を行うフローチャートを示す。図7
(b)において1ラスタを56バンドに分割して処理す
る為のバンドカウンターmを1に初期化し、Cn(m)即
ちCn(1)に画像データを外部ワーキングメモリー21
6から入力し、4倍した4Cn(1)及び6倍した6Cn
(1)と共に、内部メモリー411の所定アドレスに格納
する(701)。
【0087】ここで、図7(b)におけるAラインとB
ラインの画像データは夫々前ライン、前々ラインを処理
する際に既に1ラスター分入力されている事とする。ス
テップ702で現在処理しているバンドmの次のバンド
(m+1)のCラインデータを内部メモリー411に入
力すし、4倍した4Cn(m+1)及び6倍した6Cn(m+
1)と共に、内部メモリー411の所定アドレスに格納
する。即ち、現在処理するバンドmの後端部のPE12
6、PE127が処理に必要とする画像データをここで
入力する。
ラインの画像データは夫々前ライン、前々ラインを処理
する際に既に1ラスター分入力されている事とする。ス
テップ702で現在処理しているバンドmの次のバンド
(m+1)のCラインデータを内部メモリー411に入
力すし、4倍した4Cn(m+1)及び6倍した6Cn(m+
1)と共に、内部メモリー411の所定アドレスに格納
する。即ち、現在処理するバンドmの後端部のPE12
6、PE127が処理に必要とする画像データをここで
入力する。
【0088】尚、m=56の場合のみ後端部PEが処理
に必要な画像データが存在しないが、バンド55までは
処理すべきバンドに対してその後のバンドデータが3ラ
イン分各PEの内部メモリー411に格納されている事
になる。又、これらのデータはバンド毎に順次1ラスタ
ー分保持して行く為、m=1のバンドを除いて前端部の
PE0およびPE1が処理に必要となる1バンド前の画
像データも全て各PEの内部メモリに保持されている事
になる。
に必要な画像データが存在しないが、バンド55までは
処理すべきバンドに対してその後のバンドデータが3ラ
イン分各PEの内部メモリー411に格納されている事
になる。又、これらのデータはバンド毎に順次1ラスタ
ー分保持して行く為、m=1のバンドを除いて前端部の
PE0およびPE1が処理に必要となる1バンド前の画
像データも全て各PEの内部メモリに保持されている事
になる。
【0089】ステップ703は図5cで示す重み計数の
内担当するPEの内部メモリ411に格納されているデ
ータ、即ちBn(m)に係数12を乗算し、既に係数を乗
算し格納されている6An(m)、6Cn(m)を読み出し
PEレジスタPERに加算する703。
内担当するPEの内部メモリ411に格納されているデ
ータ、即ちBn(m)に係数12を乗算し、既に係数を乗
算し格納されている6An(m)、6Cn(m)を読み出し
PEレジスタPERに加算する703。
【0090】ステップ704は各PEの番号によって異
なる処理を実行する為の判断ステップであり、本発明に
おけるSIMDプロセッサーは、単一のプログラム上で
各PE番号との比較を行う事が可能で、PE毎に異なる
処理の実行が可能である。
なる処理を実行する為の判断ステップであり、本発明に
おけるSIMDプロセッサーは、単一のプログラム上で
各PE番号との比較を行う事が可能で、PE毎に異なる
処理の実行が可能である。
【0091】PE0,PE1,PE126,PE127以
外のPEに対してはステップ704からステップ705
に分岐し、他の周辺の画素に対する積和演算を続行す
る。
外のPEに対してはステップ704からステップ705
に分岐し、他の周辺の画素に対する積和演算を続行す
る。
【0092】即ち、n番目のPEに対して1画素前のP
Eが担当する画素データ4An-1(m)、6B
n-1(m)、4Cn-1(m)を読み出しPERに加算す
る。同様に、n番目のPEに対して2画素前のPEが担
当する画素データAn-2(m)、4Bn- 2(m)、C
n-2(m)を読み出しPERに加算する。又、同様にn
番目のPEに対して1画素後のPEが担当する画素デー
タ4An+1(m)、6Bn+1(m)、4Cn+1(m)を読
みだしPERに加算する。同様にn番目のPEに対して
2画素後のPEが担当する画素データAn+2(m)、4
Bn+2(m)、Cn+2(m)をPERに加算する。本発明
のSIMDプロセッサー308は左右に3組離れたPE
のレジスター等にアクセス可能な為、PE2-126ま
での124組のPEは全て単一のステップ605を実行
出来る。次にステップ605で分岐されるPE0の処理
をステップ713,714で説明する。
Eが担当する画素データ4An-1(m)、6B
n-1(m)、4Cn-1(m)を読み出しPERに加算す
る。同様に、n番目のPEに対して2画素前のPEが担
当する画素データAn-2(m)、4Bn- 2(m)、C
n-2(m)を読み出しPERに加算する。又、同様にn
番目のPEに対して1画素後のPEが担当する画素デー
タ4An+1(m)、6Bn+1(m)、4Cn+1(m)を読
みだしPERに加算する。同様にn番目のPEに対して
2画素後のPEが担当する画素データAn+2(m)、4
Bn+2(m)、Cn+2(m)をPERに加算する。本発明
のSIMDプロセッサー308は左右に3組離れたPE
のレジスター等にアクセス可能な為、PE2-126ま
での124組のPEは全て単一のステップ605を実行
出来る。次にステップ605で分岐されるPE0の処理
をステップ713,714で説明する。
【0093】PE0に対してn-1のPEはPE127
であり今1画素前の画像データをステップ705で処理
すれば、同じバンド内のPE127が担当する画素を参
照する事になる。従ってPE0はステップ713で、1
画素前のPEが担当する1バンド前の画素データ,即ち
An-1(m-1)、Bn-1(m-1)、Cn-1(m-1)を読
み出しPERに加算する。同様にして2画素前のPEが
担当する1バンド前の画素データ,即ちAn-2(m-
1)、Bn-2(m-1)、Cn-2(m-1)を読み出しPE
Rに加算する。尚1画素後、及び2画素後の画素に対す
る演算は先に述べたステップ705と同様のステップ7
14の処理を実行する。
であり今1画素前の画像データをステップ705で処理
すれば、同じバンド内のPE127が担当する画素を参
照する事になる。従ってPE0はステップ713で、1
画素前のPEが担当する1バンド前の画素データ,即ち
An-1(m-1)、Bn-1(m-1)、Cn-1(m-1)を読
み出しPERに加算する。同様にして2画素前のPEが
担当する1バンド前の画素データ,即ちAn-2(m-
1)、Bn-2(m-1)、Cn-2(m-1)を読み出しPE
Rに加算する。尚1画素後、及び2画素後の画素に対す
る演算は先に述べたステップ705と同様のステップ7
14の処理を実行する。
【0094】次にステップ704で分岐されるPE1の
処理をステップ709,710で説明する。
処理をステップ709,710で説明する。
【0095】PE1に対してn-2のPEはPE127
であり今2画素前の画像データをステップ705で処理
すれば、同じバンド内のPE127が担当する画素を参
照する事になる。従ってPE1はステップ709で、2
画素前のPEが担当する1バンド前の画素データ,即ち
A n-2(m-1)、Bn-2(m-1)、Cn-2(m-1)を読
み出しPERに加算する。尚1画素前、1画素後、及び
2画素後の画素データに対する演算は先に述べたステッ
プ705と同様のステップ710の処理を実行する。
であり今2画素前の画像データをステップ705で処理
すれば、同じバンド内のPE127が担当する画素を参
照する事になる。従ってPE1はステップ709で、2
画素前のPEが担当する1バンド前の画素データ,即ち
A n-2(m-1)、Bn-2(m-1)、Cn-2(m-1)を読
み出しPERに加算する。尚1画素前、1画素後、及び
2画素後の画素データに対する演算は先に述べたステッ
プ705と同様のステップ710の処理を実行する。
【0096】次にステップ704で分岐されるPE12
6の処理をステップ715,716で説明する。
6の処理をステップ715,716で説明する。
【0097】PE126に対してn+2のPEはPE0
であり今2画素後の画像データをステップ705で処理
すれば、同じバンド内のPE0が担当する画素データを
参照する事になる。従ってPE126はステップ715
で、2画素後のPEが担当する1バンド後の画素デー
タ,即ちAn+2(m+1)、Bn+2(m+1)、Cn+2(m+
1)を読み出しPERに加算する。尚1画素後、1画素
前、及び2画素前の画素データに対する演算は先に述べ
たステップ705と同様のステップ716の処理を実行
する。
であり今2画素後の画像データをステップ705で処理
すれば、同じバンド内のPE0が担当する画素データを
参照する事になる。従ってPE126はステップ715
で、2画素後のPEが担当する1バンド後の画素デー
タ,即ちAn+2(m+1)、Bn+2(m+1)、Cn+2(m+
1)を読み出しPERに加算する。尚1画素後、1画素
前、及び2画素前の画素データに対する演算は先に述べ
たステップ705と同様のステップ716の処理を実行
する。
【0098】次にステップ704で分岐されるPE12
7の処理をステップ711,712で説明する。
7の処理をステップ711,712で説明する。
【0099】PE127に対してn+1のPEはPE0
であり今2画素後の画像データをステップ705で処理
すれば、同じバンド内のPE0が担当する画素データを
参照する事になる。従ってPE127はステップ711
で、2画素後のPEが担当する1バンド後の画素デー
タ、即ちAn+2(m+1)、Bn+2(m+1)、Cn+2(m
+1)を読み出しPERに加算する。同様に1画素後のP
Eが担当する1バンド後の画素データ,即ちAn+1(m+
1)、Bn+1(m+1)、Cn+1(m+1)を読み出しPE
Rに加算する。尚1画素後、1画素前、及び2画素前の
画素に対する演算は先に述べたステップ705と同様の
ステップ716の処理を実行する。
であり今2画素後の画像データをステップ705で処理
すれば、同じバンド内のPE0が担当する画素データを
参照する事になる。従ってPE127はステップ711
で、2画素後のPEが担当する1バンド後の画素デー
タ、即ちAn+2(m+1)、Bn+2(m+1)、Cn+2(m
+1)を読み出しPERに加算する。同様に1画素後のP
Eが担当する1バンド後の画素データ,即ちAn+1(m+
1)、Bn+1(m+1)、Cn+1(m+1)を読み出しPE
Rに加算する。尚1画素後、1画素前、及び2画素前の
画素に対する演算は先に述べたステップ705と同様の
ステップ716の処理を実行する。
【0100】各PE番号に従う処理が終わった後、ステ
ップ706でPERの値を重み係数の総和64で乗算し
てフィルタ演算が終了する。この値は外部ワーキングメ
モリー216に出力して1バンドの処理が終了する。ス
テップ702からステップ706の一連の処理を56回
繰返して707、1ラスタの処理が終了する。
ップ706でPERの値を重み係数の総和64で乗算し
てフィルタ演算が終了する。この値は外部ワーキングメ
モリー216に出力して1バンドの処理が終了する。ス
テップ702からステップ706の一連の処理を56回
繰返して707、1ラスタの処理が終了する。
【0101】ステップ708は1ラスタ分の処理が終了
する度に、各PEが担当する内部メモリー411に格納
された最も古いラインデータ、即ちAのデータをBのデ
ータで更新し、同様にBのデータをCのデータで更新す
る。これに依って次のラスタを処理する際に、新たなC
ラインのデータをステップ601,602で先に述べた
様に順次1バンド毎に入力する。以上の処理を行う事に
依って、128個のPE全てを並列動作させる事が可能
であり、更に最も乗算回数の少ない高速なフィルタ演算
が実施出来る。
する度に、各PEが担当する内部メモリー411に格納
された最も古いラインデータ、即ちAのデータをBのデ
ータで更新し、同様にBのデータをCのデータで更新す
る。これに依って次のラスタを処理する際に、新たなC
ラインのデータをステップ601,602で先に述べた
様に順次1バンド毎に入力する。以上の処理を行う事に
依って、128個のPE全てを並列動作させる事が可能
であり、更に最も乗算回数の少ない高速なフィルタ演算
が実施出来る。
【0102】《適用範囲》以上、本発明の実施の形態を
3*5画素の空間フィルターで開示したが、通常の空間
フィルターであれば、参照領域がいかなるサイズで有っ
ても、本発明によって高速化が図れる。
3*5画素の空間フィルターで開示したが、通常の空間
フィルターであれば、参照領域がいかなるサイズで有っ
ても、本発明によって高速化が図れる。
【0103】空間フィルターに限定されず、注目画素を
中心に、少なくともPEの配列方向に複数画素の画像信
号、或いは画像処理された中間データを画素毎に参照し
て処理結果を得る。例えば、黒文字処理、像域分離、パ
ターンマッチッグを用いる孤立点除去、2値画像のジャ
ギー補正、各種特徴量検出処理、誤差拡散処理等、全て
の画像処理に適用が可能である。
中心に、少なくともPEの配列方向に複数画素の画像信
号、或いは画像処理された中間データを画素毎に参照し
て処理結果を得る。例えば、黒文字処理、像域分離、パ
ターンマッチッグを用いる孤立点除去、2値画像のジャ
ギー補正、各種特徴量検出処理、誤差拡散処理等、全て
の画像処理に適用が可能である。
【0104】なお、先に述べた実施の形態では、処理時
に参照する画像信号、及び処理の中間データを各PEが
担当する内部メモリー411に記憶保持し、この内部メ
モリー411を用いて実施したが、例えば、参照領域が
広い場合には、外部メモリーインターフェース306を
介して外部ワーキングメモリー216に記憶保持し、該
ワーキングメモリーを直接アクセスしても同様の処理が
可能である。
に参照する画像信号、及び処理の中間データを各PEが
担当する内部メモリー411に記憶保持し、この内部メ
モリー411を用いて実施したが、例えば、参照領域が
広い場合には、外部メモリーインターフェース306を
介して外部ワーキングメモリー216に記憶保持し、該
ワーキングメモリーを直接アクセスしても同様の処理が
可能である。
【0105】(他の実施形態)以上、本発明の実施形態
について詳述したが、本発明は、複数の機器から構成さ
れるシステムに適用しても良いし、また、一つの機器か
らなる装置に適用しても良い。
について詳述したが、本発明は、複数の機器から構成さ
れるシステムに適用しても良いし、また、一つの機器か
らなる装置に適用しても良い。
【0106】なお、本発明は、前述した実施形態の機能
を実現するソフトウェアのプログラムを、システム或い
は装置に直接或いは遠隔から供給し、そのシステム或い
は装置のコンピュータが該供給されたプログラムコード
を読み出して実行することによっても達成される場合を
含む。その場合、プログラムの機能を有していれば、形
態は、プログラムである必要はない。
を実現するソフトウェアのプログラムを、システム或い
は装置に直接或いは遠隔から供給し、そのシステム或い
は装置のコンピュータが該供給されたプログラムコード
を読み出して実行することによっても達成される場合を
含む。その場合、プログラムの機能を有していれば、形
態は、プログラムである必要はない。
【0107】従って、本発明の機能処理をコンピュータ
で実現するために、該コンピュータにインストールされ
るプログラムコード自体も本発明を実現するものであ
る。つまり、本発明のクレームでは、本発明の機能処理
を実現するためのコンピュータプログラム自体も含まれ
る。
で実現するために、該コンピュータにインストールされ
るプログラムコード自体も本発明を実現するものであ
る。つまり、本発明のクレームでは、本発明の機能処理
を実現するためのコンピュータプログラム自体も含まれ
る。
【0108】その場合、プログラムの機能を有していれ
ば、オブジェクトコード、インタプリタにより実行され
るプログラム、OSに供給するスクリプトデータ等、プ
ログラムの形態を問わない。
ば、オブジェクトコード、インタプリタにより実行され
るプログラム、OSに供給するスクリプトデータ等、プ
ログラムの形態を問わない。
【0109】プログラムを供給するための記録媒体とし
ては、例えば、フロッピー(登録商標)ディスク、ハー
ドディスク、光ディスク、光磁気ディスク、MO、CD
−ROM、CD−R、CD−RW、磁気テープ、不揮発
性のメモリカード、ROM、DVD(DVD−ROM、
DVD−R)などがある。
ては、例えば、フロッピー(登録商標)ディスク、ハー
ドディスク、光ディスク、光磁気ディスク、MO、CD
−ROM、CD−R、CD−RW、磁気テープ、不揮発
性のメモリカード、ROM、DVD(DVD−ROM、
DVD−R)などがある。
【0110】その他、プログラムの供給方法としては、
クライアントコンピュータのブラウザを用いてインター
ネットのホームページに接続し、該ホームページから本
発明のコンピュータプログラムそのもの、もしくは圧縮
され自動インストール機能を含むファイルをハードディ
スク等の記録媒体にダウンロードすることによっても供
給できる。また、本発明のプログラムを構成するプログ
ラムコードを複数のファイルに分割し、それぞれのファ
イルを異なるホームページからダウンロードすることに
よっても実現可能である。つまり、本発明の機能処理を
コンピュータで実現するためのプログラムファイルを複
数のユーザに対してダウンロードさせるWWWサーバ
も、本発明のクレームに含まれるものである。
クライアントコンピュータのブラウザを用いてインター
ネットのホームページに接続し、該ホームページから本
発明のコンピュータプログラムそのもの、もしくは圧縮
され自動インストール機能を含むファイルをハードディ
スク等の記録媒体にダウンロードすることによっても供
給できる。また、本発明のプログラムを構成するプログ
ラムコードを複数のファイルに分割し、それぞれのファ
イルを異なるホームページからダウンロードすることに
よっても実現可能である。つまり、本発明の機能処理を
コンピュータで実現するためのプログラムファイルを複
数のユーザに対してダウンロードさせるWWWサーバ
も、本発明のクレームに含まれるものである。
【0111】また、本発明のプログラムを暗号化してC
D−ROM等の記憶媒体に格納してユーザに配布し、所
定の条件をクリアしたユーザに対し、インターネットを
介してホームページから暗号化を解く鍵情報をダウンロ
ードさせ、その鍵情報を使用することにより暗号化され
たプログラムを実行してコンピュータにインストールさ
せて実現することも可能である。
D−ROM等の記憶媒体に格納してユーザに配布し、所
定の条件をクリアしたユーザに対し、インターネットを
介してホームページから暗号化を解く鍵情報をダウンロ
ードさせ、その鍵情報を使用することにより暗号化され
たプログラムを実行してコンピュータにインストールさ
せて実現することも可能である。
【0112】また、コンピュータが、読み出したプログ
ラムを実行することによって、前述した実施形態の機能
が実現される他、そのプログラムの指示に基づき、コン
ピュータ上で稼動しているOSなどが、実際の処理の一
部または全部を行ない、その処理によっても前述した実
施形態の機能が実現され得る。
ラムを実行することによって、前述した実施形態の機能
が実現される他、そのプログラムの指示に基づき、コン
ピュータ上で稼動しているOSなどが、実際の処理の一
部または全部を行ない、その処理によっても前述した実
施形態の機能が実現され得る。
【0113】さらに、記録媒体から読み出されたプログ
ラムが、コンピュータに挿入された機能拡張ボードやコ
ンピュータに接続された機能拡張ユニットに備わるメモ
リに書き込まれた後、そのプログラムの指示に基づき、
その機能拡張ボードや機能拡張ユニットに備わるCPU
などが実際の処理の一部または全部を行ない、その処理
によっても前述した実施形態の機能が実現される。
ラムが、コンピュータに挿入された機能拡張ボードやコ
ンピュータに接続された機能拡張ユニットに備わるメモ
リに書き込まれた後、そのプログラムの指示に基づき、
その機能拡張ボードや機能拡張ユニットに備わるCPU
などが実際の処理の一部または全部を行ない、その処理
によっても前述した実施形態の機能が実現される。
【0114】
【発明の効果】本発明によれば、全てのPEに対して注
目画素周辺の画素データを参照して並列処理させる事が
出来るので処理の高速化が図れる。また、端部のPEに
対しても注目画素周辺の画素データを参照して並列処理
させる事が出来るので処理の高速化が図れる。また、全
てのPEに対して注目画素周辺の画素データを参照して
並列処理させる事が出来るので処理の高速化が図れる。
また、簡単な制御で全てのPEに対して注目画素周辺の
画素データを参照して並列処理させる事が出来、理の高
速化が図れる。また、全てのPEに対して注目画素周辺
の画素データを参照する処理の中間データを繰返して用
いれる為、更なる高速化が図れる。また、PE数より多
いラスターデータに対しても、全てのPEに対して注目
画素周辺の画素データを参照して並列処理させる事が出
来るので処理の高速化が図れる。
目画素周辺の画素データを参照して並列処理させる事が
出来るので処理の高速化が図れる。また、端部のPEに
対しても注目画素周辺の画素データを参照して並列処理
させる事が出来るので処理の高速化が図れる。また、全
てのPEに対して注目画素周辺の画素データを参照して
並列処理させる事が出来るので処理の高速化が図れる。
また、簡単な制御で全てのPEに対して注目画素周辺の
画素データを参照して並列処理させる事が出来、理の高
速化が図れる。また、全てのPEに対して注目画素周辺
の画素データを参照する処理の中間データを繰返して用
いれる為、更なる高速化が図れる。また、PE数より多
いラスターデータに対しても、全てのPEに対して注目
画素周辺の画素データを参照して並列処理させる事が出
来るので処理の高速化が図れる。
【図1】本発明の実施形態に係る画像処理装置の構成を
機能的に示すブロック図である。
機能的に示すブロック図である。
【図2】本発明の実施形態に係る画像処理装置のハード
ウエア構成の一例を示すブロック図である。
ウエア構成の一例を示すブロック図である。
【図3】画像処理プロセッサー部の構成を説明するため
の図である。
の図である。
【図4】演算処理ユニットの概略ブロックを示す図であ
る。
る。
【図5】空間フィルタ処理の概要を示す図である。
【図6】(a)は、SIMDプロセッサーの各PEが有
する内部メモリの一部を示す図であり、(b)は、1ラ
スタの画像信号に対して空間フィルター処理を行うフロ
ーチャートである。
する内部メモリの一部を示す図であり、(b)は、1ラ
スタの画像信号に対して空間フィルター処理を行うフロ
ーチャートである。
【図7】(a)は、SIMDプロセッサーの各PEが有
する内部メモリの一部を示す図であり、(b)は、1ラ
スタの画像信号に対して空間フィルター処理を行うフロ
ーチャートである。
する内部メモリの一部を示す図であり、(b)は、1ラ
スタの画像信号に対して空間フィルター処理を行うフロ
ーチャートである。
【図8】SIMDプロセッサーで行う画像処理を示すフ
ローチャートである。
ローチャートである。
─────────────────────────────────────────────────────
フロントページの続き
(51)Int.Cl.7 識別記号 FI テーマコート゛(参考)
H04N 1/40 H04N 1/40 101Z
(72)発明者 竹林 学
東京都大田区下丸子3丁目30番2号 キヤ
ノン株式会社内
Fターム(参考) 5B013 AA18 DD01
5B045 AA01 GG14
5B056 AA05 BB28 HH03
5B057 CA02 CA08 CA12 CA16 CB07
CB12 CB16 CE06 CE13 CH04
CH09
5C077 LL02 LL04 MP01 MP08 NN02
PP02 PP03 PP15 PP37 PP68
PQ08 PQ12 PQ18
Claims (6)
- 【請求項1】多数のプロセッサーエレメントを有するS
IMDプロセッサーを用いてラスター状の画像信号の注
目画素を並列に該注目画素の周辺画素を参照して処理す
る画像処理装置において、各PEが参照すべき画像信号
を入力する手段と、該入力信号を記憶保持する記憶保持
手段と、同一プログラムで動作する多数の第1のPEと
第1のPEとは異なるプログラムで動作する第2のPE
を有し、第1及び第2のPEが前記記憶保持した画像信
号を参照して画像処理する事を特徴とする画像処理装
置。 - 【請求項2】第2のPEは多数のPEの内、端部に位置
するPEであることを特徴とする請求項1に記載の画像
処理装置。 - 【請求項3】記憶保持手段は各PE毎に少なくとも、該
PEが今処理すべき第1の画像信号群と、該PEが直前
に処理した第2の画像信号群と、該PEが次に処理すべ
き第3の画像信号群を記憶保持する事を特徴とする請求
項1に記載の画像処理装置。 - 【請求項4】第1のPEの動作を指示するプログラムと
第2のPEの動作を指示するプログラムは単一のプログ
ラムであり、該プログラムによって実行すべきプログラ
ムを各PE毎に判断して動作する第1,第2PEを有す
る事を特徴とする請求項1に記載の画像処理装置。 - 【請求項5】記憶保持手段は更に各PE毎に該PEが第
1の画像信号群を処理した第1の中間データ群と、第2
の画像信号群を処理した第2の中間データ群と、第3の
画像信号群を処理した第3の中間データ群を記憶保持す
る事を特徴とする請求項1に記載の画像処理装置。 - 【請求項6】1ラスタの画素数がPE数に比べて多い事
を特徴とする請求項1に記載の画像処理装置。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2002149144A JP2003346139A (ja) | 2002-05-23 | 2002-05-23 | 画像処理装置、画像処理方法およびその方法をコンピュータに実行させるプログラムを記録したコンピュータ読み取り可能な記録媒体 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2002149144A JP2003346139A (ja) | 2002-05-23 | 2002-05-23 | 画像処理装置、画像処理方法およびその方法をコンピュータに実行させるプログラムを記録したコンピュータ読み取り可能な記録媒体 |
Publications (1)
Publication Number | Publication Date |
---|---|
JP2003346139A true JP2003346139A (ja) | 2003-12-05 |
Family
ID=29767407
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP2002149144A Withdrawn JP2003346139A (ja) | 2002-05-23 | 2002-05-23 | 画像処理装置、画像処理方法およびその方法をコンピュータに実行させるプログラムを記録したコンピュータ読み取り可能な記録媒体 |
Country Status (1)
Country | Link |
---|---|
JP (1) | JP2003346139A (ja) |
Cited By (2)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2009535721A (ja) * | 2006-04-28 | 2009-10-01 | クゥアルコム・インコーポレイテッド | 汎用アレイ処理 |
CN106855951A (zh) * | 2016-12-16 | 2017-06-16 | 陕西科技大学 | 一种基于计算机视觉的粮种品质检测方法 |
-
2002
- 2002-05-23 JP JP2002149144A patent/JP2003346139A/ja not_active Withdrawn
Cited By (3)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2009535721A (ja) * | 2006-04-28 | 2009-10-01 | クゥアルコム・インコーポレイテッド | 汎用アレイ処理 |
US8250337B2 (en) | 2006-04-28 | 2012-08-21 | Qualcomm Incorporated | Array processor with two parallel processing paths of multipliers and ALUs with idle operation capability controlled by portions of opcode including indication of valid output |
CN106855951A (zh) * | 2016-12-16 | 2017-06-16 | 陕西科技大学 | 一种基于计算机视觉的粮种品质检测方法 |
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Legal Events
Date | Code | Title | Description |
---|---|---|---|
A300 | Withdrawal of application because of no request for examination |
Free format text: JAPANESE INTERMEDIATE CODE: A300 Effective date: 20050802 |