JP2003346139A

JP2003346139A - 画像処理装置、画像処理方法およびその方法をコンピュータに実行させるプログラムを記録したコンピュータ読み取り可能な記録媒体

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Publication number: JP2003346139A
Application number: JP2002149144A
Authority: JP
Inventors: Hiroshi Tanioka; 宏谷岡; Shigeo Yamagata; 茂雄山形; Manabu Takebayashi; 学竹林
Original assignee: Canon Inc
Current assignee: Canon Inc
Priority date: 2002-05-23
Filing date: 2002-05-23
Publication date: 2003-12-05

Abstract

(57)【要約】【課題】本発明はページデータ作成時と印刷時の画質
補正パラメータの差が許容範囲を超える場合において適
切な画像が得られる手段を提供することを目的とする。
また上記手段を複数持ち印刷処理にかかる負荷要因を考
慮してより効率的な処理を選択する機能を有することに
より、印刷処理にかかる負荷を分散させ効率的な処理を
行うことを目的とする。【解決手段】画質パラメータの状態変化を検知する検
知手段と、前記パラメータの状態変化に基づいて画質を
補正するためのキャリブレーション実行手段と、キャリ
ブレーションの前段階にある中間データ及びキャリブレ
ーション実行後ページデータの双方を印刷ジョブとして
処理する手段と、前記処理手段によりキャリブレーショ
ン実行後のページデータを印刷する場合に、ページデー
タ作成時と印刷実行時の画質補正パラメータの差によら
ず適切な画質で印刷処理を行う手段とを有する。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】この発明は、ディジタル信号
で表される画像データに基づいて形成された画像を出力
する画像処理装置、画像処理方法およびその方法をコン
ピュータに実行させるプログラムを記録したコンピュー
タ読み取り可能な記録媒体に関する。

【０００２】

【従来の技術】現在、コピー機、ファクシミリ、プリン
ター、スキャナーといった画像処理装置の複合機として
構成された、いわゆるMFP（Multi Function Printer）
と呼ばれる画像処理装置がある。このようなＭＦＰの画
像処理部に、ＳＩＭＤ（SingleInstruction stream Mul
tiple Data stream）型のプロッセッサーを使用するこ
とにより、高速、かつプログラマブルに画像を処理する
技術が例えば特開平８-３１５１２６号公報に記載され
ている。

【０００３】該MFPの中で用いられる画像処理の中に
は、空間フィルター処理、やパターンマッチング処理の
様に、注目画素を処理する際に隣接する複数の画素を参
照する処理がある。

【０００４】

【発明が解決しようとする課題】しかしながらＳＩＭＤ
型の演算処理部を用いてソフトウエアーで多数の画素を
上記画像処理を並列に行う場合、多数のＰＥの内、両端
部に位置するＰＥは参照するデータを隣接するＰＥが有
していない為、事実上有効な処理を行う事が出来ない。
上記処理の場合、参照する領域が多ければ多いほど、並
列処理可能なＰＥ数が減少し、高速処理を阻害する。又
例えば、特開２００１-１３４５３８では、この課題に
対してＰＥが実質的に処理出来る画像信号を入力し、Ｐ
Ｅで処理された出力の内、端部の無効データを削除する
手段を有する技術が開示されているが、更に余計な処理
が必要になり更に高速化を阻害する。

【０００５】

【課題を解決するための手段】上述した課題を解決し、
目的を達成するため、本発明では多数のプロセッサーエ
レメントを有するＳＩＭＤプロセッサーを用いてラスタ
ー状の画像信号の注目画素を並列に該注目画素の周辺画
素を参照して処理する画像処理装置において、各ＰＥが
参照すべき画像信号を入力する手段と、該入力信号を記
憶保持する記憶保持手段と、同一プログラムで動作する
多数の第１のＰＥと第１のＰＥとは異なるプログラムで
動作する第２のＰＥを有し、第１及び第２のＰＥが前記
記憶保持した画像信号を参照して画像処理する事によっ
て、全てのＰＥが周辺の画素データを参照して並列同時
動作を行う事が出来る。

【０００６】

【発明の実施の形態】以下に、図面を参照して、この発
明の好適な実施の形態を例示的に詳しく説明する。ただ
し、この実施の形態に記載されている構成要素はあくま
で例示であり、この発明の範囲をそれらのみに限定する
趣旨のものではない。

【０００７】まず、本実施の形態にかかる画像処理装置
の原理について説明する。図１は、この発明の本実施の
形態にかかる画像処理装置の構成を機能的に示すブロッ
ク図である。図１において、画像処理装置は、以下に示
す５つのユニットを含む構成である。

【０００８】上記５つのユニットとは、画像データ制御
ユニット１００と、画像データを入力する画像データ入
力ユニット１０１と、画像を蓄積する画像メモリーを制
御して画像データの書き込み／読み出しをおこなう画像
メモリー制御ユニット１０２と、画像データに対し加工
編集等の画像処理を施す画像処理ユニット１０３と、画
像データを転写紙等に書き込む画像書込ユニット１０４
と、である。

【０００９】上記各ユニットは、画像データ制御ユニッ
ト１００を中心に構成されている。すなわち、画像デー
タ入力ユニット１０１、画像メモリー制御ユニット１０
２、画像処理ユニット１０３、画像書込ユニット１０４
は、いずれも画像データ制御ユニット１００に接続され
ている。以下、この各ユニットについて、それぞれ説明
する。

【００１０】画像データ制御ユニット１００によりおこ
なわれる処理は以下である。

【００１１】制御データバスインターフェース処理、全
体システム制御、ローカルバス制御処理（システム・コ
ントローラーを起動させるためのＲＯＭ、ＲＡＭ、アク
セス制御処理）、画像データ入力ユニット１０１とのイ
ンターフェース処理、画像メモリ制御ユニット１０２と
のインターフェース処理、画像処理ユニット１０３との
インターフェース処理、画像書込みユニット１０４との
インターフェース処理、ネットワーク制御処理、等であ
る。

【００１２】画像データ入力ユニット１０１によりおこ
なわれる処理は以下である。

【００１３】システム・コントローラーとのインターフ
ェース制御処理、光学系による原稿反射光の読み取り処
理、CCD（Charge Coupled Device：電荷結合素子）等を
用いた電気信号への変換処理、A/D変換器でのディジタ
ル化処理、シェーディング補正処理（光源の照度分布ム
ラを補正する処理）、読み取り系の濃度特性を補正する
処理、ネットワークを介して入力されるＰＤＬ画像デー
タのラスタライズ処理、等である。

【００１４】画像メモリー制御ユニット１０２によりお
こなわれる処理は以下である。

【００１５】システム・コントローラーとのインターフ
ェース制御処理、メモリー部への書き込み・読み出し処
理、メモリー・モジュールへのアクセス制御処理（複数
のユニットからのメモリー・アクセス要求の調停処
理）、等である。

【００１６】画像処理ユニット１０３によりおこなわれ
る処理は以下である。

【００１７】色変換処理、色補正処理、ＭＴＦ補正処
理、平滑化処理、主走査方向の任意変倍処理、濃度変換
（γ変換処理：濃度調整キーに対応）、単純二値化処
理、各種擬似中間調処理、ドット配置位相制御処理（ジ
ャギー補正）、像域分離処理（色判定、属性判定、適応
処理）、密度変換処理、等である。

【００１８】画像書込ユニット１０４によりおこなわれ
る処理は以下である。

【００１９】画像信号のパルス制御処理、パラレルデー
タとシリアルデータのフォーマット変換処理、等であ
る。

【００２０】（ディジタル複合機のハードウエア構成）
次に、本実施の形態にかかる画像処理装置がディジタル
複合機を構成する場合のハードウエア構成について説明
する。図２は本実施の形態にかかる画像処理装置のハー
ドウエア構成の一例を示すブロック図である。

【００２１】図２のブロック図において、本実施の形態
にかかる画像処理装置は、読取ユニット２０１と、ＰＤ
Ｌ処理ユニット２０２と、画像データ制御部２０３と、
画像処理プロセッサー２０４と、作像ユニット２０５、
メモリ制御部２０６、メモリモジュール２０７、ネット
ワーク制御部２１４,ワーキングメモリ２１６とを備え
る。また、本実施の形態にかかる画像処理装置は、制御
用データバス２０８を介して、システムコントローラー
２０９と、ＲOM２１０と、RAM２１１、操作パネル２１
２とを備える。さらに、ネットワーク２１３を介して、
パーソナルコンピュータ２１５に接続されている。

【００２２】上記した構成のうち、画像処理プロセッサ
ー２０４は、画像に基づいて作成されたディジタル信号
である画像データを顕像として出力できるように処理
し、複数の画像形成動作を実現できるプログラマブルな
画像処理手段である。また、画像データ制御部２０３
は、画像データを伝送するデータバスと画像処理プロセ
ッサー２０４による画像処理に用いられる処理ユニット
間の画像データ伝送を一括して管理する画像データ伝送
管理手段であり、読取ユニット２０１、ＰＤＬ処理ユニ
ット２０２、画像処理プロセッサー２０４、メモリ制御
部２０６、作像ユニット２０５、ネットワーク制御部２
１４間のデータ伝送管理を行なう。なお、本発明は、画
像処理プロセッサー２０４にかかるもので、画像処理プ
ロセッサー２０４の構成については、図３以降の図面を
用いて詳細に説明するものとする。

【００２３】また、本実施の形態にかかる画像処理装置
は、画像データ記憶管理手段として、画像メモリー制御
部２０６に接続されるメモリー・モジュール２０７を備
える。

【００２４】ここで、上記各構成部と、図１に示した各
ユニット１００〜１０４との関係について説明する。す
なわち、読取ユニット２０１およびＰＤＬ処理ユニット
２０２により、図１に示した画像データ入力ユニット１
０１の機能を実現する。また同様に、画像データ制御部
２０３、システムコントローラ２０９、ROM２１０、RAM
２１１、操作パネル２１２、ネットワーク制御部２１４
により、画像データ制御ユニット１００の機能を実現す
る。また同様に、画像処理プロセッサー２０４,ワーキ
ングメモリ２１６により画像処理ユニット１０３の機能
を実現する。

【００２５】また同様に作像ユニット２０５により画像
書込ユニット１０４を実現する。また同様に、メモリー
制御部２０６およびメモリー・モジュール２０７により
画像メモリー制御ユニット１０２を実現する。

【００２６】尚、システムコントローラ２０９は、制御
用データバス２０８を介して接続されたROM２１０に記
憶された制御プログラムに基づき動作するものであり、
RAM２１１をワーク用メモリとして使用している。ま
た、読取ユニット２０１、ＰＤＬ処理ユニット２０２、
画像データ制御部２０３、画像処理プロセッサー部２０
４、作像ユニット２０５、メモリ制御部２０６、ネット
ワーク制御部２１４、操作パネル２１２は、制御用デー
タバス２０８を介して、システムコントローラ２０９に
動作が制御されるものである。

【００２７】各構成部の内容について説明する。原稿を
光学的に読み取る読取ユニット２０１は、ランプとミラ
ーとレンズ、受光素子から構成され、原稿に対するラン
プ照射の反射光をミラーおよびレンズにより受光素子に
集光する。

【００２８】受光素子、たとえばＣＣＤにおいて電気信
号に変換された画像データはディジタル信号に変換され
た後、読取ユニット２０１より出力（送信）される。

【００２９】ＰＤＬ処理ユニット２０２は、ネットワー
ク２１３に接続されたパーソナルコンピュータ２１５よ
り出力されたＰＤＬ画像データをビットマップ画像へラ
スタライズするユニットである。ネットワーク２１３を
介して入力されたＰＤＬ画像データがネットワーク制御
部２１４を介して、ＰＤＬ処理ユニット２０２に入力さ
れると、ＰＤＬ処理ユニット２０２は、入力されたＰＤ
Ｌ画像データに基づいたラスタライズを行ない、ビット
マップ画像データを出力（送信）する。以上のように、
読取ユニット２０１、ＰＤＬ処理ユニット２０２より出
力（送信）された画像データは画像データ制御部２０３
に入力（受信）される。

【００３０】読取ユニット２０１、ＰＤＬ処理ユニット
２０２より画像データ制御部２０３が受信した画像デー
タは、画像データ処理プロセッサー部２０４、または、
メモリ制御部２０６に出力される。

【００３１】まず、画像処理プロセッサー部２０４に出
力される場合の動作について説明する。

【００３２】画像処理プロセッサ部２０４に入力された
画像データは、ワーキングメモリー２１６を用いながら
画像処理プロセッサー部２０４にて処理が行なわれた
後、再度画像データ制御部２０３に出力される。画像処
理プロセッサー部２０４より、画像データ処理部２０３
に入力された画像データは、メモリ制御部２０６に出力
され、メモリ制御部２０６を介して、メモリモジュール
２０７に記憶される。

【００３３】画像処理プロセッサー部２０４による１画
面分の画像データの処理が終了し、１画面分の処理済み
データが、メモリモジュールに記憶された後、メモリー
制御部２０６は、メモリーモジュール２０７に対する画
像データの読み出しを行ない読み出された画像データを
画像データ制御部２０３を介して、作像ユニット２０５
に出力し、プリント出力を得る。あるいは、メモリモジ
ュール２０７より読み出された画像データを画像データ
制御部２０３より、ネットワーク制御部２１４に出力
し、ネットワーク２１３を介して、パーソナルコンピュ
ータ２１５に出力するように動作する。

【００３４】次に、読取ユニット２０１、ＰＤＬ処理ユ
ニット２０２より画像データ制御部２０３が受信した画
像データをメモリ制御部２０６に出力する場合の動作に
ついて説明する。画像データ制御部２０３より、メモリ
制御部２０６に入力された画像データは、メモリモジュ
ール２０７に記憶される。次に、メモリ制御部２０６
は、メモリモジュール２０７より、記憶された画像デー
タを読み出し、画像データ制御部２０３を介して、画像
処理プロセッサー部２０４に出力する。画像処理プロセ
ッサー部２０４では、入力された画像データを処理し、
処理後の画像データを、再度画像データ制御部２０３、
メモリ制御部２０６を介して、メモリモジュール２０７
に記憶する。画像処理プロセッサー部２０４による１画
面分の画像データの処理が終了し、１画面分の処理済み
データが、メモリモジュール２０７に記憶された後、メ
モリー制御部２０６は、メモリーモジュール２０７に対
する画像データの読み出しを行ない読み出された画像デ
ータを画像データ制御部２０３を介して、作像ユニット
２０５に出力し、プリント出力を得る。あるいは、メモ
リモジュール２０７より読み出された画像データを画像
データ制御部２０３より、ネットワーク制御部２１４に
出力し、ネットワーク２１３を介して、パーソナルコン
ピュータ２１５に出力するように動作する。

【００３５】上記動作例は、読取ユニット２０１、ＰＤ
Ｌ処理ユニット２０２より出力された画像データに対す
る処理を画像処理プロセッサー部２０４により行ない、
１画面分の処理済み画像データがメモリモジュール２０
７に記憶された後、メモリモジュール２０７より、処理
済画像データの読み出しを行ない、作像ユニット２０
５、あるいは、ネットワーク制御部２１４に出力する例
を示したが、処理済み画像データの記憶が１画面分終了
する前に、処理済みの画像データをメモリモジュール２
０７より読み出しを開始するように制御してもよい。

【００３６】さらには、メモリモジュール２０７に画像
データを記憶させない動作例について説明する。

【００３７】読取ユニット２０１、ＰＤＬ処理ユニット
２０２より画像データ制御部２０３が受信した画像デー
タは、画像データ制御部２０３より、画像処理プロセッ
サー部２０４に出力される。画像処理プロセッサー部２
０４では、入力された画像データに所定の処理を行な
い、画像データ制御部２０３に出力する。画像処理プロ
セッサー部２０４より、画像データ制御部２０３に入力
された画像データは、画像データ制御部２０３を介し
て、作像ユニット２０５、ネットワーク制御部２１４に
出力される。

【００３８】メモリー・モジュール２０７に処理済みの
画像データ１面分を記憶する場合の動作例としては、１
枚の原稿について複数枚を複写する場合に、読取ユニッ
ト２０１を１回だけ動作させ、読取ユニット２０１によ
り読み取った画像データをメモリー・モジュール２０７
に記憶し、記憶された画像データを複数回読み出すとい
う方法がある。

【００３９】メモリー・モジュール２０７にに画像デー
タを記憶させない動作例としては、１枚の原稿を１枚だ
け複写する場合がある。読み取り画像データに対する処
理済みデータを直接作像ユニット２０５に出力すれば、
よいので、メモリー・モジュール２０７へのアクセスを
おこなう必要はない。

【００４０】なお、本装置の全体の動作は、操作パネル
２１２より入力された、画像処理装置がおこなうべき処
理に基づいてシステムコントローラ２０９により制御さ
れる。操作パネル２１２からは、処理の種類（複写、送
信、画像読込、プリント等）および処理の枚数等を入力
することができる。

【００４１】図３は、図２に示した本発明の画像処理プ
ロセッサー部２０４の構成を説明するための図である。
図示した画像処理プロセッサー部２０４は、FIFOメモリ
３０１、３０７と、演算処理ユニット３００から構成さ
れ、演算処理ユニット３００は、入力レジスタ３０２、
出力レジスタ３０４、ＳＩＭＤ型のデータ演算処理部３
０３からなるＳＩＭＤプロセッサー３０８と、制御プロ
セッサー部３０５、外部メモリインターフェース３０６
を有している。なお、ＳＩＭＤとは、複数のデータに対
し、単一の命令を並列に実行させるもので、本実施の形
態では、１２８個のＰＥによりデータ演算処理部３０３
が構成されている。FIFOメモリ３０１は、読取ユニット
２０１、または、ＰＤＬ処理ユニット２０２より入力さ
れる画像データ１ライン分(７１６８画素)の容量を有す
るファーストイン,ファーストアウトのメモリであり、
書込みと読み出しが独立に制御される。

【００４２】画像データ制御部２０３のデータバスＡよ
り入力された画像データは、FIFOメモリ３０１に入力さ
れ、データ演算処理部３０３が有するＰＥの数と等しい
レジスタ数で構成された入力レジスタ３０２に１２８個
分の画像データとして５６分割して入力される。FIFOメ
モリ３０１より、入力レジスタ３０２に入力された画像
データは、データ演算処理部３０３、外部メモリインタ
ーフェース３０６に出力される。データ演算処理部３０
３に入力された画像データは、データ演算処理部３０３
にて所定の処理が行なわれ、処理後の画像データが、出
力レジスタ３０４、外部メモリインターフェース３０６
に出力される。

【００４３】尚、外部メモリインターフェース３０６に
は、データ演算処理部３０３で処理された中間データを
出力することも、可能な構成となっている。出力レジス
タ３０４は、入力レジスタ３０２と同様に、データ演算
処理部３０３が有するＰＥ数と等しいレジスタ数で構成
されている。出力レジスタ３０４の出力画像データは、
画像データ１ライン分の容量を有するFIFOメモリ３０７
に入力される。FIFOメモリ３０７は、書込みと読み出し
が独立に制御されるファーストイン,ファーストアウト
のメモリである。FIFOメモリ３０７より出力される画像
データ信号は、データバスＢを介して画像データ制御部
２０３に出力される。さらに、ＳＩＭＤプロセッサー３
０８及び外部メモリーインターフェイス３０６は、図２
に示した制御用データバス２０８に接続された制御プロ
セッサ部３０５と接続されている。制御プロセッサ部３
０５は、データ演算処理部３０３のＰＥに対する命令の
供給、各ＰＥのステータスの判断、各ＰＥに接続された
メモリ、レジスタへのデータの入出力等の制御及び外部
メモリーインターフェイス部３０６を制御し、ＳＩＭＤ
プロセッサー３０８の内部メモリーやレジスターとワー
キングメモリー２１６間のデータ制御を行なうものであ
る。尚、制御プロセッサー３０５とＳＩＭＤプロセッサ
ー３０８は互いに異なる処理を独立に実行することが可
能である。

【００４４】次に、ＳＩＭＤ型プロセッサーを構成する
データ演算処理部３０３を含む演算処理ユニット３００
の概略ブロックを図４に示し、説明する。

【００４５】図４中、３０５は、図３に示した制御プロ
セッサー部を示し、制御プロセッサー４０１および、制
御プロセッサ及びＳＩＭＤプロセッサーの動作を制御す
るプログラムが格納されたプログラムメモリ４０２、デ
ータメモリ４０３より構成される。４０４は、ＳＩＭＤ
プロセッサー３０８を構成するひとつのＰＥを示し、前
述したように、本実施の形態におけるＳＩＭＤプロセッ
サー３０８は１２８個のＰＥ（ＰＥ０〜ＰＥ１２７）に
より構成されている。

【００４６】図４に示したように、それぞれのＰＥは、
８ビットの演算ユニット（ALU）４０５と、８ビットの
レジスタ１６本から構成される汎用レジスタ４０６、AL
Uの演算動作を実施するか否かを制御するマスクレジス
タ４０７、演算途中のデータを格納するＰＥレジスター
４０８、出力レジスタ４０９、入力レジスタ４０８、２
Kバイトの容量を有するメモリ４１１から構成される。A
LU４０５、ＰＥレジスタ４０８は、隣接するＰＥ間にお
ける同一構成要素との接続がなされており、データの入
出力が可能な構成となっている。また、出力レジスタ４
０９、入力レジスタ４１０も隣接するＰＥ間の同一構成
要素との接続が行なわれており、１２８段のシフトレジ
スタとして動作する。尚、図３中の入力レジスタ３０
２、出力レジスタ３０４に相当するブロックには同一符
号を付して図４に示してある。

【００４７】また、各ＰＥにおけるメモリ４１１は、外
部メモリインターフェース３０６を介して、データバス
Ｃより、ワーキングメモリー２１６に接続される。

【００４８】尚、同一ＰＥを構成するALU４０５、汎用
レジスタ４０６、マスクレジスタ４０７、ＰＥレジスタ
４０８、出力レジスタ４０９、入力レジスタ４１０、メ
モリ４１３は、任意のブロック間におけるデータの入出
力が可能な構成となっており、例えば、メモリ４１１か
ら、ＰＥレジスタ４０８へのデータ入出力、ＰＥレジス
タ４０８から外部メモリインターフェース３０６へのデ
ータ入出力が可能な構成となっている。

【００４９】各ＰＥに対する命令の供給は、制御プロセ
ッサー４０１より、命令供給バス４１３を介して各ＰＥ
に同一内容で与えられ、全てのＰＥが同一の命令に従っ
た動作を行なうように制御されるが、各ＰＥに与える処
理対象のデータを異ならせることにより、各ＰＥが、異
なる処理対象データに対する演算処理を並列に行なうよ
うに制御される。たとえば、画像データ１ライン中の１
２８画素の内容を各画素ごとにＰＥレジスタに配置し、
同一の命令コードでＰＥレジスタに対する演算処理をさ
せれば、１画素ずつ逐次処理するよりも短時間で１２８
画素分の処理結果が得られる。

【００５０】各ＰＥのALU４０５における演算結果、お
よび、ＰＥレジスタ４０８の内容は、隣接するＰＥ間で
入出力可能な構成となっていることにより、隣接ＰＥの
ＰＥレジスタ４０８、および、ALU４０５の演算結果を
参照した演算処理が各ＰＥで行なうことも可能な構成と
なっている。さらに、各ＰＥのメモリ４１１および、入
力レジスタ４１０、出力レジスタ４０９、ＰＥレジスタ
４０８、マスクレジスタ４０７、汎用レジスタ４０６
は、メモリ／レジスタアクセスバス４１４を介して制御
プロセッサ４０１に接続され、メモリ、および、各レジ
スタデータの入出力が、制御プロセッサ４０１により制
御される。

【００５１】また、制御プロセッサ４０１は、制御用デ
ータバス２０８を介して、図２中のシステムコントロー
ラ２０９と制御データの入出力が可能な構成となってい
る。さらに、制御プロセッサ４０１の動作を制御するプ
ログラムメモリ４０２、および、データメモリ４０３
は、制御用データバス２０８を介してシステムコントロ
ーラ２０９よりアクセス可能な構成となっており、シス
テムコントローラ２０９により、画像処理ユニット３０
０で行なう処理内容に応じて、制御プロセッサ４０１の
動作を制御するプログラムメモリ４０２の書き換えが可
能な構成となっている。

【００５２】ＳＩＭＤプロセッサー３０８で行う画像処
理について図８のフローチャートを用いて詳説する。

【００５３】読み取りユニット２０１でシェーディング
補正された１ラスタ７１６８画素の画像信号はＳＩＭＤ
プロセッサー３０８のＰＥの数に等しい１２８画素に分
割して処理する。

【００５４】従って先ず制御プロセッサー４０１によっ
て、図２の読取ユニット２０１によりCCDにて読み取ら
れた画像信号を、８ビットの画像信号として、画像デー
タ制御部２０３を介して、画像処理プロセッサー部２０
４中のFIFOメモリ３０１に入力し、入力レジスタ３０
２、外部インターメモリインターフェース３０６を介し
てワーキングメモリ２１６に記憶する（９０１）。

【００５５】ステップ９０２で該輝度信号から濃度信号
に対数変換９０２する。対数変換し得られた濃度データ
は操作パネル２１２からの入力に従って濃度調整の為の
濃度変換処理が施される９０４。同様に操作パネル２１
２の入力で設定された画像モード等の指定に従って、本
発明により画像信号に空間フィルター処理を行う９０
５。擬似中間調処理９０６は、誤差拡散処理、組織ディ
ザ処理等を選択的に行う。その他の処理を実行して、ス
テップ９０８で記録信号として２値化された１ラスター
分の画像信号を外部のワーキングメモリ２１６に転送し
て１ラスター７１６８画素の処理が終了する。

【００５６】以上のラスタ処理を４９６０ライン分繰返
せば（９０９）Ａ４サイズ１ページの処理が終了する。

【００５７】本発明における空間フィルタ処理９０５の
概要を図５を用いて詳説する。

【００５８】先ず制御プロセッサー４０１によって、図
２の読取ユニット２０１によりCCDにて読み取られた１
ラスタ７１４６画素の画像信号を、８ビットの画像信号
として、画像データ制御部２０３を介して、画像処理プ
ロセッサー部２０４中のFIFOメモリ３０１に入力し、入
力レジスタ３０２、外部インターメモリインターフェー
ス３０６を介してワーキングメモリ２１６に記憶する。

【００５９】外部ワーキングメモリー２１６には常に３
ラスタ分の画像信号が記憶されており、処理の終了に従
って、順次更新される。図５（ｂ）は今処理するライン
の画像信号Ｂ、５０２を中心に、１ラスタ前のデータ
Ａ,５０１と１ラスタ後のデータＣ,５０３を夫々示して
おり、各１ラスタ７１４６画素の画像信号はＰＥ数１２
８画素毎のバンドに分ければ夫々５６個のバンドに分割
できる。

【００６０】即ち、バンドＢ-１は今処理すべきライン
の先頭から１２８個の画素を示し、バンドＢ-２は今処
理すべきラインの２番目のバンドとして１２８-２５５
番の画素データを示す。今、これら１バンド１２８画素
の各画素データを１２８組の各ＰＥに担当させて処理す
るとすれば、図５（ｂ）に示すようにバンド２の画素１
２８はＰＥ０が担当し、画素１２９はＰＥ１が担当す
る。

【００６１】本発明の実施の形態で用いる空間フィルタ
を図５ｃに示す。空間フィルターを、所謂３＊５の平滑
化フィルターとすれば、夫々のＰＥは先に説明した担当
画素を中心に、ＰＥの配列方向に前後２画素とライン方
向に前後１ラインの合計１５画素を参照する処理とな
る。

【００６２】即ち、図５（ｄ）に示す様にバンド２で
は、例えば、ＰＥ２は画素１３０を中心に画素１２８か
ら画素１３２を参照するが、これら１５画素は全てバン
ド２に属している為、１２８組のＰＥが処理すべきレジ
スタに格納されており、ＰＥ２はこれらの画素データを
参照する出来る。しかしＰＥ１の場合、画素１２７はバ
ンド１に属す為、同じプログラムで動作するＳＩＭＤプ
ロセッサーのＰＥ１はこの画素データを他のＰＥの様に
参照する事は出来ない。同様にＰＥ０,ＰＥ１２６,ＰＥ
１２７も参照できない画素データが存在する。つまり、
この場合、実質的な処理は１２８組のＰＥの内、ＰＥ２
からＰＥ１２５迄の１２４組となる。本発明は以上述べ
た課題を解決する事を目的とする。

【００６３】次に本発明による実施の形態を図６を用い
て詳説する。図６（ａ）はＳＩＭＤプロセッサー３０８
の各ＰＥが有する内部メモリ４１１の一部を示してお
り、空間フィルター処理に用いる画像データを格納す
る。図中Ａ_ｎ(１)はｎ番目のＰＥが担当する内部メモリ
４１１に図５（ａ）で示したバンド１即ち、Ａ-１内で
ＰＥｎが担当する画像データを格納している様子を示
す。従って図中Ａ_ｎ(２)は、ｎが２の場合、ＰＥ２が担
当するＡラインの２バンド目の画素、即ち７１４６画素
中の１３０画素目のデータを表している。本実施の形態
では図５（ｂ）で説明した様に１ラスターを５６のバン
ドに分割して処理する為、３ライン分の画像データは各
ＰＥが有する内部メモリー４１１内に夫々５６*３(=１
６８)バイトの領域に格納されている。

【００６４】図６（ｂ）に１ラスタの画像信号に対して
空間フィルター処理を行うフローチャートを示す。図６
（ｂ）において１ラスタを５６バンドに分割して処理す
る為のバンドカウンターｍを１に初期化し、Ｃ_ｎ(ｍ)即
ちＣ_ｎ(１)に画像データを外部ワーキングメモリー２１
６から入力する（６０１）。

【００６５】ここで、図５（ｂ）におけるＡラインとＢ
ラインの画像データは夫々前ライン、前々ラインを処理
する際に既に１ラスター分入力されている事とする。ス
テップ６０２で現在処理しているバンドｍの次のバンド
（ｍ+１）のＣラインデータを内部メモリー４１１に入
力する。

【００６６】即ち、現在処理するバンドｍの後端部のＰ
Ｅ１２６、ＰＥ１２７が処理に必要とする画像データを
ここで入力する。

【００６７】尚、ｍ＝５６の場合のみ後端部ＰＥが処理
に必要な画像データが存在しないが、バンド５５までは
処理すべきバンドに対してその後のバンドデータが３ラ
イン分各ＰＥの内部メモリー４１１に格納されている事
になる。又、これらのデータはバンド毎に順次１ラスタ
ー分保持して行く為、ｍ=１のバンドを除いて前端部の
ＰＥ０およびＰＥ１が処理に必要となる１バンド前の画
像データも全て各ＰＥの内部メモリに保持されている事
になる。

【００６８】ステップ６０３は図５ｃで示す重み計数の
内担当するＰＥの内部メモリ４１１に格納されているデ
ータ、即ちＡ_ｎ(ｍ)、Ｂ_ｎ(ｍ)、Ｃ_ｎ(ｍ)に夫々６,１
２,６なる係数を乗算し、ＰＥレジスタＰＥＲに加算す
る６０３。即ちＰＥｎはｍバンド目のＢ_ｎ(ｍ)画素デー
タを注目画素データとして平滑化処理が施される。

【００６９】ステップ６０４は各ＰＥの番号によって異
なる処理を実行する為の判断ステップであり、本発明に
おけるＳＩＭＤプロセッサーは、単一のプログラム上で
各ＰＥ番号との比較を行う事が可能で、ＰＥ毎に異なる
処理の実行が可能である。

【００７０】ＰＥ０,ＰＥ１,ＰＥ１２６,ＰＥ１２７以
外のＰＥに対してはステップ６０４からステップ６０５
に分岐し、他の周辺の画素に対する積和演算を続行す
る。

【００７１】即ち、ｎ番目のＰＥに対して１画素前のＰ
Ｅが担当する画素データＡ_ｎ-１(ｍ)、Ｂ_ｎ-１(ｍ)、Ｃ
_ｎ-１(ｍ)に夫々４,６,４なる係数を乗算しＰＥＲに加
算する。同様に、ｎ番目のＰＥに対して２画素前のＰＥ
が担当する画素データＡ_ｎ- _２(ｍ)、Ｂ_ｎ-２(ｍ)、Ｃ
_ｎ-２(ｍ)に夫々１,４,１なる係数を乗算しＰＥＲに加
算する。

【００７２】又、同様にｎ番目のＰＥに対して１画素後
のＰＥが担当する画素データＡ_ｎ+ _１(ｍ)、Ｂ
_ｎ+１(ｍ)、Ｃ_ｎ+１(ｍ)に夫々４,６,４なる係数を乗算
しＰＥＲに加算する。同様にｎ番目のＰＥに対して２画
素後のＰＥが担当する画素データＡ_ｎ _+２(ｍ)、Ｂ_ｎ+２
(ｍ)、Ｃ_ｎ+２(ｍ)に夫々１,４,１なる係数を乗算しＰ
ＥＲに加算する。本発明のＳＩＭＤプロセッサー３０８
は左右に３組離れたＰＥのレジスター等にアクセス可能
な為、ＰＥ２-１２６までの１２４組のＰＥは全て単一
のステップ６０５を実行出来る。次にステップ６０４で
分岐されるＰＥ０の処理をステップ６１３,６１４で説
明する。

【００７３】ＰＥ０に対してｎ-１のＰＥはＰＥ１２７
であり今１画素前の画像データをステップ６０５で処理
すれば、同じバンド内のＰＥ１２７が担当する画素を参
照する事になる。従ってＰＥ０はステップ６１３で、１
画素前のＰＥが担当する１バンド前の画素データ,即ち
Ａ_ｎ-１(ｍ-１)、Ｂ_ｎ-１(ｍ-１)、Ｃ_ｎ-１(ｍ-１)に夫
々４,６,４なる係数を乗算しＰＥＲに加算する。同様に
して２画素前のＰＥが担当する１バンド前の画素デー
タ,即ちＡ_ｎ-２(ｍ-１)、Ｂ_ｎ-２(ｍ-１)、Ｃ_ｎ- _２(ｍ-
１)に夫々１,４,１なる係数を乗算しＰＥＲに加算す
る。尚１画素後、及び２画素後の画素に対する演算は先
に述べたステップ６０５と同様のステップ６１４の処理
を実行する。

【００７４】次にステップ６０４で分岐されるＰＥ１の
処理をステップ６０９,６１０で説明する。

【００７５】ＰＥ１に対してｎ-２のＰＥはＰＥ１２７
であり今２画素前の画像データをステップ６０５で処理
すれば、同じバンド内のＰＥ１２７が担当する画素を参
照する事になる。従ってＰＥ１はステップ６０９で、２
画素前のＰＥが担当する１バンド前の画素データ,即ち
Ａ_ｎ-２(ｍ-１)、Ｂ_ｎ-２(ｍ-１)、Ｃ_ｎ-２(ｍ-１)に夫
々１,４,１なる係数を乗算しＰＥＲに加算する。尚１画
素前、１画素後、及び２画素後の画素データに対する演
算は先に述べたステップ６０５と同様のステップ６１０
の処理を実行する。

【００７６】次にステップ６０４で分岐されるＰＥ１２
６の処理をステップ６１５,６１６で説明する。

【００７７】ＰＥ１２６に対してｎ+２のＰＥはＰＥ０
であり今２画素後の画像データをステップ６０５で処理
すれば、同じバンド内のＰＥ０が担当する画素データを
参照する事になる。従ってＰＥ１２６はステップ６１５
で、２画素後のＰＥが担当する１バンド後の画素デー
タ,即ちＡ_ｎ+２(ｍ+１)、Ｂ_ｎ+２(ｍ+１)、Ｃ_ｎ+２(ｍ+
１)に夫々１,４,１なる係数を乗算しＰＥＲに加算す
る。尚１画素後、１画素前、及び２画素前の画素データ
に対する演算は先に述べたステップ６０５と同様のステ
ップ６１６の処理を実行する。

【００７８】次にステップ６０４で分岐されるＰＥ１２
７の処理をステップ６１１,６１２で説明する。

【００７９】ＰＥ１２７に対してｎ+１のＰＥはＰＥ０
であり今２画素後の画像データをステップ６０５で処理
すれば、同じバンド内のＰＥ０が担当する画素データを
参照する事になる。従ってＰＥ１２７はステップ６１１
で、２画素後のＰＥが担当する１バンド後の画素デー
タ,即ちＡ_ｎ+２(ｍ+１)、Ｂ_ｎ+２(ｍ+１)、Ｃ_ｎ+２(ｍ+
１)に夫々１,４,１なる係数を乗算しＰＥＲに加算す
る。同様に１画素後のＰＥが担当する１バンド後の画素
データ,即ちＡ_ｎ+１(ｍ+１)、Ｂ_ｎ+１(ｍ+１)、Ｃ _ｎ+１
(ｍ+１)に夫々４,６,４なる係数を乗算しＰＥＲに加算
する。尚１画素後、１画素前、及び２画素前の画素に対
する演算は先に述べたステップ６０５と同様のステップ
６１６の処理を実行する。

【００８０】各ＰＥ番号に従う処理が終わった後、ステ
ップ６０６でＰＥＲの値を重み係数の総和６４で除算し
てフィルタ演算が終了する。この値は外部ワーキングメ
モリー２１６に出力して１バンドの処理が終了する。ス
テップ６０２からステップ６０６の一連の処理を５６回
繰返して６０７、１ラスタの処理が終了する。

【００８１】ステップ６０８は１ラスタ分の処理が終了
する度に、各ＰＥが担当する内部メモリー４１１に格納
された最も古いラインデータ、即ちＡのデータをＢのデ
ータで更新し、同様にＢのデータをＣのデータで更新す
る。これに依って次のラスタを処理する際に、新たなＣ
ラインのデータをステップ６０１,６０２で先に述べた
様に順次１バンド毎に入力する。以上の処理を行う事に
依って、１２８個のＰＥ全てを並列動作させる事が可能
であり、最も高速なフィルタ演算が実施出来る。

【００８２】（別実施の形態）さて、次に本発明による
別実施の形態を図７を用いて詳説する。

【００８３】図６で説明した実施の形態では、１画素に
対する空間フィルター演算は図５（ｃ）の係数を用いる
場合、１以外の係数１１個に対して、合計１１回の乗算
演算が必要である。ところが、この係数の内、係数４は
６画素、係数６は４画素に対して共通の為、各画素デー
タに対して先に４倍、６倍なる演算を行い、この中間デ
ータをレジスタに記憶させておく事で、１画素に対する
空間フィルター演算は３回の乗算に削減出来る。

【００８４】図７で示す別実施の形態はこの様にして演
算処理の高速化が可能な実施の形態である。

【００８５】図７（ａ）はＳＩＭＤプロセッサー３０８
の各ＰＥが有する内部メモリ４１１の一部を示してお
り、空間フィルター処理に用いる画像データを格納す
る。図中Ａｎ(１)はｎ番目のＰＥが担当する内部メモリ
４１１に図５（ａ）で示したバンド１即ち、Ａ-１内で
ＰＥｎが担当する画像データを示す。従って図中Ａｎ
(２)は、ｎが２の場合であり、ＰＥ２が担当するＡライ
ンの２バンド目の画素、即ち７１４６画素中の１３０画
素目のデータを表している。又、夫々の画像データに対
してフィルター係数の４及び６を乗算した結果を格納す
る。本実施の形態では図５（ｂ）で説明した様に１ラス
ターを５６のバンドに分割して処理する為、３ライン分
の画像データは各ＰＥが有する２KBの内部メモリー４１
１内に夫々５６*３*３(=５０４)バイトの領域で格納さ
れている。

【００８６】図７（ｂ）に１ラスタの画像信号に対して
空間フィルター処理を行うフローチャートを示す。図７
（ｂ）において１ラスタを５６バンドに分割して処理す
る為のバンドカウンターｍを１に初期化し、Ｃｎ(ｍ)即
ちＣｎ(１)に画像データを外部ワーキングメモリー２１
６から入力し、４倍した４Ｃｎ(１)及び６倍した６Ｃｎ
(１)と共に、内部メモリー４１１の所定アドレスに格納
する（７０１）。

【００８７】ここで、図７（ｂ）におけるＡラインとＢ
ラインの画像データは夫々前ライン、前々ラインを処理
する際に既に１ラスター分入力されている事とする。ス
テップ７０２で現在処理しているバンドｍの次のバンド
（ｍ+１）のＣラインデータを内部メモリー４１１に入
力すし、４倍した４Ｃｎ(m+１)及び６倍した６Ｃｎ(m+
１)と共に、内部メモリー４１１の所定アドレスに格納
する。即ち、現在処理するバンドｍの後端部のＰＥ１２
６、ＰＥ１２７が処理に必要とする画像データをここで
入力する。

【００８８】尚、ｍ＝５６の場合のみ後端部ＰＥが処理
に必要な画像データが存在しないが、バンド５５までは
処理すべきバンドに対してその後のバンドデータが３ラ
イン分各ＰＥの内部メモリー４１１に格納されている事
になる。又、これらのデータはバンド毎に順次１ラスタ
ー分保持して行く為、ｍ=１のバンドを除いて前端部の
ＰＥ０およびＰＥ１が処理に必要となる１バンド前の画
像データも全て各ＰＥの内部メモリに保持されている事
になる。

【００８９】ステップ７０３は図５ｃで示す重み計数の
内担当するＰＥの内部メモリ４１１に格納されているデ
ータ、即ちＢｎ(ｍ)に係数１２を乗算し、既に係数を乗
算し格納されている６Ａｎ(ｍ)、６Ｃｎ(ｍ)を読み出し
ＰＥレジスタＰＥＲに加算する７０３。

【００９０】ステップ７０４は各ＰＥの番号によって異
なる処理を実行する為の判断ステップであり、本発明に
おけるＳＩＭＤプロセッサーは、単一のプログラム上で
各ＰＥ番号との比較を行う事が可能で、ＰＥ毎に異なる
処理の実行が可能である。

【００９１】ＰＥ０,ＰＥ１,ＰＥ１２６,ＰＥ１２７以
外のＰＥに対してはステップ７０４からステップ７０５
に分岐し、他の周辺の画素に対する積和演算を続行す
る。

【００９２】即ち、ｎ番目のＰＥに対して１画素前のＰ
Ｅが担当する画素データ４Ａ_ｎ-１(ｍ)、６Ｂ
_ｎ-１(ｍ)、４Ｃ_ｎ-１(ｍ)を読み出しＰＥＲに加算す
る。同様に、ｎ番目のＰＥに対して２画素前のＰＥが担
当する画素データＡ_ｎ-２(ｍ)、４Ｂ_ｎ- _２(ｍ)、Ｃ
_ｎ-２(ｍ)を読み出しＰＥＲに加算する。又、同様にｎ
番目のＰＥに対して１画素後のＰＥが担当する画素デー
タ４Ａ_ｎ+１(ｍ)、６Ｂ_ｎ+１(ｍ)、４Ｃ_ｎ+１(ｍ)を読
みだしＰＥＲに加算する。同様にｎ番目のＰＥに対して
２画素後のＰＥが担当する画素データＡ_ｎ+２(ｍ)、４
Ｂ_ｎ+２(ｍ)、Ｃ_ｎ+２(ｍ)をＰＥＲに加算する。本発明
のＳＩＭＤプロセッサー３０８は左右に３組離れたＰＥ
のレジスター等にアクセス可能な為、ＰＥ２-１２６ま
での１２４組のＰＥは全て単一のステップ６０５を実行
出来る。次にステップ６０５で分岐されるＰＥ０の処理
をステップ７１３,７１４で説明する。

【００９３】ＰＥ０に対してｎ-１のＰＥはＰＥ１２７
であり今１画素前の画像データをステップ７０５で処理
すれば、同じバンド内のＰＥ１２７が担当する画素を参
照する事になる。従ってＰＥ０はステップ７１３で、１
画素前のＰＥが担当する１バンド前の画素データ,即ち
Ａ_ｎ-１(ｍ-１)、Ｂ_ｎ-１(ｍ-１)、Ｃ_ｎ-１(ｍ-１)を読
み出しＰＥＲに加算する。同様にして２画素前のＰＥが
担当する１バンド前の画素データ,即ちＡ_ｎ-２(ｍ-
１)、Ｂ_ｎ-２(ｍ-１)、Ｃ_ｎ-２(ｍ-１)を読み出しＰＥ
Ｒに加算する。尚１画素後、及び２画素後の画素に対す
る演算は先に述べたステップ７０５と同様のステップ７
１４の処理を実行する。

【００９４】次にステップ７０４で分岐されるＰＥ１の
処理をステップ７０９,７１０で説明する。

【００９５】ＰＥ１に対してｎ-２のＰＥはＰＥ１２７
であり今２画素前の画像データをステップ７０５で処理
すれば、同じバンド内のＰＥ１２７が担当する画素を参
照する事になる。従ってＰＥ１はステップ７０９で、２
画素前のＰＥが担当する１バンド前の画素データ,即ち
Ａ _ｎ-２(ｍ-１)、Ｂ_ｎ-２(ｍ-１)、Ｃ_ｎ-２(ｍ-１)を読
み出しＰＥＲに加算する。尚１画素前、１画素後、及び
２画素後の画素データに対する演算は先に述べたステッ
プ７０５と同様のステップ７１０の処理を実行する。

【００９６】次にステップ７０４で分岐されるＰＥ１２
６の処理をステップ７１５,７１６で説明する。

【００９７】ＰＥ１２６に対してｎ+２のＰＥはＰＥ０
であり今２画素後の画像データをステップ７０５で処理
すれば、同じバンド内のＰＥ０が担当する画素データを
参照する事になる。従ってＰＥ１２６はステップ７１５
で、２画素後のＰＥが担当する１バンド後の画素デー
タ,即ちＡ_ｎ+２(ｍ+１)、Ｂ_ｎ+２(ｍ+１)、Ｃ_ｎ+２(ｍ+
１)を読み出しＰＥＲに加算する。尚１画素後、１画素
前、及び２画素前の画素データに対する演算は先に述べ
たステップ７０５と同様のステップ７１６の処理を実行
する。

【００９８】次にステップ７０４で分岐されるＰＥ１２
７の処理をステップ７１１,７１２で説明する。

【００９９】ＰＥ１２７に対してｎ+１のＰＥはＰＥ０
であり今２画素後の画像データをステップ７０５で処理
すれば、同じバンド内のＰＥ０が担当する画素データを
参照する事になる。従ってＰＥ１２７はステップ７１１
で、２画素後のＰＥが担当する１バンド後の画素デー
タ、即ちＡ_ｎ+２(ｍ+１)、Ｂ_ｎ+２(ｍ+１)、Ｃ_ｎ+２(ｍ
+１)を読み出しＰＥＲに加算する。同様に１画素後のＰ
Ｅが担当する１バンド後の画素データ,即ちＡ_ｎ+１(ｍ+
１)、Ｂ_ｎ+１(ｍ+１)、Ｃ_ｎ+１(ｍ+１)を読み出しＰＥ
Ｒに加算する。尚１画素後、１画素前、及び２画素前の
画素に対する演算は先に述べたステップ７０５と同様の
ステップ７１６の処理を実行する。

【０１００】各ＰＥ番号に従う処理が終わった後、ステ
ップ７０６でＰＥＲの値を重み係数の総和６４で乗算し
てフィルタ演算が終了する。この値は外部ワーキングメ
モリー２１６に出力して１バンドの処理が終了する。ス
テップ７０２からステップ７０６の一連の処理を５６回
繰返して７０７、１ラスタの処理が終了する。

【０１０１】ステップ７０８は１ラスタ分の処理が終了
する度に、各ＰＥが担当する内部メモリー４１１に格納
された最も古いラインデータ、即ちＡのデータをＢのデ
ータで更新し、同様にＢのデータをＣのデータで更新す
る。これに依って次のラスタを処理する際に、新たなＣ
ラインのデータをステップ６０１,６０２で先に述べた
様に順次１バンド毎に入力する。以上の処理を行う事に
依って、１２８個のＰＥ全てを並列動作させる事が可能
であり、更に最も乗算回数の少ない高速なフィルタ演算
が実施出来る。

【０１０２】《適用範囲》以上、本発明の実施の形態を
３*５画素の空間フィルターで開示したが、通常の空間
フィルターであれば、参照領域がいかなるサイズで有っ
ても、本発明によって高速化が図れる。

【０１０３】空間フィルターに限定されず、注目画素を
中心に、少なくともＰＥの配列方向に複数画素の画像信
号、或いは画像処理された中間データを画素毎に参照し
て処理結果を得る。例えば、黒文字処理、像域分離、パ
ターンマッチッグを用いる孤立点除去、２値画像のジャ
ギー補正、各種特徴量検出処理、誤差拡散処理等、全て
の画像処理に適用が可能である。

【０１０４】なお、先に述べた実施の形態では、処理時
に参照する画像信号、及び処理の中間データを各ＰＥが
担当する内部メモリー４１１に記憶保持し、この内部メ
モリー４１１を用いて実施したが、例えば、参照領域が
広い場合には、外部メモリーインターフェース３０６を
介して外部ワーキングメモリー２１６に記憶保持し、該
ワーキングメモリーを直接アクセスしても同様の処理が
可能である。

【０１０５】（他の実施形態）以上、本発明の実施形態
について詳述したが、本発明は、複数の機器から構成さ
れるシステムに適用しても良いし、また、一つの機器か
らなる装置に適用しても良い。

【０１０６】なお、本発明は、前述した実施形態の機能
を実現するソフトウェアのプログラムを、システム或い
は装置に直接或いは遠隔から供給し、そのシステム或い
は装置のコンピュータが該供給されたプログラムコード
を読み出して実行することによっても達成される場合を
含む。その場合、プログラムの機能を有していれば、形
態は、プログラムである必要はない。

【０１０７】従って、本発明の機能処理をコンピュータ
で実現するために、該コンピュータにインストールされ
るプログラムコード自体も本発明を実現するものであ
る。つまり、本発明のクレームでは、本発明の機能処理
を実現するためのコンピュータプログラム自体も含まれ
る。

【０１０８】その場合、プログラムの機能を有していれ
ば、オブジェクトコード、インタプリタにより実行され
るプログラム、ＯＳに供給するスクリプトデータ等、プ
ログラムの形態を問わない。

【０１０９】プログラムを供給するための記録媒体とし
ては、例えば、フロッピー（登録商標）ディスク、ハー
ドディスク、光ディスク、光磁気ディスク、ＭＯ、ＣＤ
−ＲＯＭ、ＣＤ−Ｒ、ＣＤ−ＲＷ、磁気テープ、不揮発
性のメモリカード、ＲＯＭ、ＤＶＤ（ＤＶＤ−ＲＯＭ、
ＤＶＤ−Ｒ）などがある。

【０１１０】その他、プログラムの供給方法としては、
クライアントコンピュータのブラウザを用いてインター
ネットのホームページに接続し、該ホームページから本
発明のコンピュータプログラムそのもの、もしくは圧縮
され自動インストール機能を含むファイルをハードディ
スク等の記録媒体にダウンロードすることによっても供
給できる。また、本発明のプログラムを構成するプログ
ラムコードを複数のファイルに分割し、それぞれのファ
イルを異なるホームページからダウンロードすることに
よっても実現可能である。つまり、本発明の機能処理を
コンピュータで実現するためのプログラムファイルを複
数のユーザに対してダウンロードさせるＷＷＷサーバ
も、本発明のクレームに含まれるものである。

【０１１１】また、本発明のプログラムを暗号化してＣ
Ｄ−ＲＯＭ等の記憶媒体に格納してユーザに配布し、所
定の条件をクリアしたユーザに対し、インターネットを
介してホームページから暗号化を解く鍵情報をダウンロ
ードさせ、その鍵情報を使用することにより暗号化され
たプログラムを実行してコンピュータにインストールさ
せて実現することも可能である。

【０１１２】また、コンピュータが、読み出したプログ
ラムを実行することによって、前述した実施形態の機能
が実現される他、そのプログラムの指示に基づき、コン
ピュータ上で稼動しているＯＳなどが、実際の処理の一
部または全部を行ない、その処理によっても前述した実
施形態の機能が実現され得る。

【０１１３】さらに、記録媒体から読み出されたプログ
ラムが、コンピュータに挿入された機能拡張ボードやコ
ンピュータに接続された機能拡張ユニットに備わるメモ
リに書き込まれた後、そのプログラムの指示に基づき、
その機能拡張ボードや機能拡張ユニットに備わるＣＰＵ
などが実際の処理の一部または全部を行ない、その処理
によっても前述した実施形態の機能が実現される。

【０１１４】

【発明の効果】本発明によれば、全てのＰＥに対して注
目画素周辺の画素データを参照して並列処理させる事が
出来るので処理の高速化が図れる。また、端部のＰＥに
対しても注目画素周辺の画素データを参照して並列処理
させる事が出来るので処理の高速化が図れる。また、全
てのＰＥに対して注目画素周辺の画素データを参照して
並列処理させる事が出来るので処理の高速化が図れる。
また、簡単な制御で全てのＰＥに対して注目画素周辺の
画素データを参照して並列処理させる事が出来、理の高
速化が図れる。また、全てのＰＥに対して注目画素周辺
の画素データを参照する処理の中間データを繰返して用
いれる為、更なる高速化が図れる。また、ＰＥ数より多
いラスターデータに対しても、全てのＰＥに対して注目
画素周辺の画素データを参照して並列処理させる事が出
来るので処理の高速化が図れる。

【図面の簡単な説明】

【図１】本発明の実施形態に係る画像処理装置の構成を
機能的に示すブロック図である。

【図２】本発明の実施形態に係る画像処理装置のハード
ウエア構成の一例を示すブロック図である。

【図３】画像処理プロセッサー部の構成を説明するため
の図である。

【図４】演算処理ユニットの概略ブロックを示す図であ
る。

【図５】空間フィルタ処理の概要を示す図である。

【図６】（ａ）は、ＳＩＭＤプロセッサーの各ＰＥが有
する内部メモリの一部を示す図であり、（ｂ）は、１ラ
スタの画像信号に対して空間フィルター処理を行うフロ
ーチャートである。

【図７】（ａ）は、ＳＩＭＤプロセッサーの各ＰＥが有
する内部メモリの一部を示す図であり、（ｂ）は、１ラ
スタの画像信号に対して空間フィルター処理を行うフロ
ーチャートである。

【図８】ＳＩＭＤプロセッサーで行う画像処理を示すフ
ローチャートである。

───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.⁷ 識別記号ＦＩテーマコート゛(参考）Ｈ０４Ｎ 1/40 Ｈ０４Ｎ 1/40 １０１Ｚ (72)発明者竹林学東京都大田区下丸子３丁目30番２号キヤノン株式会社内Ｆターム(参考） 5B013 AA18 DD01 5B045 AA01 GG14 5B056 AA05 BB28 HH03 5B057 CA02 CA08 CA12 CA16 CB07 CB12 CB16 CE06 CE13 CH04 CH09 5C077 LL02 LL04 MP01 MP08 NN02 PP02 PP03 PP15 PP37 PP68 PQ08 PQ12 PQ18

Claims

【特許請求の範囲】

【請求項１】多数のプロセッサーエレメントを有するＳ
ＩＭＤプロセッサーを用いてラスター状の画像信号の注
目画素を並列に該注目画素の周辺画素を参照して処理す
る画像処理装置において、各ＰＥが参照すべき画像信号
を入力する手段と、該入力信号を記憶保持する記憶保持
手段と、同一プログラムで動作する多数の第１のＰＥと
第１のＰＥとは異なるプログラムで動作する第２のＰＥ
を有し、第１及び第２のＰＥが前記記憶保持した画像信
号を参照して画像処理する事を特徴とする画像処理装
置。
【請求項２】第２のＰＥは多数のＰＥの内、端部に位置
するＰＥであることを特徴とする請求項１に記載の画像
処理装置。
【請求項３】記憶保持手段は各ＰＥ毎に少なくとも、該
ＰＥが今処理すべき第１の画像信号群と、該ＰＥが直前
に処理した第２の画像信号群と、該ＰＥが次に処理すべ
き第３の画像信号群を記憶保持する事を特徴とする請求
項１に記載の画像処理装置。
【請求項４】第１のＰＥの動作を指示するプログラムと
第２のＰＥの動作を指示するプログラムは単一のプログ
ラムであり、該プログラムによって実行すべきプログラ
ムを各ＰＥ毎に判断して動作する第１,第２ＰＥを有す
る事を特徴とする請求項１に記載の画像処理装置。
【請求項５】記憶保持手段は更に各ＰＥ毎に該ＰＥが第
１の画像信号群を処理した第１の中間データ群と、第２
の画像信号群を処理した第２の中間データ群と、第３の
画像信号群を処理した第３の中間データ群を記憶保持す
る事を特徴とする請求項１に記載の画像処理装置。
【請求項６】１ラスタの画素数がＰＥ数に比べて多い事
を特徴とする請求項１に記載の画像処理装置。