JP2003324199A - 半導体装置の製造方法 - Google Patents

Abstract

(57)【要約】 【課題】ダブルゲート型のトランジスタを作製する際
に、二つのゲート電極の合わせずれが生じることなく、
かつ、ゲート電極形成に伴う貼り合わせ前の平坦化工程
が不要な半導体装置の製造方法を提供する。 【解決手段】下層絶縁膜４、導電膜３、上層絶縁膜２、
ＳＯＩ層１を有するＳＯＩ基板を形成した後、当該ＳＯ
Ｉ基板のＳＯＩ層１上にマスク層６を形成し、当該マス
ク層６をマスクとして、導電膜３に酸素イオンを注入す
ることで導電膜３を絶縁化して絶縁膜７を形成し、マス
ク層６の直下に絶縁膜７に囲まれたバックゲート電極３
ａを自己整合的に形成するとともに、上記のマスク層６
の形成箇所をフロントゲート電極と入れ換えることによ
って、フロントゲート電極とバックゲート電極３ａとが
ＳＯＩ層１を挟んで自己整合的に対向するように形成さ
れる。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、半導体装置の製造
方法に関し、特にダブルゲートを有する半導体装置の製
造方法に関する。

【０００２】

【従来の技術】近年、ＳＯＩ（Silicon On Insulator)
素子として、絶縁膜上にトランジスタ等の半導体素子を
形成する技術が注目されている。一般にＳＯＩ素子は、
動作速度の向上、高集積化及びソフトエラー耐性の向上
等の効果が期待されている。また、上記のＳＯＩ素子で
あって、絶縁膜の下にバックゲート電極を有するダブル
ゲート型ＭＯＳトランジスタは、上記に加えダブルゲー
トによる上下からの電圧制御でトランジスタの駆動能力
の向上が可能であり、特に０．１μｍ以下のゲート長の
トランジスタを実現するものとして有望である。

【０００３】従来例におけるダブルゲート型ＭＯＳトラ
ンジスタの製造方法の一例について、図８〜図１１を参
照して説明する。まず、図８（ａ）に示すように、シリ
コンからなる半導体基板１００にトレンチ（ドライエッ
チング）法等により深さが５０ｎｍ程度の溝Ｍを作り、
熱酸化法により酸化シリコン膜を５０ｎｍ程度堆積させ
て、バックゲート絶縁膜１０１を形成する。

【０００４】次に、図８（ｂ）に示すように、バックゲ
ート絶縁膜１０１上に、ＣＶＤ（Chemical Vapor Depos
ition)によりポリシリコンを３００ｎｍ程度堆積させ
て、バックゲート用導電膜１０２を形成する。

【０００５】次に、図８（ｃ）に示すように、バックゲ
ート用導電膜１０２上に、レジストを塗布して、リソグ
ラフィー技術により所望のパターンにパターニングし
て、当該パターニングされた図示しないレジスト膜をマ
スクとして、エッチングを行うことで、バックゲート用
導電膜１０２をパターニングして、バックゲート電極１
０２ａを形成する。

【０００６】次に、図９（ｄ）に示すように、バックゲ
ート電極１０２ａおよびバックゲート絶縁膜１０１上
に、ＣＶＤ法により酸化シリコン膜を６００ｎｍ程度堆
積して、バックゲート電極１０２ａの周りを完全に囲う
絶縁膜１０３を形成する。なお、このとき、絶縁膜１０
３に発生する段差はバックゲート電極１０２ａの膜厚３
００ｎｍと、溝Ｍの深さ５０ｎｍとから３５０ｎｍ程度
となる。

【０００７】次に、図９（ｅ）に示すように、溝Ｍおよ
びバックゲート電極１０２ａの形成で生じた段差を埋め
る為にＣＶＤ法によりポリシリコンを堆積して、平坦化
用膜１０４を形成する。なお、上述したように、この時
点で段差は３５０ｎｍになっており、平坦化を行う為の
平坦化用膜１０４の厚さは２〜３μｍ程度必要な為、マ
ージンを見て約５μｍの厚さが必要となり、多大なガス
と時間を必要とする。また、５μｍという厚膜を堆積さ
せる為に、ＣＶＤ炉の中にガスを長時間流すため、炉内
にも多量のポリシリコンが堆積し、炉内のクリーニング
を頻繁に行う必要が生じ作業効率の悪化を起こす。

【０００８】次に、図９（ｆ）に示すように、先の工程
で堆積したポリシリコンからなる平坦化用膜１０４を平
坦化研磨により平坦化し、その表面を張合せが可能な面
に仕上げる。平坦化研磨はポリウレタン発砲体の研磨パ
ッドと平均粒径８０ｎｍのコロイダルシリカによる研磨
スラリーにより行われ、段差を除去し、平坦化用膜１０
４の平坦化を行い、次に平均粒径が４０ｎｍのコロイダ
ルシリカによる研磨スラリーにより張合せが可能な面粗
さをＲａ＝０．４ｎｍのレベルに仕上げる。

【０００９】次に、図１０（ｇ）に示すように、先の工
程で表面が平坦化された半導体基板１００の平坦化用膜
１０４の側とベース基板１０５とを重ね合せる事により
両基板の接合を行う。ここで、図面上は、図９（ｆ）に
対して、平坦化膜１０４等を形成した半導体基板１００
の上下を反転して描いている。半導体基板１００とベー
ス基板１０５の接合はＲＣＡ洗浄等を行い、表面にパー
ティクル等の付着がない状態及び表面にＯＨ基が有る状
態にし、接合時に気泡の原因とならないようにしてお
く。両基板の重ね合せ後は、酸素又は窒素雰囲気中で、
１１００℃で３０分〜１２０分の熱処理を行い強固な接
合状態を作る。

【００１０】次に、図１０（ｈ）に示すように、接合さ
れた半導体基板１００とベース基板１０５の内、半導体
基板１００側を研削し、研削時のダメージが活性層とな
るＳＯＩ層に到達しない厚さまで研削する。研削はダイ
ヤモンド砥石を使用し、砥石番手＃２０００程度の砥石
を使用し、高速回転しながら削られる為、研削速度が早
く研削面の精度も比較的良いが、ダイヤモンドによるダ
メージが深く、面粗さも粗いためトランジスタを作製で
きる面ではない。粗さおよびダメージを除去する為に、
バックゲート絶縁膜１０１上に７μｍ程度の半導体基板
１００を残すように、３μｍ程度の研磨を行う。さら
に、バックゲート絶縁膜１０１上の半導体基板１００の
膜厚を均一にする為に、プラズマエッチ法によるＰＡＣ
Ｅ加工を行い、バックゲート絶縁膜１０１上の半導体基
板１００の厚さを２００ｎｍ±５０ｎｍに仕上げる。

【００１１】次に、図１１（ｉ）に示すように、バック
ゲート絶縁膜１０１上に残された２００ｎｍ程度の半導
体基板１００を選択研磨により溝Ｍの段差分だけ残し
て、必要なＳＯＩ層１００ａを有したＳＯＩ基板とす
る。選択研磨は、研磨パッドとエチレンジアミン等（Ｓ
ｉとＳｉＯ₂ の研磨レート比の大きい研磨液）を使用
し、研磨がバックゲート絶縁膜１０１の溝部Ｍに起因す
る凸部上に進んだ時点で、研磨の進行が止まる状態で研
磨が行われる。そのため、バックゲート絶縁膜１０１の
溝部Ｍ間の凹部に残ったシリコンつまりＳＯＩ層１００
ａは、溝Ｍの深さ分の厚さとなって残る。

【００１２】次に、図１１（ｊ）に示すように、埋め込
み型のバックゲート電極１０２ａを形成したベース基板
１０５のＳＯＩ層１００ａ上に、熱酸化法により酸化シ
リコン膜を成膜してフロントゲート絶縁膜１０６を形成
し、当該フロントゲート絶縁膜１０６上に、フロントゲ
ート用導電膜を堆積して、当該フロントゲート用導電膜
をリソグラフィー技術によりパターニングされたレジス
ト膜をマスクとしてエッチングすることで、所定のパタ
ーンのフロントゲート電極１０７を形成する。

【００１３】以上のように、従来、ダブルゲート構造の
ＭＯＳＦＥＴを作製する場合、予め埋め込み型のバック
ゲート電極１０２ａを作製し、素子分離を行った後に、
ベース基板１０５と貼り合せを行い、ＳＯＩ層１００ａ
を有するＳＯＩ基板を使用する方法がとられている。該
方法に於いては以下のような問題があり実用化には到っ
ていない。

【００１４】

【発明が解決しようとする課題】すなわち、従来の方法
では、既に素子分離して埋め込み型のバックゲート電極
１０２ａを作製後に、ベース基板１０５を貼り合わせる
工程までが基板作製工程で、その基板を使用し、新規に
パターニングしてフロントゲート電極１０７を作製する
こととなるため、バックゲート電極１０２ａとフロント
ゲート電極１０７との合せズレが生じ、上下で対称に配
置されるべきバックゲート電極１０２ａとフロントゲー
ト電極１０７には、図１１（ｊ）に示すように、合わせ
ずれが生じてしまう。このため、トランジスタ特性が非
対称となり、安定したデバイス特性を得る事ができず、
特に、今後パターンの微細化が進むとパターンの合わせ
ずれは致命傷となり、デバイス作製に困難を伴うことと
なる。

【００１５】また、バックゲート電極１０２ａを形成し
た後に、ベース基板１０５を貼り合わせるため、張り合
わせ面の平坦化を行う必要が有り、平坦化用膜１０４と
なるポリシリコンを堆積する為に、多量のガスと時間を
必要とし、さらに、ＣＶＤ装置のメンテナンス等に要す
る時間も必要となることから、コストアップとなってい
る。

【００１６】さらに、上記のバックゲート電極１０２ａ
の形成に伴う平坦化用膜１０４の段差は大きく、貼り合
わせ面となる平坦化用膜１０４の平坦化が十分でない
と、張り合わせ時に気泡発生の原因となり基板作製の歩
留まり低下となってしまい、結果として、コストアップ
に繋がることとなる。

【００１７】本発明は上記の事情に鑑みてなされたもの
であり、その目的は、ダブルゲート型のトランジスタを
作製する際に、二つのゲート電極の合わせずれが生じる
ことなく、かつ、ゲート電極形成に伴う貼り合わせ前の
平坦化工程が不要な半導体装置の製造方法を提供するこ
とにある。

【００１８】

【課題を解決するための手段】上記の目的を達成するた
め、本発明の半導体装置の製造方法は、第１の絶縁膜、
導電膜、第２の絶縁膜、および半導体層が順に積層され
ている半導体基板を形成する工程と、前記半導体層上
に、所定のパターンを有するマスク層を形成する工程
と、前記マスク層をマスクとして、前記導電膜を絶縁化
し得る反応種を導入して、前記マスク層に対向する領域
の前記導電膜を第１のゲート電極として残しながら、他
の領域における前記導電膜を絶縁化する工程と、前記半
導体層上に、前記マスク層の周囲を被覆する被覆膜を形
成する工程と、前記マスク層を除去して、前記被覆膜に
前記半導体層を露出する開口を形成する工程と、前記開
口に露出した前記半導体層上に、ゲート絶縁膜を形成す
る工程と、前記開口内の前記ゲート絶縁膜上に、第２の
ゲート電極を形成する工程とを有する。

【００１９】前記マスク層を形成する工程において、前
記第２のゲート電極のパターンに前記マスク層を形成す
る。

【００２０】前記マスク層を形成する工程において、前
記マスク層を除去する工程後に得られる前記開口に形成
する前記第２のゲート電極の膜厚が所定の膜厚となるよ
うな膜厚で前記マスク層を形成する。

【００２１】前記導電膜を絶縁化し得る反応種を導入し
て、前記導電膜を絶縁化する工程において、酸素イオン
をイオン注入する。

【００２２】前記導電膜を絶縁化し得る反応物を導入し
て、前記導電膜を絶縁化する工程は、前記酸素イオンを
イオン注入した後に、熱処理を行う工程を含む。

【００２３】前記半導体層上に、前記マスク層の周囲を
被覆する前記被覆膜を形成する工程は、前記マスク層お
よび前記半導体層上に、少なくとも前記マスク層の周囲
を被覆し得る膜厚で被覆用膜を堆積する工程と、前記マ
スク層が露出するまで前記被覆用膜を研磨して、前記マ
スク層の周囲の前記被覆用膜を前記被覆膜として残す工
程とを有する。

【００２４】前記開口内の前記ゲート絶縁膜上に、前記
第２のゲート電極を形成する工程は、前記開口内の前記
ゲート絶縁膜および前記被覆膜上に、第２のゲート電極
用膜を堆積する工程と、前記第２のゲート電極用膜を前
記被覆膜が露出するまで研磨して、前記開口内の前記第
２のゲート電極用膜を前記第２のゲート電極として残す
工程とを有する。

【００２５】前記第１の絶縁膜、前記導電膜、前記第２
の絶縁膜、および前記半導体層が順に積層されている前
記半導体基板を形成する工程は、前記半導体層を含む第
１基板上に、前記第２の絶縁膜を形成する工程と、前記
第２の絶縁膜上に、前記導電膜を形成する工程と、前記
導電膜上に、前記第１の絶縁膜を形成する工程と、前記
第１基板の所定の深さの領域に、前記第１基板を剥離し
得る不純物を導入する工程と、前記第１の絶縁膜の側か
ら第２基板を張り合わせる工程と、熱処理により、前記
第１基板の前記半導体層を前記第２の絶縁膜上に残しな
がら、前記不純物が導入された領域において前記第１基
板を剥離する工程と、前記半導体層が所望の膜厚となる
ように当該半導体層を研磨する工程とを有する。

【００２６】前記第２の絶縁膜を形成する工程の前に、
前記半導体層を含む第１基板に、所定のパターンを有す
る所定の深さの溝を形成する工程をさらに有し、前記第
２の絶縁膜を形成する工程において、前記溝内および前
記第１基板上に前記第２の絶縁膜を形成し、前記半導体
層を研磨する工程において、前記溝の底部において突出
した形状となる前記第２の絶縁膜をストッパとして前記
半導体層を研磨する。

【００２７】前記第１基板を剥離し得る不純物を導入す
る工程において、水素イオンをイオン注入する。

【００２８】前記溝を形成する工程において、前記半導
体層に形成する半導体チップの回路パターンの外周領域
において所定の深さの溝を形成する。

【００２９】上記の本発明の半導体装置の製造方法によ
れば、第１の絶縁膜、導電膜、第２の絶縁膜、および半
導体層が順に積層されている半導体基板を形成した後、
半導体層上にマスク層を形成し、当該マスク層をマスク
として、導電膜に反応種を導入することで、マスク層の
直下に絶縁膜に囲まれた第１のゲート電極を自己整合的
に形成するとともに、上記のマスク層の形成箇所を第２
のゲート電極と入れ換えることによって、第１のゲート
電極と第２のゲート電極とが半導体層を挟んで自己整合
的に対向するように形成される。

【００３０】

【発明の実施の形態】以下に、本発明の半導体装置の製
造方法の実施の形態について、図面を参照して説明す
る。

【００３１】まず、本実施形態に係るダブルゲート構造
のＭＯＳトランジスタを製造する際に使用するＳＯＩ基
板の製造方法について、図１〜図３を用いて説明する。

【００３２】まず、図１（ａ）に示すように、第１シリ
コン半導体基板（第１基板）１０表面に、ＳＯＩ基板の
半導体層に形成する半導体チップの回路パターンの外周
領域において、例えば２０ｍｍピッチの格子状パターン
となるように、リソグラフィー技術を用いた図示しない
レジストパターンをマスクとしてＲＩＥ（Reactive Ion
Etching) 等のエッチングを行うことで、例えば幅１０
０μｍ、深さ５０ｎｍの溝Ｇを形成する。続いて、溝Ｇ
内および第１基板１０上に、例えばＣＶＤ（Chemical V
apor Deposition)法により４００ｎｍの膜厚で酸化シリ
コンを堆積して上層絶縁膜２を形成し、さらにＣＭＰ
（Chemical Mechanical Polishing)処理により上層絶縁
膜２を研磨し、その表面を平坦化する。上記ＣＭＰ処理
においては、例えばポリウレタン発泡体を研磨パッドと
して平均粒径８０ｎｍのコロイダルシリカを研磨スラリ
とする研磨処理により、上層絶縁膜２表面を２００ｎｍ
程度研磨して、表面の段差を除去する。

【００３３】次に、図１（ｂ）に示すように、例えばＣ
ＶＤ法により、上層絶縁膜２の上層にポリシリコンを３
００ｎｍの膜厚で堆積させ、導電膜３を形成する。上記
のポリシリコンには、堆積中に反応ガスに導電性不純物
を混合して、成膜中に不純物を含有させるか、堆積後に
不純物をイオン注入することにより、導電性を付与す
る。

【００３４】次に、図１（ｃ）に示すように、例えばＣ
ＶＤ法により３００〜４００ｎｍの膜厚で酸化シリコン
を堆積して下層絶縁膜４を形成する。次に、下層絶縁膜
４の表面を、不織布タイプの連続発泡体などの研磨パッ
ドを用いて平均粒径４０ｎｍのコロイダルシリカを研磨
スラリとする研磨処理により、面粗さがＲａ＝０．４ｎ
ｍレベルとなるまで研磨し、張り合わせが可能な面に仕
上げる。

【００３５】次に、図２（ｄ）に示すように、例えば水
素イオンＤをイオン注入して、第１基板１０の所定の深
さの領域に、剥離面１１を形成する。ここで、剥離面１
１の深さは、剥離時のダメージを考慮して、例えば溝Ｇ
の底部から２００ｎｍ程度の深さとする。上記の不純物
導入による剥離面の形成工程と、張り合わせ面に仕上げ
る研磨処理工程は、順序を入れ替えることもできる。

【００３６】次に、図２（ｅ）に示すように、第１基板
１０上に形成した下層絶縁膜４側から第２シリコン半導
体基板（第２基板）５を張り合わせる。ここで、図面上
は図２（ｄ）に対して、上層絶縁膜２、導電膜３および
下層絶縁膜４を形成した第１基板１０の上下を反転して
描いている。上記の張り合わせに際しては、第２基板５
の表面を予め第１基板１０と同様に張り合わせ可能な面
となるように研磨処理を施し、さらに、例えばＲＣＡ洗
浄処理（アンモニア水、過酸化水素水および高純度水
（NH₃:H₂O₂:H₂O=1:2:7）の混合洗浄液による洗浄処理）
などにより、張り合わせ面である第１基板１０の下層絶
縁膜４表面と第２基板５の表面を洗浄（張り合わせ面の
パーティクルの除去）および親水化（張り合わせ面への
ＯＨ基の導入）する。これにより、張り合わせの安定化
を計ることができる。

【００３７】次に、図３（ｆ）に示すように、酸素ある
いは不活性ガス雰囲気下で、最初に４００℃程度の熱処
理により上記張り合わせ面の接着強度を高めた後、さら
に６００℃程度の熱処理を行うことで上記剥離面１１に
おいて上層絶縁膜２上に半導体層１を残しながら、第１
基板１０’を剥離する。上記の第１基板１０’は回収さ
れ、表面を平坦化した後に、第１基板あるいはその他の
半導体基板として再利用することが可能である。上記の
第２基板５と下層絶縁膜４の張り合わせ面の接着強度を
さらに高めるために、例えば、８００〜１１００℃の温
度で３０分〜２時間程度の熱処理を施す。例えばホウ素
などの不純物が半導体層１中に既に導入されている場合
には、拡散を防止するために８００℃程度の低温で行う
ことが好ましい。

【００３８】次に、図３（ｇ）に示すように、例えばＣ
ＭＰ法により、溝Ｇに埋め込まれた上層絶縁膜部分２ａ
の表面をストッパとして半導体層１を２００ｎｍの膜厚
分研磨して、剥離時のダメージを除去し、半導体層の表
面を平坦化し、半導体層１（ＳＯＩ層）を有する所望の
ＳＯＩ基板とする。上記ＣＭＰ処理においては、例えば
不織布タイプの連続発泡体などの発泡ウレタンを研磨パ
ッドとし、研磨スラリーとして平均粒径４０ｎｍのコロ
イダルシリカ、あるいはエチレンジアミン液などを用い
る研磨処理により、ＬＳＩデバイスに必要な表面粗さお
よびＳＯＩ層膜厚に仕上げる。

【００３９】上記のＣＭＰ研磨処理において、予め第１
基板１０に形成した溝Ｇに埋め込まれた上層絶縁膜部分
２ａが第２基板５表面から上方に突出した形状となって
おり、上層絶縁膜２の酸化シリコンが半導体層１のシリ
コンに対して大きな研磨速度比を有しているので、この
溝Ｇに埋め込まれた上層絶縁膜部分２ａの表面をストッ
パとして半導体層１を研磨することが可能である。上記
の研磨処理の結果、図３（ｇ）に示すような上層絶縁膜
２により半導体チップの回路パターンを形成する領域毎
に分離された半導体層（ＳＯＩ層）１とすることができ
る。上記の溝Ｇに埋め込まれた上層絶縁膜部分２ａは、
上記で得られたＳＯＩ基板に半導体チップの回路パター
ンを形成した後に個々の半導体チップに分割（ダイシン
グ）するときのスクライブラインＳＬとすることができ
る。上記のＳＯＩ層１の膜厚は、上記の研磨処理の条件
にもよるが、溝Ｇに埋め込まれた上層絶縁膜部分２ａの
表面をストッパとしているので、溝Ｇの深さ相当に制御
することができ、例えば溝Ｇの深さを５０ｎｍとするこ
とで、ＳＯＩ層１の膜厚を５０ｎｍ程度とすることがで
きる。

【００４０】以上のようにして製造されたＳＯＩ基板を
用いて、本実施形態に係るダブルゲート構造のＭＯＳト
ランジスタを製造する方法について、図４〜図７を用い
て説明する。

【００４１】図４（ｈ）は第２基板５に、下層絶縁膜
４、導電膜３、上層絶縁膜２、ＳＯＩ層１が形成されて
いるＳＯＩ基板において、半導体チップの回路パターン
を形成する領域の一部分を示す図であり、図１〜図３の
工程において作製された基板である。上述したように、
該基板作製に於いては、段差等の発生要因はＣＶＤプロ
セスによるバラツキのみで、貼りあわせ時の気泡発生要
因とはならないため、特別に平坦化の必要も無く安定し
た基板作製が可能であり、歩留まり向上にも繋がる。

【００４２】そして、図４（ｉ）に示すように、ＳＯＩ
層１上に、ＣＶＤ法により例えば窒化シリコン（Ｓｉ₃
Ｎ₄ ）を１５０ｎｍ程度堆積して、更にバックゲート電
極として必要な部分上に、窒化シリコン膜を残してパタ
ーンニングすることでマスク層６を形成する。続いて、
マスク層６をマスクとして基板表面側から導電膜３に酸
素イオンが到達するように酸素イオンをイオン注入法に
より打ち込む。

【００４３】次に、図４（ｊ）に示すように、酸素イオ
ンを注入後の基板を１０００℃、１時間程度の熱処理を
する事により、注入した酸素イオンと導電膜３のポリシ
リコンとを反応させて、導電膜３のマスク層６直下以外
をＳｉＯ₂ 化して酸化シリコンからなる絶縁膜７を形成
する。この工程によりマスク層６の直下にバックゲート
電極３ａが形成される。このとき、絶縁膜７に変化した
部分は容積が２．２倍に増加し、厚みが増して図示する
ような形状となる。

【００４４】次に、図５（ｋ）に示すように、熱処理後
のマスク層６およびＳＯＩ層１を被覆して全面に、フロ
ントゲート電極を形成する為の酸化シリコン膜をＣＶＤ
法により堆積して、被覆絶縁膜８を形成する。被覆絶縁
膜８となる酸化シリコン膜の堆積厚さは、マスク層６の
周囲が完全に被覆される膜厚とし、本実施形態において
は例えば２００ｎｍとする。

【００４５】次に、図５（ｌ）に示すように、マスク層
６上に凸状に成長した酸化シリコンからなる被覆絶縁膜
８を除去するため、ＣＭＰ法により表面を研磨して、マ
スク層６上の被覆絶縁膜８の凸部の除去と同時に、被覆
絶縁膜８の表面の平坦化を行う。研磨はＩＣ１０００＋
Ｓｕｂａ４００（ロデールニッタ製）の研磨パッドと、
研磨スラリーＳＣ１１２（キャボット製）等により行
う。このとき、被覆絶縁膜８の残り厚さは、マスク層と
同等の厚さとなり、例えば、本実施形態においては、１
５０ｎｍ程度となる。平坦化後の残った被覆絶縁膜８の
残り厚さ、すなわちマスク層６の厚さがフロントゲート
電極の厚さとなる。また、このとき、バックゲート電極
３ａとの位置関係は酸素を打込む時に使用したマスク層
６をそのまま使用するため、パターンニングによる合せ
ずれは生じなくなる。

【００４６】次に、図５（ｍ）に示すように、先の工程
で平坦化した基板表面のマスク層６を除去して、被覆絶
縁膜８にフロントゲート用溝８ａを形成し、続いて、熱
酸化法によりフロントゲート用溝８ａに露出したＳＯＩ
層１上に酸化シリコン膜を成膜して、フロントゲート絶
縁膜９を形成する。フロントゲート用溝８ａの形成は、
マスク層６に対して選択性のあるリン酸ボイルでエッチ
ングすることにより、マスク層６のみをエッチングする
ことができる。フロントゲート絶縁膜９は、フロントゲ
ート電極のゲート絶縁膜として、絶縁性に優れた絶縁膜
にする必要があることから、本実施形態では熱酸化法を
採用しているが、このとき、ＳＯＩ層１の膜厚が若干減
少することから、予めフロントゲート絶縁膜９の形成時
の膜減りを考慮して図１〜図３で形成するＳＯＩ層１の
膜厚を決定する。例えば、フロントゲート絶縁膜９の厚
さを３０ｎｍとする場合には、ＳＯＩ層１を、必要厚さ
に１５ｎｍ加えた膜厚で形成する。

【００４７】次に、図６（ｎ）に示すように、被覆絶縁
膜８のフロントゲート用溝８ａ内のフロントゲート絶縁
膜９上および被覆絶縁膜８上の全面に、ポリシリコンを
をＣＶＤ法により堆積して、フロントゲート用導電膜１
２を形成する。ポリシリコンの厚さは、少なくとも被覆
絶縁膜８のフロントゲート用溝８ａに埋め込まれるのに
必要な厚さとし、例えば、２５０ｎｍ程度とする。

【００４８】次に、図６（ｏ）に示すように、先の工程
でＣＶＤ法により堆積したフロントゲート用導電膜１２
の表面を被覆絶縁膜８が露出するまでＣＭＰ法により選
択研磨して、被覆絶縁膜８上に堆積したフロントゲート
用導電膜１２を除去し、被覆絶縁膜８のフロントゲート
用溝８ａのみにフロントゲート用導電膜１２を残すこと
で、フロントゲート用溝８ａに埋め込まれたフロントゲ
ート電極１２ａを形成する。このときの選択研磨は、不
織布基材クロスの研磨パッドと選択比の大きいエチレン
ジアミン液により行う。エチレンジアミンは濃度を０．
０００５％に希釈したものを使用し、シリコン又はポリ
シリコンは研磨できるが、酸化シリコン膜は研磨できな
い特性を利用し、被覆絶縁膜８の酸化シリコン膜により
研磨が停止することで、研磨の終了が確認されるため、
フロントゲート電極１２ａの厚さ制御は容易となる。研
磨パッドは、例えば、ロデールニッタ製Ｓｕｂａ８００
の不織布基材クロス、硬度８（（Ａｓｋｅｒ−ｃ）−Ｊ
ＩＳＫ−６３０１に準拠）のパッドを使用する。なお、
選択研磨用スラリーは、ポリシリコン膜と酸化シリコン
膜の研磨レート比が大きければ限定されるものではな
い。

【００４９】次に、図６（ｐ）に示すように、被覆絶縁
膜８の酸化シリコン膜がエッチングされて、ＳＯＩ層１
のシリコンおよびフロントゲート電極１２ａのポリシリ
コンはエッチングされない選択性のあるガス、例えば、
Ｃ₄ Ｆ₈ 等によりドライエッチングをすることで、フロ
ントゲート電極１２ａ周囲の被覆絶縁膜８を除去する。

【００５０】次に、図７（ｑ）に示すように、フロント
ゲート電極１２ａをマスクとして導電性不純物をイオン
注入して、ＳＯＩ層１に図示しない低濃度不純物領域を
形成し、その後、通常の工程と同様にして、ＣＶＤ法に
より窒化シリコン膜を全面に堆積して、当該窒化シリコ
ン膜をエッチバックすることにより、フロントゲート電
極１２ａの側部にサイドウォール絶縁膜１３を形成す
る。続いて、フロントゲート電極１２ａおよびサイドウ
ォール絶縁膜１３をマスクとして、導電性不純物を高濃
度にイオン注入することにより、高濃度不純物領域を形
成することで、ＬＤＤ（Lightly Doped Drain)構造のソ
ース・ドレイン領域を形成する。

【００５１】次に、図７（ｒ）に示すように、スパッタ
リング法により例えばコバルトを５ｎｍ程度成膜して、
熱処理（ＲＴＡ：Rapid Thermal Annealing)を行うこと
により、ＳＯＩ層１のソース・ドレイン領域上や、フロ
ントゲート電極１２ａ上に成膜されたコバルト膜のみを
シリサイド化（ＣｏＳｉ）して、ＳＯＩ層１のソースド
レイン領域およびフロントゲート電極１２ａの表面に、
それぞれシリサイド膜１４，１５を形成する。続いて、
シリサイド化されずに残ったコバルト膜を硫酸と過酸化
水素の混合液により除去する。

【００５２】以降の工程としては、例えば、ＣＶＤ法に
より酸化シリコンを堆積して、層間絶縁膜を形成し、当
該層間絶縁膜にリソグラフィー法およびドライエッチン
グによって、コンタクトホールを形成し、当該コンタク
トホールにタングステン等を埋め込むことで導電プラグ
を形成し、当該導電プラグに接続するアルミニウム等か
らなる配線層を形成することで、ＳＯＩ基板に、ダブル
ゲート構造のＭＯＳトランジスタが製造される。

【００５３】上記の本実施形態に係る半導体装置の製造
方法によれば、図４（ｈ）に示すＳＯＩ基板を形成した
後、当該ＳＯＩ基板のＳＯＩ層１上にマスク層６を形成
し、当該マスク層６をマスクとして、導電膜３に酸素イ
オンを注入することで、マスク層６の直下に絶縁膜７に
囲まれたバックゲート電極３ａを自己整合的に形成する
とともに、上記のマスク層６の形成箇所をフロントゲー
ト電極１２ａと入れ換えることによって、フロントゲー
ト電極１２ａとバックゲート電極３ａとがＳＯＩ層１を
挟んで自己整合的に対向する構造となることから、フロ
ントゲート電極１２ａとバックゲート電極３ａとの合わ
せずれが生じることはない。このように、バックゲート
電極３ａとフロントゲート電極１２ａがＳＯＩ層１を挟
んで自己整合的に上下で対称に配置されることから、安
定したデバイス特性を得る事ができる。その結果、しき
い値電圧（Ｖｔｈ）の制御が容易となり、将来的に、線
幅のさらなる微細化にも対応することができる。

【００５４】また、本実施形態においては、基板の貼り
合わせにより、基板５に下層絶縁膜４、導電膜３、上層
絶縁膜２、およびＳＯＩ層１が形成されたＳＯＩ基板と
した後に、マスク層６をマスクとして、上述したように
バックゲート電極を形成することから、従来のように、
ＳＯＩ基板を作製する前にバックゲート電極を形成する
ことに伴う貼り合わせ面の平坦化工程を要しないことか
ら、段差平坦化の為に必要であった多大なガスおよび時
間を省くことができ、大幅なコスト削減を図ることがで
きる。

【００５５】本発明の半導体装置の製造方法は、上記の
実施形態の説明に限定されない。例えば、フロントゲー
ト電極１２ａおよびバックゲート電極３ａの自己整合的
なプロセス以外の点においては、特に上述した実施形態
に限定されず、例えば、サイドウォール絶縁膜１３やシ
リサイド膜１４，１５の形成工程は必要に応じて省略す
ることが可能である。また、マスク層、フロントゲート
電極を構成する材料等には特に限定はない。

【００５６】また、例えば、図１〜図３のＳＯＩ基板の
作製工程において、絶縁膜によりＳＯＩ層を分離するパ
ターンとしては半導体チップの回路パターンの各領域毎
に限らず、複数個分の半導体チップの領域毎に変更する
ことも可能である。また、上層絶縁膜あるいは下層絶縁
膜などの絶縁膜あるいは導電膜は、単層構成でも多層構
成でもよい。その他、本発明の要旨を逸脱しない範囲
で、種々の変更が可能である。

【００５７】

【発明の効果】本発明によれば、ダブルゲート型のトラ
ンジスタを作製する際に、二つのゲート電極の合わせず
れが生じることなく、かつ、ゲート電極形成に伴う貼り
合わせ前の平坦化工程を不要とし、製造コストを削減す
ることができる。

【図面の簡単な説明】

【図１】本実施形態に係る半導体装置の製造において、
下層絶縁膜の形成後の断面図である。

【図２】本実施形態に係る半導体装置の製造において、
基板の貼り合わせ工程後の断面図である。

【図３】本実施形態に係る半導体装置の製造において、
ＳＯＩ層を有するＳＯＩ基板の作製後の断面図である。

【図４】本実施形態に係る半導体装置の製造において、
バックゲート電極形成後の断面図である。

【図５】本実施形態に係る半導体装置の製造において、
フロントゲート用溝形成後の断面図である。

【図６】本実施形態に係る半導体装置の製造において、
フロントゲート電極の形成後の断面図である。

【図７】本実施形態に係る半導体装置の製造において、
シリサイド膜の形成後の断面図である。

【図８】従来例に係るダブルゲート構造のトランジスタ
の製造において、バックゲート電極の形成後の断面図で
ある。

【図９】従来例に係るダブルゲート構造のトランジスタ
の製造において、バックゲート形成に伴う平坦化用膜の
表面の段差を平坦化後の断面図である。

【図１０】従来例に係るダブルゲート構造のトランジス
タの製造において、基板の貼り合わせ後の断面図であ
る。

【図１１】従来例に係るダブルゲート構造のトランジス
タの製造において、フロントゲート電極形成後の断面図
である。

【符号の説明】

１…半導体層（ＳＯＩ層）、２…上層絶縁膜、２ａ…絶
縁膜部分、３…導電膜、３ａ…バックゲート電極、４…
下層絶縁膜、５…第２シリコン半導体基板（第２基
板）、６…マスク層、７…絶縁膜、８…被覆絶縁膜、８
ａ…フロントゲート用溝、９…フロントゲート絶縁膜、
１０…第１シリコン半導体基板（第１基板）、１０’…
第１基板、１１…剥離面、１２…フロントゲート用導電
膜、１２ａ…フロントゲート電極、１３…サイドウォー
ル絶縁膜、１４，１５…シリサイド膜、１００…半導体
基板、１００ａ…半導体層（ＳＯＩ層）、１０１…バッ
クゲート絶縁膜、１０２…バックゲート用導電膜、１０
２ａ…バックゲート電極、１０３…絶縁膜、１０４…平
坦化用膜、１０５…ベース基板、１０６…フロントゲー
ト絶縁膜、１０７…フロントゲート電極、Ｄ…水素イオ
ン、Ｍ…溝、Ｇ…溝。

───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.⁷ 識別記号 ＦＩ テーマコート゛(参考） Ｈ０１Ｌ 27/12 Ｈ０１Ｌ 21/76 Ｌ 21/265 Ｊ 21/76 Ｒ (72)発明者 大野 晃計 東京都品川区北品川６丁目７番35号 ソニ ー株式会社内 Ｆターム(参考） 5F032 AA06 AA07 AA34 AA44 AA77 BB01 CA17 DA02 DA23 DA33 DA60 DA71 DA74 DA78 5F110 AA16 DD05 DD13 EE05 EE09 EE14 EE30 EE32 EE41 EE44 EE45 FF02 FF23 FF29 GG02 GG12 GG25 HJ13 HK05 HK33 HK40 HL03 HL04 HL11 HM15 NN02 NN23 NN35 NN62 QQ08 QQ11 QQ16 QQ19

Claims (11)

【特許請求の範囲】
1. 【請求項１】第１の絶縁膜、導電膜、第２の絶縁膜、お
   よび半導体層が順に積層されている半導体基板を形成す
   る工程と、 前記半導体層上に、所定のパターンを有するマスク層を
   形成する工程と、 前記マスク層をマスクとして、前記導電膜を絶縁化し得
   る反応種を導入して、前記マスク層に対向する領域の前
   記導電膜を第１のゲート電極として残しながら、他の領
   域における前記導電膜を絶縁化する工程と、 前記半導体層上に、前記マスク層の周囲を被覆する被覆
   膜を形成する工程と、 前記マスク層を除去して、前記被覆膜に前記半導体層を
   露出する開口を形成する工程と、 前記開口に露出した前記半導体層上に、ゲート絶縁膜を
   形成する工程と、 前記開口内の前記ゲート絶縁膜上に、第２のゲート電極
   を形成する工程とを有する半導体装置の製造方法。
2. 【請求項２】前記マスク層を形成する工程において、前
   記第２のゲート電極のパターンに前記マスク層を形成す
   る請求項１記載の半導体装置の製造方法。
3. 【請求項３】前記マスク層を形成する工程において、前
   記マスク層を除去する工程後に得られる前記開口に形成
   する前記第２のゲート電極の膜厚が所定の膜厚となるよ
   うな膜厚で前記マスク層を形成する請求項１記載の半導
   体装置の製造方法。
4. 【請求項４】前記導電膜を絶縁化し得る反応種を導入し
   て、前記導電膜を絶縁化する工程において、酸素イオン
   をイオン注入する請求項１記載の半導体装置の製造方
   法。
5. 【請求項５】前記導電膜を絶縁化し得る反応物を導入し
   て、前記導電膜を絶縁化する工程は、前記酸素イオンを
   イオン注入した後に、熱処理を行う工程を含む請求項４
   記載の半導体装置の製造方法。
6. 【請求項６】前記半導体層上に、前記マスク層の周囲を
   被覆する前記被覆膜を形成する工程は、前記マスク層お
   よび前記半導体層上に、少なくとも前記マスク層の周囲
   を被覆し得る膜厚で被覆用膜を堆積する工程と、 前記マスク層が露出するまで前記被覆用膜を研磨して、
   前記マスク層の周囲の前記被覆用膜を前記被覆膜として
   残す工程とを有する請求項１記載の半導体装置の製造方
   法。
7. 【請求項７】前記開口内の前記ゲート絶縁膜上に、前記
   第２のゲート電極を形成する工程は、 前記開口内の前記ゲート絶縁膜および前記被覆膜上に、
   第２のゲート電極用膜を堆積する工程と、 前記第２のゲート電極用膜を前記被覆膜が露出するまで
   研磨して、前記開口内の前記第２のゲート電極用膜を前
   記第２のゲート電極として残す工程とを有する請求項１
   記載の半導体装置の製造方法。
8. 【請求項８】前記第１の絶縁膜、前記導電膜、前記第２
   の絶縁膜、および前記半導体層が順に積層されている前
   記半導体基板を形成する工程は、 前記半導体層を含む第１基板上に、前記第２の絶縁膜を
   形成する工程と、 前記第２の絶縁膜上に、前記導電膜を形成する工程と、 前記導電膜上に、前記第１の絶縁膜を形成する工程と、 前記第１基板の所定の深さの領域に、前記第１基板を剥
   離し得る不純物を導入する工程と、 前記第１の絶縁膜の側から第２基板を張り合わせる工程
   と、 熱処理により、前記第１基板の前記半導体層を前記第２
   の絶縁膜上に残しながら、前記不純物が導入された領域
   において前記第１基板を剥離する工程と、 前記半導体層が所望の膜厚となるように当該半導体層を
   研磨する工程とを有する請求項１記載の半導体装置の製
   造方法。
9. 【請求項９】前記第２の絶縁膜を形成する工程の前に、
   前記半導体層を含む第１基板に、所定のパターンを有す
   る所定の深さの溝を形成する工程をさらに有し、 前記第２の絶縁膜を形成する工程において、前記溝内お
   よび前記第１基板上に前記第２の絶縁膜を形成し、 前記半導体層を研磨する工程において、前記溝の底部に
   おいて突出した形状となる前記第２の絶縁膜をストッパ
   として前記半導体層を研磨する請求項８記載の半導体装
   置の製造方法。
10. 【請求項１０】前記第１基板を剥離し得る不純物を導入
    する工程において、水素イオンをイオン注入する請求項
    ８記載の半導体装置の製造方法。
11. 【請求項１１】前記溝を形成する工程において、前記半
    導体層に形成する半導体チップの回路パターンの外周領
    域において所定の深さの溝を形成する請求項９記載の半
    導体装置の製造方法。