JP2002343972A - 半導体素子の製造方法 - Google Patents
半導体素子の製造方法Info
- Publication number
- JP2002343972A JP2002343972A JP2001144045A JP2001144045A JP2002343972A JP 2002343972 A JP2002343972 A JP 2002343972A JP 2001144045 A JP2001144045 A JP 2001144045A JP 2001144045 A JP2001144045 A JP 2001144045A JP 2002343972 A JP2002343972 A JP 2002343972A
- Authority
- JP
- Japan
- Prior art keywords
- film
- layer
- substrate
- oxide film
- gate electrode
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
Landscapes
- Thin Film Transistor (AREA)
Abstract
(57)【要約】
【課題】 下部ゲート電極形成に起因する段差を高精度
・高効率で平坦化する。 【解決手段】 ストッパー膜３の凹部２を埋めるように
ＳｉＯ2膜１０を堆積し（Ｓ１０）、そのＳｉＯ2膜１０
におけるゲート電極形成部分のみに凹部１２を形成した
後（Ｓ１１）、前記凹部１２を埋めるようにポリシリコ
ン層４を堆積し（Ｓ１２）、マスク１３（Ｓ１３）を介
してポリシリコン層４をエッチングして（Ｓ１４）、Ｓ
ｉＯ2膜１０と同じ厚に平坦化研磨してゲート電極１４
を形成する（Ｓ１５）。次に、前記ゲート電極１４を覆
うＳｉＯ2膜１５を堆積し、そのＳｉＯ2膜１５側から水
素イオン注入して半導体基板１にイオン注入層１６を形
成した後（Ｓ１６）、前記ＳｉＯ2膜１５の表面にベー
ス基板８を重ね合わせ（Ｓ１７）熱処理して半導体基板
１を剥離し（Ｓ１８）、残存した半導体基板１のみを選
択研磨する（Ｓ１９）。
・高効率で平坦化する。 【解決手段】 ストッパー膜３の凹部２を埋めるように
ＳｉＯ2膜１０を堆積し（Ｓ１０）、そのＳｉＯ2膜１０
におけるゲート電極形成部分のみに凹部１２を形成した
後（Ｓ１１）、前記凹部１２を埋めるようにポリシリコ
ン層４を堆積し（Ｓ１２）、マスク１３（Ｓ１３）を介
してポリシリコン層４をエッチングして（Ｓ１４）、Ｓ
ｉＯ2膜１０と同じ厚に平坦化研磨してゲート電極１４
を形成する（Ｓ１５）。次に、前記ゲート電極１４を覆
うＳｉＯ2膜１５を堆積し、そのＳｉＯ2膜１５側から水
素イオン注入して半導体基板１にイオン注入層１６を形
成した後（Ｓ１６）、前記ＳｉＯ2膜１５の表面にベー
ス基板８を重ね合わせ（Ｓ１７）熱処理して半導体基板
１を剥離し（Ｓ１８）、残存した半導体基板１のみを選
択研磨する（Ｓ１９）。
Description
【０００１】
【発明の属する技術分野】本発明は、酸化膜上にＳＯＩ
層を形成し下部ゲート電極を構成して成る例えばダブル
ゲートＭＯＳトランジスタ等の半導体素子の製造方法に
関するものである。
層を形成し下部ゲート電極を構成して成る例えばダブル
ゲートＭＯＳトランジスタ等の半導体素子の製造方法に
関するものである。
【０００２】
【従来の技術】ＳＯＩ（SILICON ON INSULATOR）基板
は、支持基板となるシリコン基板上に絶縁膜として機能
する酸化膜を形成すると共に、その酸化膜上にＳＯＩ層
（半導電層；単結晶シリコン薄膜）を形成して構成され
る。例えば、下部ゲート電極（バックゲート）を有する
ＳＯＩ基板の場合、下部ゲート電極を酸化膜で覆ったパ
ターン構造により形成されるため、その下部ゲート電極
周囲の酸化膜に段差が生じる。半導体素子およびＳＯＩ
層の薄膜化を目的として前記のような段差を平坦化する
には、その段差を除去するように酸化膜上にポリシリコ
ンを堆積し、そのポリシリコン層を平坦化してからベー
ス基板を重ね合わせる方法が知られている。
は、支持基板となるシリコン基板上に絶縁膜として機能
する酸化膜を形成すると共に、その酸化膜上にＳＯＩ層
（半導電層；単結晶シリコン薄膜）を形成して構成され
る。例えば、下部ゲート電極（バックゲート）を有する
ＳＯＩ基板の場合、下部ゲート電極を酸化膜で覆ったパ
ターン構造により形成されるため、その下部ゲート電極
周囲の酸化膜に段差が生じる。半導体素子およびＳＯＩ
層の薄膜化を目的として前記のような段差を平坦化する
には、その段差を除去するように酸化膜上にポリシリコ
ンを堆積し、そのポリシリコン層を平坦化してからベー
ス基板を重ね合わせる方法が知られている。
【０００３】図２は、一般的なベース基板の重ね合わせ
によるＳＯＩ基板の製造工程図である。図２において、
ステップＳ２１はゲート酸化膜形成工程を示すものであ
り、予めトレンチ法等により凹部２が形成された半導体
基板１の表面に対して、その凹部２を埋めるように、ゲ
ート酸化膜およびストッパー膜となるＳｉＯ2膜３を熱
酸化法等により例えば５０ｎｍ程度の厚さで形成する。
によるＳＯＩ基板の製造工程図である。図２において、
ステップＳ２１はゲート酸化膜形成工程を示すものであ
り、予めトレンチ法等により凹部２が形成された半導体
基板１の表面に対して、その凹部２を埋めるように、ゲ
ート酸化膜およびストッパー膜となるＳｉＯ2膜３を熱
酸化法等により例えば５０ｎｍ程度の厚さで形成する。
【０００４】その後、ステップＳ２２のゲート層形成工
程にて、ＣＶＤ法等により前記のＳｉＯ2膜３表面を覆
うように、ポリシリコン層４を例えば厚さ３００ｎｍ程
度の厚さで前記ＳｉＯ2膜３表面に堆積する。そして、
ステップＳ２３のゲート層エッチング工程にて、所望の
パターンのレジストを介して前記のポリシリコン層４を
エッチングすることにより、ＳｉＯ2膜３表面にゲート
電極（下部ゲート電極（バックゲート））５を形成す
る。
程にて、ＣＶＤ法等により前記のＳｉＯ2膜３表面を覆
うように、ポリシリコン層４を例えば厚さ３００ｎｍ程
度の厚さで前記ＳｉＯ2膜３表面に堆積する。そして、
ステップＳ２３のゲート層エッチング工程にて、所望の
パターンのレジストを介して前記のポリシリコン層４を
エッチングすることにより、ＳｉＯ2膜３表面にゲート
電極（下部ゲート電極（バックゲート））５を形成す
る。
【０００５】ステップＳ２４は酸化膜被覆工程を示すも
のであり、前記のゲート電極５表面を覆うように絶縁膜
となるＳｉＯ2膜６を例えば６００ｎｍの厚さで前記Ｓ
ｉＯ2膜３表面に堆積する。これにより、前記のゲート
電極５は絶縁膜により覆われた構造となる。この構造に
おいて、ゲート電極５の形状を反映して形成されるＳｉ
Ｏ2膜６の段差５ａの厚さは、例えば３５０ｎｍ〜４０
０ｎｍ程度に達する。
のであり、前記のゲート電極５表面を覆うように絶縁膜
となるＳｉＯ2膜６を例えば６００ｎｍの厚さで前記Ｓ
ｉＯ2膜３表面に堆積する。これにより、前記のゲート
電極５は絶縁膜により覆われた構造となる。この構造に
おいて、ゲート電極５の形状を反映して形成されるＳｉ
Ｏ2膜６の段差５ａの厚さは、例えば３５０ｎｍ〜４０
０ｎｍ程度に達する。
【０００６】ステップＳ２５は平坦化膜形成工程を示す
ものであり、前記の段差５ａ表面を覆うように、ＳｉＯ
2膜６上にポリシリコン層７をＣＶＤ法等により堆積す
る。前記のように段差５ａの厚さが３５０ｎｍ〜４００
ｎｍ程度である場合、ポリシリコン層７の厚さは２〜３
μｍで十分ではあるが、一般的には比較的厚く形成して
５μｍにすることが好ましい。
ものであり、前記の段差５ａ表面を覆うように、ＳｉＯ
2膜６上にポリシリコン層７をＣＶＤ法等により堆積す
る。前記のように段差５ａの厚さが３５０ｎｍ〜４００
ｎｍ程度である場合、ポリシリコン層７の厚さは２〜３
μｍで十分ではあるが、一般的には比較的厚く形成して
５μｍにすることが好ましい。
【０００７】次に、ステップＳ２６は平坦化工程を示す
ものであり、例えばポリウレタン発泡体から成る研磨パ
ッドとコロイダルシリカ（平均粒子径８０ｎｍ程度）か
ら成る研磨スラリーとを用いて、前記の段差５ａの形状
を反映したポリシリコン層７の段差７ａを除去するよう
に研磨した後、再びコロイダルシリカ（平均粒子径４０
ｎｍ程度）から成る研磨スラリーを用いて表面処理する
ことにより、前記のポリシリコン層７を平坦化する。
ものであり、例えばポリウレタン発泡体から成る研磨パ
ッドとコロイダルシリカ（平均粒子径８０ｎｍ程度）か
ら成る研磨スラリーとを用いて、前記の段差５ａの形状
を反映したポリシリコン層７の段差７ａを除去するよう
に研磨した後、再びコロイダルシリカ（平均粒子径４０
ｎｍ程度）から成る研磨スラリーを用いて表面処理する
ことにより、前記のポリシリコン層７を平坦化する。
【０００８】その後、ステップＳ２７に示す基板接合工
程にて、前記の平坦化されたポリシリコン層７の表面に
対してベース基板８を重ね合わせる。この重ね合わせに
おいて、前記のポリシリコン層７の表面とベース基板８
との接合面は、ＲＣＡ洗浄等によりパーティクル等の付
着が無い状態にすると共に、その接合面にＯＨ基が存在
するように親水化処理する。また、前記の重ね合わせ
後、酸素または窒素雰囲気下にて例えば温度１１００℃
で３０分〜１２０分の熱処理を行うことにより、ポリシ
リコン層７とベース基板８との接合を強固にすることが
できる。
程にて、前記の平坦化されたポリシリコン層７の表面に
対してベース基板８を重ね合わせる。この重ね合わせに
おいて、前記のポリシリコン層７の表面とベース基板８
との接合面は、ＲＣＡ洗浄等によりパーティクル等の付
着が無い状態にすると共に、その接合面にＯＨ基が存在
するように親水化処理する。また、前記の重ね合わせ
後、酸素または窒素雰囲気下にて例えば温度１１００℃
で３０分〜１２０分の熱処理を行うことにより、ポリシ
リコン層７とベース基板８との接合を強固にすることが
できる。
【０００９】ステップＳ２８は研削工程を示すものであ
り、この研削によるダメージが後述するＳＯＩ層９に残
存しない程度に、前記の半導体基板１の表面を研削す
る。まず、ダイヤモンド砥石等（砥石番手♯２０００程
度の砥石）を用いて粗削りを行った後、例えばプラズマ
エッチ法のペース加工を行い、半導体基板１の厚さを２
００ｎｍ±５０ｎｍ程度に調整する。
り、この研削によるダメージが後述するＳＯＩ層９に残
存しない程度に、前記の半導体基板１の表面を研削す
る。まず、ダイヤモンド砥石等（砥石番手♯２０００程
度の砥石）を用いて粗削りを行った後、例えばプラズマ
エッチ法のペース加工を行い、半導体基板１の厚さを２
００ｎｍ±５０ｎｍ程度に調整する。
【００１０】そして、ステップＳ２９の選択研磨工程に
て、例えば研磨パッドとエチレンジアミン等（ＳｉとＳ
ｉＯ2とに対する研磨レート比が大きい研磨用スラリ
ー）を用い、ＳｉＯ2膜３の段差部（凹部２を反映した
段差部）表面が露出するように半導体基板１を選択研磨
することにより、ＳｉＯ2膜３を介してゲート電極５上
にＳＯＩ層９が形成されたＳＯＩ基板を得ることができ
る。
て、例えば研磨パッドとエチレンジアミン等（ＳｉとＳ
ｉＯ2とに対する研磨レート比が大きい研磨用スラリ
ー）を用い、ＳｉＯ2膜３の段差部（凹部２を反映した
段差部）表面が露出するように半導体基板１を選択研磨
することにより、ＳｉＯ2膜３を介してゲート電極５上
にＳＯＩ層９が形成されたＳＯＩ基板を得ることができ
る。
【００１１】なお、前記のポリシリコン層において比較
的厚く形成することにより、抵抗を低減できることがし
られている（特開平１０−１２５８８１号公報参照）
的厚く形成することにより、抵抗を低減できることがし
られている（特開平１０−１２５８８１号公報参照）
【００１２】
【発明が解決しようとする課題】しかしながら、図２に
示すような方法によりＳＯＩ基板を作製する場合、例え
ば以下に示すような問題点がある。
示すような方法によりＳＯＩ基板を作製する場合、例え
ば以下に示すような問題点がある。
【００１３】１）前記のような平坦化膜形成工程にて、
厚さ３５０ｎｍ〜４００ｎｍ程度の段差を除去するよう
に厚さ５μｍ程度のポリシリコン層を形成するには、多
大な時間やガスが費やされ、作業効率が低くランニング
コストが高くなってしまう（特開平２−１７７４３３号
参照）。
厚さ３５０ｎｍ〜４００ｎｍ程度の段差を除去するよう
に厚さ５μｍ程度のポリシリコン層を形成するには、多
大な時間やガスが費やされ、作業効率が低くランニング
コストが高くなってしまう（特開平２−１７７４３３号
参照）。
【００１４】２）ＣＶＤ装置を用いて厚さ５μｍ程度の
ポリシリコンを堆積させる場合、そのＣＶＤ炉内に多量
のポリシリコンが堆積する。このため、ＣＶＤ炉内を定
期的にクリーニングする必要があり、作業効率が著しく
低下してしまう。
ポリシリコンを堆積させる場合、そのＣＶＤ炉内に多量
のポリシリコンが堆積する。このため、ＣＶＤ炉内を定
期的にクリーニングする必要があり、作業効率が著しく
低下してしまう。
【００１５】３）前記のような平坦化膜形成工程の場
合、段差における凸部ではポリシリコンが薄くなり凹部
ではポリシリコンが厚くなる。このため、ベース基板と
重ね合わさる面（接合面；平坦化された面）において、
ポリシリコンのグレーンサイズがそれぞれ異なってしま
い、基板接合工程における歩留に影響する。
合、段差における凸部ではポリシリコンが薄くなり凹部
ではポリシリコンが厚くなる。このため、ベース基板と
重ね合わさる面（接合面；平坦化された面）において、
ポリシリコンのグレーンサイズがそれぞれ異なってしま
い、基板接合工程における歩留に影響する。
【００１６】４）厚さ５μｍ程度のポリシリコンを堆積
させる際、基板（半導体基板１）支持用の治具（ツメ）
周辺に対してもポリシリコンが堆積するため、その半導
体基板裏面にて突起状の異物が形成されてしまう。この
ような異物は後工程にて悪影響を与えるため、その異物
を除去する工程が必要になり手間がかかってしまう。
させる際、基板（半導体基板１）支持用の治具（ツメ）
周辺に対してもポリシリコンが堆積するため、その半導
体基板裏面にて突起状の異物が形成されてしまう。この
ような異物は後工程にて悪影響を与えるため、その異物
を除去する工程が必要になり手間がかかってしまう。
【００１７】５）研磨工程，研削工程，選択研磨工程に
おいて、厚さのある半導体基板を研削したり研磨するた
め、コストが高くなってしまうと共に研磨後の膜厚が不
均一になり、例えば図３に示すようにストッパー膜とな
るＳｉＯ2膜３が研削されたり、研磨されるべき半導体
基板１が残存したりする問題がある。
おいて、厚さのある半導体基板を研削したり研磨するた
め、コストが高くなってしまうと共に研磨後の膜厚が不
均一になり、例えば図３に示すようにストッパー膜とな
るＳｉＯ2膜３が研削されたり、研磨されるべき半導体
基板１が残存したりする問題がある。
【００１８】６）狭い領域に対してポリシリコン層を厚
く形成することになるため、そのポリシリコン層による
空洞（気泡）が発生し易く、歩留まりが低下する問題が
ある。
く形成することになるため、そのポリシリコン層による
空洞（気泡）が発生し易く、歩留まりが低下する問題が
ある。
【００１９】図２のようなポリシリコンを用いる方法と
は別に、例えば下部ゲート電極を覆う酸化膜（Ｓｉ
Ｏ2）を予め厚く形成し、その酸化膜を平坦化してから
ベース基板を重ね合わせる方法が知られている（特開平
８−１５３７８０号参照）。しかし、前記のようにゲー
ト電極酸化膜で覆ってから平坦化してベース基板を重ね
合わせるには、厚さ５μｍ程度の酸化膜が必要であると
共に、その酸化膜を一括成膜にて形成する必要があるた
め、前記のポリシリコン層と同様に多大な時間やガスが
費やされ、作業効率が低くランニングコストが高くなっ
てしまう。また、狭い領域に対して酸化膜を厚く形成す
ることになるため、ポリシリコンを用いた際と同様に空
洞が発生し易く、歩留まりが低下する問題がある。
は別に、例えば下部ゲート電極を覆う酸化膜（Ｓｉ
Ｏ2）を予め厚く形成し、その酸化膜を平坦化してから
ベース基板を重ね合わせる方法が知られている（特開平
８−１５３７８０号参照）。しかし、前記のようにゲー
ト電極酸化膜で覆ってから平坦化してベース基板を重ね
合わせるには、厚さ５μｍ程度の酸化膜が必要であると
共に、その酸化膜を一括成膜にて形成する必要があるた
め、前記のポリシリコン層と同様に多大な時間やガスが
費やされ、作業効率が低くランニングコストが高くなっ
てしまう。また、狭い領域に対して酸化膜を厚く形成す
ることになるため、ポリシリコンを用いた際と同様に空
洞が発生し易く、歩留まりが低下する問題がある。
【００２０】半導体基板全面に酸素イオンを注入してＳ
ＩＯ基板を作製する方法（ＳＩＭＯＸ法；電子情報通信
学会の信学技法（1997-03）参照）においても知られて
いるが、その酸素イオンにより基板に対して損傷を与え
てしまうため、結晶性を著しく損なう等の問題がある。
ＩＯ基板を作製する方法（ＳＩＭＯＸ法；電子情報通信
学会の信学技法（1997-03）参照）においても知られて
いるが、その酸素イオンにより基板に対して損傷を与え
てしまうため、結晶性を著しく損なう等の問題がある。
【００２１】本発明は前記課題に基づいてなされたもの
であり、下部ゲート電極形成に起因する段差を高い精度
で効率良く平坦化すると共に、ＳＯＩ基板においてラン
ニングコスト等の製造コストを低減し歩留まりを向上さ
せる半導体素子の製造方法を提供することにある。
であり、下部ゲート電極形成に起因する段差を高い精度
で効率良く平坦化すると共に、ＳＯＩ基板においてラン
ニングコスト等の製造コストを低減し歩留まりを向上さ
せる半導体素子の製造方法を提供することにある。
【００２２】
【発明を解決するための手段】本発明は、前記の課題の
解決を図るために、請求項１に記載の発明は、半導体基
板上に対して酸化膜（ＳｉＯ2）で覆われた下部ゲート
電極をパターン形成した後、ベース基板を重ね合わせＳ
ＯＩ層を形成して成る半導体素子の製造方法において、
前記の酸化膜側からイオン注入（水素イオン注入）を行
い半導体基板に対して剥離層（イオン注入層）を形成す
る工程と、前記の酸化膜上にベース基板を重ね合わせる
工程と、（半導体基板を熱処理することにより）前記の
剥離層にて半導体基板を剥離し、ベース基板側に残存し
た半導体基板を選択研磨して前記ＳＯＩ層を形成する工
程と、を有することを特徴とする。
解決を図るために、請求項１に記載の発明は、半導体基
板上に対して酸化膜（ＳｉＯ2）で覆われた下部ゲート
電極をパターン形成した後、ベース基板を重ね合わせＳ
ＯＩ層を形成して成る半導体素子の製造方法において、
前記の酸化膜側からイオン注入（水素イオン注入）を行
い半導体基板に対して剥離層（イオン注入層）を形成す
る工程と、前記の酸化膜上にベース基板を重ね合わせる
工程と、（半導体基板を熱処理することにより）前記の
剥離層にて半導体基板を剥離し、ベース基板側に残存し
た半導体基板を選択研磨して前記ＳＯＩ層を形成する工
程と、を有することを特徴とする。
【００２３】請求項２に記載の発明は、前記ＳＯＩ層と
同じ厚さの段差を有するストッパー膜（ＳｉＯ2）を形
成し、そのストッパー膜に対して酸化膜を堆積した後、
前記の酸化膜をパターニングして凹部を形成し、その凹
部に埋め込むように前記酸化膜上に対しゲート層（ポリ
シリコン）を堆積して、前記の凹部のみにゲート層が残
存するようにエッチングした後、ＣＭＰ法により平坦化
して前記の下部ゲート電極を形成したことを特徴とす
る。
同じ厚さの段差を有するストッパー膜（ＳｉＯ2）を形
成し、そのストッパー膜に対して酸化膜を堆積した後、
前記の酸化膜をパターニングして凹部を形成し、その凹
部に埋め込むように前記酸化膜上に対しゲート層（ポリ
シリコン）を堆積して、前記の凹部のみにゲート層が残
存するようにエッチングした後、ＣＭＰ法により平坦化
して前記の下部ゲート電極を形成したことを特徴とす
る。
【００２４】なお、前記の酸化膜をパターニングする
際、例えば酸化膜をストッパー膜と共にエッチングし半
導体基板表面を露出して凹部を形成した後、熱酸化法に
より凹部底部に対し所定厚さのＳｉＯ2膜等を形成して
からゲート層を堆積しても良い。
際、例えば酸化膜をストッパー膜と共にエッチングし半
導体基板表面を露出して凹部を形成した後、熱酸化法に
より凹部底部に対し所定厚さのＳｉＯ2膜等を形成して
からゲート層を堆積しても良い。
【００２５】
【発明の実施の形態】以下、本発明の実施の形態におけ
る半導体素子の製造方法を図面に基づいて詳細に説明す
る。
る半導体素子の製造方法を図面に基づいて詳細に説明す
る。
【００２６】本実施の形態は、ポリシリコン等の平坦化
膜を用いることなく、ＳＯＩ基板の作製において下部ゲ
ート電極形成に起因する段差を高い精度で効率良く平坦
化するために、下部ゲート電極におけるパターン形成を
改良すると共に、水素注入分離法（ＵＮＩＢＯＮＤ法；
電子情報通信学会の信学技法（1997-03）参照））を利
用して半導体素子を作製するものである。
膜を用いることなく、ＳＯＩ基板の作製において下部ゲ
ート電極形成に起因する段差を高い精度で効率良く平坦
化するために、下部ゲート電極におけるパターン形成を
改良すると共に、水素注入分離法（ＵＮＩＢＯＮＤ法；
電子情報通信学会の信学技法（1997-03）参照））を利
用して半導体素子を作製するものである。
【００２７】図１は、本実施の形態における半導体素子
の製造方法を示す概略工程図である。なお、図２に示し
たものと同様なものには同一符号を用いて、その詳細な
説明を省略する。図１において、ステップＳ１０は酸化
膜形成工程を示すものであり、ゲート酸化膜形成工程Ｓ
２１と同様の工程を経て作製したストッパー膜となるゲ
ート酸化膜３上に対して、そのゲート酸化膜３の凹部２
を埋めるように、ＣＶＤ法等によりＳｉＯ2膜１０を堆
積した。なお、例えば、前記の半導体基板１の凹部２の
厚さは３０ｎｍ〜１２０ｎｍ（目的とするデバイスに応
じて、ＳＯＩ層形成に必要な厚さ）とし、ゲート酸化膜
３の厚さは５０ｎｍ〜１００ｎｍとする。
の製造方法を示す概略工程図である。なお、図２に示し
たものと同様なものには同一符号を用いて、その詳細な
説明を省略する。図１において、ステップＳ１０は酸化
膜形成工程を示すものであり、ゲート酸化膜形成工程Ｓ
２１と同様の工程を経て作製したストッパー膜となるゲ
ート酸化膜３上に対して、そのゲート酸化膜３の凹部２
を埋めるように、ＣＶＤ法等によりＳｉＯ2膜１０を堆
積した。なお、例えば、前記の半導体基板１の凹部２の
厚さは３０ｎｍ〜１２０ｎｍ（目的とするデバイスに応
じて、ＳＯＩ層形成に必要な厚さ）とし、ゲート酸化膜
３の厚さは５０ｎｍ〜１００ｎｍとする。
【００２８】ステップＳ１１は酸化膜エッチング工程を
示すものであり、まず凹部２の形状を反映したＳｉＯ2
膜１０の凹部１１を除去するように、研磨パッド（例え
ば、ロデールニッタ製のＩＣ１０００＋Ｓｕｂａ４０
０）と研磨スラリー（例えば、キャボット製のＳＣ１１
２）とを用いたＣＭＰ法によりＳｉＯ2膜１０を所定の
厚さに研磨（例えば、３００ｎｍ；目的とするゲート電
極と同じ厚さに研磨）して平坦化した。その後、所定パ
ターンのレジスト等を介して、前記ＳｉＯ2膜１０にお
けるゲート電極形成部分のみをエッチングしてパターニ
ングし、ＳｉＯ2膜３を露出してＳｉＯ2膜１０に凹部１
２を形成した。
示すものであり、まず凹部２の形状を反映したＳｉＯ2
膜１０の凹部１１を除去するように、研磨パッド（例え
ば、ロデールニッタ製のＩＣ１０００＋Ｓｕｂａ４０
０）と研磨スラリー（例えば、キャボット製のＳＣ１１
２）とを用いたＣＭＰ法によりＳｉＯ2膜１０を所定の
厚さに研磨（例えば、３００ｎｍ；目的とするゲート電
極と同じ厚さに研磨）して平坦化した。その後、所定パ
ターンのレジスト等を介して、前記ＳｉＯ2膜１０にお
けるゲート電極形成部分のみをエッチングしてパターニ
ングし、ＳｉＯ2膜３を露出してＳｉＯ2膜１０に凹部１
２を形成した。
【００２９】なお、前記の酸化膜エッチング工程Ｓ１１
において、例えばＳｉＯ2膜３およびＳｉＯ2膜１０にお
けるゲート電極形成部分をエッチングすることにより、
半導体基板１表面を露出して凹部１２を形成した後、熱
酸化法により凹部１２底部に対して所定厚さのＳｉＯ2
膜（ゲート酸化膜）を形成しても良い。
において、例えばＳｉＯ2膜３およびＳｉＯ2膜１０にお
けるゲート電極形成部分をエッチングすることにより、
半導体基板１表面を露出して凹部１２を形成した後、熱
酸化法により凹部１２底部に対して所定厚さのＳｉＯ2
膜（ゲート酸化膜）を形成しても良い。
【００３０】ステップＳ１２はゲート層形成工程を示す
ものであり、前記の凹部１２を埋めるように、露出した
ＳｉＯ2膜３およびＳｉＯ2膜１０表面に対してポリシリ
コン層４を堆積した。次に、ステップＳ１３のマスク形
成工程にて、前記ポリシリコン層４上におけるゲート電
極形成部分のみに対し、ＳｉＯ2またはレジストから成
る所定パターンのマスク１３を形成した。その後、ステ
ップＳ１４のゲート層エッチング工程にて、前記ポリシ
リコン層４においてゲート電極形成部分のみを残すよう
にエッチング（プラズマエッチ等）した。そして、ステ
ップＳ１５のゲート層平坦化工程にて、ＳｉＯ2膜１０
と同じ厚さになるように、ポリシリコン層４をＣＭＰで
平坦化研磨することにより、ゲート電極１４をパターン
形成した。
ものであり、前記の凹部１２を埋めるように、露出した
ＳｉＯ2膜３およびＳｉＯ2膜１０表面に対してポリシリ
コン層４を堆積した。次に、ステップＳ１３のマスク形
成工程にて、前記ポリシリコン層４上におけるゲート電
極形成部分のみに対し、ＳｉＯ2またはレジストから成
る所定パターンのマスク１３を形成した。その後、ステ
ップＳ１４のゲート層エッチング工程にて、前記ポリシ
リコン層４においてゲート電極形成部分のみを残すよう
にエッチング（プラズマエッチ等）した。そして、ステ
ップＳ１５のゲート層平坦化工程にて、ＳｉＯ2膜１０
と同じ厚さになるように、ポリシリコン層４をＣＭＰで
平坦化研磨することにより、ゲート電極１４をパターン
形成した。
【００３１】ステップＳ１６はイオン注入工程を示すも
のであり、前記のゲート電極１４上およびＳｉＯ2膜１
０上に対して重ね合わせおよび絶縁膜としてのＳｉＯ2
膜１５をＣＶＤ法等により堆積した後、図１中矢印で示
すように水素イオンを注入することにより、半導体基板
１におけるＳｉＯ2膜３近傍に対して剥離層としてのイ
オン注入層１６を形成した。なお、例えば、前記のＳｉ
Ｏ2膜１５の厚さは３００ｎｍとし、前記のイオン注入
層１６はＳｉＯ2膜３から約２００ｎｍ程度隔てた位置
に均一な深さで形成する。
のであり、前記のゲート電極１４上およびＳｉＯ2膜１
０上に対して重ね合わせおよび絶縁膜としてのＳｉＯ2
膜１５をＣＶＤ法等により堆積した後、図１中矢印で示
すように水素イオンを注入することにより、半導体基板
１におけるＳｉＯ2膜３近傍に対して剥離層としてのイ
オン注入層１６を形成した。なお、例えば、前記のＳｉ
Ｏ2膜１５の厚さは３００ｎｍとし、前記のイオン注入
層１６はＳｉＯ2膜３から約２００ｎｍ程度隔てた位置
に均一な深さで形成する。
【００３２】次に、ステップＳ１７に示す基板接合工程
にて、前記の平坦化されたＳｉＯ2膜１５の表面に対し
てベース基板８を重ね合わせ、酸素または窒素雰囲気下
にて例えば温度４００℃の熱処理を行うことにより仮接
合した。なお、この基板接合工程において、前記のＳｉ
Ｏ2膜１５とベース基板８との接合面は、例えばＲＣＡ
洗浄等によりパーティクル等の付着が無い状態にすると
共に、その接合面にＯＨ基が存在するように親水化処理
することにより、前記接合面に気泡が形成されないよう
にする。
にて、前記の平坦化されたＳｉＯ2膜１５の表面に対し
てベース基板８を重ね合わせ、酸素または窒素雰囲気下
にて例えば温度４００℃の熱処理を行うことにより仮接
合した。なお、この基板接合工程において、前記のＳｉ
Ｏ2膜１５とベース基板８との接合面は、例えばＲＣＡ
洗浄等によりパーティクル等の付着が無い状態にすると
共に、その接合面にＯＨ基が存在するように親水化処理
することにより、前記接合面に気泡が形成されないよう
にする。
【００３３】その後、ステップＳ１８に示す熱処理工程
にて、前記のようにベース基板８を接合した半導体基板
１を例えば窒素雰囲気中で６００℃の熱処理を施してイ
オン注入層１６を膨張させることにより、半導体基板１
をイオン注入層１６の位置から剥離した。なお、前記の
ように半導体基板１を剥離した後、例えば窒素雰囲気中
で８００℃〜１０００℃の熱処理を施すことにより、Ｓ
ｉＯ2膜１５とベース基板８との接合を強固にすること
ができる。また、前記の剥離した半導体基板１は、その
剥離した表面を必要に応じて研磨して表面粗さを小さく
して、例えば前記の基板接合工程Ｓ１７において再利用
することができる。
にて、前記のようにベース基板８を接合した半導体基板
１を例えば窒素雰囲気中で６００℃の熱処理を施してイ
オン注入層１６を膨張させることにより、半導体基板１
をイオン注入層１６の位置から剥離した。なお、前記の
ように半導体基板１を剥離した後、例えば窒素雰囲気中
で８００℃〜１０００℃の熱処理を施すことにより、Ｓ
ｉＯ2膜１５とベース基板８との接合を強固にすること
ができる。また、前記の剥離した半導体基板１は、その
剥離した表面を必要に応じて研磨して表面粗さを小さく
して、例えば前記の基板接合工程Ｓ１７において再利用
することができる。
【００３４】そして、ステップＳ１９の選択研磨工程に
て、不織布基材クロス（例えば、ロデールニッタ製のＳ
ｕｂａ４００（ＪＩＳのＫ−６３０１に準拠した硬度が
８２））等の研磨パッドとエチレンジアミン溶液（例え
ば、エチレンジアミン濃度０．０００５％の溶液）等の
選択研磨用スラリー（ＳｉとＳｉＯ2とに対する研磨レ
ート比が大きい研磨用スラリー）を用い、ＳｉＯ2膜３
の段差部（凹部２を反映した段差部）表面が露出するよ
うに、前記熱処理工程Ｓ１８で残存した半導体基板１の
みを選択研磨することにより、ＳｉＯ2膜３を介してゲ
ート電極５上にＳＯＩ層１７が形成されたＳＯＩ基板を
得ることができる。
て、不織布基材クロス（例えば、ロデールニッタ製のＳ
ｕｂａ４００（ＪＩＳのＫ−６３０１に準拠した硬度が
８２））等の研磨パッドとエチレンジアミン溶液（例え
ば、エチレンジアミン濃度０．０００５％の溶液）等の
選択研磨用スラリー（ＳｉとＳｉＯ2とに対する研磨レ
ート比が大きい研磨用スラリー）を用い、ＳｉＯ2膜３
の段差部（凹部２を反映した段差部）表面が露出するよ
うに、前記熱処理工程Ｓ１８で残存した半導体基板１の
みを選択研磨することにより、ＳｉＯ2膜３を介してゲ
ート電極５上にＳＯＩ層１７が形成されたＳＯＩ基板を
得ることができる。
【００３５】前記のＳＯＩ基板において、一般的なパタ
ーン方法によりＳＯＩ層１７上に上部ゲート電極を形成
すると共にソース電極，ドレイン電極等を形成すること
により、例えばダブルゲートＭＯＳトランジスタを作製
することができる。
ーン方法によりＳＯＩ層１７上に上部ゲート電極を形成
すると共にソース電極，ドレイン電極等を形成すること
により、例えばダブルゲートＭＯＳトランジスタを作製
することができる。
【００３６】以上示したようにＳＯＩ基板を作製するこ
とにより、ポリシリコン等の平坦化膜を用いる必要がな
いため、そのポリシリコンによるＣＶＤ炉内の堆積物や
基板支持用治具に起因する異物の発生を抑えることがで
きる。また、ゲート層平坦化工程や選択研磨工程等で
は、例えば図２に示した方法と比較して、研磨領域が極
めて小面積（例えば、ゲート層エッチング工程Ｓ１５）
または薄い領域（例えば、選択研磨工程Ｓ１９）にな
る。さらに、基板接合工程における基板（Ｓｉ）と酸化
膜（ＳｉＯ2）との接合は、例えば図２に示したような
基板（Ｓｉ）とポリシリコン（Ｓｉ）との接合と比較し
て強固で安定なものとなる。
とにより、ポリシリコン等の平坦化膜を用いる必要がな
いため、そのポリシリコンによるＣＶＤ炉内の堆積物や
基板支持用治具に起因する異物の発生を抑えることがで
きる。また、ゲート層平坦化工程や選択研磨工程等で
は、例えば図２に示した方法と比較して、研磨領域が極
めて小面積（例えば、ゲート層エッチング工程Ｓ１５）
または薄い領域（例えば、選択研磨工程Ｓ１９）にな
る。さらに、基板接合工程における基板（Ｓｉ）と酸化
膜（ＳｉＯ2）との接合は、例えば図２に示したような
基板（Ｓｉ）とポリシリコン（Ｓｉ）との接合と比較し
て強固で安定なものとなる。
【００３７】以上、本発明において、記載された具体例
に対してのみ詳細に説明したが、本発明の技術思想の範
囲で多彩な変形および修正が可能であることは、当業者
にとって明白なことであり、このような変形および修正
が特許請求の範囲に属することは当然のことである。
に対してのみ詳細に説明したが、本発明の技術思想の範
囲で多彩な変形および修正が可能であることは、当業者
にとって明白なことであり、このような変形および修正
が特許請求の範囲に属することは当然のことである。
【００３８】
【発明の効果】以上示したように本発明によれば、ポリ
シリコン等の平坦化膜を用いる必要がないため、ＳＯＩ
基板作製に要する時間，コスト等を低減できる。また、
ゲート層平坦化工程や選択研磨工程等では、極めて小面
積または薄い領域を研磨するため、それら研磨を高精度
および容易に行うことができる。さらに、基板接合工程
における基板（Ｓｉ）と酸化膜（ＳｉＯ2）との接合が
強固で安定しているため、その接合面において空洞等が
発生することなく歩留まり良好なＳＯＩ基板が得られ
る。
シリコン等の平坦化膜を用いる必要がないため、ＳＯＩ
基板作製に要する時間，コスト等を低減できる。また、
ゲート層平坦化工程や選択研磨工程等では、極めて小面
積または薄い領域を研磨するため、それら研磨を高精度
および容易に行うことができる。さらに、基板接合工程
における基板（Ｓｉ）と酸化膜（ＳｉＯ2）との接合が
強固で安定しているため、その接合面において空洞等が
発生することなく歩留まり良好なＳＯＩ基板が得られ
る。
【図１】本実施の形態におけるＳＯＩ基板の製造工程
図。
図。
【図２】一般的なＳＯＩ基板の製造工程図。
【図３】不均一に研削および研磨されたＳＯＩ基板の概
略構成図。
略構成図。
１…半導体基板 ２，１１，１２…凹部 ３，１０，１５…ＳｉＯ2膜 ４…ポリシリコン層 ８…ベース基板 １３…マスク １４…ゲート電極 １６…イオン注入層 １７…ＳＯＩ層
Claims (2)
- 【請求項１】 半導体基板上に対して酸化膜で覆われた
下部ゲート電極をパターン形成した後、ベース基板を重
ね合わせＳＯＩ層を形成して成る半導体素子の製造方法
において、 前記の酸化膜側からイオン注入を行い半導体基板に対し
て剥離層を形成する工程と、 前記の酸化膜上にベース基板を重ね合わせる工程と、 前記の剥離層にて半導体基板を剥離し、ベース基板側に
残存した半導体基板を選択研磨して前記ＳＯＩ層を形成
する工程と、を有することを特徴とする半導体素子の製
造方法。 - 【請求項２】 前記ＳＯＩ層と同じ厚さの段差を有する
ストッパー膜を形成し、そのストッパー膜に対して酸化
膜を堆積した後、 前記の酸化膜をパターニングして凹部を形成し、その凹
部に埋め込むように前記酸化膜上に対しゲート層を堆積
して、 前記の凹部のみにゲート層が残存するようにエッチング
した後、ＣＭＰ法により平坦化して前記の下部ゲート電
極を形成したことを特徴とする請求項１記載の半導体素
子の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2001144045A JP2002343972A (ja) | 2001-05-15 | 2001-05-15 | 半導体素子の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2001144045A JP2002343972A (ja) | 2001-05-15 | 2001-05-15 | 半導体素子の製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JP2002343972A true JP2002343972A (ja) | 2002-11-29 |
Family
ID=18990063
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2001144045A Pending JP2002343972A (ja) | 2001-05-15 | 2001-05-15 | 半導体素子の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2002343972A (ja) |
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2004288780A (ja) * | 2003-03-20 | 2004-10-14 | Sharp Corp | 半導体装置およびその製造方法 |
| JP2006294703A (ja) * | 2005-04-06 | 2006-10-26 | Sharp Corp | 半導体装置の製造方法及び半導体装置並びに液晶表示装置 |
| US7709932B2 (en) | 2003-07-01 | 2010-05-04 | Renesas Technology Corp. | Semiconductor wafer having a separation portion on a peripheral area |
| WO2015156381A1 (ja) * | 2014-04-10 | 2015-10-15 | 富士電機株式会社 | 半導体基板の処理方法及び該処理方法を用いる半導体装置の製造方法 |
-
2001
- 2001-05-15 JP JP2001144045A patent/JP2002343972A/ja active Pending
Cited By (7)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2004288780A (ja) * | 2003-03-20 | 2004-10-14 | Sharp Corp | 半導体装置およびその製造方法 |
| US7919392B2 (en) | 2003-03-20 | 2011-04-05 | Sharp Kabushiki Kaisha | Semiconductor device and method of manufacturing the same |
| US7709932B2 (en) | 2003-07-01 | 2010-05-04 | Renesas Technology Corp. | Semiconductor wafer having a separation portion on a peripheral area |
| JP2006294703A (ja) * | 2005-04-06 | 2006-10-26 | Sharp Corp | 半導体装置の製造方法及び半導体装置並びに液晶表示装置 |
| WO2015156381A1 (ja) * | 2014-04-10 | 2015-10-15 | 富士電機株式会社 | 半導体基板の処理方法及び該処理方法を用いる半導体装置の製造方法 |
| JPWO2015156381A1 (ja) * | 2014-04-10 | 2017-04-13 | 富士電機株式会社 | 半導体基板の処理方法及び該処理方法を用いる半導体装置の製造方法 |
| US9779968B2 (en) | 2014-04-10 | 2017-10-03 | Fuji Electric Co., Ltd. | Method for processing semiconductor substrate and method for manufacturing semiconductor device in which said processing method is used |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US7855129B2 (en) | Method for manufacturing direct bonded SOI wafer and direct bonded SOI wafer manufactured by the method | |
| US7245002B2 (en) | Semiconductor substrate having a stepped profile | |
| US6242343B1 (en) | Process for fabricating semiconductor device and apparatus for fabricating semiconductor device | |
| US6580128B2 (en) | Semiconductor substrate, semiconductor device, and processes of production of same | |
| JP2000183157A (ja) | Ｓｏｉウェ―ハの製造方法 | |
| JP3413516B2 (ja) | 半導体素子の製造方法 | |
| JP2002343972A (ja) | 半導体素子の製造方法 | |
| JP2001028354A (ja) | 半導体装置の製造方法 | |
| JP2004096044A (ja) | 基板及びその製造方法 | |
| JP2002057309A (ja) | Ｓｏｉ基板の作製方法 | |
| JP2002057310A (ja) | Ｓｏｉ基板の作製方法 | |
| JPH11284061A (ja) | 半導体装置の製造方法 | |
| JP2005079109A (ja) | 貼合せｓｏｉウェーハの製造方法及び該方法により製造された貼合せｓｏｉウェーハ | |
| JP2000294627A (ja) | 半導体装置の製造方法 | |
| JPH1197654A (ja) | 半導体基板の製造方法 | |
| JPH10125880A (ja) | 張り合わせｓｏｉ基板の作製方法 | |
| JP2000252354A (ja) | 埋め込み絶縁膜を有する基板の製造方法 | |
| JP2003124232A (ja) | 半導体素子の製造方法 | |
| JP3147073B2 (ja) | 半導体装置の製造方法 | |
| JP2003324199A (ja) | 半導体装置の製造方法 | |
| JPH08191138A (ja) | Ｓｏｉ基板の製造方法 | |
| JP2000349148A (ja) | 半導体層を有する基板の製造方法 | |
| JP2003007816A (ja) | 半導体素子の製造方法 | |
| JP3371392B2 (ja) | 貼り合わせｓｏｉ基板の製造方法 | |
| JP2000306993A (ja) | 多層基板の製造方法 |