JPH11284061A - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
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- JPH11284061A JPH11284061A JP8591798A JP8591798A JPH11284061A JP H11284061 A JPH11284061 A JP H11284061A JP 8591798 A JP8591798 A JP 8591798A JP 8591798 A JP8591798 A JP 8591798A JP H11284061 A JPH11284061 A JP H11284061A
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Abstract
(57)【要約】
【課題】減圧ＣＶＤを用いて、素子分離のためのシャロ
ウトレンチの内部へ酸化膜を埋め込んだ場合に、埋め込
まれた酸化膜に発生するシーム部の腐食による歩留りの
低下を抑えることができる半導体装置の製造方法を提供
する。 【解決手段】シャロウトレンチの内部に、シランベース
の減圧ＣＶＤ法を用いて第１の酸化膜を埋め込んだ後、
まず、ソフトパッドを用いたＣＭＰ法もしくはエッチバ
ック法により第１の酸化膜を平坦化し、シャロウトレン
チ内部に埋め込まれた第１の酸化膜の表面を、多くとも
素子分離間隔の最低幅の１／２以下の範囲まで窪ませた
後、シャロウトレンチ内部に埋め込まれた第１の酸化膜
の窪み量以上の膜厚の第２の酸化膜を成膜し、ハードパ
ッドを用いたＣＭＰ法により、シャロウトレンチの内部
に埋め込まれた第２の酸化膜の表面を平坦化することに
より、上記課題を解決する。
ウトレンチの内部へ酸化膜を埋め込んだ場合に、埋め込
まれた酸化膜に発生するシーム部の腐食による歩留りの
低下を抑えることができる半導体装置の製造方法を提供
する。 【解決手段】シャロウトレンチの内部に、シランベース
の減圧ＣＶＤ法を用いて第１の酸化膜を埋め込んだ後、
まず、ソフトパッドを用いたＣＭＰ法もしくはエッチバ
ック法により第１の酸化膜を平坦化し、シャロウトレン
チ内部に埋め込まれた第１の酸化膜の表面を、多くとも
素子分離間隔の最低幅の１／２以下の範囲まで窪ませた
後、シャロウトレンチ内部に埋め込まれた第１の酸化膜
の窪み量以上の膜厚の第２の酸化膜を成膜し、ハードパ
ッドを用いたＣＭＰ法により、シャロウトレンチの内部
に埋め込まれた第２の酸化膜の表面を平坦化することに
より、上記課題を解決する。
Description
【０００１】
【発明の属する技術分野】本発明は、素子分離のための
シャロウトレンチの内部への酸化膜の埋め込みに、シラ
ンベースの減圧ＣＶＤ（Chemical Vapor Deposition ）
法を用いる半導体装置の製造方法に関するものである。
シャロウトレンチの内部への酸化膜の埋め込みに、シラ
ンベースの減圧ＣＶＤ（Chemical Vapor Deposition ）
法を用いる半導体装置の製造方法に関するものである。
【０００２】
【従来の技術】半導体装置の素子分離をシャロウトレン
チで行う場合、このトレンチへの埋め込み酸化膜とし
て、例えば減圧ＣＶＤ、ＳＯＧ（spin-on-glass ）、オ
ゾンＴＥＯＳ（Tetra-Ethyl-Ortho-Silicate）、ＨＤＰ
−ＣＶＤ（高密度プラズマＣＶＤ）等の種々の膜が用い
られている。それぞれに一長一短はあるが、埋め込み用
途としてのカバレージの良さを備え、かつ、プロセスダ
メージや汚染のない高品位な膜を得るためには、シラン
ベースの減圧ＣＶＤ膜を用いるのが好ましい。
チで行う場合、このトレンチへの埋め込み酸化膜とし
て、例えば減圧ＣＶＤ、ＳＯＧ（spin-on-glass ）、オ
ゾンＴＥＯＳ（Tetra-Ethyl-Ortho-Silicate）、ＨＤＰ
−ＣＶＤ（高密度プラズマＣＶＤ）等の種々の膜が用い
られている。それぞれに一長一短はあるが、埋め込み用
途としてのカバレージの良さを備え、かつ、プロセスダ
メージや汚染のない高品位な膜を得るためには、シラン
ベースの減圧ＣＶＤ膜を用いるのが好ましい。
【０００３】すなわち、ＳＯＧやＴＥＯＳ材料では、材
料起因のカーボン汚染を本質的に避けることが不可能で
あり、また、ＨＤＰ−ＣＶＤ等では、装置構成上、メタ
ル汚染の混入が避けられないという問題点がある。しか
し、一方で減圧ＣＶＤにおいては、後工程でのフッ酸処
理等で、トレンチの内部に埋め込まれた酸化膜に形成さ
れるシーム（継ぎ目）部分が選択的に腐食されてしまう
という別の問題点がある。以下、この減圧ＣＶＤによる
問題点について説明する。
料起因のカーボン汚染を本質的に避けることが不可能で
あり、また、ＨＤＰ−ＣＶＤ等では、装置構成上、メタ
ル汚染の混入が避けられないという問題点がある。しか
し、一方で減圧ＣＶＤにおいては、後工程でのフッ酸処
理等で、トレンチの内部に埋め込まれた酸化膜に形成さ
れるシーム（継ぎ目）部分が選択的に腐食されてしまう
という別の問題点がある。以下、この減圧ＣＶＤによる
問題点について説明する。
【０００４】ここで、図４（ａ）および（ｂ）に、従来
の半導体装置の製造方法の各工程を表す一例の断面概念
図を示す。同図（ａ）は、従来法に基づくシャロウトレ
ンチ埋め込みの仕上り概念図、同図（ｂ）は、その最終
形状の概念図である。
の半導体装置の製造方法の各工程を表す一例の断面概念
図を示す。同図（ａ）は、従来法に基づくシャロウトレ
ンチ埋め込みの仕上り概念図、同図（ｂ）は、その最終
形状の概念図である。
【０００５】例えば、同図（ａ）に示すように、減圧Ｃ
ＶＤを用いて、窒化膜１４／パッド酸化膜１２／シリコ
ン基板１０のスタック（積層構造）に形成されたシャロ
ウトレンチ１６の内部にＣＶＤ酸化膜１８を埋め込んだ
場合、このトレンチ１６の内部に埋め込まれた酸化膜１
８の中央部にはシーム２０が形成される。このシーム２
０は、トレンチ１６の両側の側壁から成長した膜同士が
接触しているのみで、その間に化学的結合を何ら持って
はいない。
ＶＤを用いて、窒化膜１４／パッド酸化膜１２／シリコ
ン基板１０のスタック（積層構造）に形成されたシャロ
ウトレンチ１６の内部にＣＶＤ酸化膜１８を埋め込んだ
場合、このトレンチ１６の内部に埋め込まれた酸化膜１
８の中央部にはシーム２０が形成される。このシーム２
０は、トレンチ１６の両側の側壁から成長した膜同士が
接触しているのみで、その間に化学的結合を何ら持って
はいない。
【０００６】通常のＣＭＯＳ工程では、シャロウトレン
チへの酸化膜１８の埋め込み後に、窒化膜１４／パッド
酸化膜１２剥離、犠牲酸化膜剥離等の工程で複数回のフ
ッ酸エッチングが行われる。この時、シーム２０にはフ
ッ酸が浸透しやすいため、その近傍が選択的に腐食され
てしまい、結果的に図４（ｂ）のような形状となる。こ
のようなシーム部の腐食が発生すると、例えばゲート電
極のエッチング時に腐食溝内に残渣が残り、ゲート間シ
ョートによる歩留り低下を引き起こす。
チへの酸化膜１８の埋め込み後に、窒化膜１４／パッド
酸化膜１２剥離、犠牲酸化膜剥離等の工程で複数回のフ
ッ酸エッチングが行われる。この時、シーム２０にはフ
ッ酸が浸透しやすいため、その近傍が選択的に腐食され
てしまい、結果的に図４（ｂ）のような形状となる。こ
のようなシーム部の腐食が発生すると、例えばゲート電
極のエッチング時に腐食溝内に残渣が残り、ゲート間シ
ョートによる歩留り低下を引き起こす。
【０００７】以上のように、従来の半導体装置の製造方
法によれば、素子分離のためのシャロウトレンチの内部
へ酸化膜を埋め込むために、例えばＳＯＧ、オゾンＴＥ
ＯＳ、ＨＤＰ−ＣＶＤを用いた場合、カーボンやメタル
汚染によるプロセスダメージの問題があった。これに対
し、汚染によるプロセスダメージがなく、カバレージも
良いシランベースの減圧ＣＶＤを用いた場合には、シー
ム部の選択的な腐食による歩留り低下の問題があった。
法によれば、素子分離のためのシャロウトレンチの内部
へ酸化膜を埋め込むために、例えばＳＯＧ、オゾンＴＥ
ＯＳ、ＨＤＰ−ＣＶＤを用いた場合、カーボンやメタル
汚染によるプロセスダメージの問題があった。これに対
し、汚染によるプロセスダメージがなく、カバレージも
良いシランベースの減圧ＣＶＤを用いた場合には、シー
ム部の選択的な腐食による歩留り低下の問題があった。
【０００８】
【発明が解決しようとする課題】本発明の目的は、前記
従来技術に基づく問題点をかえりみて、減圧ＣＶＤを用
いて、素子分離のためのシャロウトレンチの内部へ酸化
膜を埋め込んだ場合に、埋め込まれた酸化膜に発生する
シーム部の腐食による歩留りの低下を抑えることができ
る半導体装置の製造方法を提供することにある。
従来技術に基づく問題点をかえりみて、減圧ＣＶＤを用
いて、素子分離のためのシャロウトレンチの内部へ酸化
膜を埋め込んだ場合に、埋め込まれた酸化膜に発生する
シーム部の腐食による歩留りの低下を抑えることができ
る半導体装置の製造方法を提供することにある。
【０００９】
【課題を解決するための手段】上記目的を達成するため
に、本発明は、半導体基板に形成したトレンチ溝の埋め
込みとして、少なくとも第１のＣＶＤ（Chemical Vapor
Deposition ）膜と該第１のＣＶＤ膜上に形成した第２
のＣＶＤ膜とからなる絶縁膜によって、前記第１のＣＶ
Ｄ膜が被覆されている素子分離構造において、少なくと
も、前記第１のＣＶＤ膜を成長させる工程と、ＣＭＰ
（chemical mechanical polishing ）によって該第１の
ＣＶＤ膜の前記トレンチ溝部の表面を前記半導体基板表
面より凹むように残す工程と、前記第２のＣＶＤ膜を形
成する工程と、該第２のＣＶＤ膜を前記トレンチ領域部
に残すように平坦化する工程とからなることを特徴とす
る半導体装置の製造方法を提供するものである。
に、本発明は、半導体基板に形成したトレンチ溝の埋め
込みとして、少なくとも第１のＣＶＤ（Chemical Vapor
Deposition ）膜と該第１のＣＶＤ膜上に形成した第２
のＣＶＤ膜とからなる絶縁膜によって、前記第１のＣＶ
Ｄ膜が被覆されている素子分離構造において、少なくと
も、前記第１のＣＶＤ膜を成長させる工程と、ＣＭＰ
（chemical mechanical polishing ）によって該第１の
ＣＶＤ膜の前記トレンチ溝部の表面を前記半導体基板表
面より凹むように残す工程と、前記第２のＣＶＤ膜を形
成する工程と、該第２のＣＶＤ膜を前記トレンチ領域部
に残すように平坦化する工程とからなることを特徴とす
る半導体装置の製造方法を提供するものである。
【００１０】ここで、前記第１のＣＶＤ膜は、シランベ
ースの減圧ＣＶＤ膜からなるのが好ましい。また、前記
第１のＣＶＤ膜を削除する工程は、ソフトパッドを用い
たＣＭＰ工程またはエッチバック工程からなり、前記第
２のＣＶＤ膜は、ハードパッドを用いたＣＭＰ工程から
なるのが好ましい。
ースの減圧ＣＶＤ膜からなるのが好ましい。また、前記
第１のＣＶＤ膜を削除する工程は、ソフトパッドを用い
たＣＭＰ工程またはエッチバック工程からなり、前記第
２のＣＶＤ膜は、ハードパッドを用いたＣＭＰ工程から
なるのが好ましい。
【００１１】すなわち、本発明の半導体装置の製造方法
において、シャロウトレンチの内部への第１の酸化膜の
埋め込み後の平坦化処理は少なくとも２段階に分けて行
われる。まず、１回目の平坦化は、ソフトパッドを用い
たＣＭＰ（chemical mechanical polishing ）法あるい
はエッチバック法で行われる。例えば、ソフトパッドを
用いたＣＭＰ法では、シャロウトレンチの内部に埋め込
まれた第１の酸化膜の表面を所望の形状に窪ませること
ができる。
において、シャロウトレンチの内部への第１の酸化膜の
埋め込み後の平坦化処理は少なくとも２段階に分けて行
われる。まず、１回目の平坦化は、ソフトパッドを用い
たＣＭＰ（chemical mechanical polishing ）法あるい
はエッチバック法で行われる。例えば、ソフトパッドを
用いたＣＭＰ法では、シャロウトレンチの内部に埋め込
まれた第１の酸化膜の表面を所望の形状に窪ませること
ができる。
【００１２】次いで、第２の酸化膜が成膜された後、２
回目の平坦化はハードパッドを用いたＣＭＰ法で行わ
れ、余剰の第２の酸化膜が除去される。ハードパッドに
よるＣＭＰ法では、微細部は完全に平坦化されるので、
第１の酸化膜の窪み部のみに第２の酸化膜を残すことが
できる。また、第２の酸化膜の膜厚を、トレンチの内部
に埋め込まれた第１の酸化膜の窪み量以上とすることに
より、２回目の平坦化後のトレンチ上面では、完全な平
坦化が達成される。
回目の平坦化はハードパッドを用いたＣＭＰ法で行わ
れ、余剰の第２の酸化膜が除去される。ハードパッドに
よるＣＭＰ法では、微細部は完全に平坦化されるので、
第１の酸化膜の窪み部のみに第２の酸化膜を残すことが
できる。また、第２の酸化膜の膜厚を、トレンチの内部
に埋め込まれた第１の酸化膜の窪み量以上とすることに
より、２回目の平坦化後のトレンチ上面では、完全な平
坦化が達成される。
【００１３】なお、１回目の平坦化の時に、トレンチの
内部に埋め込まれた酸化膜の窪み量を、多くとも目標と
する素子分離間隔の最低幅の１／２以下とすることによ
り、第２の酸化膜の表面にはシームができないため、こ
の第２の酸化膜は、その下の第１の酸化膜のシームに対
する蓋として有効に働く。従って、その後の工程で、第
１の酸化膜のシーム部が選択的に腐食されるのを防止す
ることができ、半導体装置の歩留りを向上させることが
できる。
内部に埋め込まれた酸化膜の窪み量を、多くとも目標と
する素子分離間隔の最低幅の１／２以下とすることによ
り、第２の酸化膜の表面にはシームができないため、こ
の第２の酸化膜は、その下の第１の酸化膜のシームに対
する蓋として有効に働く。従って、その後の工程で、第
１の酸化膜のシーム部が選択的に腐食されるのを防止す
ることができ、半導体装置の歩留りを向上させることが
できる。
【００１４】
【発明の実施の形態】以下に、添付の図面に示す好適実
施例に基づいて、本発明の半導体装置の製造方法を詳細
に説明する。
施例に基づいて、本発明の半導体装置の製造方法を詳細
に説明する。
【００１５】図１（ａ）および（ｂ）、図２（ｃ）およ
び（ｄ）ならびに図３（ｅ）および（ｆ）は、本発明の
半導体装置の製造方法の各工程を表す一実施例の断面概
念図である。本発明の半導体装置の製造方法において
は、まず、図１（ａ）に示すように、シリコン基板１０
の表面にパッド酸化膜１２を形成し、続けて、パッド酸
化膜１２の表面に窒化膜１４を形成する。例えば、パッ
ド酸化膜１２をドライ酸化で１８０Å、窒化膜１４を減
圧ＣＶＤ法で１５００Å形成する。
び（ｄ）ならびに図３（ｅ）および（ｆ）は、本発明の
半導体装置の製造方法の各工程を表す一実施例の断面概
念図である。本発明の半導体装置の製造方法において
は、まず、図１（ａ）に示すように、シリコン基板１０
の表面にパッド酸化膜１２を形成し、続けて、パッド酸
化膜１２の表面に窒化膜１４を形成する。例えば、パッ
ド酸化膜１２をドライ酸化で１８０Å、窒化膜１４を減
圧ＣＶＤ法で１５００Å形成する。
【００１６】その後、フォトリソグラフィー工程によ
り、窒化膜１４／パッド酸化膜１２／シリコン基板１０
のスタック（積層構造）をエッチングし、図１（ｂ）に
示すようなシャロウトレンチ１６を形成する。例えば、
トレンチ１６の深さは、シリコン基板１０表面から３５
００Åとする。
り、窒化膜１４／パッド酸化膜１２／シリコン基板１０
のスタック（積層構造）をエッチングし、図１（ｂ）に
示すようなシャロウトレンチ１６を形成する。例えば、
トレンチ１６の深さは、シリコン基板１０表面から３５
００Åとする。
【００１７】続いて、トレンチ１６の側壁を高温で酸化
した後、図２（ｃ）に示すように、シランベースの減圧
ＣＶＤを用いて第１のＣＶＤ酸化膜１８を形成し、トレ
ンチ１６の埋め戻しを行う。例えば、トレンチ１６の側
壁の酸化はドライ酸化で４００Å、減圧ＣＶＤの条件
は、Ｈｅ／Ｎ2 Ｏ／ＳｉＨ4 ＝６４／７２０／１６scc
m、圧力８０Ｐａ、温度８２５℃とし、膜圧は７０００
Åとする。この段階で、トレンチ１６内に埋め込まれた
酸化膜１８にはシーム部２０が形成される。
した後、図２（ｃ）に示すように、シランベースの減圧
ＣＶＤを用いて第１のＣＶＤ酸化膜１８を形成し、トレ
ンチ１６の埋め戻しを行う。例えば、トレンチ１６の側
壁の酸化はドライ酸化で４００Å、減圧ＣＶＤの条件
は、Ｈｅ／Ｎ2 Ｏ／ＳｉＨ4 ＝６４／７２０／１６scc
m、圧力８０Ｐａ、温度８２５℃とし、膜圧は７０００
Åとする。この段階で、トレンチ１６内に埋め込まれた
酸化膜１８にはシーム部２０が形成される。
【００１８】続いて、１回目の平坦化をＣＭＰ法で行
う。この時の条件は、ウェーハ表面を研磨するための研
磨溶剤および研磨部材として、それぞれＫＯＨ系シリカ
スラリーおよびソフトパッドを用い、例えばＣＭＰ装置
のダウンプレッシャ、プラテンスピード、キャリアスピ
ードをそれぞれ７psi （pounds squared inch ）、２０
rpm （revolutions per minute）、２５rpm とする。
う。この時の条件は、ウェーハ表面を研磨するための研
磨溶剤および研磨部材として、それぞれＫＯＨ系シリカ
スラリーおよびソフトパッドを用い、例えばＣＭＰ装置
のダウンプレッシャ、プラテンスピード、キャリアスピ
ードをそれぞれ７psi （pounds squared inch ）、２０
rpm （revolutions per minute）、２５rpm とする。
【００１９】ここで、前述のプラテンは、研磨部材とし
て用いられる前述のソフトパッドや後述するハードパッ
ド等のパッドを支持するための支持台であり、キャリア
は、ウェーハを保持するための保持部材である。これら
のプラテンとキャリアは、それぞれパッド表面およびウ
ェーハ表面を向き合わせて各々独立に回転することによ
り、ウェーハ表面が研磨される。また、ダウンプレッシ
ャは、パッド表面とウェーハ表面との間の押し付け圧力
である。
て用いられる前述のソフトパッドや後述するハードパッ
ド等のパッドを支持するための支持台であり、キャリア
は、ウェーハを保持するための保持部材である。これら
のプラテンとキャリアは、それぞれパッド表面およびウ
ェーハ表面を向き合わせて各々独立に回転することによ
り、ウェーハ表面が研磨される。また、ダウンプレッシ
ャは、パッド表面とウェーハ表面との間の押し付け圧力
である。
【００２０】本実施例の条件のように、ソフトパッドを
使用し、比較的高圧力、低回転速度とすることにより、
図２（ｄ）に示すように、トレンチ１６の内部に埋め込
まれた酸化膜１８の上部を球状に窪ませることが可能で
ある。なお、１回目の平坦化は、レジストエッチバック
等のエッチバック法で行い、オーバーエッチング量のコ
ントロールにより、トレンチの内部に埋め込まれた酸化
膜１８の表面に窪みを形成することも可能である。
使用し、比較的高圧力、低回転速度とすることにより、
図２（ｄ）に示すように、トレンチ１６の内部に埋め込
まれた酸化膜１８の上部を球状に窪ませることが可能で
ある。なお、１回目の平坦化は、レジストエッチバック
等のエッチバック法で行い、オーバーエッチング量のコ
ントロールにより、トレンチの内部に埋め込まれた酸化
膜１８の表面に窪みを形成することも可能である。
【００２１】また、対象となるトレンチ幅等によって、
もちろん平坦化の条件は適宜可変であるが、後述する第
２のＣＶＤ膜の表面にシームが発生するのを防ぐため
に、窪み量が埋め込み対象となるトレンチの最小幅の１
／２を超えないようオーバーポリッシュをコントロール
する必要がある。例えば、４０００Å幅のトレンチを埋
め込む場合は、窪み量を２０００Å以下に抑える必要が
ある。本実施例では、例えば窪み量を１５００Åとす
る。
もちろん平坦化の条件は適宜可変であるが、後述する第
２のＣＶＤ膜の表面にシームが発生するのを防ぐため
に、窪み量が埋め込み対象となるトレンチの最小幅の１
／２を超えないようオーバーポリッシュをコントロール
する必要がある。例えば、４０００Å幅のトレンチを埋
め込む場合は、窪み量を２０００Å以下に抑える必要が
ある。本実施例では、例えば窪み量を１５００Åとす
る。
【００２２】次に、図３（ｅ）に示すように、第２のＣ
ＶＤ膜２２を追加成膜する。この時の成膜条件は、２回
目の平坦化で完全平坦化するために、１回目の平坦化で
形成する、トレンチの内部に埋め込まれた第１の酸化膜
１８の窪み量よりも大きくする必要がある。
ＶＤ膜２２を追加成膜する。この時の成膜条件は、２回
目の平坦化で完全平坦化するために、１回目の平坦化で
形成する、トレンチの内部に埋め込まれた第１の酸化膜
１８の窪み量よりも大きくする必要がある。
【００２３】最後に、２回目の平坦化を行う。２回目の
平坦化の条件は、研磨溶剤および研磨部材として、それ
ぞれＫＯＨ系シリカスラリーおよびハードパッドを使用
し、例えばＣＭＰ装置のダウンプレッシャ、プラテンス
ピード、キャリアスピードをそれぞれ３psi 、３０rpm
、３５rpm とする。２回目の平坦化は、ハードパッド
を使用し、比較的低圧力、高回転速度とすることによ
り、図３（ｆ）に示すように、トレンチ上部の窪みをな
くし、完全に平坦化することが可能である。
平坦化の条件は、研磨溶剤および研磨部材として、それ
ぞれＫＯＨ系シリカスラリーおよびハードパッドを使用
し、例えばＣＭＰ装置のダウンプレッシャ、プラテンス
ピード、キャリアスピードをそれぞれ３psi 、３０rpm
、３５rpm とする。２回目の平坦化は、ハードパッド
を使用し、比較的低圧力、高回転速度とすることによ
り、図３（ｆ）に示すように、トレンチ上部の窪みをな
くし、完全に平坦化することが可能である。
【００２４】本発明の半導体装置の製造方法は、基本的
に以上のようなものである。なお、本実施例では、一例
として具体的な数値を示しているが、本発明は、この実
施例の数値に何ら限定されるものではない。以上、本発
明の半導体装置の製造方法について詳細に説明したが、
本発明は上記実施例に限定されず、本発明の主旨を逸脱
しない範囲において、種々の改良や変更をしてもよいの
はもちろんである。
に以上のようなものである。なお、本実施例では、一例
として具体的な数値を示しているが、本発明は、この実
施例の数値に何ら限定されるものではない。以上、本発
明の半導体装置の製造方法について詳細に説明したが、
本発明は上記実施例に限定されず、本発明の主旨を逸脱
しない範囲において、種々の改良や変更をしてもよいの
はもちろんである。
【００２５】
【発明の効果】以上詳細に説明した様に、本発明の半導
体装置の製造方法は、シランベースの減圧ＣＶＤ法を用
いて、シャロウトレンチの内部に第１の酸化膜を埋め込
んだ後、ソフトパッドを用いたＣＭＰ法もしくはエッチ
バック法により第１の酸化膜を平坦化し、シャロウトレ
ンチ内部に埋め込まれた第１の酸化膜の表面を窪ませ、
その後、第２の酸化膜を成膜し、ハードパッドを用いた
ＣＭＰ法により、シャロウトレンチの内部に埋め込まれ
た第２の酸化膜の表面を平坦化するものである。本発明
の半導体装置の製造方法によれば、トレンチの内部に埋
め込まれる酸化膜として、汚染のない、シランベースの
減圧ＣＶＤ膜を用いているため、ＳＯＧやオゾンＴＥＯ
Ｓ、ＨＤＰ−ＣＶＤを用いる場合に問題となるカーボ
ン、メタル汚染による品質の劣化を防止することができ
るのはもちろん、平坦化を２回に分けて行うことによ
り、従来では、シャロウトレンチを埋め込む場合に問題
となっていたシーム部の選択的な腐食による歩留りの低
下を完全に防止できる。
体装置の製造方法は、シランベースの減圧ＣＶＤ法を用
いて、シャロウトレンチの内部に第１の酸化膜を埋め込
んだ後、ソフトパッドを用いたＣＭＰ法もしくはエッチ
バック法により第１の酸化膜を平坦化し、シャロウトレ
ンチ内部に埋め込まれた第１の酸化膜の表面を窪ませ、
その後、第２の酸化膜を成膜し、ハードパッドを用いた
ＣＭＰ法により、シャロウトレンチの内部に埋め込まれ
た第２の酸化膜の表面を平坦化するものである。本発明
の半導体装置の製造方法によれば、トレンチの内部に埋
め込まれる酸化膜として、汚染のない、シランベースの
減圧ＣＶＤ膜を用いているため、ＳＯＧやオゾンＴＥＯ
Ｓ、ＨＤＰ−ＣＶＤを用いる場合に問題となるカーボ
ン、メタル汚染による品質の劣化を防止することができ
るのはもちろん、平坦化を２回に分けて行うことによ
り、従来では、シャロウトレンチを埋め込む場合に問題
となっていたシーム部の選択的な腐食による歩留りの低
下を完全に防止できる。
【図１】 （ａ）および（ｂ）は、本発明の半導体装置
の製造方法の各工程を表す一実施例の断面概念図であ
る。
の製造方法の各工程を表す一実施例の断面概念図であ
る。
【図２】 （ｃ）および（ｄ）は、本発明の半導体装置
の製造方法の各工程を表す一実施例の断面概念図であ
る。
の製造方法の各工程を表す一実施例の断面概念図であ
る。
【図３】 （ｅ）および（ｆ）は、本発明の半導体装置
の製造方法の各工程を表す一実施例の断面概念図であ
る。
の製造方法の各工程を表す一実施例の断面概念図であ
る。
【図４】 （ａ）および（ｂ）は、従来の半導体装置の
製造方法の各工程を表す一例の断面概念図である。
製造方法の各工程を表す一例の断面概念図である。
１０ シリコン基板 １２ パッド酸化膜 １４ 窒化膜 １６ シャロウトレンチ １８，２２ ＣＶＤ酸化膜 ２０ シーム部
Claims (3)
- 【請求項１】半導体基板に形成したトレンチ溝の埋め込
みとして、少なくとも第１のＣＶＤ膜と該第１のＣＶＤ
膜上に形成した第２のＣＶＤ膜とからなる絶縁膜によっ
て、前記第１のＣＶＤ膜が被覆されている素子分離構造
において、 少なくとも、前記第１のＣＶＤ膜を成長させる工程と、
ＣＭＰによって該第１のＣＶＤ膜の前記トレンチ溝部の
表面を前記半導体基板表面より凹むように残す工程と、
前記第２のＣＶＤ膜を形成する工程と、該第２のＣＶＤ
膜を前記トレンチ領域部に残すように平坦化する工程と
からなることを特徴とする半導体装置の製造方法。 - 【請求項２】前記第１のＣＶＤ膜は、シランベースの減
圧ＣＶＤ膜からなることを特徴とする請求項１に記載の
半導体装置の製造方法。 - 【請求項３】前記第１のＣＶＤ膜を削除する工程は、ソ
フトパッドを用いたＣＭＰ工程またはエッチバック工程
からなり、前記第２のＣＶＤ膜は、ハードパッドを用い
たＣＭＰ工程からなることを特徴とする請求項１に記載
の半導体装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP8591798A JPH11284061A (ja) | 1998-03-31 | 1998-03-31 | 半導体装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP8591798A JPH11284061A (ja) | 1998-03-31 | 1998-03-31 | 半導体装置の製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH11284061A true JPH11284061A (ja) | 1999-10-15 |
Family
ID=13872159
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP8591798A Withdrawn JPH11284061A (ja) | 1998-03-31 | 1998-03-31 | 半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH11284061A (ja) |
Cited By (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2002076110A (ja) * | 2000-06-02 | 2002-03-15 | Agere Systems Guardian Corp | トレンチ絶縁構造形成の間の凹型面形成に関する問題を減少させる方法 |
| WO2003102653A1 (en) * | 2002-05-31 | 2003-12-11 | Intel Corporation | Method for producing vertical tapers in optical waveguides by over polishing |
| US6956983B2 (en) | 2002-05-31 | 2005-10-18 | Intel Corporation | Epitaxial growth for waveguide tapering |
| US6989284B2 (en) | 2002-05-31 | 2006-01-24 | Intel Corporation | Fabrication of a waveguide taper through ion implantation |
| WO2007074655A1 (ja) * | 2005-12-28 | 2007-07-05 | Tokai Carbon Co., Ltd. | リチウムイオン二次電池用負極材の製造方法 |
| CN115642081A (zh) * | 2022-11-04 | 2023-01-24 | 和舰芯片制造(苏州)股份有限公司 | 一种改善Power MOS击穿电压的沟道填充方法 |
-
1998
- 1998-03-31 JP JP8591798A patent/JPH11284061A/ja not_active Withdrawn
Cited By (10)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2002076110A (ja) * | 2000-06-02 | 2002-03-15 | Agere Systems Guardian Corp | トレンチ絶縁構造形成の間の凹型面形成に関する問題を減少させる方法 |
| WO2003102653A1 (en) * | 2002-05-31 | 2003-12-11 | Intel Corporation | Method for producing vertical tapers in optical waveguides by over polishing |
| US6813432B2 (en) | 2002-05-31 | 2004-11-02 | Intel Corporation | Method for producing vertical tapers in optical waveguides by over polishing |
| US6956983B2 (en) | 2002-05-31 | 2005-10-18 | Intel Corporation | Epitaxial growth for waveguide tapering |
| US6987912B2 (en) | 2002-05-31 | 2006-01-17 | Intel Corporation | Epitaxial growth for waveguide tapering |
| US6989284B2 (en) | 2002-05-31 | 2006-01-24 | Intel Corporation | Fabrication of a waveguide taper through ion implantation |
| US7043124B2 (en) | 2002-05-31 | 2006-05-09 | Intel Corporation | Fabrication of a waveguide taper through ion implantation |
| CN1317578C (zh) * | 2002-05-31 | 2007-05-23 | 英特尔公司 | 通过过度抛光生产光波导中的垂直锥形体的方法 |
| WO2007074655A1 (ja) * | 2005-12-28 | 2007-07-05 | Tokai Carbon Co., Ltd. | リチウムイオン二次電池用負極材の製造方法 |
| CN115642081A (zh) * | 2022-11-04 | 2023-01-24 | 和舰芯片制造(苏州)股份有限公司 | 一种改善Power MOS击穿电压的沟道填充方法 |
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