JP2000349148A - 半導体層を有する基板の製造方法 - Google Patents
半導体層を有する基板の製造方法Info
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- H01L21/76—Making of isolation regions between components
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- H01L21/76264—SOI together with lateral isolation, e.g. using local oxidation of silicon, or dielectric or polycristalline material refilled trench or air gap isolation regions, e.g. completely isolated semiconductor islands
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Abstract
(57)【要約】
【課題】 膜厚精度が高く、かつ表面粗さが小さい薄膜
状の半導体層を得ることが可能な、半導体層を有する基
板の製造方法を提供する。 【解決手段】 凹部７が形成された絶縁層４上の半導体
基板１を研磨し、凹部７内にのみ半導体基板１を残すパ
ターニング工程を行う。ここでは、絶縁層４をストッパ
にして半導体基板１を化学的研磨する。次に、半導体基
板１をマスクにして絶縁層４をエッチングし、凹部７の
深さを浅くするエッチング工程を行う。その後、絶縁層
４に対して半導体基板１を選択的に研磨し、半導体基板
１の膜厚を薄くする薄膜化工程を行う。ここでは、絶縁
層４に対して半導体基板１を選択的に化学機械研磨す
る。
状の半導体層を得ることが可能な、半導体層を有する基
板の製造方法を提供する。 【解決手段】 凹部７が形成された絶縁層４上の半導体
基板１を研磨し、凹部７内にのみ半導体基板１を残すパ
ターニング工程を行う。ここでは、絶縁層４をストッパ
にして半導体基板１を化学的研磨する。次に、半導体基
板１をマスクにして絶縁層４をエッチングし、凹部７の
深さを浅くするエッチング工程を行う。その後、絶縁層
４に対して半導体基板１を選択的に研磨し、半導体基板
１の膜厚を薄くする薄膜化工程を行う。ここでは、絶縁
層４に対して半導体基板１を選択的に化学機械研磨す
る。
Description
【０００１】
【発明の属する技術分野】本発明は、半導体層を有する
基板の製造方法に関し、特には、薄膜状の半導体層を有
する基板の製造方法に関する。
基板の製造方法に関し、特には、薄膜状の半導体層を有
する基板の製造方法に関する。
【０００２】
【従来の技術】液晶表示装置の表示制御等に用いられる
薄膜トランジスタ（Thin Film Transistor：以下ＴＦＴ
と記す）は、絶縁層上に設けられた薄膜状の半導体層、
いわゆるＳＯＩ（Silicon On Insulator）層に形成され
る。図３は、ＳＯＩ層を備えた基板（以下、ＳＯＩ基板
と記す）をはり合わせ法によって製造する場合の一例を
示す断面工程図であり、以下に、この図を用いてその製
造方法の一例を説明する。
薄膜トランジスタ（Thin Film Transistor：以下ＴＦＴ
と記す）は、絶縁層上に設けられた薄膜状の半導体層、
いわゆるＳＯＩ（Silicon On Insulator）層に形成され
る。図３は、ＳＯＩ層を備えた基板（以下、ＳＯＩ基板
と記す）をはり合わせ法によって製造する場合の一例を
示す断面工程図であり、以下に、この図を用いてその製
造方法の一例を説明する。
【０００３】先ず、図３（１）に示すように、レジスト
パターン（図示省略）をマスクに用いたエッチングによ
って、半導体基板１０１（例えば単結晶シリコン基板）
の第１面１０１ａ側に凹部１０３を形成する。この凹部
１０３は、ここで形成するＳＯＩ層の膜厚と同等の深さ
で形成することとし、１００ｎｍの膜厚のＳＯＩ層を得
たい場合には、凹部１０３の深さを１００ｎｍ程度に設
定する。次に、レジストパターンを除去し、この凹部１
０３を埋め込む状態で半導体基板１０１の第１面１０１
ａ上に絶縁層１０４（例えば酸化シリコン膜）を形成す
る。
パターン（図示省略）をマスクに用いたエッチングによ
って、半導体基板１０１（例えば単結晶シリコン基板）
の第１面１０１ａ側に凹部１０３を形成する。この凹部
１０３は、ここで形成するＳＯＩ層の膜厚と同等の深さ
で形成することとし、１００ｎｍの膜厚のＳＯＩ層を得
たい場合には、凹部１０３の深さを１００ｎｍ程度に設
定する。次に、レジストパターンを除去し、この凹部１
０３を埋め込む状態で半導体基板１０１の第１面１０１
ａ上に絶縁層１０４（例えば酸化シリコン膜）を形成す
る。
【０００４】次に、図３（２）に示すように、絶縁層１
０４の表面を平坦化研磨した後、図３（３）に示すよう
に、絶縁層１０４の表面にベース基板１０５をはり合わ
せる。
０４の表面を平坦化研磨した後、図３（３）に示すよう
に、絶縁層１０４の表面にベース基板１０５をはり合わ
せる。
【０００５】次いで、図３（４）に示すように、半導体
基板１０１においてＳＯＩ層として残る第１面１０１ａ
側の表面層部分にダメージが達することのない程度に、
半導体基板１０１の第２面１０１ｂ（第１面１０１ａに
対する面）側を研削するか、または水素注入分離法によ
って半導体基板１０１の第２面１０１ｂ側を所定の膜厚
で剥離させる。そして、研削による剥離を行った場合に
は、研削によって生じたダメージを取り除くため、半導
体基板１０１の第２面１０１ｂ側を研磨し、さらに、プ
ラズマ走査法によるプラズマエッチングによって、絶縁
層１０４の凸部分上方における半導体基板１０１の厚さ
を均一に仕上げる。
基板１０１においてＳＯＩ層として残る第１面１０１ａ
側の表面層部分にダメージが達することのない程度に、
半導体基板１０１の第２面１０１ｂ（第１面１０１ａに
対する面）側を研削するか、または水素注入分離法によ
って半導体基板１０１の第２面１０１ｂ側を所定の膜厚
で剥離させる。そして、研削による剥離を行った場合に
は、研削によって生じたダメージを取り除くため、半導
体基板１０１の第２面１０１ｂ側を研磨し、さらに、プ
ラズマ走査法によるプラズマエッチングによって、絶縁
層１０４の凸部分上方における半導体基板１０１の厚さ
を均一に仕上げる。
【０００６】以上の後、図３（５）に示すように、絶縁
層１０４が露出するまで半導体基板１０１を第２面１０
１ｂ側から研磨し、絶縁層１０４の凹部１０７内にのみ
半導体基板１０１を残すことでこれをＳＯＩ層１０８と
する。この際、絶縁層１０４に対して半導体基板１０１
の選択比を高くした選択研磨を行う。これによって、絶
縁層１０４上に、膜厚１００ｎｍ程度のＳＯＩ層１０８
を有してなるＳＯＩ基板が得られる。
層１０４が露出するまで半導体基板１０１を第２面１０
１ｂ側から研磨し、絶縁層１０４の凹部１０７内にのみ
半導体基板１０１を残すことでこれをＳＯＩ層１０８と
する。この際、絶縁層１０４に対して半導体基板１０１
の選択比を高くした選択研磨を行う。これによって、絶
縁層１０４上に、膜厚１００ｎｍ程度のＳＯＩ層１０８
を有してなるＳＯＩ基板が得られる。
【０００７】
【発明が解決しようとする課題】半導体装置の高集積
化、低消費電力化、高速化、高耐圧化、高機能素子化、
耐放射線化への要求が高まる今日、薄膜トランジスタジ
スタ（Thin Film Transistor：以下ＴＦＴと記す）にお
いてこれらの要求を達成するためには、ＳＯＩ層１０８
のさらなる薄膜化が必須となる。
化、低消費電力化、高速化、高耐圧化、高機能素子化、
耐放射線化への要求が高まる今日、薄膜トランジスタジ
スタ（Thin Film Transistor：以下ＴＦＴと記す）にお
いてこれらの要求を達成するためには、ＳＯＩ層１０８
のさらなる薄膜化が必須となる。
【０００８】ところが、上述のようなＳＯＩ基板の形成
方法では、図３（５）を用いて説明した工程において、
半導体基板１０１を選択研磨する場合、研磨面の全面に
おいて確実に絶縁層１０４を露出させるために、半導体
基板１０１のオーバー研磨を行う必要がある。このた
め、図４に示すように、研磨面内における研磨速度のバ
ラツキによって、他の部分よりも早く絶縁層１０４が露
出した部分においては、半導体基板１０１のオーバー研
磨が過剰に進み、半導体基板１０１の表面高さが絶縁層
１０４の表面高さよりも低くなる、いわゆるディッシン
グＡが発生する。また、図５に示すように、研磨面の全
面において均一な速度で半導体基板１０１の研磨が行わ
れた場合であっても、絶縁層１０４が露出した後に過剰
なオーバー研磨が行われることで、絶縁層１０４の凹部
の開口面積が広い部分では、他の部分と比較してディッ
シングＡが発生し易くなる。
方法では、図３（５）を用いて説明した工程において、
半導体基板１０１を選択研磨する場合、研磨面の全面に
おいて確実に絶縁層１０４を露出させるために、半導体
基板１０１のオーバー研磨を行う必要がある。このた
め、図４に示すように、研磨面内における研磨速度のバ
ラツキによって、他の部分よりも早く絶縁層１０４が露
出した部分においては、半導体基板１０１のオーバー研
磨が過剰に進み、半導体基板１０１の表面高さが絶縁層
１０４の表面高さよりも低くなる、いわゆるディッシン
グＡが発生する。また、図５に示すように、研磨面の全
面において均一な速度で半導体基板１０１の研磨が行わ
れた場合であっても、絶縁層１０４が露出した後に過剰
なオーバー研磨が行われることで、絶縁層１０４の凹部
の開口面積が広い部分では、他の部分と比較してディッ
シングＡが発生し易くなる。
【０００９】上述のようなディッシングＡの発生を防止
するために、図３（５）を用いて説明した工程におい
て、研磨砥粒を用いない化学的研磨を行う場合もある。
この化学的研磨では、絶縁層１０４が露出した時点で半
導体基板１の研磨の進行が停止するため、ディッシング
Ａが軽減される。しかし、研磨砥粒を用いた研磨と比較
して研磨面の表面粗さが大くなる。
するために、図３（５）を用いて説明した工程におい
て、研磨砥粒を用いない化学的研磨を行う場合もある。
この化学的研磨では、絶縁層１０４が露出した時点で半
導体基板１の研磨の進行が停止するため、ディッシング
Ａが軽減される。しかし、研磨砥粒を用いた研磨と比較
して研磨面の表面粗さが大くなる。
【００１０】以上のようなディッシングの発生や研磨面
の表面粗さは、１００ｎｍ〜２００ｎｍ程度の膜厚のＳ
ＯＩ層を用いたデバイス（例えば、配線寸法が０．２５
μｍ世代のＴＦＴ）では、問題になることはない。しか
し、さらに５０ｎｍ以下に薄膜化されたＳＯＩ層を用い
たデバイス（例えば、配線寸法が０．１μｍ世代以降の
ＴＦＴ）においては、ディッシングの発生や研磨面の表
面粗さに起因するＳＯＩ層の膜厚精度の低下や結晶性の
低下が、デバイス特性に影響を及ぼすようになり、デバ
イスの信頼性を低下させる要因になる。
の表面粗さは、１００ｎｍ〜２００ｎｍ程度の膜厚のＳ
ＯＩ層を用いたデバイス（例えば、配線寸法が０．２５
μｍ世代のＴＦＴ）では、問題になることはない。しか
し、さらに５０ｎｍ以下に薄膜化されたＳＯＩ層を用い
たデバイス（例えば、配線寸法が０．１μｍ世代以降の
ＴＦＴ）においては、ディッシングの発生や研磨面の表
面粗さに起因するＳＯＩ層の膜厚精度の低下や結晶性の
低下が、デバイス特性に影響を及ぼすようになり、デバ
イスの信頼性を低下させる要因になる。
【００１１】そこで本発明は、膜厚精度が確保され、か
つ表面粗さを小く保って半導体層を薄膜化することが可
能な、半導体層を有する基板の製造方法を提供すること
を目的とする。
つ表面粗さを小く保って半導体層を薄膜化することが可
能な、半導体層を有する基板の製造方法を提供すること
を目的とする。
【００１２】
【課題を解決するための手段】このような目的を達成す
るための本発明の半導体層を有する基板の製造方法は次
のように行うことを特徴としている。先ず、凹部が形成
された絶縁層上の半導体層を研磨し、この凹部内にのみ
半導体層を残すパターニング工程を行う。次に、この半
導体層をマスクにして絶縁層をエッチングし、凹部の深
さを浅くするエッチング工程を行う。その後、絶縁層に
対して半導体層を選択的に研磨し、この半導体層の膜厚
を薄くする薄膜化工程を行う。この製造方法において、
前記パターニング工程では、絶縁層をストッパにして半
導体層の化学的研磨を行う。また、前記薄膜化工程で
は、絶縁層に対して選択的に半導体層の化学機械研磨を
行う。
るための本発明の半導体層を有する基板の製造方法は次
のように行うことを特徴としている。先ず、凹部が形成
された絶縁層上の半導体層を研磨し、この凹部内にのみ
半導体層を残すパターニング工程を行う。次に、この半
導体層をマスクにして絶縁層をエッチングし、凹部の深
さを浅くするエッチング工程を行う。その後、絶縁層に
対して半導体層を選択的に研磨し、この半導体層の膜厚
を薄くする薄膜化工程を行う。この製造方法において、
前記パターニング工程では、絶縁層をストッパにして半
導体層の化学的研磨を行う。また、前記薄膜化工程で
は、絶縁層に対して選択的に半導体層の化学機械研磨を
行う。
【００１３】このような製造方法では、パターニング工
程における研磨によって絶縁層の凹部内に半導体層を残
した後、この絶縁層のエッチングを行うことで凹部の深
さを浅くし、さらに薄膜化工程においてこの凹部から突
出した状態の半導体層を選択的に研磨するため、各工程
での研磨は絶縁層から突出した状態の半導体層に対して
施されることになる。したがって、半導体層を所定膜厚
に薄膜化するために、１度に多量の研磨を行うことな
く、絶縁層と半導体層とを同一高さにする研磨が行われ
ることになり、これらの研磨においては研磨バラツキが
発生し難くなり、研磨バラツキによる部分的なディッシ
ングの発生が防止される。
程における研磨によって絶縁層の凹部内に半導体層を残
した後、この絶縁層のエッチングを行うことで凹部の深
さを浅くし、さらに薄膜化工程においてこの凹部から突
出した状態の半導体層を選択的に研磨するため、各工程
での研磨は絶縁層から突出した状態の半導体層に対して
施されることになる。したがって、半導体層を所定膜厚
に薄膜化するために、１度に多量の研磨を行うことな
く、絶縁層と半導体層とを同一高さにする研磨が行われ
ることになり、これらの研磨においては研磨バラツキが
発生し難くなり、研磨バラツキによる部分的なディッシ
ングの発生が防止される。
【００１４】さらに、パターニング工程においては、絶
縁層をストッパにした半導体層の化学的研磨が行われる
ため、研磨面に絶縁層が露出された時点で半導体層の研
磨がストップし、オーバー研磨によるディッシングの発
生が防止される。また、その後の薄膜化工程において
は、絶縁層に対して選択的に半導体層の化学機械研磨が
行われるため、絶縁層を露出させた状態でも半導体層の
研磨が進められる。この化学機械研磨においては、パタ
ーニング工程における化学研磨で生じた半導体層の表面
粗さが除去される。また、ここでは、すでにパターニン
グされている半導体層の研磨が行われるため、オーバー
研磨を行う必要はなく、研磨面にディッシングが発生す
ることはない。
縁層をストッパにした半導体層の化学的研磨が行われる
ため、研磨面に絶縁層が露出された時点で半導体層の研
磨がストップし、オーバー研磨によるディッシングの発
生が防止される。また、その後の薄膜化工程において
は、絶縁層に対して選択的に半導体層の化学機械研磨が
行われるため、絶縁層を露出させた状態でも半導体層の
研磨が進められる。この化学機械研磨においては、パタ
ーニング工程における化学研磨で生じた半導体層の表面
粗さが除去される。また、ここでは、すでにパターニン
グされている半導体層の研磨が行われるため、オーバー
研磨を行う必要はなく、研磨面にディッシングが発生す
ることはない。
【００１５】
【発明の実施の形態】以下、本発明の実施形態を、図面
に基づいて詳細に説明する。図１は、実施形態の製造方
法を説明するための断面工程図であり、以下に、これら
の図を用いて、半導体層としてＳＯＩ層を備えた基板を
はり合わせ法によって製造する場合の一例を説明する。
に基づいて詳細に説明する。図１は、実施形態の製造方
法を説明するための断面工程図であり、以下に、これら
の図を用いて、半導体層としてＳＯＩ層を備えた基板を
はり合わせ法によって製造する場合の一例を説明する。
【００１６】先ず、図１（１）に示すように、レジスト
パターン（図示省略）をマスクに用いたエッチングによ
って半導体基板１（例えば単結晶シリコン基板であり、
請求項に示す半導体層になる）の第１面１ａ側に凹部３
を形成する。ここで、凹部３の深さは、この製造工程に
よって得たいＳＯＩ層の膜厚よりも深く設定されること
し、例えば、２０ｎｍの膜厚のＳＯＩ層を得たい場合に
は、凹部３の深さは５０ｎｍ±５ｎｍ程度の範囲に設定
される。
パターン（図示省略）をマスクに用いたエッチングによ
って半導体基板１（例えば単結晶シリコン基板であり、
請求項に示す半導体層になる）の第１面１ａ側に凹部３
を形成する。ここで、凹部３の深さは、この製造工程に
よって得たいＳＯＩ層の膜厚よりも深く設定されること
し、例えば、２０ｎｍの膜厚のＳＯＩ層を得たい場合に
は、凹部３の深さは５０ｎｍ±５ｎｍ程度の範囲に設定
される。
【００１７】次に、レジストパターンを除去した後、半
導体基板１の第１面１ａ上に酸化シリコン膜からなる絶
縁層４を形成する。この絶縁層４は、半導体基板１の第
１面１ａの凹部３が絶縁層４で埋め込まれる程度の膜厚
を有することとする。また、ここで形成されるＳＯＩ層
を用いたデバイスの信頼性を確保するために、下地とし
て熱酸化膜を形成する。このため、先ず、熱酸化法によ
って半導体基板１の第１面１ａ上に１００ｎｍの膜厚の
酸化シリコン膜（すなわち熱酸化膜）を形成し、さらに
ＣＶＤ法によって１μｍの膜厚の酸化シリコン膜を形成
し、これらの酸化シリコン膜を絶縁層４とする。
導体基板１の第１面１ａ上に酸化シリコン膜からなる絶
縁層４を形成する。この絶縁層４は、半導体基板１の第
１面１ａの凹部３が絶縁層４で埋め込まれる程度の膜厚
を有することとする。また、ここで形成されるＳＯＩ層
を用いたデバイスの信頼性を確保するために、下地とし
て熱酸化膜を形成する。このため、先ず、熱酸化法によ
って半導体基板１の第１面１ａ上に１００ｎｍの膜厚の
酸化シリコン膜（すなわち熱酸化膜）を形成し、さらに
ＣＶＤ法によって１μｍの膜厚の酸化シリコン膜を形成
し、これらの酸化シリコン膜を絶縁層４とする。
【００１８】次に、図１（２）に示すように、絶縁層４
の表面４ａを平坦化研磨する。この平坦化研磨において
は、研磨パッドとして比較的硬質のポリウレタン発砲体
を用い、平均粒径８０ｎｍのコロイダルシリカを研磨砥
粒として含有する研磨液〔例えば、（株）フジミインコ
ーポレーテッド社Ｃｏｎｐｏｌ ８０（商品名）〕を用
いた化学機械研磨によって縁膜層４表面の段差を除去し
た後、平均粒径４０ｎｍのコロイダルシリカを研磨砥粒
として含有する研磨液〔例えば、（株）フジミインコー
ポレーテッド社Ｇ７００８（商品名）〕を用いた化学機
械研磨によって面粗さをＲａ＝０．４ｎｍレベルに仕上
げる。尚、絶縁層４の表面４ａの段差が大きい場合に
は、ＣＶＤ法によってポリシリコンを５μｍ程度の膜厚
で堆積させた後、平坦化研磨を行うようにする。
の表面４ａを平坦化研磨する。この平坦化研磨において
は、研磨パッドとして比較的硬質のポリウレタン発砲体
を用い、平均粒径８０ｎｍのコロイダルシリカを研磨砥
粒として含有する研磨液〔例えば、（株）フジミインコ
ーポレーテッド社Ｃｏｎｐｏｌ ８０（商品名）〕を用
いた化学機械研磨によって縁膜層４表面の段差を除去し
た後、平均粒径４０ｎｍのコロイダルシリカを研磨砥粒
として含有する研磨液〔例えば、（株）フジミインコー
ポレーテッド社Ｇ７００８（商品名）〕を用いた化学機
械研磨によって面粗さをＲａ＝０．４ｎｍレベルに仕上
げる。尚、絶縁層４の表面４ａの段差が大きい場合に
は、ＣＶＤ法によってポリシリコンを５μｍ程度の膜厚
で堆積させた後、平坦化研磨を行うようにする。
【００１９】次に、図１（３）〔図１（１）、図１
（２）に対して上下が逆さまになっている〕に示すよう
に、ベース基板５を用意し、そのはり合わせ面５ａを研
磨して表面粗さをＲａ＝０．４ｎｍレベルに仕上げる。
そして、絶縁層４の表面４ａとベース基板５のはり合わ
せ面５ａとに対して、例えばＲＣＡ洗浄〔アンモニア水
（ＮＨ4 ＯＨ）−過酸化水素（Ｈ2 Ｏ2 ）−水（Ｈ
2 Ｏ）を用いた洗浄と、塩酸（ＨＣｌ）−過酸化水素
（Ｈ2 Ｏ2 ）−水（Ｈ2 Ｏ）を用いた洗浄〕を行い、こ
れらの面のパーティクルを除去すると共に水酸基を付加
させ、次に行う接合において気泡の発生を防止する。
（２）に対して上下が逆さまになっている〕に示すよう
に、ベース基板５を用意し、そのはり合わせ面５ａを研
磨して表面粗さをＲａ＝０．４ｎｍレベルに仕上げる。
そして、絶縁層４の表面４ａとベース基板５のはり合わ
せ面５ａとに対して、例えばＲＣＡ洗浄〔アンモニア水
（ＮＨ4 ＯＨ）−過酸化水素（Ｈ2 Ｏ2 ）−水（Ｈ
2 Ｏ）を用いた洗浄と、塩酸（ＨＣｌ）−過酸化水素
（Ｈ2 Ｏ2 ）−水（Ｈ2 Ｏ）を用いた洗浄〕を行い、こ
れらの面のパーティクルを除去すると共に水酸基を付加
させ、次に行う接合において気泡の発生を防止する。
【００２０】以上の後、ベ−ス基板５のはり合わせ面５
ａと絶縁層４の表面４ａとを対向させた状態で重ね合わ
せ、酸素または窒素雰囲気中において１１００℃で３０
分〜１２０分の熱処理を行い、ベース基板５と半導体基
板１とを絶縁層４を介して強固な接合状態ではり合わせ
る。その後、はり合わされたベース基板５と半導体基板
１との間で未接合部分が生じている外周部分の面取りを
行う。
ａと絶縁層４の表面４ａとを対向させた状態で重ね合わ
せ、酸素または窒素雰囲気中において１１００℃で３０
分〜１２０分の熱処理を行い、ベース基板５と半導体基
板１とを絶縁層４を介して強固な接合状態ではり合わせ
る。その後、はり合わされたベース基板５と半導体基板
１との間で未接合部分が生じている外周部分の面取りを
行う。
【００２１】次いで、半導体基板１においてＳＯＩ層と
して残る表面部分にダメージが達することのない程度
に、例えば絶縁層４上に７μｍ程度の膜厚で半導体基板
１が残るように、半導体基板１の第２面１ｂ側を研削す
る。ここでは、例えば、砥石番手＃２０００程度のダイ
ヤモンド砥石を使用し、高速回転にて研削を行う。この
ため、研削速度が速く、研削面の厚さ精度は良好である
が、研削面にはダメージが深く入り、表面粗さも大き
い。
して残る表面部分にダメージが達することのない程度
に、例えば絶縁層４上に７μｍ程度の膜厚で半導体基板
１が残るように、半導体基板１の第２面１ｂ側を研削す
る。ここでは、例えば、砥石番手＃２０００程度のダイ
ヤモンド砥石を使用し、高速回転にて研削を行う。この
ため、研削速度が速く、研削面の厚さ精度は良好である
が、研削面にはダメージが深く入り、表面粗さも大き
い。
【００２２】そこで研削後には、この研削による第２面
１ｂの表面粗さ及びダメージを取り除くため、半導体基
板１の第２面１ｂ側を３μｍ程度研磨し、絶縁層４上に
おける半導体基板１の膜厚ｔを４μｍ程度にする。しか
る後、絶縁層４上の半導体基板１の膜厚ｔを均一化する
ために、半導体基板１の第２面１ｂ側に対してプラズマ
走査法（いわゆるＰＡＣＥ法）を施す。このプラズマ走
査法においては、絶縁層４上における半導体基板１の膜
厚分布を高速測定し、この膜厚分布に従って微小プラズ
マソースを半導体基板１の第２面１ｂ側の全面で走査さ
せる。これによって、絶縁層４の凸部分上方における半
導体基板１の膜厚を、２００ｎｍ±５０ｎｍ程度の範囲
で均一に仕上げる。ただし、プラズマ走査法による半導
体基板１の第２面１ｂの加工は、プラズマエッチングに
よって行われるため、この時点では第２面１ｂの表面粗
さは大きい。
１ｂの表面粗さ及びダメージを取り除くため、半導体基
板１の第２面１ｂ側を３μｍ程度研磨し、絶縁層４上に
おける半導体基板１の膜厚ｔを４μｍ程度にする。しか
る後、絶縁層４上の半導体基板１の膜厚ｔを均一化する
ために、半導体基板１の第２面１ｂ側に対してプラズマ
走査法（いわゆるＰＡＣＥ法）を施す。このプラズマ走
査法においては、絶縁層４上における半導体基板１の膜
厚分布を高速測定し、この膜厚分布に従って微小プラズ
マソースを半導体基板１の第２面１ｂ側の全面で走査さ
せる。これによって、絶縁層４の凸部分上方における半
導体基板１の膜厚を、２００ｎｍ±５０ｎｍ程度の範囲
で均一に仕上げる。ただし、プラズマ走査法による半導
体基板１の第２面１ｂの加工は、プラズマエッチングに
よって行われるため、この時点では第２面１ｂの表面粗
さは大きい。
【００２３】尚、ベース基板５と半導体基板１とをはり
合わせた後には、研削とその後のプラズマ走査法とに換
えて、水素注入分離法（いわゆる、Ｓｍａｒｔ Ｃｕ
ｔ）によって半導体基板１の第２面１ｂ（第１面１ａと
対する面）側を剥離させ、半導体基板１の膜厚を薄くし
ても良い。この場合、半導体基板１の絶縁層４側（すな
わち第１面１ａ側）から所定深さに水素イオンを注入し
た後、４００℃程度の温度で熱処理を行うことで、半導
体基板１の第２面１ｂ側を剥離する。このようにして得
られた半導体基板１の第２面１ｂは、プラズマ走査法を
行った場合と同程度の表面粗さになる。また、剥離後に
おける半導体基板１の膜厚は、プラズマ走査法を行った
場合よりも高精度になる。
合わせた後には、研削とその後のプラズマ走査法とに換
えて、水素注入分離法（いわゆる、Ｓｍａｒｔ Ｃｕ
ｔ）によって半導体基板１の第２面１ｂ（第１面１ａと
対する面）側を剥離させ、半導体基板１の膜厚を薄くし
ても良い。この場合、半導体基板１の絶縁層４側（すな
わち第１面１ａ側）から所定深さに水素イオンを注入し
た後、４００℃程度の温度で熱処理を行うことで、半導
体基板１の第２面１ｂ側を剥離する。このようにして得
られた半導体基板１の第２面１ｂは、プラズマ走査法を
行った場合と同程度の表面粗さになる。また、剥離後に
おける半導体基板１の膜厚は、プラズマ走査法を行った
場合よりも高精度になる。
【００２４】以上の何れかの手順によって半導体基板１
を薄膜化した後、図１（４）に示すように、絶縁層４が
露出するまで半導体基板１の第２面１ｂ側を研磨し、絶
縁層４の凹部７内（すなわち半導体基板１の凹部３間）
のみに半導体基板１を残すことによって、半導体基板１
をパターニングする。ここでは、研磨砥粒を含有しない
研磨液を用いた化学的研磨によって、絶縁層４に対して
半導体基板１の選択的な研磨を行うこととし、例えばエ
チレンジアミンを含有する研磨液を用いて研磨パッド上
にて研磨を行う。このパターニング（化学的研磨）によ
って、半導体基板１の膜厚は、半導体基板１に形成した
凹部３の深さと同等の５０ｎｍ±５ｎｍになる。
を薄膜化した後、図１（４）に示すように、絶縁層４が
露出するまで半導体基板１の第２面１ｂ側を研磨し、絶
縁層４の凹部７内（すなわち半導体基板１の凹部３間）
のみに半導体基板１を残すことによって、半導体基板１
をパターニングする。ここでは、研磨砥粒を含有しない
研磨液を用いた化学的研磨によって、絶縁層４に対して
半導体基板１の選択的な研磨を行うこととし、例えばエ
チレンジアミンを含有する研磨液を用いて研磨パッド上
にて研磨を行う。このパターニング（化学的研磨）によ
って、半導体基板１の膜厚は、半導体基板１に形成した
凹部３の深さと同等の５０ｎｍ±５ｎｍになる。
【００２５】このパターニング工程の後、絶縁層４上に
残った半導体基板１の膜厚を、干渉色測光法〔メノメト
リックス・ジャパン（株）ナノスペック（商品名）／Ａ
ＦＴ装置〕によって測定し、次の研磨の際の基礎データ
とする。
残った半導体基板１の膜厚を、干渉色測光法〔メノメト
リックス・ジャパン（株）ナノスペック（商品名）／Ａ
ＦＴ装置〕によって測定し、次の研磨の際の基礎データ
とする。
【００２６】次いで、図１（５）に示すように、半導体
基板１に対して絶縁層４を選択的にエッチング除去し、
絶縁層４の凹部７の深さを浅くする。ここでは、例えば
エッチングガスに４フッ化メタン（ＣＦ4 ）、８フッ化
シクロブタン（Ｃ4 Ｆ8 ）、３フッ化メタン（ＣＨ
Ｆ3 ）等を用いたドライエッチングを行う。また、この
際のエッチング取り代は、〔エッチング取り代〕＝〔半
導体基板１の凹部３の深さ（すなわち絶縁層４における
凹部７の初期の深さ）〕−〔ＳＯＩ層の設定膜厚〕で計
算される。このため、〔半導体基板１の凹部３の深さ〕
が５０ｎｍ±５ｎｍである場合、２０ｎｍの膜厚のＳＯ
Ｉ層を得るためには、〔エッチング取り代〕＝５０ｎｍ
−２０ｎｍ＝３０ｎｍとなる。このエッチングによっ
て、絶縁層４の凹部７から半導体基板１が突出した状態
になる。
基板１に対して絶縁層４を選択的にエッチング除去し、
絶縁層４の凹部７の深さを浅くする。ここでは、例えば
エッチングガスに４フッ化メタン（ＣＦ4 ）、８フッ化
シクロブタン（Ｃ4 Ｆ8 ）、３フッ化メタン（ＣＨ
Ｆ3 ）等を用いたドライエッチングを行う。また、この
際のエッチング取り代は、〔エッチング取り代〕＝〔半
導体基板１の凹部３の深さ（すなわち絶縁層４における
凹部７の初期の深さ）〕−〔ＳＯＩ層の設定膜厚〕で計
算される。このため、〔半導体基板１の凹部３の深さ〕
が５０ｎｍ±５ｎｍである場合、２０ｎｍの膜厚のＳＯ
Ｉ層を得るためには、〔エッチング取り代〕＝５０ｎｍ
−２０ｎｍ＝３０ｎｍとなる。このエッチングによっ
て、絶縁層４の凹部７から半導体基板１が突出した状態
になる。
【００２７】次に、図１（６）に示すように、絶縁層４
から突出した半導体基板１部分を除去するための第２回
目の研磨を行い、半導体基板１を薄膜化する。ここで
は、絶縁層４から突出した状態の半導体基板１を研磨す
るため、研磨砥粒を含有する研磨液を用いて研磨パッド
上にて化学機械研磨を行うこととする。また、この第２
回目の研磨は、酸化シリコンからなる絶縁層４に対し
て、単結晶シリコンからなる半導体基板１の選択比が５
０以上になる条件で行うこととする。このような化学機
械研磨においては、例えばエチレンジアミンとコロイダ
ルシリカ（研磨砥粒）とを含有する研磨液を用いること
とし、具体的な一例としては（株）フジミインコーポレ
ーテッド社ＧＬＡＮＺＯＸ３９００（商品名）を用い
る。また、研磨パッドの具体的な一例としては、ロデー
ル・ニッタ（株）社Ｓｕｂａ８００や同社ＭＨ−Ｓ１５
Ａ（共に商品名）等を用いる。
から突出した半導体基板１部分を除去するための第２回
目の研磨を行い、半導体基板１を薄膜化する。ここで
は、絶縁層４から突出した状態の半導体基板１を研磨す
るため、研磨砥粒を含有する研磨液を用いて研磨パッド
上にて化学機械研磨を行うこととする。また、この第２
回目の研磨は、酸化シリコンからなる絶縁層４に対し
て、単結晶シリコンからなる半導体基板１の選択比が５
０以上になる条件で行うこととする。このような化学機
械研磨においては、例えばエチレンジアミンとコロイダ
ルシリカ（研磨砥粒）とを含有する研磨液を用いること
とし、具体的な一例としては（株）フジミインコーポレ
ーテッド社ＧＬＡＮＺＯＸ３９００（商品名）を用い
る。また、研磨パッドの具体的な一例としては、ロデー
ル・ニッタ（株）社Ｓｕｂａ８００や同社ＭＨ−Ｓ１５
Ａ（共に商品名）等を用いる。
【００２８】そして、この第２回目の研磨によって、絶
縁層４の凹部７内に残った半導体基板１をＳＯＩ層８と
して得る。このＳＯＩ層８の膜厚は、絶縁層４の凹部７
の深さと同程度の２０ｎｍになる。
縁層４の凹部７内に残った半導体基板１をＳＯＩ層８と
して得る。このＳＯＩ層８の膜厚は、絶縁層４の凹部７
の深さと同程度の２０ｎｍになる。
【００２９】この製造方法では、半導体基板１をパター
ニングする際の研磨によって絶縁層４の凹部７内に半導
体基板１を残した後、この絶縁層４のエッチングを行う
ことで凹部７の深さを浅くし、さらに半導体基板１を薄
膜化する工程における研磨によってこの凹部７から突出
した状態の半導体基板１が選択的に除去するため、各工
程での研磨は絶縁層４から突出した状態の半導体基板１
に対して施されることになる。したがって、半導体基板
１を所定膜厚に薄膜化するために、１度に多量の研磨を
行うことなく、絶縁層４と半導体基板１とを同一高さに
する研磨が複数回行われることになり、これらの研磨に
おいては研磨バラツキによる部分的なディッシングの発
生が防止される。
ニングする際の研磨によって絶縁層４の凹部７内に半導
体基板１を残した後、この絶縁層４のエッチングを行う
ことで凹部７の深さを浅くし、さらに半導体基板１を薄
膜化する工程における研磨によってこの凹部７から突出
した状態の半導体基板１が選択的に除去するため、各工
程での研磨は絶縁層４から突出した状態の半導体基板１
に対して施されることになる。したがって、半導体基板
１を所定膜厚に薄膜化するために、１度に多量の研磨を
行うことなく、絶縁層４と半導体基板１とを同一高さに
する研磨が複数回行われることになり、これらの研磨に
おいては研磨バラツキによる部分的なディッシングの発
生が防止される。
【００３０】さらに、半導体基板１をパターニングする
際には、絶縁層４をストッパにした半導体基板１の化学
的研磨が行われるため、研磨面に絶縁層４が露出された
時点で半導体基板１の研磨が進まなくなり、オーバー研
磨によるディッシングの発生が防止される。またその
後、半導体基板１を薄膜化する際には、絶縁層４に対し
て選択的に半導体基板１の化学機械研磨が行われるた
め、絶縁層４を露出させた状態でも半導体基板１の研磨
が進められる。この化学機械研磨においては、パターニ
ングの際の化学的研磨によって生じた半導体基板１の表
面粗さが除去される。また、ここでは、すでにパターニ
ングされている半導体基板１を研磨するため、オーバー
研磨を行う必要がなく、絶縁層４から突出した状態の半
導体基板１が研磨されるため、研磨面にディッシングが
発生することはない。
際には、絶縁層４をストッパにした半導体基板１の化学
的研磨が行われるため、研磨面に絶縁層４が露出された
時点で半導体基板１の研磨が進まなくなり、オーバー研
磨によるディッシングの発生が防止される。またその
後、半導体基板１を薄膜化する際には、絶縁層４に対し
て選択的に半導体基板１の化学機械研磨が行われるた
め、絶縁層４を露出させた状態でも半導体基板１の研磨
が進められる。この化学機械研磨においては、パターニ
ングの際の化学的研磨によって生じた半導体基板１の表
面粗さが除去される。また、ここでは、すでにパターニ
ングされている半導体基板１を研磨するため、オーバー
研磨を行う必要がなく、絶縁層４から突出した状態の半
導体基板１が研磨されるため、研磨面にディッシングが
発生することはない。
【００３１】以上の結果、膜厚精度が良好でかつ表面粗
さの小さいＳＯＩ層８を得ることができる。このため、
このＳＯＩ層８に形成されるデバイスの特性を安定化さ
せることが可能になる。
さの小さいＳＯＩ層８を得ることができる。このため、
このＳＯＩ層８に形成されるデバイスの特性を安定化さ
せることが可能になる。
【００３２】尚、実施形態においては、膜厚２０ｎｍの
ＳＯＩ層８を備えたＳＯＩ基板を製造する方法を説明し
た。しかし、本発明は、図２に示すように、異なる膜厚
のＳＯＩ層８，８’，８”を有するＳＯＩ基板の製造に
も適用することができる。このようなＳＯＩ基板を形成
する場合には、実施形態において図１（１）を用いて説
明した工程で、半導体基板１の第１面１ａに凹部３を形
成する際、各ＳＯＩ層（８，８’，８”）の膜厚に、エ
ッチング工程での絶縁層４の膜減り量を加算した各深さ
の凹部を形成することとする。これによって、膜厚の異
なるＳＯＩ層８，８’，８”を有するＳＯＩ基板を得る
ことができる。
ＳＯＩ層８を備えたＳＯＩ基板を製造する方法を説明し
た。しかし、本発明は、図２に示すように、異なる膜厚
のＳＯＩ層８，８’，８”を有するＳＯＩ基板の製造に
も適用することができる。このようなＳＯＩ基板を形成
する場合には、実施形態において図１（１）を用いて説
明した工程で、半導体基板１の第１面１ａに凹部３を形
成する際、各ＳＯＩ層（８，８’，８”）の膜厚に、エ
ッチング工程での絶縁層４の膜減り量を加算した各深さ
の凹部を形成することとする。これによって、膜厚の異
なるＳＯＩ層８，８’，８”を有するＳＯＩ基板を得る
ことができる。
【００３３】また、上記実施形態においては、半導体基
板１をパターニングした後に、絶縁層４のエッチングと
半導体基板１の薄膜化を１回づつ行う場合を説明した。
しかし、本発明は、半導体基板１をパターニングした後
に、絶縁層４のエッチングと半導体基板１の薄膜化とを
繰り返し行っても良い。このようにした場合、１回の薄
膜化における化学機械研磨量を減らすことで、さらに膜
厚精度を高めることが可能になる。
板１をパターニングした後に、絶縁層４のエッチングと
半導体基板１の薄膜化を１回づつ行う場合を説明した。
しかし、本発明は、半導体基板１をパターニングした後
に、絶縁層４のエッチングと半導体基板１の薄膜化とを
繰り返し行っても良い。このようにした場合、１回の薄
膜化における化学機械研磨量を減らすことで、さらに膜
厚精度を高めることが可能になる。
【００３４】
【発明の効果】以上説明したように本発明によれば、凹
部を有する絶縁層上の半導体層を所定膜厚に薄膜化する
ために、絶縁層のエッチングを挟んで絶縁層と半導体層
とを同一高さにする研磨を複数回に亘って行うことで、
１回の研磨量を少なくして研磨バラツキによる部分的な
ディッシングの発生を防止することが可能になる。また
絶縁層を露出させるためのパターニング工程において絶
縁層をストッパにした半導体層の化学的研磨を行うよう
にしたことで、この工程においてオーバー研磨によるデ
ィッシングが発生することを防止できる。また、その後
の薄膜化工程において既にパターニングされた半導体層
を選択的に化学機械研磨するようにしたことで、半導体
層が過剰にオーバー研磨されることを防止して化学機械
研磨時のオーバー研磨によるディシッシングの発生を防
止すると共に、パターニング工程での化学的研磨による
表面粗さを除去することが可能になる。したがって、膜
厚精度を確保しかつ表面粗さを小さく保って半導体層を
薄膜化することが可能になる。この結果、例えば５０ｎ
ｍ以下の膜厚に薄膜化された半導体層にデバイスを形成
した場合、膜厚精度や表面粗さがデバイス特性に影響を
及ぼすことを防止でき、デバイスの信頼性を確保するこ
とが可能になる。
部を有する絶縁層上の半導体層を所定膜厚に薄膜化する
ために、絶縁層のエッチングを挟んで絶縁層と半導体層
とを同一高さにする研磨を複数回に亘って行うことで、
１回の研磨量を少なくして研磨バラツキによる部分的な
ディッシングの発生を防止することが可能になる。また
絶縁層を露出させるためのパターニング工程において絶
縁層をストッパにした半導体層の化学的研磨を行うよう
にしたことで、この工程においてオーバー研磨によるデ
ィッシングが発生することを防止できる。また、その後
の薄膜化工程において既にパターニングされた半導体層
を選択的に化学機械研磨するようにしたことで、半導体
層が過剰にオーバー研磨されることを防止して化学機械
研磨時のオーバー研磨によるディシッシングの発生を防
止すると共に、パターニング工程での化学的研磨による
表面粗さを除去することが可能になる。したがって、膜
厚精度を確保しかつ表面粗さを小さく保って半導体層を
薄膜化することが可能になる。この結果、例えば５０ｎ
ｍ以下の膜厚に薄膜化された半導体層にデバイスを形成
した場合、膜厚精度や表面粗さがデバイス特性に影響を
及ぼすことを防止でき、デバイスの信頼性を確保するこ
とが可能になる。
【図１】実施形態の製造方法を説明するための断面工程
図である。
図である。
【図２】実施形態の製造方法によって得られるＳＯＩ基
板の他の例を示す断面図である。
板の他の例を示す断面図である。
【図３】従来のＳＯＩ基板の製造方法の一例を示す断面
工程図である。
工程図である。
【図４】従来の製造方法の課題を説明する断面図（その
１）である。
１）である。
【図５】従来の製造方法の課題を説明する断面図（その
２）である。
２）である。
１…半導体基板（半導体層）、４…絶縁層、７…凹部、
８…ＳＯＩ層（半導体層）
８…ＳＯＩ層（半導体層）
Claims (2)
- 【請求項１】 凹部が形成された絶縁層上の半導体層を
研磨し、前記凹部内にのみ前記半導体層を残すパターニ
ング工程と前記半導体層をマスクにして前記絶縁層をエ
ッチングし、前記凹部の深さを浅くするエッチング工程
と、 前記絶縁層に対して前記半導体層を選択的に研磨し、当
該半導体層の膜厚を薄くする薄膜化工程とを備えたこと
を特徴とする半導体層を有する基板の製造方法。 - 【請求項２】 請求項１記載の半導体層を有する基板の
製造方法において、 前記パターニング工程では、前記絶縁層をストッパにし
て前記半導体層の化学的研磨を行い、 前記薄膜化工程では、前記絶縁層に対して選択的に前記
半導体層の化学機械研磨を行うことを特徴とする半導体
層を有する基板の製造方法。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP11160387A JP2000349148A (ja) | 1999-06-08 | 1999-06-08 | 半導体層を有する基板の製造方法 |
| US09/588,627 US6503811B1 (en) | 1999-06-08 | 2000-06-07 | Substrate having a semiconductor layer, and method for fabricating the same |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP11160387A JP2000349148A (ja) | 1999-06-08 | 1999-06-08 | 半導体層を有する基板の製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JP2000349148A true JP2000349148A (ja) | 2000-12-15 |
Family
ID=15713872
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP11160387A Pending JP2000349148A (ja) | 1999-06-08 | 1999-06-08 | 半導体層を有する基板の製造方法 |
Country Status (2)
| Country | Link |
|---|---|
| US (1) | US6503811B1 (ja) |
| JP (1) | JP2000349148A (ja) |
Cited By (2)
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| FR2847077A1 (fr) * | 2002-11-12 | 2004-05-14 | Soitec Silicon On Insulator | Composants semi-conducteurs, et notamment de type soi mixtes, et procede de realisation |
| KR20210108073A (ko) * | 2020-02-25 | 2021-09-02 | (주)더숨 | Soi 기판 제조 방법 |
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| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2004247610A (ja) * | 2003-02-14 | 2004-09-02 | Canon Inc | 基板の製造方法 |
| KR102007258B1 (ko) * | 2012-11-21 | 2019-08-05 | 삼성전자주식회사 | 광전 집적회로 기판의 제조방법 |
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|---|---|---|---|---|
| US4501060A (en) * | 1983-01-24 | 1985-02-26 | At&T Bell Laboratories | Dielectrically isolated semiconductor devices |
| US5204282A (en) * | 1988-09-30 | 1993-04-20 | Nippon Soken, Inc. | Semiconductor circuit structure and method for making the same |
| US5091330A (en) * | 1990-12-28 | 1992-02-25 | Motorola, Inc. | Method of fabricating a dielectric isolated area |
| JP2541884B2 (ja) * | 1991-08-31 | 1996-10-09 | 信越半導体株式会社 | 誘電体分離基板の製造方法 |
| JPH0582633A (ja) * | 1991-09-19 | 1993-04-02 | Hitachi Ltd | 貼りあわせ基体とその製造方法 |
| WO2004077537A1 (ja) * | 1993-01-18 | 2004-09-10 | Shinsuke Sakai | 半導体基板の製造方法 |
| FR2782843B1 (fr) * | 1998-08-25 | 2000-09-29 | Commissariat Energie Atomique | Procede d'isolation physique de regions d'une plaque de substrat |
-
1999
- 1999-06-08 JP JP11160387A patent/JP2000349148A/ja active Pending
-
2000
- 2000-06-07 US US09/588,627 patent/US6503811B1/en not_active Expired - Fee Related
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| FR2847077A1 (fr) * | 2002-11-12 | 2004-05-14 | Soitec Silicon On Insulator | Composants semi-conducteurs, et notamment de type soi mixtes, et procede de realisation |
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