JP2003319644A - Dc−dcコンバータ - Google Patents
Dc−dcコンバータInfo
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Abstract
された直流電圧を供給する、昇降圧型のDC−DCコン
バータの制御方法を簡素化する。 【解決手段】 第1のスイッチ2、第1の整流手段3と
インダクタ4からなる降圧コンバータ部と、インダクタ
4、第2のスイッチ5と第2の整流手段6からなる昇圧
コンバータ部と出力コンデンサ7と誤差増幅回路10と
発振回路11とパルス幅制御回路12からなる制御部を
有し、発振回路11からの発振電圧Vtが降圧動作モー
ドでは入出力電圧比が小さく、昇圧動作モードでは入出
力電圧比が大きくなるほど、発振電圧Vtの上昇期間も
しくは下降期間の比が変化することにより、誤差増幅回
路10からの誤差電圧Veと比較されて各スイッチの時
比率を調整し、降圧、昇降圧、及び昇圧の動作を制御す
る。
Description
られ、バッテリ等の直流電圧を入力して負荷に制御され
た直流電圧を供給するDC−DCコンバータであり、特
に入出力非反転で昇圧及び降圧が可能なDC−DCコン
バータに関する。
流電圧を、入出力非反転(入力直流電圧と出力直流電圧
の極性が同じであること)で昇圧又は降圧した直流電圧
を負荷に供給するDC−DCコンバータの従来例として
は、図10の(a)及び(b)に示す従来技術がある
(例えば特許文献1参照)。昇圧とは、入力直流電圧よ
り高い電圧の出力直流電圧を出力することであり、降圧
とはその逆である。図10の(a)は特許文献1に開示
されたDC−DCコンバータの回路図であり、図10の
(b)はその動作時の各部の信号の波形図である。
DCコンバータには、電圧Eiの入力直流電源31が接
続されており、第1のスイッチ32、第1のダイオード
33とインダクタ34からなる降圧コンバータ部、イン
ダクタ34を共有して第2のスイッチ35と第2のダイ
オード36からなる昇圧コンバータ部および出力コンデ
ンサ37が設けられている。出力コンデンサ37の電圧
Eoは出力直流電圧として負荷38に印加されている。
図10の(b)に示すように、第1のスイッチ32及び
第2のスイッチ35は同じスイッチング周期Tでオンオ
フ動作する。第1のスイッチ32及び第2のスイッチ3
5の1スイッチング周期におけるそれぞれのオン時間の
割合を、時比率δ1、時比率δ2とする。図に示すよう
に時比率δ1は時比率δ2より大きくしてある(δ1>
δ2)。
5が共にオンしている時、入力直流電源31の電圧Ei
はインダクタ34に印加される。この印加時間は時比率
δ2とスイッチング周期Tとの積(δ2・T)である。
この時、入力直流電源31からインダクタ34に電流が
流れ、磁気エネルギーが蓄積される。次に、第2のスイ
ッチ35がオフになると、第2のダイオード36が導通
し、インダクタ34には入力直流電圧Eiと出力直流電
圧Eoの差の電圧(Ei−Eo)が印加される。この印
加時間は、時比率δ1とスイッチング周期Tとの積と、
時比率δ2とスイッチング周期Tとの積の差(δ1・T
−δ2・T)である。この印加時間中、インダクタ34
を経て入力直流電源31から出力コンデンサ37へ電流
が流れる。さらに、第1のスイッチ32がオフになる
と、第1のダイオード33が導通し、インダクタ34に
は出力直流電圧Eoが逆方向に印加される。この印加時
間は時間(T−δ1・T)であり、インダクタ34から
出力コンデンサ37へ電流が流れ、蓄積された磁気エネ
ルギーは放出される。
の動作を繰り返すことにより、出力コンデンサ37から
負荷38へ電力が供給される。インダクタ34の磁気エ
ネルギーの蓄積と放出が均衡する安定動作状態において
は、式(1)に示すように、インダクタ34への印加電
圧と印加時間の積の和はゼロである。
性式が得られる。
直流電圧Eoと入力直流電圧Eiとの比Eo/Eiはδ
1となり(Eo/Ei=δ1)、降圧コンバータとして
動作する。また、また時比率δ1が1のとき(δ1=
1)、比Eo/Eiは1/(1−δ2)となり(Eo/
Ei=1/(1−δ2))、昇圧コンバータとして動作
する。第1及び第2のスイッチ32、35の時比率をそ
れぞれ制御することにより、入出力の電圧の比δ1/
(1−δ2)を0から無限大まで設定可能である。即
ち、理論上は任意の入力直流電圧Eiから任意の出力直
流電圧Eoを得ることができる昇降圧コンバータとして
DC−DCコンバータは動作する。上記のDC−DCコ
ンバータの制御は、例えば図11の(a)に示す制御回
路50を有するDC−DCコンバータにより行うことが
できる(例えば特許文献2参照)。図11の(a)に示
した回路図は特許文献2のFIG.9に記載されている
回路を、説明の便宜上、図10の(a)に示す構成のD
C−DCコンバータに適用して書き直したものである。
その各部の動作波形を図11の(b)に示す。以下に図
11の(a)に示したDC−DCコンバータの動作を図
11の(b)を参照して説明する。
基準電圧源40は基準電圧Vrを出力し、誤差増幅器4
1に印加する。誤差増幅器41は、出力直流電圧Eoと
基準電圧Vrとを比較して第1の誤差電圧Ve1を出力
する。発振回路42は所定の周期で発振する発振電圧V
tを出力する。オフセット回路44は、第1の誤差電圧
Ve1を入力とし、第1の誤差電圧Ve1に所定のオフ
セット電圧を加算して第2の誤差電圧Ve2を出力す
る。図11の(b)に、発振電圧Vt、2つの誤差電圧
Ve1とVe2、及び2つの駆動信号Vg32及び駆動
信号Vg35の波形を示す。第1の比較器43は、第1
の誤差電圧Ve1と発振電圧Vtとを比較し、第1の誤
差電圧Ve1が発振電圧Vtより大きい(Ve1>V
t)期間に“H”となる駆動信号Vg35を出力す
る(”H”は論理レベル「高」を示す)。駆動信号Vg
35が“H”の時に第2のスイッチ35はオン状態、
“L”の時にオフ状態になるものとする(”L”は論理
レベル「低」を示す)。第2の比較器45は、第2の誤
差電圧Ve2と発振電圧Vtとを比較し、第2の誤差電
圧Ve2が発振電圧Vtより大きい(Ve2>Vt)期
間に“H”となる駆動信号Vg32を出力する。駆動信
号Vg32が“H”の時に第1のスイッチ32はオン状
態、“L”の時にオフ状態になるものとする。
圧Eoより充分高い場合、出力直流電圧Eoの安定状態
では第1の誤差電圧Ve1及び第2の誤差電圧Ve2は
低くなる。図11の(b)においてAで示す期間におい
て、第1の誤差電圧Ve1が発振電圧Vtよりも常時低
いと、駆動信号Vg35は常時“L”となり第2のスイ
ッチ35は常時オフ状態となる。一方、第2の誤差電圧
Ve2と発振電圧Vtとの比較によって設定される駆動
信号Vg32は、第1のスイッチ32をオンオフ駆動す
る。即ち、図11の(b)の期間Aにおいては、降圧コ
ンバータとして動作する。入力直流電圧Eiが制御目標
の出力直流電圧Eoの近傍の電圧を有する場合、図11
の(b)のBで示す期間のように、第1の誤差電圧Ve
1と第2の誤差電圧Ve2の波形はいずれも発振電圧V
tの波形と交差する。従って、第1のスイッチ32は駆
動信号Vg32によりオンオフ駆動され、第2のスイッ
チ35は駆動信号Vg35によりオンオフ駆動される。
即ち、図11の(b)の期間Bにおいては、昇降圧コン
バータとして動作する。
力直流電圧Eoよりも低い場合、図11の(b)のCで
示す期間のように、第2の誤差電圧Ve2が発振電圧V
tよりも常時高くなると、駆動信号Vg32は常時
“H”となり第1のスイッチ32は常時オン状態とな
る。一方、第1の誤差電圧Ve1と発振電圧Vtとの比
較によって設定される駆動信号Vg35は、第2のスイ
ッチ35をオンオフ駆動する。即ち、図11の(b)の
期間Cにおいては、昇圧コンバータとして動作する。
2と第2のスイッチ35のオンオフのタイミングは、図
10の(b)に示した第1のスイッチ32と第2のスイ
ッチ35のオンオフのタイミングとは異なる。この差異
は図10と図11で示した制御回路の構成及びその機能
の差異によるものである。DC−DCコンバータにおけ
る、第1のスイッチ32と第2のスイッチ35のオンオ
フの組合わせは、第1のスイッチ32と第2のスイッチ
35がともにオンの状態、第1のスイッチ32がオンで
第2のスイッチ35がオフの状態、第1のスイッチ32
と第2のスイッチ35がともにオフの状態の3種類が基
本となる。第1のスイッチ32がオフ状態で第2のスイ
ッチ35がオン状態の場合には、インダクタ34は短絡
されて入出力間における電力伝達には関与しないので、
この動作状態は避けるようにする。上記3種類の動作状
態をどのように組合わせたとしても、1スイッチング周
期に占める第1のスイッチ32のオン時間の割合をδ
1、1スイッチング周期に占める第2のスイッチ35の
オン時間の割合をδ2とすると、インダクタ34に流れ
る電流が零になることはない条件下において、入出力電
圧間には下記の式(3)の関係が成立する。このこと
は、図10の(b)の波形間で示す各スイッチのオンオ
フ動作のタイミングにおいても、図11の(b)の波形
間で示す各スイッチのオンオフのタイミングにおいても
同様である。
方法としては、他の制御方法も考えられている(例えば
特許文献3、4参照)。これらはいずれも発振電圧と誤
差電圧との比較において、発振電圧もしくは誤差電圧に
オフセット電圧を加算もしくは減算する。これにより、
第1のスイッチを駆動する駆動信号と第2のスイッチを
駆動する駆動信号を形成するものである。
Cコンバータにおいては、複数の誤差電圧Ve1、Ve
2が必要であり、制御回路が複雑化するという問題点が
あった。また、第1のスイッチ32及び第2のスイッチ
35がともにオンオフ動作する昇降圧動作時において
は、降圧動作や昇圧動作の時に比べてスイッチング損失
が増加するという問題がある。これを解決するために昇
降圧動作をする領域を狭くするためには、誤差電圧に加
えるオフセット電圧を発振電圧の振幅に近い電圧にする
必要がある。しかし、オフセット電圧を発振電圧の振幅
に近い電圧にすると、降圧動作や昇圧動作での制御範囲
を確保するための誤差電圧の変動幅が大きくなる。その
ため制御回路の電源電圧が低い場合には設計が困難にな
るといった問題があった。本発明は、上記の問題を解決
し、昇圧動作、昇降圧動作及び降圧動作の制御を簡単な
構成で可能とし、さらには損失を低減した高効率なDC
−DCコンバータを提供することを目的とする。
めの、本発明に係るDC−DCコンバータは、第1のス
イッチを有する降圧コンバータ部と、第2のスイッチを
有する昇圧コンバータ部と、前記第1のスイッチと前記
第2のスイッチをそれぞれオンオフする制御部とを備
え、入力直流電圧が印加されて出力直流電圧を負荷へ出
力する昇降圧型のDC−DCコンバータである。前記制
御部は、前記出力直流電圧を所定の電圧と比較して誤差
電圧を出力する誤差増幅回路、発振回路及びパルス幅制
御回路を有する。前記発振回路は、第1の設定電圧と前
記第1の設定電圧より低い第2の設定電圧の間を周期的
に変化する発振電圧であって、前記誤差電圧が前記第1
の設定電圧より高いときは、前記誤差電圧と前記第1の
設定電圧との差の増加に応じて前記発振電圧の1周期に
占める上昇時間の割合もしくは下降時間の割合が増加す
る発振電圧を生成し、前記誤差電圧が前記第2の設定電
圧より低いときは、前記誤差電圧と前記第2の設定電圧
との差の増加に応じて前記発振電圧の1周期に占める上
昇時間の割合もしくは下降時間の割合が増加する発振電
圧を生成する。前記パルス幅制御回路は、前記誤差電圧
と前記発振電圧とを比較し、前記誤差電圧と前記発振電
圧が一致することがない場合には、前記第2のスイッチ
をオフ状態に固定して、前記第1のスイッチをオンオフ
する動作をさせる降圧動作モードの制御をするか、又は
前記第1のスイッチをオン状態に固定して、前記第2の
スイッチをオンオフする動作をさせる昇圧動作モードの
制御をする。前記パルス幅制御回路はさらに前記誤差電
圧と前記発振電圧が一致するすることがある場合には、
前記第1のスイッチと前記第2のスイッチを共にオンオ
フする動作をさせる昇降圧動作モードの制御をするよう
に、前記第1のスイッチのオンオフ時間と前記第2のス
イッチのオンオフ時間を制御する。
前記誤差増幅回路は、前記出力直流電圧が前記所定の電
圧より低くなるほど上昇し、前記出力直流電圧が前記所
定の電圧より高くなるほど下降する誤差電圧を出力する
ように構成される。前記発振回路は、前記誤差電圧が前
記第2の設定電圧より低いときは、前記誤差電圧と前記
第2の設定電圧との差が大きいほど前記発振電圧の1周
期に占める上昇時間の割合を大きくし、前記誤差電圧が
前記第1の設定電圧より高いときは、前記誤差電圧と前
記第1の設定電圧との差が大きいほど前記発振電圧の1
周期に占める上昇時間の割合を大きくするように構成さ
れる。前記パルス幅制御回路は、前記誤差電圧が前記第
2の設定電圧より低い場合には、前記第2のスイッチを
オフ状態に固定するとともに、前記発振電圧の上昇期間
では前記第1のスイッチをオフ状態とし、それ以外の期
間をオン状態とする動作をさせる降圧動作モードの制御
をする。前記パルス幅制御回路は、前記誤差電圧が前記
第1の設定電圧より高い場合には、前記第1のスイッチ
をオン状態に固定するとともに、前記発振電圧の上昇期
間では前記第2のスイッチをオン状態とし、それ以外の
期間をオフ状態とする動作をさせる昇圧動作モードの制
御をする。さらに前記パルス幅制御回路は、前記誤差電
圧が前記発振電圧と一致することがある場合には、前記
発振電圧の上昇期間内において前記誤差電圧が前記発振
電圧より低い期間では前記第1のスイッチのオフ状態と
し、それ以外の期間をオン状態とする動作をさせ、前記
発振電圧の上昇期間内において前記誤差電圧が前記発振
電圧より高い期間では前記第2のスイッチのオン状態と
し、それ以外の期間をオフ状態とする動作をさせる昇降
圧動作モードの制御をする。
前記発振回路は、所定の周期を有するパルス信号に応じ
て充放電されることにより、前記発振電圧を出力する発
振コンデンサを有する。前記発振回路は、前記発振電圧
を前記第2の設定電圧に維持している状態のとき、前記
パルス信号が入力されると前記発振コンデンサを充電
し、前記発振電圧が第1の設定電圧に至ると前記発振コ
ンデンサを放電し、前記発振電圧が前記第2の設定電圧
に至ると前記発振コンデンサを充放電せずに前記発振電
圧を前記第2の設定電圧付近に維持するように構成して
もよい。
前記発振回路は、第1の設定電圧と前記第1の設定電圧
より低い第2の設定電圧の間を周期的に上昇または下降
する三角波状の発振電圧であって、前記誤差電圧が前記
第1の設定電圧より高いときは、前記誤差電圧と前記第
1の設定電圧との差の増加に応じて周期が減少する発振
電圧を生成し、前記誤差電圧が前記第2の設定電圧より
低いときは、前記誤差電圧と前記第2の設定電圧との差
の増加に応じて周期が減少する発振電圧を生成するよう
に構成してもよい。
前記誤差増幅回路は、前記出力直流電圧が前記所定の電
圧より低くなるほど上昇し、前記出力直流電圧が前記所
定の電圧より高くなるほど下降する誤差電圧を出力する
ように構成される。前記発振回路は、前記誤差電圧が前
記第2の設定電圧より低いときは、前記誤差電圧と前記
第2の設定電圧との差が大きいほど前記発振電圧の1周
期に占める上昇時間の割合を大きくし、前記誤差電圧が
前記第1の設定電圧より高いときは、前記誤差電圧と前
記第1の設定電圧との差が大きいほど前記発振電圧の1
周期に占める上昇時間の割合を大きくするように構成さ
れる。前記パルス幅制御回路は、前記誤差電圧が前記第
2の設定電圧より低い場合には、前記第2のスイッチを
オフ状態に固定するとともに、前記発振電圧の上昇期間
では前記第1のスイッチをオフ状態とし、それ以外の期
間をオン状態とする動作をさせる降圧動作モードの制御
をする。前記パルス幅制御回路は、前記誤差電圧が前記
第1の設定電圧より高い場合には、前記第1のスイッチ
をオン状態に固定するとともに、前記発振電圧の上昇期
間では前記第2のスイッチをオン状態とし、それ以外の
期間をオフ状態とする動作をさせる昇圧動作モードの制
御をする。さらに前記パルス幅制御回路は、前記誤差電
圧が前記発振電圧と一致することがある場合には、前記
発振電圧の上昇期間内において前記誤差電圧が前記発振
電圧より低い期間を前記第1のスイッチのオフ状態と
し、それ以外の期間をオン状態とする動作をさせ、前記
発振電圧の上昇期間内において前記誤差電圧が前記発振
電圧より高い期間を前記第2のスイッチのオン状態と
し、それ以外の期間をオフ状態とする動作をさせる昇降
圧動作モードの制御をする。
前記発振回路は、前記発振電圧の上昇速度を前記誤差電
圧の変化にかかわらず一定とし、前記発振電圧の下降速
度を、前記誤差電圧が前記第1の設定電圧より高いほど
速くし、また前記第2の設定電圧より低いほど速くなる
ように構成される。前記パルス幅制御回路は、前記発振
電圧の下降期間では、前記第1のスイッチをオン状態と
し、前記第2のスイッチをオフ状態とし、前記発振電圧
の上昇期間では、前記誤差電圧が前記発振電圧より高い
場合に前記第1のスイッチと前記第2のスイッチをとも
にオン状態とし、前記誤差電圧が前記発振電圧より低い
場合に前記第1のスイッチと前記第2のスイッチをとも
にオフ状態とするように構成してもよい。
前記誤差増幅回路は、前記出力直流電圧が前記所定の電
圧より低くなるほど上昇し、前記出力直流電圧が前記所
定の電圧より高くなるほど下降する誤差電圧を出力する
ように構成される。前記発振回路は、前記発振電圧の下
降速度を前記誤差電圧の変化にかかわらず一定とし、前
記発振電圧の上昇速度を、前記誤差電圧が前記第1の設
定電圧より高いほど速くし、また前記第2の設定電圧よ
り低いほど速くなるように構成される。前記パルス幅制
御回路は、前記発振電圧の上昇期間では、前記第1のス
イッチをオン状態とし、前記第2のスイッチをオフ状態
とし、前記発振電圧の下降期間では、前記誤差電圧が前
記発振電圧より高い場合に前記第1のスイッチと前記第
2のスイッチをともにオン状態とし、前記誤差電圧が前
記発振電圧より低い場合に前記第1のスイッチと前記第
2のスイッチをともにオフ状態とするように構成しても
よい。
前記発振回路は、前記降圧動作モードにおいて、所定の
第3の設定電圧を前記誤差電圧と比較して、前記誤差電
圧が前記出力直流電圧を下降させる方向において前記第
3の設定電圧を越えた場合、前記誤差電圧と前記第3の
設定電圧との電圧の差が大きいほど前記発振電圧の周期
を長くするように構成してもよい。本発明のDC−DC
コンバータにおいて、前記発振回路は、前記第2の設定
電圧より低い電圧の第3の設定電圧に対して、前記誤差
電圧が前記第3の設定電圧より低い場合、前記誤差電圧
と前記第3の設定電圧との電圧の差が大きいほど前記発
振電圧の周期を長くするように構成してもよい。
前記発振回路は、前記第2の設定電圧より低い電圧の第
3の設定電圧に対して、前記誤差電圧が前記第3の設定
電圧より低い場合、前記誤差電圧と前記第3の設定電圧
との電圧の差が大きいほど前記発振電圧の下降速度を遅
くするように構成してもよい。本発明のDC−DCコン
バータにおいて、前記発振回路は、前記第2の設定電圧
より低い電圧の第3の設定電圧に対して、前記誤差電圧
が前記第3の設定電圧より低い場合、前記誤差電圧と前
記第3の設定電圧との電圧の差が大きいほど前記発振電
圧の上昇速度を遅くするように構成してもよい。
前記第3の設定電圧は、前記入力直流電圧が低いほど前
記第2の設定電圧に近づくように設定してもよい。本発
明のDC−DCコンバータにおいて、前記制御部におい
て、前記誤差電圧と前記第1の設定電圧との比較動作に
おいて所定のヒステリシス特性を有するように構成して
もよい。本発明のDC−DCコンバータにおいて、前記
発振回路は、前記誤差電圧が前記第1の設定電圧より高
くなるとき、前記発振電圧の1周期に占める上昇時間の
割合を小さくするようにように構成してもよい。
前記制御部において、前記誤差電圧と前記第2の設定電
圧との比較動作において所定のヒステリシス特性を有す
るように構成してもよい。本発明のDC−DCコンバー
タにおいて、前記発振回路は、前記誤差電圧が前記第2
の設定電圧より低くなるとき、前記発振電圧の1周期に
占める上昇時間の割合を小さくするようにように構成し
てもよい。
スイッチを有する降圧コンバータ部と、第2のスイッチ
を有する昇圧コンバータ部と、前記第1のスイッチと前
記第2のスイッチをそれぞれオンオフする制御部とを備
え、入力直流電圧が印加されて出力直流電圧を負荷へ出
力する昇降圧型のDC−DCコンバータである。前記制
御部は、発振電圧と前記出力直流電圧に対応する誤差電
圧とを比較し、前記発振電圧と前記誤差電圧が一致する
ことがある場合には、前記第1のスイッチと前記第2の
スイッチをそれぞれオンオフする駆動信号を送出する昇
降圧動作を行う。前記制御部は、前記発振電圧と前記誤
差電圧が一致することがない場合には、前記発振電圧と
前記誤差電圧との電圧の差によって、前記第2のスイッ
チをオフ状態に固定して前記第1のスイッチをオンオフ
制御する降圧動作を行い、または、前記第1のスイッチ
をオン状態に固定して前記第2のスイッチをオンオフ制
御する昇圧動作を行う。上記のように構成された本発明
のDC−DCコンバータは、昇圧から昇降圧さらに降圧
に至る制御を1つの発振回路と1つの誤差電圧との比較
により可能としたので、制御部の構成を簡素化すること
ができる。
ンバータの好適な実施の形態について添付の図1から図
9を参照しつつ説明する。
図1から図3を参照して説明する。図1は本発明に係る
実施の形態1のDC−DCコンバータの構成を示す回路
図である。図1において、実施の形態1のDC−DCコ
ンバータ50は、電圧Eiの入力直流電源1が接続され
た、PチャネルMOSFETからなる第1のスイッチ2
とダイオードである第1の整流部3とインダクタ4とで
構成される降圧コンバータ部51、インダクタ4を共有
してNチャネルMOSFETからなる第2のスイッチ5
とダイオードである第2の整流部6とで構成される昇圧
コンバータ部52、及び出力コンデンサ7を備えてい
る。出力コンデンサ7の両端子間の電圧Eoは出力直流
電圧として負荷8に印加されている。
のスイッチ5は直列に接続されて直流電源1の正極1A
と負極1B間に接続されている。第1のスイッチ2と第
2のスイッチ5が共にオンになると、インダクタ4に入
力直流電圧Eiが印加される。第1の整流手段3、イン
ダクタ4及び第2の整流手段6は直列に接続され、第1
の整流手段3と第2の整流手段6が共にオンになるとイ
ンダクタ4の電圧が出力コンデンサ7に印加される。第
1のスイッチ2と第2のスイッチ5をオンオフ制御する
制御部53は、誤差増幅回路10、発振回路11及びパ
ルス幅制御回路12を備えている。誤差増幅回路10
は、出力直流電圧Eoを検出して誤差電圧Veを出力す
る。発振回路11は、発振電圧Vtを出力する。パルス
幅制御回路12は誤差電圧Veと発振電圧Vtとを入力
し、第1のスイッチ2をオンオフ駆動する駆動電圧Vg
2と、第2のスイッチ5をオンオフ駆動する駆動電圧V
g5とを出力する。
振回路11及びパルス幅制御回路12の詳細な回路図で
ある。図2において、誤差増幅回路10は、基準電圧源
100、出力直流電圧Eoを分圧する2つの直列接続さ
れてた抵抗101、102、基準電圧源100の電圧E
rと検出電圧とを比較し比較結果の誤差を増幅して誤差
信号Veを出力する誤差増幅器103を有している。発
振回路11は、静電容量Cを有する発振コンデンサ11
0及び定電流回路111を有し、定電流回路111に流
れる定電流I1で発振コンデンサ110を充電するPN
Pトランジスタ112とPNPトランジスタ113から
なるカレントミラー回路とを有する。また入力直流電圧
Eiを分圧して第1の設定電圧E1と第2の設定電圧E
2とを出力する抵抗114、ダイオード115及び抵抗
116の直列回路を有する。発振コンデンサ110を放
電するNPNトランジスタ117とNPNトランジスタ
118とからなるカレントミラー回路を更に有し、第1
の設定電圧E1の出力点にベース端子が接続されたNP
Nトランジスタ130を有する。このNPNトランジス
タ130のエミッタ端子と誤差増幅器103の出力端子
の間に抵抗131が接続されている。
ジスタ133からなるカレントミラー回路は、抵抗13
1に流れる電流を、NPNトランジスタ117とNPN
トランジスタ118とからなるカレントミラー回路に供
給するように構成されている。PNPトランジスタ13
4はそのベース端子に第2の設定電圧E2が印加されて
おり、コレクタ端子はNPNトランジスタ117のベー
ス端子に接続されている。PNPトランジスタ134の
エミッタ端子と誤差増幅器103の出力端子との間には
抵抗135が接続されている。比較器136は第1の設
定電圧E1と発振コンデンサ110の電圧Vtとを比較
する。比較器137は第2の設定電圧E2と発振コンデ
ンサ110の電圧Vtとを比較する。NOR回路138
には比較器136の出力が入力され、NOR回路139
はNOR回路138とともにフリップフロップを構成す
る。
ットパルスをNOR回路139へ入出力する。Pチャネ
ルMOSFET141は、NOR回路138の出力Vx
で駆動されて、PNPトランジスタ112とPNPトラ
ンジスタ113とからなるカレントミラー回路のエミッ
タ−ベース間を短絡する。NOR回路138の出力Vx
と比較器137の出力が入力されるNOR回路142の
出力はNチャネルMOSFET143のゲートに印加さ
れこれを駆動する。NチャネルMOSFET143及び
これに接続された抵抗144を経て、発振コンデンサ1
10は放電する。NOR回路139の出力がゲートに印
加されて駆動されるNチャネルMOSFET145は、
NPNトランジスタ117とNPNトランジスタ118
からなるカレントミラー回路のベース−エミッタ間を短
絡する。
3の出力電圧Veと発振コンデンサ110の電圧Vtと
を比較する比較器120を有する。この比較器120の
出力VyとNOR回路139の出力はOR回路121に
入力される。比較器120の出力VyとNOR回路13
8の出力VxがAND回路122に入力される。OR回
路121の出力は、インバータ123を経て、第1のス
イッチ2に入力される。第1のスイッチ2の駆動電圧V
g2となる。AND回路122の出力は、第2のスイッ
チ5の駆動電圧Vg5である。
C−DCコンバータの動作を以下に説明する。第1のス
イッチ2及び第2のスイッチ5は制御部53により同じ
スイッチング周期Tでオンオフ動作をする。第1のスイ
ッチ2及び第2のスイッチ5の1スイッチング周期にお
けるそれぞれのオン時間の割合である時比率を、それぞ
れδ1、δ2とする。第2のスイッチ5がオン状態とな
る期間は第1のスイッチ2もオン状態であり、時比率δ
1は時比率δ2より大きいものとする(δ1>δ2)。
説明の便宜上、第1の整流部及び第2の整流部のオン状
態における順方向電圧降下は無視する。
5が共にオン状態の時、入力直流電源1の電圧Eiがイ
ンダクタ4に印加される。印加期間は時比率δ2と周期
Tとの積(δ2・T)で表される。この期間に、入力直
流電源1からインダクタ4に電流が流れ、磁気エネルギ
ーが蓄積される。次に、第1のスイッチ2と第2のスイ
ッチ5が共にオフ状態の時、第1の整流部3と第2の整
流部6がオン状態となり、インダクタ4には出力直流電
圧Eoが逆方向に印加される。印加期間は周期Tから時
比率δ1と周期Tの積を差引いた値(T−δ1・T)で
表され、インダクタ4から出力コンデンサ7へ電流が流
れ、蓄積された磁気エネルギーは放出される。最後に、
第1のスイッチ2がオン状態で第2のスイッチ5がオフ
状態の時、第2の整流部6がオン状態となり、インダク
タ4には入力直流電圧Eiと出力直流電圧Eoの差の電
圧(Ei−Eo)が印加される。この期間は式(δ1・
T−δ2・T)で表され、インダクタ4を経て入力直流
電源1から出力コンデンサ7へ電流が流れる。
の動作を繰り返すことにより、出力コンデンサ7から負
荷8へ電力が供給される。インダクタ4の磁気エネルギ
ーの蓄積と放出が均衡する安定動作状態においては、イ
ンダクタ4の印加電圧と印加時間の積の和はゼロである
から、下記の式(4)が成り立つ。
(5)に示される変換特性式が得られる。
うに、時比率δ1、δ2を制御することにより、理論上
は任意の入力直流電圧Eiから任意の出力直流電圧Eo
を得ることができ、DC−DCコンバータを昇降圧コン
バータとして動作させることが可能となる。第2のスイ
ッチ5が常時オフ状態となる時比率δ2が零(δ2=
0)の場合は、下記の式(6)に示すように降圧コンバ
ータとして動作する降圧動作モードとなる。
なる時比率δ1が1に等しい(δ1=1)場合は、下記
の式(7)に示すように昇圧コンバータとして動作する
昇圧動作モードとなる。
御部53の各部波形図である。図3の(a)から(c)
において、クロック信号源140からのパルス出力V
c、発振コンデンサ110の発振電圧Vt、誤差増幅回
路10からの誤差電圧Ve、NOR回路138の出力V
x、パルス幅制御回路12における比較器120の出力
Vy、OR回路121の出力V121、及び第2のスイ
ッチ5の駆動電圧Vg5の波形を示す。尚、図3におい
て、第1のスイッチ2の駆動電圧Vg2ではなく、その
反転電圧であるOR回路121の出力V121を示した
のは、以下の理由による。
Tであるので、ゲートに印加される駆動電圧Vg2が
“L”(論理レベルの「低」)でオン、“H”(論理レ
ベルの「高」)でオフ状態となる。従って通常のスイッ
チのように”L”でオフ、”H”でオンとなるものとは
オンオフ状態を表す波形の意味が反対となり混乱を起こ
す恐れがある。図2で比較器120の出力VyとNOR
回路139の出力との論理否定和をとって駆動電圧Vg
2とすればよいが、理解を容易にするためにOR回路1
21とインバータ123による構成とし、OR回路12
1の出力V121を図3に示した。すなわち図3では、
OR回路121の出力V121を示すことにより、第1
のスイッチ2のオンオフ状態が”H”でオン、”L”で
オフとなるようにして容易に理解できるようにした。図
3の(a)は発振電圧Vtが誤差電圧Veより大きい場
合、(b)は発振電圧Vtと誤差電圧Veの波形が交差
する場合、すなわち一致することがある場合(c)は発
振電圧Vtが誤差電圧Veより小さい場合を示す。
ながら説明する。説明の便宜上、ダイオードの順方向電
圧降下、すなわちオン状態にあるNPNトランジスタの
ベース−エミッタ間の電圧とPNPトランジスタのエミ
ッタ−ベース間の電圧は等しいものとしこれを電圧Vd
で表す。電圧Vdは第1の設定電圧E1と第2の設定電
圧E2との差に等しい。誤差増幅回路10の出力する誤
差電圧Veについて、出力直流電圧Eoを抵抗101と
抵抗102で分圧して検出された電圧が、基準電圧源1
00の基準電圧Erより高くなると誤差電圧Veは下降
し、低くなると上昇する。即ち、入力直流電圧Eiが高
くなったり、負荷8が軽くなって出力直流電圧Eoが上
昇しようとすると、誤差電圧Veは下降する。逆に、入
力直流電圧Eiが低くなったり、負荷8が重くなって出
力直流電圧Eoが下降しようとすると、誤差電圧Veは
上昇する。図3の(a)は誤差電圧Veが発振電圧Vt
より低い状態を示し、入力直流電圧Eiが出力直流電圧
Eoより高い場合である。図3の(b)は誤差電圧Ve
と発振電圧Vtの波形が交差している状態を示し、入力
直流電圧Eiが出力直流電圧Eoに近い場合である。図
3の(c)は誤差電圧Veが発振電圧Vtより高い状態
を示し、入力直流電圧Eiが低い場合である。
第1の設定電圧E1と第2の設定電圧 E2(E2<E
1)との間で充放電され、発振電圧Vtを出力する。こ
の充電期間は、クロック信号源140からのパルス信号
Vcを受けることにより始まる。まず、NOR回路13
9が“L”を出力し、NOR回路139と組み合わされ
てフリップフロップを構成するNOR回路138の出力
Vxが“H”となる。このため、FET141はオフ状
態となって、定電流源111の電流I1がPNPトラン
ジスタ112とPNPトランジスタ113のカレントミ
ラー回路を経て発振コンデンサ110に流れ、発振コン
デンサ110は充電される。FET143はオフ状態で
あるので抵抗144による放電は行われない。しかし、
FET145はオフ状態なのでNPNトランジスタ11
7とNPNトランジスタ118とのカレントミラー回路
による放電は行われる。NPNトランジスタ117とN
PNトランジスタ118とのカレントミラー回路による
放電電流は、誤差電圧Veによって決定される。
が第1の設定電圧E1と第2の設定電圧E2の間にある
場合、NPNトランジスタ130とPNPトランジスタ
134とはともにオフ状態となる。従って、NPNトラ
ンジスタ117とNPNトランジスタ118によるカレ
ントミラー回路を経て、発振コンデンサ110から放電
する電流はなく、発振コンデンサ110は、定電流I1
で充電される。従って、発振コンデンサ110の充電速
度、即ち発振電圧Vtの上昇速度は一定である。図3の
(a)に示すように、誤差電圧Veが第2の設定電圧E
2より低い場合、PNPトランジスタ134はオフ状態
となるが、NPNトランジスタ130はオン状態とな
り、抵抗131に電流が流れる。抵抗131には第1の
設定電圧E1から電圧Vdと誤差電圧Veを差し引いた
電圧(E1−Vd−Ve)が印加される。第2の設定電
圧E2は第1の設定電圧E1と電圧Vdとの差に等しい
ので(E2=E1−Vd)、抵抗131の抵抗値をR1
31とすると、抵抗131に流れる電流は式(E2−V
e)/R131 で計算される値となる。この電流が発
振コンデンサ110からPNPトランジスタ132とP
NPトランジスタ133とを含むカレントミラー回路、
及びNPNトランジスタ117とNPNトランジスタ1
18とを含むカレントミラー回路を経て流れ、発振コン
デンサ110は放電する。但し、この電流は電圧Veが
最も低くなったときでも定電流I1よりは大きくならな
いように設定される。従って、発振コンデンサ110
は、下記の式(8)で表される電流I131で充電され
る。
の設定電圧E2より低いほど少なくなり、発振コンデン
サ110の充電速度、即ち発振電圧Vtの上昇速度は遅
くなる。図3の(c)に示すように、誤差電圧Veが第
1の設定電圧E1より高い場合には、NPNトランジス
タ130はオフ状態となるが、PNPトランジスタ13
4はオン状態となり、抵抗135に電流が流れる。抵抗
135には式(Ve−(E2+Vd))で表される電圧
が印加される。第1の設定電圧E1は、第2の設定電圧
E2と電圧Vdとの和(E1=E2+Vd)であるか
ら、抵抗135の抵抗値をR135とすると、抵抗13
5に流れる電流は、式(Ve−E1)/R135 で表
される値となる。この電流がNPNトランジスタ117
とNPNトランジスタ118とを含むカレントミラー回
路を経て流れ発振コンデンサ110は放電する。但し、
この電流は誤差電圧Veが最も高くなったときでも定電
流I1よりは大きくならないように設定される。従っ
て、発振コンデンサ110は、下記の式(9)で表され
る電流I135で充電される。
の設定電圧E1より高いほど少なくなり、発振コンデン
サ110の充電速度、即ち発振電圧Vtの上昇速度は遅
くなる。発振コンデンサ110の充電が進み、発振電圧
Vtが第1の設定電圧E1に至ると、比較器136の出
力は“H”になり、フリップフロップのNOR回路13
8の出力Vxは“L”となる。同時にNOR回路139
の出力Vxは“H”となる。出力Vxが“L”のときの
FET141はオン状態になり、PNPトランジスタ1
13はオフ状態になって、発振コンデンサ110への充
電電流を停止する。NOR回路142の出力は“H”で
あるので、FET143がオン状態となり、発振コンデ
ンサ110を抵抗144で放電する。NOR回路139
から“H”の出力を受けたFET145はオン状態とな
る。そのためNPNトランジスタ118はオフ状態にな
り、NPNトランジスタ118による発振コンデンサ1
10の放電は停止する。従って、発振コンデンサ110
は抵抗144のみを経て放電し、発振電圧Vtは下降す
る。
電圧Vtが第2の設定電圧E2に至ると、比較器137
の出力は“H”になり、NOR回路142の出力は
“L”となる。これにより、FET143がオフ状態と
なり、発振コンデンサ110の放電は停止する。この状
態では、発振コンデンサ110は充電も放電もされない
ので、発振電圧Vtは第2の設定電圧E2よりわずかに
低い電圧を維持する。この状態において、クロック信号
源140から次のパルス信号が入力されるのを待つ。ク
ロック信号源140からのパルス信号が入力されると、
NOR回路138とNOR回路139によるフリップフ
ロップの出力が反転する。これにより、再び充電が開始
される。以上のように、発振コンデンサ110は第1の
設定電圧E1と第2の設定電圧E2との間で充放電さ
れ、発振電圧Vtを出力する。第1実施例の場合、第1
の設定電圧E1と第2の設定電圧E2との電位差はVd
であるので、発振電圧Vtの上昇期間Tcは下記の式
(10)〜式(12)によって表される。
20の出力VyとNOR回路139の出力がOR回路1
21に入力されて得られた論理和の出力V121はイン
バータ123に入力されて反転し、出力の駆動電圧Vg
2が得られる。駆動電圧Vg2が“H”となるのは、出
力Vxが“H”となる発振電圧Vtの上昇期間中であ
り、且つ出力Vyが“L”となる電圧Veが発振電圧V
eより小さい(Ve<Vt)期間である。即ち、第1の
スイッチ2がオフ状態のなるのは、発振電圧Vtの上昇
期間内において上記(Ve<Vt)の期間のみである。
一方、比較器120の出力VyとNOR回路138の出
力VxがAND回路122に入力されて、論理積である
駆動電圧Vg5が得られる。駆動電圧Vg5が“H”と
なるのは、出力Vxが“H”となる発振電圧Vtの上昇
期間であり、且つ出力Vyが“H”となる電圧Veが電
圧Vtより大きい(Ve>Vt)期間である。即ち、第
2のスイッチ5がオン状態となるのは、発振電圧Vtの
上昇期間内において前記(Ve>Vt)の期間のみであ
る。
Eiが出力直流電圧Eoより高く、誤差電圧Veが発振
電圧Vtより低い場合、比較器120の出力Vyは常時
“L”であるので、駆動電圧Vg5も常時“L”であり
第2のスイッチ5は常時オフ状態となる。一方、OR回
路121の出力V121、即ち駆動電圧Vg2の反転電
圧は、発振電圧Vtの上昇期間中は“L”となるので、
第1のスイッチ2は発振電圧Vtの上昇期間中はオフ状
態、他の期間はオン状態となる。この第1のスイッチ2
がオフ状態であるオフ期間(1−δ1)Tは、下記の式
(13)で表される。
バータは、下記の式(14)に示す時比率δ1で動作す
る降圧動作モードとなる。
圧Veが低下するほど小さくなる。入力直流電圧Eiが
高くなるほど、誤差電圧Veが低下して、時比率δ1が
小さくなるように制御することにより、出力直流電圧E
oを安定化することができる。図3の(b)に示すよう
に、入力直流電圧Eiの値が出力直流電圧Eoの値に近
く、誤差電圧Veの波形が発振電圧Vtの波形と交差し
ている場合、すなわち誤差電圧Veと発振電圧Vtが一
致することがある場合、発振電圧Vtの上昇期間Tc内
において誤差電圧Veが発振電圧Vtより大きいときの
み(Ve>Vt)、第2のスイッチ5はオン状態とな
る。また発振電圧Vtの上昇期間Tc内において誤差電
圧Veが発振電圧Vtより小さいときのみ(Ve<V
t)、第1のスイッチ2はオフ状態となる。発振電圧V
tの上昇期間Tc内において、(Ve>Vt)の期間
は、式 C(Ve−E2)/I1 によって表され、V
e<Vtの期間は、式 C(E1−Ve)/I1 によ
って表される。従って、実施の形態1のDC−DCコン
バータは、第1のスイッチ2が下記の式(15)に示す
時比率δ1でオンオフ動作し、第2のスイッチ5が下記
の式(16)に示す時比率δ2でオンオフ動作する昇降
圧動作モードである。
圧Veは低下し、第1のスイッチ2の時比率δ1が小さ
くなると共に第2のスイッチ5の時比率δ2も小さくな
る。これにより、出力直流電圧Eoを安定化する制御が
できる。図3の(c)に示すように、入力直流電圧Ei
が出力直流電圧Eoより低く、誤差電圧Veが発振電圧
Vtより高い場合、比較器120の出力Vyは常時
“H”である。従って、OR回路121の出力V12
1、即ち駆動電圧Vg2の反転電圧は常時“H”であ
り、第1のスイッチ2は常時オン状態となる。駆動電圧
Vg5は、発振電圧Vtの上昇期間は“H”であるの
で、第2のスイッチ5は発振電圧Vtの上昇期間はオン
状態、他の期間はオフ状態となる。第2のスイッチ5が
オン状態となるオン期間δ2・Tは、下記式(17)で
表される。
ンバータは、下記の式(18)に示す時比率δ2で動作
する昇圧動作モードとなる。
率δ2は、誤差電圧Veが上昇するほど大きくなる。誤
差電圧Veは入力直流電圧Eiが低くなるほど上昇し、
時比率δ2が大きくなる。これにより、出力直流電圧E
oを安定化する制御ができる。以上のように、実施の形
態1のDC−DCコンバータは、1つの発振電圧Vtと
1つの誤差電圧とを比較することによって、第1のスイ
ッチ及び第2のスイッチをオンオフ動作する2つの駆動
信号を送出する。これにより、降圧動作、昇降圧動作及
び昇圧動作の制御をすることが可能となる。
路11の出力の誤差電圧Veは、出力直流電圧Eoが上
昇しようとすると下降し、逆に出力直流電圧Eoが下降
しようとすると上昇するものとして説明した。しかし本
発明はこの動作に限定されるものではなく、上記の動作
とは逆の動作も駆動信号Vg2とVg5を逆転すること
により可能である。この場合でも本発明の実施の形態1
のDC−DCコンバータと同様の動作を行う。本発明の
実施の形態1のDC−DCコンバータでは、入力直流電
圧Eiを抵抗114とダイオード115と抵抗116と
で電圧分割することにより第1の設定電圧E1と第2の
設定電圧E2を得る構成である。実施の形態1におい
て、このように構成したのは、入力直流電圧Eiの変動
に対し、高電位側と低電位側にカレントミラー回路のた
めの電圧を確保できるとともに、発振電圧Vtの振幅を
固定にできるからである。しかし、第1及び第2の設定
電圧E1及びE2をそれぞれの差基準電圧源等を用いて
設定しても本発明の効果に変わりは無く、本発明は電圧
分割の方法に限定されるものではない。
ータの制御方法では、誤差電圧Veが第1の設定電圧E
1より高いほど、又は誤差電圧Veが第2の設定電圧E
2より低いほど、発振電圧Vtの上昇時間を長くしてい
る。一方、誤差電圧Veが第2の設定電圧E2以上で、
第1の設定電圧E1以下のとき(E2≦Ve≦E1)に
は発振電圧Vtの上昇時間を最小値に固定している。し
かし本発明は上記の制御方法に限定されるものではな
い。例えば、第1の設定電圧E1と第2の設定電圧E2
との間の電圧を有する別の設定電圧Exを設け、誤差電
圧Veと設定電圧Exとを比較し、誤差電圧Veが設定
電圧Exと等しいとき(Ve=Ex)発振電圧Vtの上
昇時間を最小とし、誤差電圧Veと設定電圧Exとの電
位差が大きくなるほど発振電圧Vtの上昇時間を長くす
る構成も本発明に含まれる。本発明の実施の形態1のD
C−DCコンバータでは、クロック信号源140からの
パルス信号によって発振コンデンサ110を充電するタ
イミングを規定したが、クロック信号源140を本発明
のDC−DCコンバータの外部に設けた構成でも構わな
い。即ち、本発明の実施の形態1のDC−DCコンバー
タにおいて、外部信号を受信する受信手段を設けた構成
とし、その外部信号に同期して動作する外部同期型のD
C−DCコンバータとしても動作させることができる。
なお、実施の形態1のDC−DCコンバータでは、発振
電圧Vtの上昇期間を誤差電圧Veによって変化させて
制御したが、下降期間を誤差電圧Veによって変化させ
て制御してもかまわない。このことは、第3の実施の形
態から第6の実施の形態についても同様である。
DC−DCコンバータについて図4及び図5を参照しつ
つ説明する。図4は本発明に係る実施の形態2のDC−
DCコンバータの制御部53Aの構成を示す回路図であ
る。制御部53Aは、図1に示すコンバータ部50に制
御部53の代わりに組み込まれて、本実施の形態2のD
C−DCコンバータが構成される。実施の形態2のDC
−DCコンバータの制御部53Aにおいて、誤差増幅回
路10とパルス幅制御回路12は、実施の形態1のDC
−DCコンバータの制御部53と同じである。また発振
回路11Aは次に詳しく説明するように、一部分を除き
前記制御部53の発振回路11と同じである。図4にお
いて、実施の形態1と同じ機能及び構成を有する要素に
は同じ符号を付しその説明を省略する。
バータの制御部53Aの発振回路11Aには、定電流I
2を供給する定電流回路146が設けられている。定電
流回路146はNPNトランジスタ117とNPNトラ
ンジスタ118を含むカレントミラー回路に電流を供給
している。図2のクロック信号源140の代わりに比較
器137の出力がフリップフロップを構成するNOR回
路139に入力されている。NPNトランジスタ117
のベースエミッタ間に接続されたNチャネルMOSFE
T145のゲートにはNOR回路138の出力Vxが入
力されている、図2におけるNOR回路142、Nチャ
ネルMOSFET143及び抵抗144は、図4の発振
回路11Aには設けられていない。制御部53Aのその
他の構成は前記制御部53と同じである。以上のように
構成された実施の形態2のDC−DCコンバータについ
て図1及び図4を参照して説明する。DC−DCコンバ
ータは下記の式(19)に示す変換特性を有する。
比率δ2が零(δ2=0)の場合は、式(19)は下記
の式(20)のようになり、降圧コンバータとして動作
する降圧動作モードとなる。
なる時比率δ1が1(δ1=1)の場合は、式(19)
が下記の式(21)となり、昇圧コンバータとして動作
する昇圧動作モードとなる。
力の変換特性式に関しては前述の実施の形態1と同様で
ある。図5の(a)から(c)は図4に示す制御部53
Aの各部の波形図である。図5の(a)から(c)にお
いて、発振電圧Vt、誤差電圧Ve、NOR回路138
の出力Vx、比較器120の出力Vy、OR回路121
の出力V121、即ち第1のスイッチ2の駆動電圧Vg
2の反転電圧、第2のスイッチ5の駆動電圧Vg5の各
波形を示す。図5の(a)は発振電圧Vtが誤差電圧V
eより大きい場合、(b)は発振電圧Vtと誤差電圧V
eの波形が交差する場合、(c)は発振電圧Vtが誤差
電圧Veより小さい場合を示す。
(a)から(c)を参照しながら説明する。誤差増幅回
路10から出力される誤差電圧Veは、実施の形態1の
DC−DCコンバータのものと同様であり、入力直流電
圧Eiが高くなったり、負荷8が軽くなって出力直流電
圧Eoが上昇しようとすると下降する。逆に、誤差電圧
Veは、入力直流電圧Eiが低くなったり、負荷8が重
くなって出力直流電圧Eoが下降しようとすると上昇す
る。図5の(a)は入力直流電圧Eiが出力直流電圧E
oより高く、誤差電圧Veは発振電圧Vtより低い状態
を示している。図5の(b)は入力直流電圧Eiが出力
直流電圧Eoに近く、誤差電圧Veと発振電圧Vtとの
波形が交差している状態を示す。図5の(c)は入力直
流電圧Eiが出力直流電圧Eoより低く、誤差電圧Ve
は発振電圧Vtより高い状態を示している。
は、第1の設定電圧E1と第2の設定電圧E2(E2<
E1)との間で充放電をし、発振電圧Vtを出力する。
この発振電圧Vtは、定電流源111の電流I1を、P
NPトランジスタ112とPNPトランジスタ113を
含むカレントミラー回路を経て発振コンデンサ110に
供給して充電することにより上昇し、その上昇速度は一
定である。この充電期間において、比較器136と比較
器137の出力はいずれも“L”であり、2つの“L”
の出力信号が入力される、NOR回路138、139を
含むフリップフロップの出力は、NOR回路138の出
力Vxが“H”、NOR回路139の出力が“L”であ
る。“H”の信号VxはFET145をオン状態にし、
発振コンデンサ110を放電するNPNトランジスタ1
18をオフ状態としている。発振コンデンサ110の静
電容量をCとすると、充電期間、即ち発振電圧Vtの上
昇期間Tcは次の式(22)で表される。
設定電圧E1に達すると、比較器136の出力は“H”
になり、フリップフロップを形成する、NOR回路13
8の出力Vxは“L”になり、NOR回路139の出力
が“H”に反転する。“L”の出力VxはFET141
をオン状態にしてPNPトランジスタ113をオフ状態
にするとともに、FET145をオフ状態にしてNPN
トランジスタ118をオン状態にする。これにより、発
振コンデンサ110が放電する。NPNトランジスタ1
17と組み合わされてカレントミラー回路を構成するN
PNトランジスタ118を流れる放電電流は、定電流回
路146からの定電流I2とPNPトランジスタ133
及びPNPトランジスタ134のコレクタ電流との和と
なる。発振電圧Vtの下降期間は誤差電圧Veによって
次のように設定される。
Veが第2の設定電圧E2より低い場合、抵抗131に
は第1の設定電圧E1から電圧Vdと誤差電圧Veを差
し引いた電圧(E1−Vd−Ve)が印加される。第1
の設定電圧E1から電圧Vdを差し引いた電圧は第2の
設定電圧E2に等しいので(E1−Vd=E2)、抵抗
131の抵抗値をR131とすると、NPNトランジス
タ130から抵抗131に流れる電流は式(E2−V
e)/R131 で表示される値となる。この電流がP
NPトランジスタ132とPNPトランジスタ133と
のカレントミラー回路によってNPNトランジスタ11
7のベース端子に供給され、一定の電流I2と共に発振
コンデンサ110の放電電流となる。この場合の放電期
間、即ち発振電圧Vtの下降期間Td1は次の式(2
3)で表され、第2の設定電圧E2から電圧Veを差し
引いた電圧(E2−Ve)が大きいほど短くなる。
eが第2の設定電圧E2以上で第1の設定電圧以下の場
合、(E2≦Ve≦E1)、NPNトランジスタ130
とPNPトランジスタ134は共にオフ状態となる。従
って、発振コンデンサ110の放電電流はI2のみとな
る。この場合の放電期間、即ち発振電圧Vtの下降期間
Td2は次の式(24)で表され、誤差電圧Veに依存
しなくなる。
電圧Veが第1の設定電圧E1より高い場合(Ve>E
1)、抵抗135には式(Ve−(E2+Vd))で表
される電圧が印加される。第2の設定電圧E2と電圧V
dとの和は第1の設定電圧E1に等しいので(E2+V
d=E1)、抵抗135の抵抗値をR135とすると、
PNPトランジスタ134から抵抗135に流れる電流
は式(Ve−E1)/R135 で表される値となる。
この電流がトランジスタ117のベース端子に供給さ
れ、一定の電流I2と共に発振コンデンサ110の放電
電流となる。この場合の放電期間、即ち発振電圧Vtの
下降期間Td3は次の式(25)で表され、電圧Veか
ら第1の設定電圧E1を差し引いた電圧(Ve−E1)
が大きいほど短くなる。
1のものと同様であり、第1のスイッチ2がオフ状態の
なるのは、発振電圧Vtの上昇期間内において電圧Ve
が発振電圧Vtより小さい(Ve<Vt)期間のみであ
る。また、第2のスイッチ5がオン状態のなるのは、発
振電圧Vtの上昇期間内において電圧Veが発振電圧V
tよりより大きい(Ve>Vt)期間のみである。入力
直流電圧Eiが出力直流電圧より高く、図5の(a)に
示すように誤差電圧Veが発振電圧Vtより低い場合、
比較器120の出力Vyは常時“L”であるので、駆動
電圧Vg5は常時“L”であり第2のスイッチ5は常時
オフ状態となる。一方、駆動電圧Vg2の反転電圧であ
るOR回路121の出力V121は、発振電圧Vtの上
昇期間に“L”、発振電圧Vtの下降期間に“H”とな
る。従って第1のスイッチ2は発振電圧Vtの上昇期間
Tcにオフ状態、下降期間Td1にオン状態となる。こ
れにより、実施の形態2のDC−DCコンバータは、第
1のスイッチ2がオン期間 δ1・T(=Td1)、オ
フ期間(1−δ1)T(=Tc)でオンオフ動作する降
圧動作モードとなる。この時、第1のスイッチ2のオン
期間である下降期間Td1は、前記のように誤差電圧V
eが低下するほど小さくなる。入力直流電圧Eiが高く
なるほど、誤差電圧Veは低下し、第1のスイッチ2の
オン期間δ1Tを短くすることにより、出力直流電圧E
oを安定化する制御ができる。
く、図5の(b)に示すように誤差電圧Veが発振電圧
Vtの波形と交差している場合、発振電圧Vtの上昇期
間Tc内において電圧Veが発振電圧Vtより大きい
(Ve>Vt)時のみ第2のスイッチ5はオン状態とな
る。また発振電圧Vtの上昇期間Tc内において電圧V
eが発振電圧Vtより小さい(Ve<Vt)時のみ第1
のスイッチ2はオフ状態となる。発振電圧Vtの上昇期
間Tc内において、電圧Veが発振電圧Vtより大きい
状態(Ve>Vt)の期間は、下記の式(26)で表さ
れる。
状態(Ve<Vt)の期間は、下記の式(27)で表さ
れる。
ータの上記の動作は、第1のスイッチ2が下記の式(2
8)と式(29)で表されるオン期間δ1・Tとオフ期
間(1−δ1)Tでオンオフ動作し、第2のスイッチ5
が下記の式(30)と式(31)で表されるオン期間δ
2・Tとオフ期間(1−δ2)Tでオンオフ動作する昇
降圧動作モードである。
降期間Td2の和(T=Tc+Td2)であり一定とな
る。入力直流電圧Eiが高くなるほど、誤差電圧Veは
低下する。第1のスイッチ2のオン期間δ1・Tを短く
すると共に第2のスイッチ5のオン期間δ2・Tを短く
することにより、出力直流電圧Eoを安定化する制御を
行うことができる。図5の(c)に示すように、入力直
流電圧Eiが低く、誤差電圧Veが発振電圧Vtより高
い場合、比較器120の出力Vyは常時“H”であるの
で、OR回路121の出力V121は常時“H”となり
第1のスイッチ2は常時オン状態となる。一方、駆動電
圧Vg5は、発振電圧Vtの上昇期間に“H”、発振電
圧Vtの下降期間に“L”となるので、第2のスイッチ
5は発振電圧Vtの上昇期間Tcにオン状態、下降期間
Td3にオフ状態となる。従って、実施の形態2のDC
−DCコンバータの上記の動作は、第2のスイッチ2が
オン期間δ2・T(=Tc)、及びオフ期間(1−δ
2)T(=Td3)でオンオフ動作をする昇圧動作モー
ドである。第2のスイッチ5のオン期間 δ2・T(=
Tc)は一定であるが、オフ期間(1−δ2)T(=T
d3)は前記のように誤差電圧Veが上昇するほど小さ
くなる。入力直流電圧Eiが低くなるほど、誤差電圧V
eは上昇する。第2のスイッチ2のオフ期間(1−δ
2)Tを短くすることにより、出力直流電圧Eoを安定
化する制御を行うことができる。
コンバータにおいても、1つの発振電圧波形と1つの誤
差電圧との比較によって、第1のスイッチ及び第2のス
イッチをオンオフ動作する2つの駆動信号を送出するこ
とにより、降圧動作、昇降圧動作、及び昇圧動作の制御
をすることが可能である。実施の形態2のDC−DCコ
ンバータでは周波数変動型の制御を行う。すなわち、降
圧動作モードにおいては入力直流電圧Eiが出力直流電
圧Eoより高いほどスイッチング周波数が高くなり、昇
圧動作モードにおいては入力直流電圧Eiが出力直流電
圧Eoより低いほど、スイッチング周波数が高くなる。
2つのスイッチがオンオフ動作する昇降圧動作モードに
おいてはスイッチング周波数が最低となる。周波数変動
型の制御を行うことにより、周波数固定型の場合に増大
する昇降圧動作モードでのスイッチング損失を低減する
ことができる。実施の形態2のDC−DCコンバータで
は、発振電圧Vtの下降期間を誤差電圧Veによって変
化させて制御したが、実施の形態1のDC−DCコンバ
ータと同様に、発振電圧Vtの上昇期間を誤差電圧Ve
によって変化させて制御してもかまわない。
態3のDC−DCコンバータの制御部53Bのブロック
図及び回路図である。図1に示すコンバータ部50の制
御部53を前記の制御部53Bに代えることにより、本
実施の形態3のDC−DCコンバータが構成される。図
6において、誤差増幅回路10及びパルス幅制御回路1
2は図2または図4のものと同じであるのでブロック図
で示している。発振回路11Bにおいて、図4で示した
発振回路11Aと同じ機能、構成を有する要素には同じ
符号を付与し、その説明を省略する。実施の形態3のD
C−DCコンバータの制御部53Bが図4に示した実施
の形態2のDC−DCコンバータの制御部53Aと異な
るのは、発振回路11Bにおいて、前記図4の発振回路
11Aに対して回路C1を付加した点である。以下に、
回路C1の構成を説明する。
りも低い第3の設定電圧E3がPNPトランジスタ16
1のベースに印加されている。トランジスタ161のエ
ミッタには抵抗162を経て直流電源1の入力電圧Ei
が印加されている。トランジスタ161のエミッタはN
PNトランジスタ163のべースに接続され、トランジ
スタ163のエミッタには、抵抗164を経て誤差増幅
回路10から誤差電圧Veが印加されている。トランジ
スタ163のコレクタにはPNPトランジスタ165を
経て入力直流電圧Eiが印加されている。トランジスタ
165と166はカレントミラー回路を構成し、共通に
接続されたベース端子はトランジスタ165のコレクタ
に接続されている。トランジスタ166のエミッタはN
PNトランジスタ167のコレクタ端子及びベース端子
に接続されている。トランジスタ167とNPNトラン
ジスタ168はカレントミラー回路を構成している。ト
ランジスタ168のコレクタ端子は発振コンデンサ11
0に接続され、発振コンデンサ110はトランジスタ1
68を経て放電する。ゲート端子がNOR回路139の
出力端に接続され、NOR回路139の出力で駆動され
るNチャネルMOSFET169がトランジスタ167
とトランジスタ168のベース−エミッタ間に接続され
ている。
C−DCコンバータの動作を図1及び図6を参照して説
明する。誤差電圧Veが第3の設定電圧E3以上の場合
は、前記の実施の形態2のDC−DCコンバータと同様
である。負荷8が軽くて出力電流が小さく、誤差電圧V
eが第3の設定電圧E3より低い場合について説明す
る。
に、インダクタへの磁気エネルギーの蓄積と放出を繰返
すスイッチングコンバータは、出力電流がある程度大き
い場合にはインダクタを流れる電流はゼロにならない。
このような動作を「電流連続モード」と呼ぶ。例えば降
圧動作モードでの入出力電圧の関係が式(Eo=δ1・
Ei)で表せるのは、電流連続モードの場合である。降
圧動作モードの場合に出力電流が小さくなると、インダ
クタを流れる電流は、第1のスイッチ2のオフ期間中に
減少してやがてゼロになり、第1の整流部3はオフ状態
になる。このように、インダクタを流れる電流がゼロに
なる期間を有する動作を「電流不連続モード」と呼ぶ。
電流不連続モードにおいては、降圧動作モードの入出力
電圧の関係を表す式(Eo=δ1・Ei)は成立しな
い。出力直流電圧Eoを安定化するには、出力電流が小
さくなるほど第1のスイッチ2のオン期間(δ1・T)
を小さくしなければならない。本発明の実施の形態3の
DC−DCコンバータでは誤差電圧Veを低下する動作
を行う。これは、昇圧動作モードや昇降圧動作モードに
おいても同様である。
ッチングコンバータの電力損失は、主としてスイッチが
ターンオンする際に発生するスイッチング損失である。
このスイッチング損失を減らしてスイッチングコンバー
タの効率向上を図るには、出力電流が小さい場合にはス
イッチング周波数を低下させればよい。前記の実施の形
態2のDC−DCコンバータの場合、入力直流電圧Ei
が出力直流電圧Eoよりも低くなると、昇圧動作モード
もしくは昇降圧動作モードで動作する。この状態で出力
電流が小さくなって電流不連続モードとなると、誤差電
圧Veは低下するが、スイッチング周波数が低く設定さ
れた昇降圧動作モードを保つ。しかし入力直流電圧Ei
が出力直流電圧Eoよりも高く、かつ出力電流が小さく
なって電流不連続モードとなると、降圧動作モードにお
いて誤差電圧Veが低下する。この時、スイッチング周
波数は高くなるので効率が低下するという問題が生じ
る。
形態3のDC−DCコンバータは、特に降圧動作モード
の軽負荷時において、誤差電圧Veが低下するに従い、
スイッチング周波数を低下させることを特徴とする。以
下にその動作を説明する。ベース端子に第3の設定電圧
E3が印加されているトランジスタ161は、トランジ
スタ163のベース端子の電圧を、第3の設定電圧E3
にトランジスタ161のエミッタ−ベース電圧Vdを加
えた電圧(E3+Vd)に固定する。誤差電圧Veが低
下して第3の設定電圧E3を下回ると、トランジスタ1
63のベース−エミッタ間電圧として電圧Vdが発生
し、抵抗162を介してベース電流が供給されるトラン
ジスタ163は導通状態になる。従ってトランジスタ1
63のエミッタ端子の電圧は第3の設定電圧E3にほぼ
等しくなる。抵抗164には第3の設定電圧E3と誤差
電圧Veとの差の電圧(E3−Ve)が印加される。抵
抗164の抵抗値をR164とすると、トランジスタ1
63を経て抵抗164に流れる電流I4は、下記の式
(32)で表される。
ンジスタ166のカレントミラー回路と、トランジスタ
167とトランジスタ168のカレントミラー回路を経
て流れる発振コンデンサ110の放電電流となる。FE
T169は、NOR回路139の出力が“H”の時にオ
ンとなり、トランジスタ167とトランジスタ168の
カレントミラー回路をオフ状態にする。即ち、トランジ
スタ168がオン状態となって放電電流I4が流れるの
は、NOR回路139の出力が“L”となる発振電圧V
tの上昇期間中である。放電電流I4はトランジスタ1
13からの充電電流I1よりも小さくなるように設定す
る。発振電圧Vtの上昇期間での充電電流は、充電電流
I1と放電電流I4との差(I1−I4)である。
電圧E3よりも低くなるほど大きくなる。従って発振電
圧Vtの上昇期間での充電電流は、誤差電圧Veが第3
の設定電圧E3よりも低くなるほど小さくなる。そのた
め、発振電圧Vtの上昇期間、即ち、降圧動作モードに
おける第1のスイッチ2のオフ期間は、誤差電圧Veが
第3の設定電圧E3よりも低くなるほど長くなり、結果
としてスイッチング周波数が低下する。
C−DCコンバータでは、前記の実施の形態2で説明し
た特徴に加え、降圧動作モードにおいて、負荷が軽くて
出力電流が小さい場合、誤差電圧Veが低下するに従い
スイッチング周波数が低下するのでスイッチング損失が
減少し、効率を向上させることができるという効果が得
られる。
態4のDC−DCコンバータの制御部53Cの回路図で
ある。図1に示すコンバータ部50の制御部53を前記
の制御部53Cに代えることにより、本実施の形態4の
DC−DCコンバータが構成される。図7において、図
6に示した実施の形態3のDC−DCコンバータの制御
部53Bと同じ機能、構成の要素には、同じ符号を付与
し、その説明を省略する。実施の形態4のDC−DCコ
ンバータの制御部53Cが図6に示した実施の形態3の
DC−DCコンバータの制御部53Bと異なるのは、発
振回路11Cにおいて、前記図6の発振回路11Bに対
して回路C2が付加された点である。以下に回路C2の
構成を説明する。
に接続されたNPNトランジスタ170のベース端子は
抵抗114とダイオード115の接続点に接続されてい
る。トランジスタ170のエミッタ端子は抵抗171を
介してトランジスタ161のベースとNPNトランジス
タ172のコレクタ端子に接続されている。トランジス
タ172とNPNトランジスタ173はカレントミラー
回路を構成し、トランジスタ173のコレクタ端子はそ
のベース端子に接続されるとともに、抵抗174を経て
直流電源1に接続されている。
すると、第1の設定電圧E1及び第2の設定電圧E2は
それぞれ式(33)、(34)で表される。
モードにおける第1のスイッチ2のオン期間 δ1・T
とオフ期間(1−δ1)T はそれぞれ下記の式(3
5)、(36)で表される。
電圧Eiの比(Eo/Ei)に等しいので、上記の各式
を整理して誤差電圧Veを求めると、式(37)のよう
になる。
いて、第2の設定電圧E2は入力直流電圧Eiから得て
いるので入力電圧依存性を有している。従って誤差電圧
Veの入力電圧依存性を知ることはできない。しかし、
出力直流電圧Eoを安定化させる動作において、降圧動
作モードかつ電流連続モードにおける誤差電圧Veは、
入力直流電圧Eiが高いほど第2の設定電圧E2に近づ
く。軽負荷となって電流不連続モードになると、誤差電
圧Veは式(37)で与えられる値よりも低下する。つ
まり、第3の設定電圧E3が固定された値であると、入
力直流電圧Eiが低いほどスイッチング周波数が低下を
始める負荷は小さくなる。スイッチング周波数が低下し
ない範囲では第1のスイッチ2及び第2のスイッチ5の
オン期間のみを小さくするのでスイッチング周波数は高
い周波数のままである。そこで第3の設定電圧E3を第
2実施例の式(32)で与えられる値よりわずかに低い
値に設定して、入力直流電圧Eiが低いほど第3の設定
電圧E3が高くなるような入力依存性を持たせれば良い
ことが分かる。
路11Cにおいて、第3の設定電圧E3を得る回路C2
について説明する。抵抗174の抵抗値をR174とす
ると、抵抗174を経てトランジスタ173に流れる電
流I5は下記の式(38)のようになる。
ンジスタ172を経て抵抗171に流れるので、抵抗1
71の抵抗値をR171とするとその電圧降下は下記の
式(39)のようになる。
タ170のエミッタ端子は、第1の設定電圧E1からト
ランジスタ170のベース−エミッタ電圧Vdを差引い
た値(E1−Vd)であるから、下記式(40)のよう
に第2の設定電圧E2に等しくなる。
1)で表される。
電圧比 R131・I1/Eo に等しくなるように設
定し、電圧 (R171/R174)・Vd を電圧
R131・(I1+I2)よりわずかに小さく設定す
る。そうすれば第3の設定電圧E3を、降圧動作モード
かつ電流連続モードにおける誤差電圧Veの式(37)
に示す値よりわずかに低い値に設定することになる。実
施の形態4のDC−DCコンバータにおいては、実施の
形態2の特徴に加え、実施の形態3の特徴をも有する。
すなわち降圧動作モードにおいて、負荷が軽く出力電流
が小さい場合に誤差電圧Veが低下すると、それに従っ
てスイッチング周波数が低下する。これによりスイッチ
ング損失が低減されるので効率を向上させることができ
る。さらに第3の設定電圧を入力直流電圧Eiに応じて
変化させることにより、スイッチング周波数が低下し始
める出力電流が入力直流電圧Eiの変化に依存しないよ
うにし、電流不連続モードとなる出力電流よりわずかに
小さい値に設定することができる。
実施の形態2においては、誤差電圧Veを第1の設定電
圧E1及び第2の設定電圧E2と比較して、各々の一致
点において動作モードを変更している。例えば、誤差電
圧Veが第1の設定電圧E1と第2の設定電圧E2の間
にあり、入力直流電圧Eiの低下に伴い誤差電圧Veが
上昇して第1の設定電圧E1に達した場合、昇降圧動作
モードから昇圧動作モードに切り換る。この動作モード
の切り換りに伴い、オンオフ動作するスイッチの数が減
ってDC−DCコンバータの消費電力が僅かに低減した
とすると、その分だけ出力直流電圧Eoは上昇する。そ
の結果上昇した出力直流電圧Eoを所望値とするように
誤差電圧Veは下降する。下降した誤差電圧Veが第1
の設定電圧E1に戻った場合、昇圧動作モードから昇降
圧動作モードに切り換る。すると、DC−DCコンバー
タの消費電力が僅かに増加し、その分だけ出力直流電圧
Eoは下降して誤差電圧Veは上昇するので、再び昇降
圧動作モードから昇圧動作モードに切り換る。以上のよ
うな動作が繰り返し行われると動作モードが安定せず、
出力リップル電圧の増加やノイズ発生といった悪影響の
発生が考えられる。このような現象を回避する手段とし
ては、誤差電圧Veと第1の設定電圧E1との比較動作
がヒステリシスを有するようにすればよい。これは、誤
差電圧Veと第2の設定電圧E2との比較動作において
も同様である。
DCコンバータの制御部53Dの発振回路11Dの構成
を示す回路図である。図1に示すコンバータ部50の制
御部53を制御部53Dに代えることにより、本実施の
形態5のDC−DCコンバータが構成される。実施の形
態5のDC−DCコンバータにおいて、図2で示した実
施の形態1のDC−DCコンバータの制御部53と異な
る点は発振回路11Dである。発振回路11D以外の基
本的な構成及び動作は同じである。図8の発振回路11
Dにおいて、図2の発振回路11と同じ機能、構成を有
する要素には同じ符号を付与し、その説明は省略する。
た実施の形態1のDC−DCコンバータの制御部53の
構成と異なる部分である発振回路11Dは、図2に示す
発振回路11の構成に更に回路C3を付加している。以
下に回路C3の構成を説明する。比較器147は第1の
設定電圧E1と誤差電圧Veとを比較し、比較器148
は第2の設定電圧E2と誤差電圧Veとを比較する。N
チャネルMOSFET149は、そのゲート端子に比較
器147の出力が入力され、第1の設定電圧E1が誤差
電圧Veより大きくなり(E1>Ve)、比較器147
の出力が“H”になるとオン状態になる。また、Nチャ
ネルMOSFET170は、そのゲート端子に比較器1
48の出力が入力され、第2の設定電圧E2が誤差電圧
Veより小さくなり(E2<Ve)、比較器148の出
力が“H”になるとオン状態になる。さらに実施の形態
5の発振回路11Dには、定電流源151が設けられて
おり、NPNトランジスタ118のベース端子にFET
149とFET170を経て定電流I3を供給してい
る。
C−DCコンバータの発振回路11Dでは、誤差電圧V
eが第1の設定電圧E1と第2の設定電圧E2の間にあ
る時、即ち昇降圧動作モードの時、FET149及びF
ET170がともにオン状態となり、定電流I3がNP
Nトランジスタ118のベース端子に供給される。NP
Nトランジスタ118はNPNトランジスタ117とと
もにカレントミラー回路を構成しているので、この定電
流I3は発振コンデンサ110の放電電流に加算され
る。この期間において、発振コンデンサ110は発振電
圧Vtが上昇期間にある充電期間中であり、その充電電
流は定電流源111の電流I1から定電流源151の電
流I3を差し引いた電流(I1−I3)となる。
差電圧Veが上昇して第1の設定電圧E1に達するとき
の、昇降圧動作モードから昇圧動作モードに切換わる場
合の動作について説明する。前記のように昇降圧動作モ
ードにある時、発振コンデンサ110の充電電流は電流
(I1−I3)であるから、発振電圧Vtの上昇期間T
cは、下記の式(42)で表される。
E1に近ずくと、第1のスイッチ2のオフ時間はほとん
どゼロに近くなり、第2のスイッチ5のオン時間は上昇
期間Tcに近くなる。誤差電圧Veが第1の設定電圧E
1に達すると、比較器147の出力は“L”に反転す
る。そのためFET149はオフ状態となるので定電流
源151からの電流I3は流れなくなり、同時に第1の
スイッチ2は常時オン状態となって昇圧動作モードとな
る。この時、第2のスイッチ5のオン時間は、式 C・
Vd/(I1−I3)で表される値から、式 C・Vd
/I1 で表される値へ変わり短くなる。これは出力直
流電圧Eoを低下させる方向なので、誤差電圧Veはさ
らに上昇して昇圧動作モードの動作が確定する。
電圧Veが下降して第2の設定電圧E2に達したとき
の、昇降圧動作モードから降圧動作モードに切換わる場
合の動作について説明する。昇降圧動作モードで動作し
ている時、発振電圧Vtの上昇期間Tcは、下記の式
(43)で表される。
E2に近付くと、第1のスイッチ2のオフ時間は上昇期
間Tcに近付き、第2のスイッチ5のオン時間はほとん
どゼロに近付く。誤差電圧Veが第2の設定電圧E2に
達すると、比較器148の出力は“L”に反転する。こ
れによりFET170はオフ状態となるので定電流源1
51からの電流I3は流れなくなる。このとき第2のス
イッチ5は常時オフ状態となり、降圧動作モードとな
る。この時、第1のスイッチ2のオフ時間は、式 C・
Vd/(I1−I3)で表される値から式 C・Vd/
I1 で表される値へ変化して短くなる。これは出力直
流電圧Eoを上昇させる方向なので、誤差電圧Veはさ
らに下降して降圧動作モードの動作が確定する。
コンバータによれば、動作モードをスムーズに切換える
ことができる。特に昇降圧動作モードから昇圧動作モー
ドに切換わるときに安定な切換動作を行うことができる
効果を有する。昇圧動作モードに切換わる際にオンオフ
動作をするスイッチの数が減ることによりスイッチング
損失が低減する結果生じる現象に対する対策として有効
である。すなわち出力直流電圧Eoが上昇したとき誤差
電圧Veが下降して昇降圧動作モードに再帰し、さらに
昇圧動作モードに移行する、といったように動作モード
が不意に変化して安定しなくなる現象を回避することが
できるからである。
明した動作モードの切換をスムーズに行う方法は、図4
に示した実施の形態2のDC−DCコンバータにも適用
できる。図9は本発明に係る実施の形態6のDC−DC
コンバータの制御部53Eの構成を示す回路図である。
図1に示すコンバータ部50の制御部53を制御部53
Eに代えることにより、本実施の形態6のDC−DCコ
ンバータが構成される。本実施の形態6は図4に示す実
施の形態2のDC−DCコンバータの発振回路11A
に、前記の実施の形態5で説明した切換をスムーズに行
う方法を適用したものである。
Cコンバータの制御部53Eの基本的な構成及び動作
は、図4に示した実施の形態2の制御部53と同じであ
り、同じ機能、構成を有する要素には同じ符号を付与し
てその説明を省略する。図9に示す実施の形態6のDC
−DCコンバータの制御部53Eにおいて、図4に示し
たDC−DCコンバータの制御部53Aと異なるところ
は発振回路11Eである。発振回路11Eは図4の発振
回路11Aに回路C4が付加されて構成されている。以
下に回路C4の構成と動作について説明する。比較器1
52は第1の設定電圧E1と誤差電圧Veとを比較し、
比較器153は第2の設定電圧E2と誤差電圧Veとを
比較する。NチャネルMOSFET154は、そのゲー
ト端子に比較器152の出力が入力されており、第1の
設定電圧E1が誤差電圧Veより小さくなり(E1<V
e)比較器152の出力が“H”になるとオン状態にな
る。NチャネルMOSFET155は、そのゲート端子
に比較器153の出力が入力されて、第2の設定電圧E
2が誤差電圧Veより大きくなり(E2>Ve)比較器
153の出力が“H”になるとオン状態になる。さら
に、図9のDC−DCコンバータの制御部においては、
定電流源156が設けられており、NPNトランジスタ
118のベース端子にFET154とFET155の並
列回路を介して定電流I4が供給されている。
作モードまたは降圧動作モードで動作中に、定電流I4
がNPNトランジスタ118のベース端子に供給され、
発振コンデンサ110の放電電流に加算される。定電流
I4が発振コンデンサ110の放電電流に加算される期
間を発振電圧Vtの下降期間とすることにより、実施の
形態2のDC−DCコンバータは、図8で説明した実施
の形態1のDC−DCコンバータの効果と同様の効果を
奏する。以上の各実施の形態1から6において、発振電
圧Vtの上昇期間を誤差電圧Veによって変化させて制
御してもかまわないし、下降期間を誤差電圧Veによっ
て変化させて制御してもかまわない。
したところから明らかなように、本発明は次の効果を有
する。本発明のDC−DCコンバータでは、昇圧から昇
降圧さらに降圧に至る制御を、1つの発振電圧波形と1
つの誤差電圧との比較によって生成する、第1及び第2
のスイッチをオンオフ動作する2つの駆動信号によって
行う。これにより、降圧動作、昇降圧動作、及び昇圧動
作を制御することが可能であるので、制御部の構成を簡
素化することができる。
電圧の差が大きくなるほどスイッチング周波数を高く
し、昇降圧動作においてはスイッチング周波数を低くす
る。これにより、昇降圧動作において2つのスイッチが
オンオフ動作することによるスイッチング損失を低減で
きる。上記のようにスイッチング周波数が変動する降圧
動作において、第3の設定電圧を設け、誤差電圧が第3
の設定電圧を越えてさらに出力直流電圧を下降させる場
合、誤差電圧と第3の設定電圧との電圧差が大きいほど
スイッチング周波数を低くする。これにより、負荷が軽
くて出力電流が小さい場合にスイッチング損失を低減す
ることができる。
性を持たせることにより、電流不連続モードに至ってス
イッチング周波数が低下を始めるポイントが、入力直流
電圧の変化によって変動することを抑制することができ
る。本発明のDC−DCコンバータは、動作モードが切
換わる際に、動作モードの移行を促進する方向に発振電
圧の上昇もしくは下降速度を変化させることにより、動
作モードがスムーズに移行することができるという効果
を奏する。
バータの構成を示す回路図。
バータの制御部の構成を示す回路図。
おけるDC−DCコンバータの制御部の各部の動作を示
す波形図。
バータの制御部の構成を示す回路図。
けるDC−DCコンバータの制御部の各部の動作を示す
波形図。
バータの制御部の回路図。
バータの制御部の回路図。
バータの制御部の回路図。
バータの制御部の回路図。
を示す回路図。(b)は従来のDC−DCコンバータの
動作を示す波形図。
を示す回路図。(b)は従来のDC−DCコンバータの
動作を示す波形図。
Claims (17)
- 【請求項1】 第1のスイッチを有する降圧コンバータ
部と、第2のスイッチを有する昇圧コンバータ部と、前
記第1のスイッチと前記第2のスイッチをそれぞれオン
オフする制御部とを備え、入力直流電圧が印加されて出
力直流電圧を負荷へ出力する昇降圧型のDC−DCコン
バータであって、 前記制御部は、 前記出力直流電圧を所定の電圧と比較して誤差電圧を出
力する誤差増幅回路、 第1の設定電圧と前記第1の設定電圧より低い第2の設
定電圧の間を周期的に変化する発振電圧であって、前記
誤差電圧が前記第1の設定電圧より高いときは、前記誤
差電圧と前記第1の設定電圧との差の増加に応じて前記
発振電圧の1周期に占める上昇時間の割合もしくは下降
時間の割合が増加する発振電圧を生成し、前記誤差電圧
が前記第2の設定電圧より低いときは、前記誤差電圧と
前記第2の設定電圧との差の増加に応じて前記発振電圧
の1周期に占める上昇時間の割合もしくは下降時間の割
合が増加する発振電圧を生成する発振回路、及び 前記誤差電圧と前記発振電圧とを比較し、前記誤差電圧
と前記発振電圧が一致することがない場合には、前記第
2のスイッチをオフ状態に固定して、前記第1のスイッ
チをオンオフする動作をさせる降圧動作モードの制御を
するか、又は前記第1のスイッチをオン状態に固定し
て、前記第2のスイッチをオンオフする動作をさせる昇
圧動作モードの制御をし、前記誤差電圧と前記発振電圧
が一致するすることがある場合には、前記第1のスイッ
チと前記第2のスイッチを共にオンオフする動作をさせ
る昇降圧動作モードの制御をするように、前記第1のス
イッチのオンオフ時間と前記第2のスイッチのオンオフ
時間を制御するパルス幅制御回路を有するDC−DCコ
ンバータ。 - 【請求項2】 前記誤差増幅回路は、 前記出力直流電圧が前記所定の電圧より低くなるほど上
昇し、前記出力直流電圧が前記所定の電圧より高くなる
ほど下降する誤差電圧を出力するように構成され、 前記発振回路は、 前記誤差電圧が前記第2の設定電圧より低いときは、前
記誤差電圧と前記第2の設定電圧との差が大きいほど前
記発振電圧の1周期に占める上昇時間の割合を大きく
し、前記誤差電圧が前記第1の設定電圧より高いとき
は、前記誤差電圧と前記第1の設定電圧との差が大きい
ほど前記発振電圧の1周期に占める上昇時間の割合を大
きくするように構成され、 前記パルス幅制御回路は、 前記誤差電圧が前記第2の設定電圧より低い場合には、
前記第2のスイッチをオフ状態に固定するとともに、前
記発振電圧の上昇期間では前記第1のスイッチをオフ状
態とし、それ以外の期間をオン状態とする動作をさせる
降圧動作モードの制御をし、前記誤差電圧が前記第1の
設定電圧より高い場合には、前記第1のスイッチをオン
状態に固定するとともに、前記発振電圧の上昇期間では
前記第2のスイッチをオン状態とし、それ以外の期間を
オフ状態とする動作をさせる昇圧動作モードの制御を
し、前記誤差電圧が前記発振電圧と一致することがある
場合には、前記発振電圧の上昇期間内において前記誤差
電圧が前記発振電圧より低い期間では前記第1のスイッ
チのオフ状態とし、それ以外の期間をオン状態とする動
作をさせ、前記発振電圧の上昇期間内において前記誤差
電圧が前記発振電圧より高い期間では前記第2のスイッ
チのオン状態とし、それ以外の期間をオフ状態とする動
作をさせる昇降圧動作モードの制御をするように構成さ
れた請求項1記載のDC−DCコンバータ。 - 【請求項3】 前記発振回路は、 所定の周期を有するパルス信号に応じて充放電されるこ
とにより、前記発振電圧を出力する発振コンデンサを有
し、 前記発振電圧を前記第2の設定電圧に維持している状態
のとき、前記パルス信号が入力されると前記発振コンデ
ンサを充電し、前記発振電圧が第1の設定電圧に至ると
前記発振コンデンサを放電し、前記発振電圧が前記第2
の設定電圧に至ると前記発振コンデンサを充放電せずに
前記発振電圧を前記第2の設定電圧付近に維持するよう
に構成された請求項2記載のDC−DCコンバータ。 - 【請求項4】 前記発振回路は、 第1の設定電圧と前記第1の設定電圧より低い第2の設
定電圧の間を周期的に上昇または下降する三角波状の発
振電圧であって、前記誤差電圧が前記第1の設定電圧よ
り高いときは、前記誤差電圧と前記第1の設定電圧との
差の増加に応じて周期が減少する発振電圧を生成し、前
記誤差電圧が前記第2の設定電圧より低いときは、前記
誤差電圧と前記第2の設定電圧との差の増加に応じて周
期が減少する発振電圧を生成するように構成された請求
項1記載のDC−DCコンバータ。 - 【請求項5】 前記誤差増幅回路は、 前記出力直流電圧が前記所定の電圧より低くなるほど上
昇し、前記出力直流電圧が前記所定の電圧より高くなる
ほど下降する誤差電圧を出力するように構成され、 前記発振回路は、 前記誤差電圧が前記第2の設定電圧より低いときは、前
記誤差電圧と前記第2の設定電圧との差が大きいほど前
記発振電圧の1周期に占める上昇時間の割合を大きく
し、前記誤差電圧が前記第1の設定電圧より高いとき
は、前記誤差電圧と前記第1の設定電圧との差が大きい
ほど前記発振電圧の1周期に占める上昇時間の割合を大
きくするように構成され、 前記パルス幅制御回路は、 前記誤差電圧が前記第2の設定電圧より低い場合には、
前記第2のスイッチをオフ状態に固定するとともに、前
記発振電圧の上昇期間では前記第1のスイッチをオフ状
態とし、それ以外の期間をオン状態とする動作をさせる
降圧動作モードの制御をし、前記誤差電圧が前記第1の
設定電圧より高い場合には、前記第1のスイッチをオン
状態に固定するとともに、前記発振電圧の上昇期間では
前記第2のスイッチをオン状態とし、それ以外の期間を
オフ状態とする動作をさせる昇圧動作モードの制御を
し、前記誤差電圧が前記発振電圧と一致することがある
場合には、前記発振電圧の上昇期間内において前記誤差
電圧が前記発振電圧より低い期間では前記第1のスイッ
チのオフ状態とし、それ以外の期間をオン状態とする動
作をさせ、前記発振電圧の上昇期間内において前記誤差
電圧が前記発振電圧より高い期間では前記第2のスイッ
チのオン状態とし、それ以外の期間をオフ状態とする動
作をさせる昇降圧動作モードの制御をするように構成さ
れた、 請求項4記載のDC−DCコンバータ。 - 【請求項6】 前記発振回路は、 前記発振電圧の上昇速度を前記誤差電圧の変化にかかわ
らず一定とし、前記発振電圧の下降速度が、前記誤差電
圧が前記第1の設定電圧より高いほど速くなり、また前
記誤差電圧が前記第2の設定電圧より低いほど速くなる
ように構成され、 前記パルス幅制御回路は、 前記発振電圧の下降期間では、前記第1のスイッチをオ
ン状態とし、前記第2のスイッチをオフ状態とし、前記
発振電圧の上昇期間では、前記誤差電圧が前記発振電圧
より高い場合に前記第1のスイッチと前記第2のスイッ
チをともにオン状態とし、前記誤差電圧が前記発振電圧
より低い場合に前記第1のスイッチと前記第2のスイッ
チをともにオフ状態とするように構成された、 請求項5記載のDC−DCコンバータ。 - 【請求項7】 前記誤差増幅回路は、 前記出力直流電圧が前記所定の電圧より低くなるほど上
昇し、前記出力直流電圧が前記所定の電圧より高くなる
ほど下降する誤差電圧を出力するように構成され、 前記発振回路は、 前記発振電圧の下降速度を前記誤差電圧の変化にかかわ
らず一定とし、 前記発振電圧の上昇速度を、前記誤差電圧が前記第1の
設定電圧より高いほど速くし、また前記第2の設定電圧
より低いほど速くなるように構成され、 前記パルス幅制御回路は、 前記発振電圧の上昇期間では、前記第1のスイッチをオ
ン状態とし、前記第2のスイッチをオフ状態とし、 前記発振電圧の下降期間では、前記誤差電圧が前記発振
電圧より高い場合に前記第1のスイッチと前記第2のス
イッチをともにオン状態とし、前記誤差電圧が前記発振
電圧より低い場合に前記第1のスイッチと前記第2のス
イッチをともにオフ状態とするように構成された、 請求項4記載のDC−DCコンバータ。 - 【請求項8】 前記発振回路は、 前記降圧動作モードにおいて、所定の第3の設定電圧を
前記誤差電圧と比較して、前記誤差電圧が前記出力直流
電圧を下降させる方向において前記第3の設定電圧を越
えた場合、前記誤差電圧と前記第3の設定電圧との電圧
の差が大きいほど前記発振電圧の周期を長くするように
構成された請求項4記載のDC−DCコンバータ。 - 【請求項9】 前記発振回路は、 前記第2の設定電圧より低い電圧の第3の設定電圧に対
して、前記誤差電圧が前記第3の設定電圧より低い場
合、前記誤差電圧と前記第3の設定電圧との電圧の差が
大きいほど前記発振電圧の周期を長くするように構成さ
れた請求項5記載のDC−DCコンバータ。 - 【請求項10】 前記発振回路は、 前記第2の設定電圧より低い電圧の第3の設定電圧に対
して、前記誤差電圧が前記第3の設定電圧より低い場
合、前記誤差電圧と前記第3の設定電圧との電圧の差が
大きいほど前記発振電圧の下降速度を遅くするように構
成された請求項6記載のDC−DCコンバータ。 - 【請求項11】 前記発振回路は、 前記第2の設定電圧より低い電圧の第3の設定電圧に対
して、前記誤差電圧が前記第3の設定電圧より低い場
合、前記誤差電圧と前記第3の設定電圧との電圧の差が
大きいほど前記発振電圧の上昇速度を遅くするように構
成された請求項7記載のDC−DCコンバータ。 - 【請求項12】 前記第3の設定電圧は、 前記入力直流電圧が低いほど前記第2の設定電圧に近づ
くように設定される請求項9、10、11のいずれかに
記載のDC−DCコンバータ。 - 【請求項13】 前記制御部において、前記誤差電圧と
前記第1の設定電圧との比較動作において所定のヒステ
リシス特性を有する請求項1記載のDC−DCコンバー
タ。 - 【請求項14】 前記発振回路は、前記誤差電圧が前記
第1の設定電圧より高くなるとき、前記発振電圧の1周
期に占める上昇時間の割合を小さくするように構成され
た請求項2または請求項5記載のDC−DCコンバー
タ。 - 【請求項15】 前記制御部において、前記誤差電圧と
前記第2の設定電圧との比較動作において所定のヒステ
リシス特性を有する請求項1記載のDC−DCコンバー
タ。 - 【請求項16】 前記発振回路は、前記誤差電圧が前記
第2の設定電圧より低くなるとき、前記発振電圧の1周
期に占める上昇時間の割合を小さくするように構成され
た請求項2または請求項5記載のDC−DCコンバー
タ。 - 【請求項17】 第1のスイッチを有する降圧コンバー
タ部と、第2のスイッチを有する昇圧コンバータ部と、
前記第1のスイッチと前記第2のスイッチをそれぞれオ
ンオフする制御部を備え、入力直流電圧が印加されて出
力直流電圧を負荷へ出力する昇降圧型のDC−DCコン
バータであって、 前記制御部は、発振電圧と前記出力直流電圧に対応する
誤差電圧とを比較し、前記発振電圧と前記誤差電圧が一
致することがある場合には、前記第1のスイッチと前記
第2のスイッチをそれぞれオンオフする駆動信号を送出
する昇降圧動作を行い、前記発振電圧と前記誤差電圧が
一致することがない場合には、前記発振電圧と前記誤差
電圧との電圧の差によって、前記第2のスイッチをオフ
状態に固定して前記第1のスイッチをオンオフ制御する
降圧動作を行い、または、前記第1のスイッチをオン状
態に固定して前記第2のスイッチをオンオフ制御する昇
圧動作を行うことを特徴としたDC−DCコンバータ。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2002361027A JP3711276B2 (ja) | 2001-12-17 | 2002-12-12 | Dc−dcコンバータ |
Applications Claiming Priority (5)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2001-383407 | 2001-12-17 | ||
JP2001383407 | 2001-12-17 | ||
JP2002041693 | 2002-02-19 | ||
JP2002-41693 | 2002-02-19 | ||
JP2002361027A JP3711276B2 (ja) | 2001-12-17 | 2002-12-12 | Dc−dcコンバータ |
Publications (2)
Publication Number | Publication Date |
---|---|
JP2003319644A true JP2003319644A (ja) | 2003-11-07 |
JP3711276B2 JP3711276B2 (ja) | 2005-11-02 |
Family
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Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
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Country Status (1)
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---|---|
JP (1) | JP3711276B2 (ja) |
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