JP2003319644A - Ｄｃ−ｄｃコンバータ - Google Patents

Abstract

(57)【要約】 【課題】 バッテリ等の直流電圧を入力して負荷に制御
された直流電圧を供給する、昇降圧型のＤＣ−ＤＣコン
バータの制御方法を簡素化する。 【解決手段】 第１のスイッチ２、第１の整流手段３と
インダクタ４からなる降圧コンバータ部と、インダクタ
４、第２のスイッチ５と第２の整流手段６からなる昇圧
コンバータ部と出力コンデンサ７と誤差増幅回路１０と
発振回路１１とパルス幅制御回路１２からなる制御部を
有し、発振回路１１からの発振電圧Ｖｔが降圧動作モー
ドでは入出力電圧比が小さく、昇圧動作モードでは入出
力電圧比が大きくなるほど、発振電圧Ｖｔの上昇期間も
しくは下降期間の比が変化することにより、誤差増幅回
路１０からの誤差電圧Ｖｅと比較されて各スイッチの時
比率を調整し、降圧、昇降圧、及び昇圧の動作を制御す
る。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は各種電子機器に用い
られ、バッテリ等の直流電圧を入力して負荷に制御され
た直流電圧を供給するＤＣ−ＤＣコンバータであり、特
に入出力非反転で昇圧及び降圧が可能なＤＣ−ＤＣコン
バータに関する。

【０００２】

【従来の技術】バッテリ等の直流電源から入力される直
流電圧を、入出力非反転（入力直流電圧と出力直流電圧
の極性が同じであること）で昇圧又は降圧した直流電圧
を負荷に供給するＤＣ−ＤＣコンバータの従来例として
は、図１０の（ａ）及び（ｂ）に示す従来技術がある
（例えば特許文献１参照）。昇圧とは、入力直流電圧よ
り高い電圧の出力直流電圧を出力することであり、降圧
とはその逆である。図１０の（ａ）は特許文献１に開示
されたＤＣ−ＤＣコンバータの回路図であり、図１０の
（ｂ）はその動作時の各部の信号の波形図である。

【０００３】図１０の（ａ）に示すように、このＤＣ−
ＤＣコンバータには、電圧Ｅｉの入力直流電源３１が接
続されており、第１のスイッチ３２、第１のダイオード
３３とインダクタ３４からなる降圧コンバータ部、イン
ダクタ３４を共有して第２のスイッチ３５と第２のダイ
オード３６からなる昇圧コンバータ部および出力コンデ
ンサ３７が設けられている。出力コンデンサ３７の電圧
Ｅｏは出力直流電圧として負荷３８に印加されている。
図１０の（ｂ）に示すように、第１のスイッチ３２及び
第２のスイッチ３５は同じスイッチング周期Ｔでオンオ
フ動作する。第１のスイッチ３２及び第２のスイッチ３
５の１スイッチング周期におけるそれぞれのオン時間の
割合を、時比率δ１、時比率δ２とする。図に示すよう
に時比率δ１は時比率δ２より大きくしてある（δ１＞
δ２）。

【０００４】第１のスイッチ３２及び第２のスイッチ３
５が共にオンしている時、入力直流電源３１の電圧Ｅｉ
はインダクタ３４に印加される。この印加時間は時比率
δ２とスイッチング周期Ｔとの積（δ２・Ｔ）である。
この時、入力直流電源３１からインダクタ３４に電流が
流れ、磁気エネルギーが蓄積される。次に、第２のスイ
ッチ３５がオフになると、第２のダイオード３６が導通
し、インダクタ３４には入力直流電圧Ｅｉと出力直流電
圧Ｅｏの差の電圧（Ｅｉ−Ｅｏ）が印加される。この印
加時間は、時比率δ１とスイッチング周期Ｔとの積と、
時比率δ２とスイッチング周期Ｔとの積の差（δ１・Ｔ
−δ２・Ｔ）である。この印加時間中、インダクタ３４
を経て入力直流電源３１から出力コンデンサ３７へ電流
が流れる。さらに、第１のスイッチ３２がオフになる
と、第１のダイオード３３が導通し、インダクタ３４に
は出力直流電圧Ｅｏが逆方向に印加される。この印加時
間は時間（Ｔ−δ１・Ｔ）であり、インダクタ３４から
出力コンデンサ３７へ電流が流れ、蓄積された磁気エネ
ルギーは放出される。

【０００５】以上のように磁気エネルギーの蓄積と放出
の動作を繰り返すことにより、出力コンデンサ３７から
負荷３８へ電力が供給される。インダクタ３４の磁気エ
ネルギーの蓄積と放出が均衡する安定動作状態において
は、式（１）に示すように、インダクタ３４への印加電
圧と印加時間の積の和はゼロである。

【０００６】 Ｅｉ・δ２・Ｔ＋（Ｅｉ−Ｅｏ）（δ１・Ｔ−δ２・Ｔ） −Ｅｏ（Ｔ−δ１・Ｔ）＝０ （１）

【０００７】この式を整理すると式（２）に示す変換特
性式が得られる。

【０００８】 Ｅｏ／Ｅｉ＝δ１／（１−δ２） （２）

【０００９】時比率δ２が零のとき（δ２＝０）、出力
直流電圧Ｅｏと入力直流電圧Ｅｉとの比Ｅｏ／Ｅｉはδ
１となり（Ｅｏ／Ｅｉ＝δ１）、降圧コンバータとして
動作する。また、また時比率δ１が１のとき（δ１＝
１）、比Ｅｏ／Ｅｉは１／（１−δ２）となり（Ｅｏ／
Ｅｉ＝１／（１−δ２））、昇圧コンバータとして動作
する。第１及び第２のスイッチ３２、３５の時比率をそ
れぞれ制御することにより、入出力の電圧の比δ１／
（１−δ２）を０から無限大まで設定可能である。即
ち、理論上は任意の入力直流電圧Ｅｉから任意の出力直
流電圧Ｅｏを得ることができる昇降圧コンバータとして
ＤＣ−ＤＣコンバータは動作する。上記のＤＣ−ＤＣコ
ンバータの制御は、例えば図１１の（ａ）に示す制御回
路５０を有するＤＣ−ＤＣコンバータにより行うことが
できる（例えば特許文献２参照）。図１１の（ａ）に示
した回路図は特許文献２のＦＩＧ．９に記載されている
回路を、説明の便宜上、図１０の（ａ）に示す構成のＤ
Ｃ−ＤＣコンバータに適用して書き直したものである。
その各部の動作波形を図１１の（ｂ）に示す。以下に図
１１の（ａ）に示したＤＣ−ＤＣコンバータの動作を図
１１の（ｂ）を参照して説明する。

【００１０】図１１の（ａ）において、制御回路５０の
基準電圧源４０は基準電圧Ｖｒを出力し、誤差増幅器４
１に印加する。誤差増幅器４１は、出力直流電圧Ｅｏと
基準電圧Ｖｒとを比較して第１の誤差電圧Ｖｅ１を出力
する。発振回路４２は所定の周期で発振する発振電圧Ｖ
ｔを出力する。オフセット回路４４は、第１の誤差電圧
Ｖｅ１を入力とし、第１の誤差電圧Ｖｅ１に所定のオフ
セット電圧を加算して第２の誤差電圧Ｖｅ２を出力す
る。図１１の（ｂ）に、発振電圧Ｖｔ、２つの誤差電圧
Ｖｅ１とＶｅ２、及び２つの駆動信号Ｖｇ３２及び駆動
信号Ｖｇ３５の波形を示す。第１の比較器４３は、第１
の誤差電圧Ｖｅ１と発振電圧Ｖｔとを比較し、第１の誤
差電圧Ｖｅ１が発振電圧Ｖｔより大きい（Ｖｅ１＞Ｖ
ｔ）期間に“Ｈ”となる駆動信号Ｖｇ３５を出力す
る（”Ｈ”は論理レベル「高」を示す）。駆動信号Ｖｇ
３５が“Ｈ”の時に第２のスイッチ３５はオン状態、
“Ｌ”の時にオフ状態になるものとする（”Ｌ”は論理
レベル「低」を示す）。第２の比較器４５は、第２の誤
差電圧Ｖｅ２と発振電圧Ｖｔとを比較し、第２の誤差電
圧Ｖｅ２が発振電圧Ｖｔより大きい（Ｖｅ２＞Ｖｔ）期
間に“Ｈ”となる駆動信号Ｖｇ３２を出力する。駆動信
号Ｖｇ３２が“Ｈ”の時に第１のスイッチ３２はオン状
態、“Ｌ”の時にオフ状態になるものとする。

【００１１】入力直流電圧Ｅｉが制御目標の出力直流電
圧Ｅｏより充分高い場合、出力直流電圧Ｅｏの安定状態
では第１の誤差電圧Ｖｅ１及び第２の誤差電圧Ｖｅ２は
低くなる。図１１の（ｂ）においてＡで示す期間におい
て、第１の誤差電圧Ｖｅ１が発振電圧Ｖｔよりも常時低
いと、駆動信号Ｖｇ３５は常時“Ｌ”となり第２のスイ
ッチ３５は常時オフ状態となる。一方、第２の誤差電圧
Ｖｅ２と発振電圧Ｖｔとの比較によって設定される駆動
信号Ｖｇ３２は、第１のスイッチ３２をオンオフ駆動す
る。即ち、図１１の（ｂ）の期間Ａにおいては、降圧コ
ンバータとして動作する。入力直流電圧Ｅｉが制御目標
の出力直流電圧Ｅｏの近傍の電圧を有する場合、図１１
の（ｂ）のＢで示す期間のように、第１の誤差電圧Ｖｅ
１と第２の誤差電圧Ｖｅ２の波形はいずれも発振電圧Ｖ
ｔの波形と交差する。従って、第１のスイッチ３２は駆
動信号Ｖｇ３２によりオンオフ駆動され、第２のスイッ
チ３５は駆動信号Ｖｇ３５によりオンオフ駆動される。
即ち、図１１の（ｂ）の期間Ｂにおいては、昇降圧コン
バータとして動作する。

【００１２】さらに、入力直流電圧Ｅｉが制御対象の出
力直流電圧Ｅｏよりも低い場合、図１１の（ｂ）のＣで
示す期間のように、第２の誤差電圧Ｖｅ２が発振電圧Ｖ
ｔよりも常時高くなると、駆動信号Ｖｇ３２は常時
“Ｈ”となり第１のスイッチ３２は常時オン状態とな
る。一方、第１の誤差電圧Ｖｅ１と発振電圧Ｖｔとの比
較によって設定される駆動信号Ｖｇ３５は、第２のスイ
ッチ３５をオンオフ駆動する。即ち、図１１の（ｂ）の
期間Ｃにおいては、昇圧コンバータとして動作する。

【００１３】図１１の（ｂ）に示した第１のスイッチ３
２と第２のスイッチ３５のオンオフのタイミングは、図
１０の（ｂ）に示した第１のスイッチ３２と第２のスイ
ッチ３５のオンオフのタイミングとは異なる。この差異
は図１０と図１１で示した制御回路の構成及びその機能
の差異によるものである。ＤＣ−ＤＣコンバータにおけ
る、第１のスイッチ３２と第２のスイッチ３５のオンオ
フの組合わせは、第１のスイッチ３２と第２のスイッチ
３５がともにオンの状態、第１のスイッチ３２がオンで
第２のスイッチ３５がオフの状態、第１のスイッチ３２
と第２のスイッチ３５がともにオフの状態の３種類が基
本となる。第１のスイッチ３２がオフ状態で第２のスイ
ッチ３５がオン状態の場合には、インダクタ３４は短絡
されて入出力間における電力伝達には関与しないので、
この動作状態は避けるようにする。上記３種類の動作状
態をどのように組合わせたとしても、１スイッチング周
期に占める第１のスイッチ３２のオン時間の割合をδ
１、１スイッチング周期に占める第２のスイッチ３５の
オン時間の割合をδ２とすると、インダクタ３４に流れ
る電流が零になることはない条件下において、入出力電
圧間には下記の式（３）の関係が成立する。このこと
は、図１０の（ｂ）の波形間で示す各スイッチのオンオ
フ動作のタイミングにおいても、図１１の（ｂ）の波形
間で示す各スイッチのオンオフのタイミングにおいても
同様である。

【００１４】 Ｅｏ／Ｅｉ＝δ１／（１−δ２） （３）

【００１５】昇降圧可能なＤＣ−ＤＣコンバータの制御
方法としては、他の制御方法も考えられている（例えば
特許文献３、４参照）。これらはいずれも発振電圧と誤
差電圧との比較において、発振電圧もしくは誤差電圧に
オフセット電圧を加算もしくは減算する。これにより、
第１のスイッチを駆動する駆動信号と第２のスイッチを
駆動する駆動信号を形成するものである。

【００１６】

【特許文献１】特公昭５８−４０９１３号公報

【特許文献２】米国特許４，３９５，６７５号

【特許文献３】米国特許５，４０２，０６０号

【特許文献４】米国特許６，１６６，５２７号

【００１７】

【発明が解決しようとする課題】上記の従来のＤＣ−Ｄ
Ｃコンバータにおいては、複数の誤差電圧Ｖｅ１、Ｖｅ
２が必要であり、制御回路が複雑化するという問題点が
あった。また、第１のスイッチ３２及び第２のスイッチ
３５がともにオンオフ動作する昇降圧動作時において
は、降圧動作や昇圧動作の時に比べてスイッチング損失
が増加するという問題がある。これを解決するために昇
降圧動作をする領域を狭くするためには、誤差電圧に加
えるオフセット電圧を発振電圧の振幅に近い電圧にする
必要がある。しかし、オフセット電圧を発振電圧の振幅
に近い電圧にすると、降圧動作や昇圧動作での制御範囲
を確保するための誤差電圧の変動幅が大きくなる。その
ため制御回路の電源電圧が低い場合には設計が困難にな
るといった問題があった。本発明は、上記の問題を解決
し、昇圧動作、昇降圧動作及び降圧動作の制御を簡単な
構成で可能とし、さらには損失を低減した高効率なＤＣ
−ＤＣコンバータを提供することを目的とする。

【００１８】

【課題を解決するための手段】上記の目的を達成するた
めの、本発明に係るＤＣ−ＤＣコンバータは、第１のス
イッチを有する降圧コンバータ部と、第２のスイッチを
有する昇圧コンバータ部と、前記第１のスイッチと前記
第２のスイッチをそれぞれオンオフする制御部とを備
え、入力直流電圧が印加されて出力直流電圧を負荷へ出
力する昇降圧型のＤＣ−ＤＣコンバータである。前記制
御部は、前記出力直流電圧を所定の電圧と比較して誤差
電圧を出力する誤差増幅回路、発振回路及びパルス幅制
御回路を有する。前記発振回路は、第１の設定電圧と前
記第１の設定電圧より低い第２の設定電圧の間を周期的
に変化する発振電圧であって、前記誤差電圧が前記第１
の設定電圧より高いときは、前記誤差電圧と前記第１の
設定電圧との差の増加に応じて前記発振電圧の１周期に
占める上昇時間の割合もしくは下降時間の割合が増加す
る発振電圧を生成し、前記誤差電圧が前記第２の設定電
圧より低いときは、前記誤差電圧と前記第２の設定電圧
との差の増加に応じて前記発振電圧の１周期に占める上
昇時間の割合もしくは下降時間の割合が増加する発振電
圧を生成する。前記パルス幅制御回路は、前記誤差電圧
と前記発振電圧とを比較し、前記誤差電圧と前記発振電
圧が一致することがない場合には、前記第２のスイッチ
をオフ状態に固定して、前記第１のスイッチをオンオフ
する動作をさせる降圧動作モードの制御をするか、又は
前記第１のスイッチをオン状態に固定して、前記第２の
スイッチをオンオフする動作をさせる昇圧動作モードの
制御をする。前記パルス幅制御回路はさらに前記誤差電
圧と前記発振電圧が一致するすることがある場合には、
前記第１のスイッチと前記第２のスイッチを共にオンオ
フする動作をさせる昇降圧動作モードの制御をするよう
に、前記第１のスイッチのオンオフ時間と前記第２のス
イッチのオンオフ時間を制御する。

【００１９】本発明のＤＣ−ＤＣコンバータにおいて、
前記誤差増幅回路は、前記出力直流電圧が前記所定の電
圧より低くなるほど上昇し、前記出力直流電圧が前記所
定の電圧より高くなるほど下降する誤差電圧を出力する
ように構成される。前記発振回路は、前記誤差電圧が前
記第２の設定電圧より低いときは、前記誤差電圧と前記
第２の設定電圧との差が大きいほど前記発振電圧の１周
期に占める上昇時間の割合を大きくし、前記誤差電圧が
前記第１の設定電圧より高いときは、前記誤差電圧と前
記第１の設定電圧との差が大きいほど前記発振電圧の１
周期に占める上昇時間の割合を大きくするように構成さ
れる。前記パルス幅制御回路は、前記誤差電圧が前記第
２の設定電圧より低い場合には、前記第２のスイッチを
オフ状態に固定するとともに、前記発振電圧の上昇期間
では前記第１のスイッチをオフ状態とし、それ以外の期
間をオン状態とする動作をさせる降圧動作モードの制御
をする。前記パルス幅制御回路は、前記誤差電圧が前記
第１の設定電圧より高い場合には、前記第１のスイッチ
をオン状態に固定するとともに、前記発振電圧の上昇期
間では前記第２のスイッチをオン状態とし、それ以外の
期間をオフ状態とする動作をさせる昇圧動作モードの制
御をする。さらに前記パルス幅制御回路は、前記誤差電
圧が前記発振電圧と一致することがある場合には、前記
発振電圧の上昇期間内において前記誤差電圧が前記発振
電圧より低い期間では前記第１のスイッチのオフ状態と
し、それ以外の期間をオン状態とする動作をさせ、前記
発振電圧の上昇期間内において前記誤差電圧が前記発振
電圧より高い期間では前記第２のスイッチのオン状態と
し、それ以外の期間をオフ状態とする動作をさせる昇降
圧動作モードの制御をする。

【００２０】本発明のＤＣ−ＤＣコンバータにおいて、
前記発振回路は、所定の周期を有するパルス信号に応じ
て充放電されることにより、前記発振電圧を出力する発
振コンデンサを有する。前記発振回路は、前記発振電圧
を前記第２の設定電圧に維持している状態のとき、前記
パルス信号が入力されると前記発振コンデンサを充電
し、前記発振電圧が第１の設定電圧に至ると前記発振コ
ンデンサを放電し、前記発振電圧が前記第２の設定電圧
に至ると前記発振コンデンサを充放電せずに前記発振電
圧を前記第２の設定電圧付近に維持するように構成して
もよい。

【００２１】本発明のＤＣ−ＤＣコンバータにおいて、
前記発振回路は、第１の設定電圧と前記第１の設定電圧
より低い第２の設定電圧の間を周期的に上昇または下降
する三角波状の発振電圧であって、前記誤差電圧が前記
第１の設定電圧より高いときは、前記誤差電圧と前記第
１の設定電圧との差の増加に応じて周期が減少する発振
電圧を生成し、前記誤差電圧が前記第２の設定電圧より
低いときは、前記誤差電圧と前記第２の設定電圧との差
の増加に応じて周期が減少する発振電圧を生成するよう
に構成してもよい。

【００２２】本発明のＤＣ−ＤＣコンバータにおいて、
前記誤差増幅回路は、前記出力直流電圧が前記所定の電
圧より低くなるほど上昇し、前記出力直流電圧が前記所
定の電圧より高くなるほど下降する誤差電圧を出力する
ように構成される。前記発振回路は、前記誤差電圧が前
記第２の設定電圧より低いときは、前記誤差電圧と前記
第２の設定電圧との差が大きいほど前記発振電圧の１周
期に占める上昇時間の割合を大きくし、前記誤差電圧が
前記第１の設定電圧より高いときは、前記誤差電圧と前
記第１の設定電圧との差が大きいほど前記発振電圧の１
周期に占める上昇時間の割合を大きくするように構成さ
れる。前記パルス幅制御回路は、前記誤差電圧が前記第
２の設定電圧より低い場合には、前記第２のスイッチを
オフ状態に固定するとともに、前記発振電圧の上昇期間
では前記第１のスイッチをオフ状態とし、それ以外の期
間をオン状態とする動作をさせる降圧動作モードの制御
をする。前記パルス幅制御回路は、前記誤差電圧が前記
第１の設定電圧より高い場合には、前記第１のスイッチ
をオン状態に固定するとともに、前記発振電圧の上昇期
間では前記第２のスイッチをオン状態とし、それ以外の
期間をオフ状態とする動作をさせる昇圧動作モードの制
御をする。さらに前記パルス幅制御回路は、前記誤差電
圧が前記発振電圧と一致することがある場合には、前記
発振電圧の上昇期間内において前記誤差電圧が前記発振
電圧より低い期間を前記第１のスイッチのオフ状態と
し、それ以外の期間をオン状態とする動作をさせ、前記
発振電圧の上昇期間内において前記誤差電圧が前記発振
電圧より高い期間を前記第２のスイッチのオン状態と
し、それ以外の期間をオフ状態とする動作をさせる昇降
圧動作モードの制御をする。

【００２３】本発明のＤＣ−ＤＣコンバータにおいて、
前記発振回路は、前記発振電圧の上昇速度を前記誤差電
圧の変化にかかわらず一定とし、前記発振電圧の下降速
度を、前記誤差電圧が前記第１の設定電圧より高いほど
速くし、また前記第２の設定電圧より低いほど速くなる
ように構成される。前記パルス幅制御回路は、前記発振
電圧の下降期間では、前記第１のスイッチをオン状態と
し、前記第２のスイッチをオフ状態とし、前記発振電圧
の上昇期間では、前記誤差電圧が前記発振電圧より高い
場合に前記第１のスイッチと前記第２のスイッチをとも
にオン状態とし、前記誤差電圧が前記発振電圧より低い
場合に前記第１のスイッチと前記第２のスイッチをとも
にオフ状態とするように構成してもよい。

【００２４】本発明のＤＣ−ＤＣコンバータにおいて、
前記誤差増幅回路は、前記出力直流電圧が前記所定の電
圧より低くなるほど上昇し、前記出力直流電圧が前記所
定の電圧より高くなるほど下降する誤差電圧を出力する
ように構成される。前記発振回路は、前記発振電圧の下
降速度を前記誤差電圧の変化にかかわらず一定とし、前
記発振電圧の上昇速度を、前記誤差電圧が前記第１の設
定電圧より高いほど速くし、また前記第２の設定電圧よ
り低いほど速くなるように構成される。前記パルス幅制
御回路は、前記発振電圧の上昇期間では、前記第１のス
イッチをオン状態とし、前記第２のスイッチをオフ状態
とし、前記発振電圧の下降期間では、前記誤差電圧が前
記発振電圧より高い場合に前記第１のスイッチと前記第
２のスイッチをともにオン状態とし、前記誤差電圧が前
記発振電圧より低い場合に前記第１のスイッチと前記第
２のスイッチをともにオフ状態とするように構成しても
よい。

【００２５】本発明のＤＣ−ＤＣコンバータにおいて、
前記発振回路は、前記降圧動作モードにおいて、所定の
第３の設定電圧を前記誤差電圧と比較して、前記誤差電
圧が前記出力直流電圧を下降させる方向において前記第
３の設定電圧を越えた場合、前記誤差電圧と前記第３の
設定電圧との電圧の差が大きいほど前記発振電圧の周期
を長くするように構成してもよい。本発明のＤＣ−ＤＣ
コンバータにおいて、前記発振回路は、前記第２の設定
電圧より低い電圧の第３の設定電圧に対して、前記誤差
電圧が前記第３の設定電圧より低い場合、前記誤差電圧
と前記第３の設定電圧との電圧の差が大きいほど前記発
振電圧の周期を長くするように構成してもよい。

【００２６】本発明のＤＣ−ＤＣコンバータにおいて、
前記発振回路は、前記第２の設定電圧より低い電圧の第
３の設定電圧に対して、前記誤差電圧が前記第３の設定
電圧より低い場合、前記誤差電圧と前記第３の設定電圧
との電圧の差が大きいほど前記発振電圧の下降速度を遅
くするように構成してもよい。本発明のＤＣ−ＤＣコン
バータにおいて、前記発振回路は、前記第２の設定電圧
より低い電圧の第３の設定電圧に対して、前記誤差電圧
が前記第３の設定電圧より低い場合、前記誤差電圧と前
記第３の設定電圧との電圧の差が大きいほど前記発振電
圧の上昇速度を遅くするように構成してもよい。

【００２７】本発明のＤＣ−ＤＣコンバータにおいて、
前記第３の設定電圧は、前記入力直流電圧が低いほど前
記第２の設定電圧に近づくように設定してもよい。本発
明のＤＣ−ＤＣコンバータにおいて、前記制御部におい
て、前記誤差電圧と前記第１の設定電圧との比較動作に
おいて所定のヒステリシス特性を有するように構成して
もよい。本発明のＤＣ−ＤＣコンバータにおいて、前記
発振回路は、前記誤差電圧が前記第１の設定電圧より高
くなるとき、前記発振電圧の１周期に占める上昇時間の
割合を小さくするようにように構成してもよい。

【００２８】本発明のＤＣ−ＤＣコンバータにおいて、
前記制御部において、前記誤差電圧と前記第２の設定電
圧との比較動作において所定のヒステリシス特性を有す
るように構成してもよい。本発明のＤＣ−ＤＣコンバー
タにおいて、前記発振回路は、前記誤差電圧が前記第２
の設定電圧より低くなるとき、前記発振電圧の１周期に
占める上昇時間の割合を小さくするようにように構成し
てもよい。

【００２９】本発明のＤＣ−ＤＣコンバータは、第１の
スイッチを有する降圧コンバータ部と、第２のスイッチ
を有する昇圧コンバータ部と、前記第１のスイッチと前
記第２のスイッチをそれぞれオンオフする制御部とを備
え、入力直流電圧が印加されて出力直流電圧を負荷へ出
力する昇降圧型のＤＣ−ＤＣコンバータである。前記制
御部は、発振電圧と前記出力直流電圧に対応する誤差電
圧とを比較し、前記発振電圧と前記誤差電圧が一致する
ことがある場合には、前記第１のスイッチと前記第２の
スイッチをそれぞれオンオフする駆動信号を送出する昇
降圧動作を行う。前記制御部は、前記発振電圧と前記誤
差電圧が一致することがない場合には、前記発振電圧と
前記誤差電圧との電圧の差によって、前記第２のスイッ
チをオフ状態に固定して前記第１のスイッチをオンオフ
制御する降圧動作を行い、または、前記第１のスイッチ
をオン状態に固定して前記第２のスイッチをオンオフ制
御する昇圧動作を行う。上記のように構成された本発明
のＤＣ−ＤＣコンバータは、昇圧から昇降圧さらに降圧
に至る制御を１つの発振回路と１つの誤差電圧との比較
により可能としたので、制御部の構成を簡素化すること
ができる。

【００３０】

【発明の実施の形態】以下、本発明に係るＤＣ−ＤＣコ
ンバータの好適な実施の形態について添付の図１から図
９を参照しつつ説明する。

【００３１】《実施の形態１》本発明の実施の形態１を
図１から図３を参照して説明する。図１は本発明に係る
実施の形態１のＤＣ−ＤＣコンバータの構成を示す回路
図である。図１において、実施の形態１のＤＣ−ＤＣコ
ンバータ５０は、電圧Ｅｉの入力直流電源１が接続され
た、ＰチャネルＭＯＳＦＥＴからなる第１のスイッチ２
とダイオードである第１の整流部３とインダクタ４とで
構成される降圧コンバータ部５１、インダクタ４を共有
してＮチャネルＭＯＳＦＥＴからなる第２のスイッチ５
とダイオードである第２の整流部６とで構成される昇圧
コンバータ部５２、及び出力コンデンサ７を備えてい
る。出力コンデンサ７の両端子間の電圧Ｅｏは出力直流
電圧として負荷８に印加されている。

【００３２】第１のスイッチ２、インダクタ４及び第２
のスイッチ５は直列に接続されて直流電源１の正極１Ａ
と負極１Ｂ間に接続されている。第１のスイッチ２と第
２のスイッチ５が共にオンになると、インダクタ４に入
力直流電圧Ｅｉが印加される。第１の整流手段３、イン
ダクタ４及び第２の整流手段６は直列に接続され、第１
の整流手段３と第２の整流手段６が共にオンになるとイ
ンダクタ４の電圧が出力コンデンサ７に印加される。第
１のスイッチ２と第２のスイッチ５をオンオフ制御する
制御部５３は、誤差増幅回路１０、発振回路１１及びパ
ルス幅制御回路１２を備えている。誤差増幅回路１０
は、出力直流電圧Ｅｏを検出して誤差電圧Ｖｅを出力す
る。発振回路１１は、発振電圧Ｖｔを出力する。パルス
幅制御回路１２は誤差電圧Ｖｅと発振電圧Ｖｔとを入力
し、第１のスイッチ２をオンオフ駆動する駆動電圧Ｖｇ
２と、第２のスイッチ５をオンオフ駆動する駆動電圧Ｖ
ｇ５とを出力する。

【００３３】図２は制御部５３の誤差増幅回路１０、発
振回路１１及びパルス幅制御回路１２の詳細な回路図で
ある。図２において、誤差増幅回路１０は、基準電圧源
１００、出力直流電圧Ｅｏを分圧する２つの直列接続さ
れてた抵抗１０１、１０２、基準電圧源１００の電圧Ｅ
ｒと検出電圧とを比較し比較結果の誤差を増幅して誤差
信号Ｖｅを出力する誤差増幅器１０３を有している。発
振回路１１は、静電容量Ｃを有する発振コンデンサ１１
０及び定電流回路１１１を有し、定電流回路１１１に流
れる定電流Ｉ１で発振コンデンサ１１０を充電するＰＮ
Ｐトランジスタ１１２とＰＮＰトランジスタ１１３から
なるカレントミラー回路とを有する。また入力直流電圧
Ｅｉを分圧して第１の設定電圧Ｅ１と第２の設定電圧Ｅ
２とを出力する抵抗１１４、ダイオード１１５及び抵抗
１１６の直列回路を有する。発振コンデンサ１１０を放
電するＮＰＮトランジスタ１１７とＮＰＮトランジスタ
１１８とからなるカレントミラー回路を更に有し、第１
の設定電圧Ｅ１の出力点にベース端子が接続されたＮＰ
Ｎトランジスタ１３０を有する。このＮＰＮトランジス
タ１３０のエミッタ端子と誤差増幅器１０３の出力端子
の間に抵抗１３１が接続されている。

【００３４】ＰＮＰトランジスタ１３２とＰＮＰトラン
ジスタ１３３からなるカレントミラー回路は、抵抗１３
１に流れる電流を、ＮＰＮトランジスタ１１７とＮＰＮ
トランジスタ１１８とからなるカレントミラー回路に供
給するように構成されている。ＰＮＰトランジスタ１３
４はそのベース端子に第２の設定電圧Ｅ２が印加されて
おり、コレクタ端子はＮＰＮトランジスタ１１７のベー
ス端子に接続されている。ＰＮＰトランジスタ１３４の
エミッタ端子と誤差増幅器１０３の出力端子との間には
抵抗１３５が接続されている。比較器１３６は第１の設
定電圧Ｅ１と発振コンデンサ１１０の電圧Ｖｔとを比較
する。比較器１３７は第２の設定電圧Ｅ２と発振コンデ
ンサ１１０の電圧Ｖｔとを比較する。ＮＯＲ回路１３８
には比較器１３６の出力が入力され、ＮＯＲ回路１３９
はＮＯＲ回路１３８とともにフリップフロップを構成す
る。

【００３５】クロック信号源１４０は周期Ｔのワンショ
ットパルスをＮＯＲ回路１３９へ入出力する。Ｐチャネ
ルＭＯＳＦＥＴ１４１は、ＮＯＲ回路１３８の出力Ｖｘ
で駆動されて、ＰＮＰトランジスタ１１２とＰＮＰトラ
ンジスタ１１３とからなるカレントミラー回路のエミッ
タ−ベース間を短絡する。ＮＯＲ回路１３８の出力Ｖｘ
と比較器１３７の出力が入力されるＮＯＲ回路１４２の
出力はＮチャネルＭＯＳＦＥＴ１４３のゲートに印加さ
れこれを駆動する。ＮチャネルＭＯＳＦＥＴ１４３及び
これに接続された抵抗１４４を経て、発振コンデンサ１
１０は放電する。ＮＯＲ回路１３９の出力がゲートに印
加されて駆動されるＮチャネルＭＯＳＦＥＴ１４５は、
ＮＰＮトランジスタ１１７とＮＰＮトランジスタ１１８
からなるカレントミラー回路のベース−エミッタ間を短
絡する。

【００３６】パルス幅制御回路１２は、誤差増幅器１０
３の出力電圧Ｖｅと発振コンデンサ１１０の電圧Ｖｔと
を比較する比較器１２０を有する。この比較器１２０の
出力ＶｙとＮＯＲ回路１３９の出力はＯＲ回路１２１に
入力される。比較器１２０の出力ＶｙとＮＯＲ回路１３
８の出力ＶｘがＡＮＤ回路１２２に入力される。ＯＲ回
路１２１の出力は、インバータ１２３を経て、第１のス
イッチ２に入力される。第１のスイッチ２の駆動電圧Ｖ
ｇ２となる。ＡＮＤ回路１２２の出力は、第２のスイッ
チ５の駆動電圧Ｖｇ５である。

【００３７】上記のように構成された実施の形態１のＤ
Ｃ−ＤＣコンバータの動作を以下に説明する。第１のス
イッチ２及び第２のスイッチ５は制御部５３により同じ
スイッチング周期Ｔでオンオフ動作をする。第１のスイ
ッチ２及び第２のスイッチ５の１スイッチング周期にお
けるそれぞれのオン時間の割合である時比率を、それぞ
れδ１、δ２とする。第２のスイッチ５がオン状態とな
る期間は第１のスイッチ２もオン状態であり、時比率δ
１は時比率δ２より大きいものとする（δ１＞δ２）。
説明の便宜上、第１の整流部及び第２の整流部のオン状
態における順方向電圧降下は無視する。

【００３８】まず、第１のスイッチ２と第２のスイッチ
５が共にオン状態の時、入力直流電源１の電圧Ｅｉがイ
ンダクタ４に印加される。印加期間は時比率δ２と周期
Ｔとの積（δ２・Ｔ）で表される。この期間に、入力直
流電源１からインダクタ４に電流が流れ、磁気エネルギ
ーが蓄積される。次に、第１のスイッチ２と第２のスイ
ッチ５が共にオフ状態の時、第１の整流部３と第２の整
流部６がオン状態となり、インダクタ４には出力直流電
圧Ｅｏが逆方向に印加される。印加期間は周期Ｔから時
比率δ１と周期Ｔの積を差引いた値（Ｔ−δ１・Ｔ）で
表され、インダクタ４から出力コンデンサ７へ電流が流
れ、蓄積された磁気エネルギーは放出される。最後に、
第１のスイッチ２がオン状態で第２のスイッチ５がオフ
状態の時、第２の整流部６がオン状態となり、インダク
タ４には入力直流電圧Ｅｉと出力直流電圧Ｅｏの差の電
圧（Ｅｉ−Ｅｏ）が印加される。この期間は式（δ１・
Ｔ−δ２・Ｔ）で表され、インダクタ４を経て入力直流
電源１から出力コンデンサ７へ電流が流れる。

【００３９】以上のように磁気エネルギーの蓄積と放出
の動作を繰り返すことにより、出力コンデンサ７から負
荷８へ電力が供給される。インダクタ４の磁気エネルギ
ーの蓄積と放出が均衡する安定動作状態においては、イ
ンダクタ４の印加電圧と印加時間の積の和はゼロである
から、下記の式（４）が成り立つ。

【００４０】 Ｅｉ・δ２・Ｔ＋（Ｅｉ−Ｅｏ）（δ１・Ｔ−δ２・Ｔ） −Ｅｏ（Ｔ−δ１・Ｔ）＝０ （４）

【００４１】上記の式（４）を整理すると、下記の式
（５）に示される変換特性式が得られる。

【００４２】 Ｅｏ／Ｅｉ＝δ１／（１−δ２） （５）

【００４３】上記の式（５）の変換特性式からわかるよ
うに、時比率δ１、δ２を制御することにより、理論上
は任意の入力直流電圧Ｅｉから任意の出力直流電圧Ｅｏ
を得ることができ、ＤＣ−ＤＣコンバータを昇降圧コン
バータとして動作させることが可能となる。第２のスイ
ッチ５が常時オフ状態となる時比率δ２が零（δ２＝
０）の場合は、下記の式（６）に示すように降圧コンバ
ータとして動作する降圧動作モードとなる。

【００４４】 Ｅｏ／Ｅｉ＝δ１ （６）

【００４５】また、第１のスイッチ２が常時オン状態と
なる時比率δ１が１に等しい（δ１＝１）場合は、下記
の式（７）に示すように昇圧コンバータとして動作する
昇圧動作モードとなる。

【００４６】 Ｅｏ／Ｅｉ＝１／（１−δ２） （７）

【００４７】図３の（ａ）から（ｃ）は、図２に示す制
御部５３の各部波形図である。図３の（ａ）から（ｃ）
において、クロック信号源１４０からのパルス出力Ｖ
ｃ、発振コンデンサ１１０の発振電圧Ｖｔ、誤差増幅回
路１０からの誤差電圧Ｖｅ、ＮＯＲ回路１３８の出力Ｖ
ｘ、パルス幅制御回路１２における比較器１２０の出力
Ｖｙ、ＯＲ回路１２１の出力Ｖ１２１、及び第２のスイ
ッチ５の駆動電圧Ｖｇ５の波形を示す。尚、図３におい
て、第１のスイッチ２の駆動電圧Ｖｇ２ではなく、その
反転電圧であるＯＲ回路１２１の出力Ｖ１２１を示した
のは、以下の理由による。

【００４８】第１のスイッチ２はＰチャネルＭＯＳＦＥ
Ｔであるので、ゲートに印加される駆動電圧Ｖｇ２が
“Ｌ”（論理レベルの「低」）でオン、“Ｈ”（論理レ
ベルの「高」）でオフ状態となる。従って通常のスイッ
チのように”Ｌ”でオフ、”Ｈ”でオンとなるものとは
オンオフ状態を表す波形の意味が反対となり混乱を起こ
す恐れがある。図２で比較器１２０の出力ＶｙとＮＯＲ
回路１３９の出力との論理否定和をとって駆動電圧Ｖｇ
２とすればよいが、理解を容易にするためにＯＲ回路１
２１とインバータ１２３による構成とし、ＯＲ回路１２
１の出力Ｖ１２１を図３に示した。すなわち図３では、
ＯＲ回路１２１の出力Ｖ１２１を示すことにより、第１
のスイッチ２のオンオフ状態が”Ｈ”でオン、”Ｌ”で
オフとなるようにして容易に理解できるようにした。図
３の（ａ）は発振電圧Ｖｔが誤差電圧Ｖｅより大きい場
合、（ｂ）は発振電圧Ｖｔと誤差電圧Ｖｅの波形が交差
する場合、すなわち一致することがある場合（ｃ）は発
振電圧Ｖｔが誤差電圧Ｖｅより小さい場合を示す。

【００４９】制御部５３の動作を図２及び図３を参照し
ながら説明する。説明の便宜上、ダイオードの順方向電
圧降下、すなわちオン状態にあるＮＰＮトランジスタの
ベース−エミッタ間の電圧とＰＮＰトランジスタのエミ
ッタ−ベース間の電圧は等しいものとしこれを電圧Ｖｄ
で表す。電圧Ｖｄは第１の設定電圧Ｅ１と第２の設定電
圧Ｅ２との差に等しい。誤差増幅回路１０の出力する誤
差電圧Ｖｅについて、出力直流電圧Ｅｏを抵抗１０１と
抵抗１０２で分圧して検出された電圧が、基準電圧源１
００の基準電圧Ｅｒより高くなると誤差電圧Ｖｅは下降
し、低くなると上昇する。即ち、入力直流電圧Ｅｉが高
くなったり、負荷８が軽くなって出力直流電圧Ｅｏが上
昇しようとすると、誤差電圧Ｖｅは下降する。逆に、入
力直流電圧Ｅｉが低くなったり、負荷８が重くなって出
力直流電圧Ｅｏが下降しようとすると、誤差電圧Ｖｅは
上昇する。図３の（ａ）は誤差電圧Ｖｅが発振電圧Ｖｔ
より低い状態を示し、入力直流電圧Ｅｉが出力直流電圧
Ｅｏより高い場合である。図３の（ｂ）は誤差電圧Ｖｅ
と発振電圧Ｖｔの波形が交差している状態を示し、入力
直流電圧Ｅｉが出力直流電圧Ｅｏに近い場合である。図
３の（ｃ）は誤差電圧Ｖｅが発振電圧Ｖｔより高い状態
を示し、入力直流電圧Ｅｉが低い場合である。

【００５０】発振回路１１の発振コンデンサ１１０は、
第１の設定電圧Ｅ１と第２の設定電圧 Ｅ２（Ｅ２＜Ｅ
１）との間で充放電され、発振電圧Ｖｔを出力する。こ
の充電期間は、クロック信号源１４０からのパルス信号
Ｖｃを受けることにより始まる。まず、ＮＯＲ回路１３
９が“Ｌ”を出力し、ＮＯＲ回路１３９と組み合わされ
てフリップフロップを構成するＮＯＲ回路１３８の出力
Ｖｘが“Ｈ”となる。このため、ＦＥＴ１４１はオフ状
態となって、定電流源１１１の電流Ｉ１がＰＮＰトラン
ジスタ１１２とＰＮＰトランジスタ１１３のカレントミ
ラー回路を経て発振コンデンサ１１０に流れ、発振コン
デンサ１１０は充電される。ＦＥＴ１４３はオフ状態で
あるので抵抗１４４による放電は行われない。しかし、
ＦＥＴ１４５はオフ状態なのでＮＰＮトランジスタ１１
７とＮＰＮトランジスタ１１８とのカレントミラー回路
による放電は行われる。ＮＰＮトランジスタ１１７とＮ
ＰＮトランジスタ１１８とのカレントミラー回路による
放電電流は、誤差電圧Ｖｅによって決定される。

【００５１】図３の（ｂ）に示すように、誤差電圧Ｖｅ
が第１の設定電圧Ｅ１と第２の設定電圧Ｅ２の間にある
場合、ＮＰＮトランジスタ１３０とＰＮＰトランジスタ
１３４とはともにオフ状態となる。従って、ＮＰＮトラ
ンジスタ１１７とＮＰＮトランジスタ１１８によるカレ
ントミラー回路を経て、発振コンデンサ１１０から放電
する電流はなく、発振コンデンサ１１０は、定電流Ｉ１
で充電される。従って、発振コンデンサ１１０の充電速
度、即ち発振電圧Ｖｔの上昇速度は一定である。図３の
（ａ）に示すように、誤差電圧Ｖｅが第２の設定電圧Ｅ
２より低い場合、ＰＮＰトランジスタ１３４はオフ状態
となるが、ＮＰＮトランジスタ１３０はオン状態とな
り、抵抗１３１に電流が流れる。抵抗１３１には第１の
設定電圧Ｅ１から電圧Ｖｄと誤差電圧Ｖｅを差し引いた
電圧（Ｅ１−Ｖｄ−Ｖｅ）が印加される。第２の設定電
圧Ｅ２は第１の設定電圧Ｅ１と電圧Ｖｄとの差に等しい
ので（Ｅ２＝Ｅ１−Ｖｄ）、抵抗１３１の抵抗値をＲ１
３１とすると、抵抗１３１に流れる電流は式（Ｅ２−Ｖ
ｅ）／Ｒ１３１ で計算される値となる。この電流が発
振コンデンサ１１０からＰＮＰトランジスタ１３２とＰ
ＮＰトランジスタ１３３とを含むカレントミラー回路、
及びＮＰＮトランジスタ１１７とＮＰＮトランジスタ１
１８とを含むカレントミラー回路を経て流れ、発振コン
デンサ１１０は放電する。但し、この電流は電圧Ｖｅが
最も低くなったときでも定電流Ｉ１よりは大きくならな
いように設定される。従って、発振コンデンサ１１０
は、下記の式（８）で表される電流Ｉ１３１で充電され
る。

【００５２】 Ｉ１３１＝Ｉ１−（Ｅ２−Ｖｅ）／Ｒ１３１ （８）

【００５３】充電電流Ｉ１３１は、誤差電圧Ｖｅが第２
の設定電圧Ｅ２より低いほど少なくなり、発振コンデン
サ１１０の充電速度、即ち発振電圧Ｖｔの上昇速度は遅
くなる。図３の（ｃ）に示すように、誤差電圧Ｖｅが第
１の設定電圧Ｅ１より高い場合には、ＮＰＮトランジス
タ１３０はオフ状態となるが、ＰＮＰトランジスタ１３
４はオン状態となり、抵抗１３５に電流が流れる。抵抗
１３５には式（Ｖｅ−（Ｅ２＋Ｖｄ））で表される電圧
が印加される。第１の設定電圧Ｅ１は、第２の設定電圧
Ｅ２と電圧Ｖｄとの和（Ｅ１＝Ｅ２＋Ｖｄ）であるか
ら、抵抗１３５の抵抗値をＲ１３５とすると、抵抗１３
５に流れる電流は、式（Ｖｅ−Ｅ１）／Ｒ１３５ で表
される値となる。この電流がＮＰＮトランジスタ１１７
とＮＰＮトランジスタ１１８とを含むカレントミラー回
路を経て流れ発振コンデンサ１１０は放電する。但し、
この電流は誤差電圧Ｖｅが最も高くなったときでも定電
流Ｉ１よりは大きくならないように設定される。従っ
て、発振コンデンサ１１０は、下記の式（９）で表され
る電流Ｉ１３５で充電される。

【００５４】 Ｉ１３５＝Ｉ１−（Ｖｅ−Ｅ１）／Ｒ１３５ （９）

【００５５】充電電流Ｉ１３５は、誤差電圧Ｖｅが第１
の設定電圧Ｅ１より高いほど少なくなり、発振コンデン
サ１１０の充電速度、即ち発振電圧Ｖｔの上昇速度は遅
くなる。発振コンデンサ１１０の充電が進み、発振電圧
Ｖｔが第１の設定電圧Ｅ１に至ると、比較器１３６の出
力は“Ｈ”になり、フリップフロップのＮＯＲ回路１３
８の出力Ｖｘは“Ｌ”となる。同時にＮＯＲ回路１３９
の出力Ｖｘは“Ｈ”となる。出力Ｖｘが“Ｌ”のときの
ＦＥＴ１４１はオン状態になり、ＰＮＰトランジスタ１
１３はオフ状態になって、発振コンデンサ１１０への充
電電流を停止する。ＮＯＲ回路１４２の出力は“Ｈ”で
あるので、ＦＥＴ１４３がオン状態となり、発振コンデ
ンサ１１０を抵抗１４４で放電する。ＮＯＲ回路１３９
から“Ｈ”の出力を受けたＦＥＴ１４５はオン状態とな
る。そのためＮＰＮトランジスタ１１８はオフ状態にな
り、ＮＰＮトランジスタ１１８による発振コンデンサ１
１０の放電は停止する。従って、発振コンデンサ１１０
は抵抗１４４のみを経て放電し、発振電圧Ｖｔは下降す
る。

【００５６】発振コンデンサ１１０の放電が進み、発振
電圧Ｖｔが第２の設定電圧Ｅ２に至ると、比較器１３７
の出力は“Ｈ”になり、ＮＯＲ回路１４２の出力は
“Ｌ”となる。これにより、ＦＥＴ１４３がオフ状態と
なり、発振コンデンサ１１０の放電は停止する。この状
態では、発振コンデンサ１１０は充電も放電もされない
ので、発振電圧Ｖｔは第２の設定電圧Ｅ２よりわずかに
低い電圧を維持する。この状態において、クロック信号
源１４０から次のパルス信号が入力されるのを待つ。ク
ロック信号源１４０からのパルス信号が入力されると、
ＮＯＲ回路１３８とＮＯＲ回路１３９によるフリップフ
ロップの出力が反転する。これにより、再び充電が開始
される。以上のように、発振コンデンサ１１０は第１の
設定電圧Ｅ１と第２の設定電圧Ｅ２との間で充放電さ
れ、発振電圧Ｖｔを出力する。第１実施例の場合、第１
の設定電圧Ｅ１と第２の設定電圧Ｅ２との電位差はＶｄ
であるので、発振電圧Ｖｔの上昇期間Ｔｃは下記の式
（１０）〜式（１２）によって表される。

【００５７】 Ｖｅ＜Ｅ２ の時、Ｔｃ＝Ｃ・Ｒ１３１・Ｖｄ／（Ｅ２−Ｖｅ） （１０）

【００５８】 Ｅ２≦Ｖｅ≦Ｅ１ の時、Ｔｃ＝Ｃ・Ｖｄ／Ｉ１ （１１）

【００５９】 Ｖｅ＞Ｅ１ の時、Ｔｃ＝Ｃ・Ｒ１３５・Ｖｄ／（Ｖｅ−Ｅ１） （１２）

【００６０】パルス幅制御回路１２において、比較器１
２０の出力ＶｙとＮＯＲ回路１３９の出力がＯＲ回路１
２１に入力されて得られた論理和の出力Ｖ１２１はイン
バータ１２３に入力されて反転し、出力の駆動電圧Ｖｇ
２が得られる。駆動電圧Ｖｇ２が“Ｈ”となるのは、出
力Ｖｘが“Ｈ”となる発振電圧Ｖｔの上昇期間中であ
り、且つ出力Ｖｙが“Ｌ”となる電圧Ｖｅが発振電圧Ｖ
ｅより小さい（Ｖｅ＜Ｖｔ）期間である。即ち、第１の
スイッチ２がオフ状態のなるのは、発振電圧Ｖｔの上昇
期間内において上記（Ｖｅ＜Ｖｔ）の期間のみである。
一方、比較器１２０の出力ＶｙとＮＯＲ回路１３８の出
力ＶｘがＡＮＤ回路１２２に入力されて、論理積である
駆動電圧Ｖｇ５が得られる。駆動電圧Ｖｇ５が“Ｈ”と
なるのは、出力Ｖｘが“Ｈ”となる発振電圧Ｖｔの上昇
期間であり、且つ出力Ｖｙが“Ｈ”となる電圧Ｖｅが電
圧Ｖｔより大きい（Ｖｅ＞Ｖｔ）期間である。即ち、第
２のスイッチ５がオン状態となるのは、発振電圧Ｖｔの
上昇期間内において前記（Ｖｅ＞Ｖｔ）の期間のみであ
る。

【００６１】図３の（ａ）に示すように、入力直流電圧
Ｅｉが出力直流電圧Ｅｏより高く、誤差電圧Ｖｅが発振
電圧Ｖｔより低い場合、比較器１２０の出力Ｖｙは常時
“Ｌ”であるので、駆動電圧Ｖｇ５も常時“Ｌ”であり
第２のスイッチ５は常時オフ状態となる。一方、ＯＲ回
路１２１の出力Ｖ１２１、即ち駆動電圧Ｖｇ２の反転電
圧は、発振電圧Ｖｔの上昇期間中は“Ｌ”となるので、
第１のスイッチ２は発振電圧Ｖｔの上昇期間中はオフ状
態、他の期間はオン状態となる。この第１のスイッチ２
がオフ状態であるオフ期間（１−δ１）Ｔは、下記の式
（１３）で表される。

【００６２】 （１−δ１）Ｔ＝Ｔｃ＝Ｃ・Ｒ１３１・Ｖｄ／（Ｅ２−Ｖｅ） （１３）

【００６３】この場合、実施の形態１のＤＣ−ＤＣコン
バータは、下記の式（１４）に示す時比率δ１で動作す
る降圧動作モードとなる。

【００６４】 δ１＝１−Ｃ・Ｒ１３１・Ｖｄ／（Ｅ２−Ｖｅ）／Ｔ （１４）

【００６５】第１のスイッチ２の時比率δ１は、誤差電
圧Ｖｅが低下するほど小さくなる。入力直流電圧Ｅｉが
高くなるほど、誤差電圧Ｖｅが低下して、時比率δ１が
小さくなるように制御することにより、出力直流電圧Ｅ
ｏを安定化することができる。図３の（ｂ）に示すよう
に、入力直流電圧Ｅｉの値が出力直流電圧Ｅｏの値に近
く、誤差電圧Ｖｅの波形が発振電圧Ｖｔの波形と交差し
ている場合、すなわち誤差電圧Ｖｅと発振電圧Ｖｔが一
致することがある場合、発振電圧Ｖｔの上昇期間Ｔｃ内
において誤差電圧Ｖｅが発振電圧Ｖｔより大きいときの
み（Ｖｅ＞Ｖｔ）、第２のスイッチ５はオン状態とな
る。また発振電圧Ｖｔの上昇期間Ｔｃ内において誤差電
圧Ｖｅが発振電圧Ｖｔより小さいときのみ（Ｖｅ＜Ｖ
ｔ）、第１のスイッチ２はオフ状態となる。発振電圧Ｖ
ｔの上昇期間Ｔｃ内において、（Ｖｅ＞Ｖｔ）の期間
は、式 Ｃ（Ｖｅ−Ｅ２）／Ｉ１ によって表され、Ｖ
ｅ＜Ｖｔの期間は、式 Ｃ（Ｅ１−Ｖｅ）／Ｉ１ によ
って表される。従って、実施の形態１のＤＣ−ＤＣコン
バータは、第１のスイッチ２が下記の式（１５）に示す
時比率δ１でオンオフ動作し、第２のスイッチ５が下記
の式（１６）に示す時比率δ２でオンオフ動作する昇降
圧動作モードである。

【００６６】 δ１＝１−Ｃ（Ｅ１−Ｖｅ）／Ｉ１／Ｔ （１５）

【００６７】 δ２＝Ｃ（Ｖｅ−Ｅ２）／Ｔ （１６）

【００６８】入力直流電圧Ｅｉが高くなるほど、誤差電
圧Ｖｅは低下し、第１のスイッチ２の時比率δ１が小さ
くなると共に第２のスイッチ５の時比率δ２も小さくな
る。これにより、出力直流電圧Ｅｏを安定化する制御が
できる。図３の（ｃ）に示すように、入力直流電圧Ｅｉ
が出力直流電圧Ｅｏより低く、誤差電圧Ｖｅが発振電圧
Ｖｔより高い場合、比較器１２０の出力Ｖｙは常時
“Ｈ”である。従って、ＯＲ回路１２１の出力Ｖ１２
１、即ち駆動電圧Ｖｇ２の反転電圧は常時“Ｈ”であ
り、第１のスイッチ２は常時オン状態となる。駆動電圧
Ｖｇ５は、発振電圧Ｖｔの上昇期間は“Ｈ”であるの
で、第２のスイッチ５は発振電圧Ｖｔの上昇期間はオン
状態、他の期間はオフ状態となる。第２のスイッチ５が
オン状態となるオン期間δ２・Ｔは、下記式（１７）で
表される。

【００６９】 δ２・Ｔ＝Ｔｃ＝Ｃ・Ｒ１３５・Ｖｄ／（Ｖｅ−Ｅ１） （１７）

【００７０】この場合、本実施の形態１のＤＣ−ＤＣコ
ンバータは、下記の式（１８）に示す時比率δ２で動作
する昇圧動作モードとなる。

【００７１】 δ２＝Ｃ・Ｒ１３５・Ｖｄ／（Ｖｅ−Ｅ１）／Ｔ （１８）

【００７２】第２のスイッチ５のオン期間を決める時比
率δ２は、誤差電圧Ｖｅが上昇するほど大きくなる。誤
差電圧Ｖｅは入力直流電圧Ｅｉが低くなるほど上昇し、
時比率δ２が大きくなる。これにより、出力直流電圧Ｅ
ｏを安定化する制御ができる。以上のように、実施の形
態１のＤＣ−ＤＣコンバータは、１つの発振電圧Ｖｔと
１つの誤差電圧とを比較することによって、第１のスイ
ッチ及び第２のスイッチをオンオフ動作する２つの駆動
信号を送出する。これにより、降圧動作、昇降圧動作及
び昇圧動作の制御をすることが可能となる。

【００７３】上記の実施の形態１において、誤差増幅回
路１１の出力の誤差電圧Ｖｅは、出力直流電圧Ｅｏが上
昇しようとすると下降し、逆に出力直流電圧Ｅｏが下降
しようとすると上昇するものとして説明した。しかし本
発明はこの動作に限定されるものではなく、上記の動作
とは逆の動作も駆動信号Ｖｇ２とＶｇ５を逆転すること
により可能である。この場合でも本発明の実施の形態１
のＤＣ−ＤＣコンバータと同様の動作を行う。本発明の
実施の形態１のＤＣ−ＤＣコンバータでは、入力直流電
圧Ｅｉを抵抗１１４とダイオード１１５と抵抗１１６と
で電圧分割することにより第１の設定電圧Ｅ１と第２の
設定電圧Ｅ２を得る構成である。実施の形態１におい
て、このように構成したのは、入力直流電圧Ｅｉの変動
に対し、高電位側と低電位側にカレントミラー回路のた
めの電圧を確保できるとともに、発振電圧Ｖｔの振幅を
固定にできるからである。しかし、第１及び第２の設定
電圧Ｅ１及びＥ２をそれぞれの差基準電圧源等を用いて
設定しても本発明の効果に変わりは無く、本発明は電圧
分割の方法に限定されるものではない。

【００７４】本発明の実施の形態１のＤＣ−ＤＣコンバ
ータの制御方法では、誤差電圧Ｖｅが第１の設定電圧Ｅ
１より高いほど、又は誤差電圧Ｖｅが第２の設定電圧Ｅ
２より低いほど、発振電圧Ｖｔの上昇時間を長くしてい
る。一方、誤差電圧Ｖｅが第２の設定電圧Ｅ２以上で、
第１の設定電圧Ｅ１以下のとき（Ｅ２≦Ｖｅ≦Ｅ１）に
は発振電圧Ｖｔの上昇時間を最小値に固定している。し
かし本発明は上記の制御方法に限定されるものではな
い。例えば、第１の設定電圧Ｅ１と第２の設定電圧Ｅ２
との間の電圧を有する別の設定電圧Ｅｘを設け、誤差電
圧Ｖｅと設定電圧Ｅｘとを比較し、誤差電圧Ｖｅが設定
電圧Ｅｘと等しいとき（Ｖｅ＝Ｅｘ）発振電圧Ｖｔの上
昇時間を最小とし、誤差電圧Ｖｅと設定電圧Ｅｘとの電
位差が大きくなるほど発振電圧Ｖｔの上昇時間を長くす
る構成も本発明に含まれる。本発明の実施の形態１のＤ
Ｃ−ＤＣコンバータでは、クロック信号源１４０からの
パルス信号によって発振コンデンサ１１０を充電するタ
イミングを規定したが、クロック信号源１４０を本発明
のＤＣ−ＤＣコンバータの外部に設けた構成でも構わな
い。即ち、本発明の実施の形態１のＤＣ−ＤＣコンバー
タにおいて、外部信号を受信する受信手段を設けた構成
とし、その外部信号に同期して動作する外部同期型のＤ
Ｃ−ＤＣコンバータとしても動作させることができる。
なお、実施の形態１のＤＣ−ＤＣコンバータでは、発振
電圧Ｖｔの上昇期間を誤差電圧Ｖｅによって変化させて
制御したが、下降期間を誤差電圧Ｖｅによって変化させ
て制御してもかまわない。このことは、第３の実施の形
態から第６の実施の形態についても同様である。

【００７５】《実施の形態２》本発明の実施の形態２の
ＤＣ−ＤＣコンバータについて図４及び図５を参照しつ
つ説明する。図４は本発明に係る実施の形態２のＤＣ−
ＤＣコンバータの制御部５３Ａの構成を示す回路図であ
る。制御部５３Ａは、図１に示すコンバータ部５０に制
御部５３の代わりに組み込まれて、本実施の形態２のＤ
Ｃ−ＤＣコンバータが構成される。実施の形態２のＤＣ
−ＤＣコンバータの制御部５３Ａにおいて、誤差増幅回
路１０とパルス幅制御回路１２は、実施の形態１のＤＣ
−ＤＣコンバータの制御部５３と同じである。また発振
回路１１Ａは次に詳しく説明するように、一部分を除き
前記制御部５３の発振回路１１と同じである。図４にお
いて、実施の形態１と同じ機能及び構成を有する要素に
は同じ符号を付しその説明を省略する。

【００７６】図４に示す実施の形態２のＤＣ−ＤＣコン
バータの制御部５３Ａの発振回路１１Ａには、定電流Ｉ
２を供給する定電流回路１４６が設けられている。定電
流回路１４６はＮＰＮトランジスタ１１７とＮＰＮトラ
ンジスタ１１８を含むカレントミラー回路に電流を供給
している。図２のクロック信号源１４０の代わりに比較
器１３７の出力がフリップフロップを構成するＮＯＲ回
路１３９に入力されている。ＮＰＮトランジスタ１１７
のベースエミッタ間に接続されたＮチャネルＭＯＳＦＥ
Ｔ１４５のゲートにはＮＯＲ回路１３８の出力Ｖｘが入
力されている、図２におけるＮＯＲ回路１４２、Ｎチャ
ネルＭＯＳＦＥＴ１４３及び抵抗１４４は、図４の発振
回路１１Ａには設けられていない。制御部５３Ａのその
他の構成は前記制御部５３と同じである。以上のように
構成された実施の形態２のＤＣ−ＤＣコンバータについ
て図１及び図４を参照して説明する。ＤＣ−ＤＣコンバ
ータは下記の式（１９）に示す変換特性を有する。

【００７７】 Ｅｏ／Ｅｉ＝δ１／（１−δ２） （１９）

【００７８】第２のスイッチ５が常時オフ状態となる時
比率δ２が零（δ２＝０）の場合は、式（１９）は下記
の式（２０）のようになり、降圧コンバータとして動作
する降圧動作モードとなる。

【００７９】 Ｅｏ／Ｅｉ＝δ１ （２０）

【００８０】また、第１のスイッチ２が常時オン状態と
なる時比率δ１が１（δ１＝１）の場合は、式（１９）
が下記の式（２１）となり、昇圧コンバータとして動作
する昇圧動作モードとなる。

【００８１】 Ｅｏ／Ｅｉ＝１／（１−δ２） （２１）

【００８２】上記のように実施の形態２において、入出
力の変換特性式に関しては前述の実施の形態１と同様で
ある。図５の（ａ）から（ｃ）は図４に示す制御部５３
Ａの各部の波形図である。図５の（ａ）から（ｃ）にお
いて、発振電圧Ｖｔ、誤差電圧Ｖｅ、ＮＯＲ回路１３８
の出力Ｖｘ、比較器１２０の出力Ｖｙ、ＯＲ回路１２１
の出力Ｖ１２１、即ち第１のスイッチ２の駆動電圧Ｖｇ
２の反転電圧、第２のスイッチ５の駆動電圧Ｖｇ５の各
波形を示す。図５の（ａ）は発振電圧Ｖｔが誤差電圧Ｖ
ｅより大きい場合、（ｂ）は発振電圧Ｖｔと誤差電圧Ｖ
ｅの波形が交差する場合、（ｃ）は発振電圧Ｖｔが誤差
電圧Ｖｅより小さい場合を示す。

【００８３】図４に示す制御部５３Ａの動作を図５の
（ａ）から（ｃ）を参照しながら説明する。誤差増幅回
路１０から出力される誤差電圧Ｖｅは、実施の形態１の
ＤＣ−ＤＣコンバータのものと同様であり、入力直流電
圧Ｅｉが高くなったり、負荷８が軽くなって出力直流電
圧Ｅｏが上昇しようとすると下降する。逆に、誤差電圧
Ｖｅは、入力直流電圧Ｅｉが低くなったり、負荷８が重
くなって出力直流電圧Ｅｏが下降しようとすると上昇す
る。図５の（ａ）は入力直流電圧Ｅｉが出力直流電圧Ｅ
ｏより高く、誤差電圧Ｖｅは発振電圧Ｖｔより低い状態
を示している。図５の（ｂ）は入力直流電圧Ｅｉが出力
直流電圧Ｅｏに近く、誤差電圧Ｖｅと発振電圧Ｖｔとの
波形が交差している状態を示す。図５の（ｃ）は入力直
流電圧Ｅｉが出力直流電圧Ｅｏより低く、誤差電圧Ｖｅ
は発振電圧Ｖｔより高い状態を示している。

【００８４】発振回路１１Ａの発振コンデンサ１１０
は、第１の設定電圧Ｅ１と第２の設定電圧Ｅ２（Ｅ２＜
Ｅ１）との間で充放電をし、発振電圧Ｖｔを出力する。
この発振電圧Ｖｔは、定電流源１１１の電流Ｉ１を、Ｐ
ＮＰトランジスタ１１２とＰＮＰトランジスタ１１３を
含むカレントミラー回路を経て発振コンデンサ１１０に
供給して充電することにより上昇し、その上昇速度は一
定である。この充電期間において、比較器１３６と比較
器１３７の出力はいずれも“Ｌ”であり、２つの“Ｌ”
の出力信号が入力される、ＮＯＲ回路１３８、１３９を
含むフリップフロップの出力は、ＮＯＲ回路１３８の出
力Ｖｘが“Ｈ”、ＮＯＲ回路１３９の出力が“Ｌ”であ
る。“Ｈ”の信号ＶｘはＦＥＴ１４５をオン状態にし、
発振コンデンサ１１０を放電するＮＰＮトランジスタ１
１８をオフ状態としている。発振コンデンサ１１０の静
電容量をＣとすると、充電期間、即ち発振電圧Ｖｔの上
昇期間Ｔｃは次の式（２２）で表される。

【００８５】 Ｔｃ＝Ｃ（Ｅ１−Ｅ２）／Ｉ１＝Ｃ・Ｖｄ／Ｉ１ （２２）

【００８６】発振コンデンサ１１０の電圧Ｖｔが第１の
設定電圧Ｅ１に達すると、比較器１３６の出力は“Ｈ”
になり、フリップフロップを形成する、ＮＯＲ回路１３
８の出力Ｖｘは“Ｌ”になり、ＮＯＲ回路１３９の出力
が“Ｈ”に反転する。“Ｌ”の出力ＶｘはＦＥＴ１４１
をオン状態にしてＰＮＰトランジスタ１１３をオフ状態
にするとともに、ＦＥＴ１４５をオフ状態にしてＮＰＮ
トランジスタ１１８をオン状態にする。これにより、発
振コンデンサ１１０が放電する。ＮＰＮトランジスタ１
１７と組み合わされてカレントミラー回路を構成するＮ
ＰＮトランジスタ１１８を流れる放電電流は、定電流回
路１４６からの定電流Ｉ２とＰＮＰトランジスタ１３３
及びＰＮＰトランジスタ１３４のコレクタ電流との和と
なる。発振電圧Ｖｔの下降期間は誤差電圧Ｖｅによって
次のように設定される。

【００８７】まず、図５の（ａ）に示すように誤差電圧
Ｖｅが第２の設定電圧Ｅ２より低い場合、抵抗１３１に
は第１の設定電圧Ｅ１から電圧Ｖｄと誤差電圧Ｖｅを差
し引いた電圧（Ｅ１−Ｖｄ−Ｖｅ）が印加される。第１
の設定電圧Ｅ１から電圧Ｖｄを差し引いた電圧は第２の
設定電圧Ｅ２に等しいので（Ｅ１−Ｖｄ＝Ｅ２）、抵抗
１３１の抵抗値をＲ１３１とすると、ＮＰＮトランジス
タ１３０から抵抗１３１に流れる電流は式（Ｅ２−Ｖ
ｅ）／Ｒ１３１ で表示される値となる。この電流がＰ
ＮＰトランジスタ１３２とＰＮＰトランジスタ１３３と
のカレントミラー回路によってＮＰＮトランジスタ１１
７のベース端子に供給され、一定の電流Ｉ２と共に発振
コンデンサ１１０の放電電流となる。この場合の放電期
間、即ち発振電圧Ｖｔの下降期間Ｔｄ１は次の式（２
３）で表され、第２の設定電圧Ｅ２から電圧Ｖｅを差し
引いた電圧（Ｅ２−Ｖｅ）が大きいほど短くなる。

【００８８】 Ｔｄ１＝Ｃ・Ｖｄ／｛Ｉ２＋（Ｅ２−Ｖｅ）／Ｒ１３１｝ （２３）

【００８９】次に、図５の（ｂ）に示すように、電圧Ｖ
ｅが第２の設定電圧Ｅ２以上で第１の設定電圧以下の場
合、（Ｅ２≦Ｖｅ≦Ｅ１）、ＮＰＮトランジスタ１３０
とＰＮＰトランジスタ１３４は共にオフ状態となる。従
って、発振コンデンサ１１０の放電電流はＩ２のみとな
る。この場合の放電期間、即ち発振電圧Ｖｔの下降期間
Ｔｄ２は次の式（２４）で表され、誤差電圧Ｖｅに依存
しなくなる。

【００９０】 Ｔｄ２＝Ｃ・Ｖｄ／Ｉ２ （２４）

【００９１】さらに、図５の（ｃ）に示すように、誤差
電圧Ｖｅが第１の設定電圧Ｅ１より高い場合（Ｖｅ＞Ｅ
１）、抵抗１３５には式（Ｖｅ−（Ｅ２＋Ｖｄ））で表
される電圧が印加される。第２の設定電圧Ｅ２と電圧Ｖ
ｄとの和は第１の設定電圧Ｅ１に等しいので（Ｅ２＋Ｖ
ｄ＝Ｅ１）、抵抗１３５の抵抗値をＲ１３５とすると、
ＰＮＰトランジスタ１３４から抵抗１３５に流れる電流
は式（Ｖｅ−Ｅ１）／Ｒ１３５ で表される値となる。
この電流がトランジスタ１１７のベース端子に供給さ
れ、一定の電流Ｉ２と共に発振コンデンサ１１０の放電
電流となる。この場合の放電期間、即ち発振電圧Ｖｔの
下降期間Ｔｄ３は次の式（２５）で表され、電圧Ｖｅか
ら第１の設定電圧Ｅ１を差し引いた電圧（Ｖｅ−Ｅ１）
が大きいほど短くなる。

【００９２】 Ｔｄ３＝Ｃ・Ｖｄ／｛Ｉ２＋（Ｖｅ−Ｅ１）／Ｒ１３５｝ （２５）

【００９３】パルス幅制御回路１２の動作は実施の形態
１のものと同様であり、第１のスイッチ２がオフ状態の
なるのは、発振電圧Ｖｔの上昇期間内において電圧Ｖｅ
が発振電圧Ｖｔより小さい（Ｖｅ＜Ｖｔ）期間のみであ
る。また、第２のスイッチ５がオン状態のなるのは、発
振電圧Ｖｔの上昇期間内において電圧Ｖｅが発振電圧Ｖ
ｔよりより大きい（Ｖｅ＞Ｖｔ）期間のみである。入力
直流電圧Ｅｉが出力直流電圧より高く、図５の（ａ）に
示すように誤差電圧Ｖｅが発振電圧Ｖｔより低い場合、
比較器１２０の出力Ｖｙは常時“Ｌ”であるので、駆動
電圧Ｖｇ５は常時“Ｌ”であり第２のスイッチ５は常時
オフ状態となる。一方、駆動電圧Ｖｇ２の反転電圧であ
るＯＲ回路１２１の出力Ｖ１２１は、発振電圧Ｖｔの上
昇期間に“Ｌ”、発振電圧Ｖｔの下降期間に“Ｈ”とな
る。従って第１のスイッチ２は発振電圧Ｖｔの上昇期間
Ｔｃにオフ状態、下降期間Ｔｄ１にオン状態となる。こ
れにより、実施の形態２のＤＣ−ＤＣコンバータは、第
１のスイッチ２がオン期間 δ１・Ｔ（＝Ｔｄ１）、オ
フ期間（１−δ１）Ｔ（＝Ｔｃ）でオンオフ動作する降
圧動作モードとなる。この時、第１のスイッチ２のオン
期間である下降期間Ｔｄ１は、前記のように誤差電圧Ｖ
ｅが低下するほど小さくなる。入力直流電圧Ｅｉが高く
なるほど、誤差電圧Ｖｅは低下し、第１のスイッチ２の
オン期間δ１Ｔを短くすることにより、出力直流電圧Ｅ
ｏを安定化する制御ができる。

【００９４】入力直流電圧Ｅｉが出力直流電圧Ｅｏに近
く、図５の（ｂ）に示すように誤差電圧Ｖｅが発振電圧
Ｖｔの波形と交差している場合、発振電圧Ｖｔの上昇期
間Ｔｃ内において電圧Ｖｅが発振電圧Ｖｔより大きい
（Ｖｅ＞Ｖｔ）時のみ第２のスイッチ５はオン状態とな
る。また発振電圧Ｖｔの上昇期間Ｔｃ内において電圧Ｖ
ｅが発振電圧Ｖｔより小さい（Ｖｅ＜Ｖｔ）時のみ第１
のスイッチ２はオフ状態となる。発振電圧Ｖｔの上昇期
間Ｔｃ内において、電圧Ｖｅが発振電圧Ｖｔより大きい
状態（Ｖｅ＞Ｖｔ）の期間は、下記の式（２６）で表さ
れる。

【００９５】 Ｔｃ（Ｖｅ−Ｅ２）／（Ｅ１−Ｅ２）＝Ｔｃ（Ｖｅ−Ｅ２）／Ｖｄ （２６）

【００９６】また、電圧Ｖｅが発振電圧Ｖｔより小さい
状態（Ｖｅ＜Ｖｔ）の期間は、下記の式（２７）で表さ
れる。

【００９７】 Ｔｃ（Ｅ１−Ｖｅ）／（Ｅ１−Ｅ２）＝Ｔｃ（Ｅ１−Ｖｅ）／Ｖｄ （２７）

【００９８】従って、実施の形態２のＤＣ−ＤＣコンバ
ータの上記の動作は、第１のスイッチ２が下記の式（２
８）と式（２９）で表されるオン期間δ１・Ｔとオフ期
間（１−δ１）Ｔでオンオフ動作し、第２のスイッチ５
が下記の式（３０）と式（３１）で表されるオン期間δ
２・Ｔとオフ期間（１−δ２）Ｔでオンオフ動作する昇
降圧動作モードである。

【００９９】 δ１・Ｔ＝Ｔｄ２＋Ｔｃ（Ｖｅ−Ｅ２）／Ｖｄ （２８）

【０１００】 （１−δ１）Ｔ＝Ｔｃ（Ｅ１−Ｖｅ）／Ｖｄ （２９）

【０１０１】 δ２・Ｔ＝Ｔｃ（Ｖｅ−Ｅ２）／Ｖｄ （３０）

【０１０２】 （１−δ２）Ｔ＝Ｔｄ２＋Ｔｃ（Ｅ１−Ｖｅ）／Ｖｄ （３１）

【０１０３】スイッチング周期Ｔは、上昇期間Ｔｃと下
降期間Ｔｄ２の和（Ｔ＝Ｔｃ＋Ｔｄ２）であり一定とな
る。入力直流電圧Ｅｉが高くなるほど、誤差電圧Ｖｅは
低下する。第１のスイッチ２のオン期間δ１・Ｔを短く
すると共に第２のスイッチ５のオン期間δ２・Ｔを短く
することにより、出力直流電圧Ｅｏを安定化する制御を
行うことができる。図５の（ｃ）に示すように、入力直
流電圧Ｅｉが低く、誤差電圧Ｖｅが発振電圧Ｖｔより高
い場合、比較器１２０の出力Ｖｙは常時“Ｈ”であるの
で、ＯＲ回路１２１の出力Ｖ１２１は常時“Ｈ”となり
第１のスイッチ２は常時オン状態となる。一方、駆動電
圧Ｖｇ５は、発振電圧Ｖｔの上昇期間に“Ｈ”、発振電
圧Ｖｔの下降期間に“Ｌ”となるので、第２のスイッチ
５は発振電圧Ｖｔの上昇期間Ｔｃにオン状態、下降期間
Ｔｄ３にオフ状態となる。従って、実施の形態２のＤＣ
−ＤＣコンバータの上記の動作は、第２のスイッチ２が
オン期間δ２・Ｔ（＝Ｔｃ）、及びオフ期間（１−δ
２）Ｔ（＝Ｔｄ３）でオンオフ動作をする昇圧動作モー
ドである。第２のスイッチ５のオン期間 δ２・Ｔ（＝
Ｔｃ）は一定であるが、オフ期間（１−δ２）Ｔ（＝Ｔ
ｄ３）は前記のように誤差電圧Ｖｅが上昇するほど小さ
くなる。入力直流電圧Ｅｉが低くなるほど、誤差電圧Ｖ
ｅは上昇する。第２のスイッチ２のオフ期間（１−δ
２）Ｔを短くすることにより、出力直流電圧Ｅｏを安定
化する制御を行うことができる。

【０１０４】以上のように、実施の形態２のＤＣ−ＤＣ
コンバータにおいても、１つの発振電圧波形と１つの誤
差電圧との比較によって、第１のスイッチ及び第２のス
イッチをオンオフ動作する２つの駆動信号を送出するこ
とにより、降圧動作、昇降圧動作、及び昇圧動作の制御
をすることが可能である。実施の形態２のＤＣ−ＤＣコ
ンバータでは周波数変動型の制御を行う。すなわち、降
圧動作モードにおいては入力直流電圧Ｅｉが出力直流電
圧Ｅｏより高いほどスイッチング周波数が高くなり、昇
圧動作モードにおいては入力直流電圧Ｅｉが出力直流電
圧Ｅｏより低いほど、スイッチング周波数が高くなる。
２つのスイッチがオンオフ動作する昇降圧動作モードに
おいてはスイッチング周波数が最低となる。周波数変動
型の制御を行うことにより、周波数固定型の場合に増大
する昇降圧動作モードでのスイッチング損失を低減する
ことができる。実施の形態２のＤＣ−ＤＣコンバータで
は、発振電圧Ｖｔの下降期間を誤差電圧Ｖｅによって変
化させて制御したが、実施の形態１のＤＣ−ＤＣコンバ
ータと同様に、発振電圧Ｖｔの上昇期間を誤差電圧Ｖｅ
によって変化させて制御してもかまわない。

【０１０５】《実施の形態３》図６は本発明の実施の形
態３のＤＣ−ＤＣコンバータの制御部５３Ｂのブロック
図及び回路図である。図１に示すコンバータ部５０の制
御部５３を前記の制御部５３Ｂに代えることにより、本
実施の形態３のＤＣ−ＤＣコンバータが構成される。図
６において、誤差増幅回路１０及びパルス幅制御回路１
２は図２または図４のものと同じであるのでブロック図
で示している。発振回路１１Ｂにおいて、図４で示した
発振回路１１Ａと同じ機能、構成を有する要素には同じ
符号を付与し、その説明を省略する。実施の形態３のＤ
Ｃ−ＤＣコンバータの制御部５３Ｂが図４に示した実施
の形態２のＤＣ−ＤＣコンバータの制御部５３Ａと異な
るのは、発振回路１１Ｂにおいて、前記図４の発振回路
１１Ａに対して回路Ｃ１を付加した点である。以下に、
回路Ｃ１の構成を説明する。

【０１０６】回路Ｃ１において、第２の設定電圧Ｅ２よ
りも低い第３の設定電圧Ｅ３がＰＮＰトランジスタ１６
１のベースに印加されている。トランジスタ１６１のエ
ミッタには抵抗１６２を経て直流電源１の入力電圧Ｅｉ
が印加されている。トランジスタ１６１のエミッタはＮ
ＰＮトランジスタ１６３のべースに接続され、トランジ
スタ１６３のエミッタには、抵抗１６４を経て誤差増幅
回路１０から誤差電圧Ｖｅが印加されている。トランジ
スタ１６３のコレクタにはＰＮＰトランジスタ１６５を
経て入力直流電圧Ｅｉが印加されている。トランジスタ
１６５と１６６はカレントミラー回路を構成し、共通に
接続されたベース端子はトランジスタ１６５のコレクタ
に接続されている。トランジスタ１６６のエミッタはＮ
ＰＮトランジスタ１６７のコレクタ端子及びベース端子
に接続されている。トランジスタ１６７とＮＰＮトラン
ジスタ１６８はカレントミラー回路を構成している。ト
ランジスタ１６８のコレクタ端子は発振コンデンサ１１
０に接続され、発振コンデンサ１１０はトランジスタ１
６８を経て放電する。ゲート端子がＮＯＲ回路１３９の
出力端に接続され、ＮＯＲ回路１３９の出力で駆動され
るＮチャネルＭＯＳＦＥＴ１６９がトランジスタ１６７
とトランジスタ１６８のベース−エミッタ間に接続され
ている。

【０１０７】以上のように構成された実施の形態３のＤ
Ｃ−ＤＣコンバータの動作を図１及び図６を参照して説
明する。誤差電圧Ｖｅが第３の設定電圧Ｅ３以上の場合
は、前記の実施の形態２のＤＣ−ＤＣコンバータと同様
である。負荷８が軽くて出力電流が小さく、誤差電圧Ｖ
ｅが第３の設定電圧Ｅ３より低い場合について説明す
る。

【０１０８】昇降圧型のＤＣ−ＤＣコンバータ等のよう
に、インダクタへの磁気エネルギーの蓄積と放出を繰返
すスイッチングコンバータは、出力電流がある程度大き
い場合にはインダクタを流れる電流はゼロにならない。
このような動作を「電流連続モード」と呼ぶ。例えば降
圧動作モードでの入出力電圧の関係が式（Ｅｏ＝δ１・
Ｅｉ）で表せるのは、電流連続モードの場合である。降
圧動作モードの場合に出力電流が小さくなると、インダ
クタを流れる電流は、第１のスイッチ２のオフ期間中に
減少してやがてゼロになり、第１の整流部３はオフ状態
になる。このように、インダクタを流れる電流がゼロに
なる期間を有する動作を「電流不連続モード」と呼ぶ。
電流不連続モードにおいては、降圧動作モードの入出力
電圧の関係を表す式（Ｅｏ＝δ１・Ｅｉ）は成立しな
い。出力直流電圧Ｅｏを安定化するには、出力電流が小
さくなるほど第１のスイッチ２のオン期間（δ１・Ｔ）
を小さくしなければならない。本発明の実施の形態３の
ＤＣ−ＤＣコンバータでは誤差電圧Ｖｅを低下する動作
を行う。これは、昇圧動作モードや昇降圧動作モードに
おいても同様である。

【０１０９】出力電流が小さい場合において生じるスイ
ッチングコンバータの電力損失は、主としてスイッチが
ターンオンする際に発生するスイッチング損失である。
このスイッチング損失を減らしてスイッチングコンバー
タの効率向上を図るには、出力電流が小さい場合にはス
イッチング周波数を低下させればよい。前記の実施の形
態２のＤＣ−ＤＣコンバータの場合、入力直流電圧Ｅｉ
が出力直流電圧Ｅｏよりも低くなると、昇圧動作モード
もしくは昇降圧動作モードで動作する。この状態で出力
電流が小さくなって電流不連続モードとなると、誤差電
圧Ｖｅは低下するが、スイッチング周波数が低く設定さ
れた昇降圧動作モードを保つ。しかし入力直流電圧Ｅｉ
が出力直流電圧Ｅｏよりも高く、かつ出力電流が小さく
なって電流不連続モードとなると、降圧動作モードにお
いて誤差電圧Ｖｅが低下する。この時、スイッチング周
波数は高くなるので効率が低下するという問題が生じ
る。

【０１１０】図６に示した制御部５３Ｂを有する実施の
形態３のＤＣ−ＤＣコンバータは、特に降圧動作モード
の軽負荷時において、誤差電圧Ｖｅが低下するに従い、
スイッチング周波数を低下させることを特徴とする。以
下にその動作を説明する。ベース端子に第３の設定電圧
Ｅ３が印加されているトランジスタ１６１は、トランジ
スタ１６３のベース端子の電圧を、第３の設定電圧Ｅ３
にトランジスタ１６１のエミッタ−ベース電圧Ｖｄを加
えた電圧（Ｅ３＋Ｖｄ）に固定する。誤差電圧Ｖｅが低
下して第３の設定電圧Ｅ３を下回ると、トランジスタ１
６３のベース−エミッタ間電圧として電圧Ｖｄが発生
し、抵抗１６２を介してベース電流が供給されるトラン
ジスタ１６３は導通状態になる。従ってトランジスタ１
６３のエミッタ端子の電圧は第３の設定電圧Ｅ３にほぼ
等しくなる。抵抗１６４には第３の設定電圧Ｅ３と誤差
電圧Ｖｅとの差の電圧（Ｅ３−Ｖｅ）が印加される。抵
抗１６４の抵抗値をＲ１６４とすると、トランジスタ１
６３を経て抵抗１６４に流れる電流Ｉ４は、下記の式
（３２）で表される。

【０１１１】 Ｉ４＝（Ｅ３−Ｖｅ）／Ｒ１６４ （３２）

【０１１２】この電流Ｉ４はトランジスタ１６５とトラ
ンジスタ１６６のカレントミラー回路と、トランジスタ
１６７とトランジスタ１６８のカレントミラー回路を経
て流れる発振コンデンサ１１０の放電電流となる。ＦＥ
Ｔ１６９は、ＮＯＲ回路１３９の出力が“Ｈ”の時にオ
ンとなり、トランジスタ１６７とトランジスタ１６８の
カレントミラー回路をオフ状態にする。即ち、トランジ
スタ１６８がオン状態となって放電電流Ｉ４が流れるの
は、ＮＯＲ回路１３９の出力が“Ｌ”となる発振電圧Ｖ
ｔの上昇期間中である。放電電流Ｉ４はトランジスタ１
１３からの充電電流Ｉ１よりも小さくなるように設定す
る。発振電圧Ｖｔの上昇期間での充電電流は、充電電流
Ｉ１と放電電流Ｉ４との差（Ｉ１−Ｉ４）である。

【０１１３】放電電流Ｉ４は誤差電圧Ｖｅが第３の設定
電圧Ｅ３よりも低くなるほど大きくなる。従って発振電
圧Ｖｔの上昇期間での充電電流は、誤差電圧Ｖｅが第３
の設定電圧Ｅ３よりも低くなるほど小さくなる。そのた
め、発振電圧Ｖｔの上昇期間、即ち、降圧動作モードに
おける第１のスイッチ２のオフ期間は、誤差電圧Ｖｅが
第３の設定電圧Ｅ３よりも低くなるほど長くなり、結果
としてスイッチング周波数が低下する。

【０１１４】以上のように、本発明の実施の形態３のＤ
Ｃ−ＤＣコンバータでは、前記の実施の形態２で説明し
た特徴に加え、降圧動作モードにおいて、負荷が軽くて
出力電流が小さい場合、誤差電圧Ｖｅが低下するに従い
スイッチング周波数が低下するのでスイッチング損失が
減少し、効率を向上させることができるという効果が得
られる。

【０１１５】《実施の形態４》図７は本発明の実施の形
態４のＤＣ−ＤＣコンバータの制御部５３Ｃの回路図で
ある。図１に示すコンバータ部５０の制御部５３を前記
の制御部５３Ｃに代えることにより、本実施の形態４の
ＤＣ−ＤＣコンバータが構成される。図７において、図
６に示した実施の形態３のＤＣ−ＤＣコンバータの制御
部５３Ｂと同じ機能、構成の要素には、同じ符号を付与
し、その説明を省略する。実施の形態４のＤＣ−ＤＣコ
ンバータの制御部５３Ｃが図６に示した実施の形態３の
ＤＣ−ＤＣコンバータの制御部５３Ｂと異なるのは、発
振回路１１Ｃにおいて、前記図６の発振回路１１Ｂに対
して回路Ｃ２が付加された点である。以下に回路Ｃ２の
構成を説明する。

【０１１６】コレクタ端子が入力電圧Ｅｉの直流電源１
に接続されたＮＰＮトランジスタ１７０のベース端子は
抵抗１１４とダイオード１１５の接続点に接続されてい
る。トランジスタ１７０のエミッタ端子は抵抗１７１を
介してトランジスタ１６１のベースとＮＰＮトランジス
タ１７２のコレクタ端子に接続されている。トランジス
タ１７２とＮＰＮトランジスタ１７３はカレントミラー
回路を構成し、トランジスタ１７３のコレクタ端子はそ
のベース端子に接続されるとともに、抵抗１７４を経て
直流電源１に接続されている。

【０１１７】抵抗１１４と抵抗１１６の抵抗値を等しく
すると、第１の設定電圧Ｅ１及び第２の設定電圧Ｅ２は
それぞれ式（３３）、（３４）で表される。

【０１１８】 Ｅ１＝（Ｅｉ＋Ｖｄ）／２ （３３）

【０１１９】 Ｅ２＝（Ｅｉ−Ｖｄ）／２ （３４）

【０１２０】実施の形態２で説明したように、電流連続
モードにおける第１のスイッチ２のオン期間 δ１・Ｔ
とオフ期間（１−δ１）Ｔ はそれぞれ下記の式（３
５）、（３６）で表される。

【０１２１】 δ１・Ｔ＝Ｔｄ１＝Ｃ・Ｖｄ／｛Ｉ２＋（Ｅ２−Ｖｅ）／Ｒ１３１｝ （３５）

【０１２２】 （１−δ１）Ｔ＝Ｔｃ＝Ｃ・Ｖｄ／Ｉ１ （３６）

【０１２３】時比率δ１は出力直流電圧Ｅｏと入力直流
電圧Ｅｉの比（Ｅｏ／Ｅｉ）に等しいので、上記の各式
を整理して誤差電圧Ｖｅを求めると、式（３７）のよう
になる。

【０１２４】 Ｖｅ＝Ｅ２−Ｒ１３１・｛（Ｅｉ／Ｅｏ）・Ｉ１−Ｉ１−Ｉ２｝ （３７）

【０１２５】実施の形態４のＤＣ−ＤＣコンバータにお
いて、第２の設定電圧Ｅ２は入力直流電圧Ｅｉから得て
いるので入力電圧依存性を有している。従って誤差電圧
Ｖｅの入力電圧依存性を知ることはできない。しかし、
出力直流電圧Ｅｏを安定化させる動作において、降圧動
作モードかつ電流連続モードにおける誤差電圧Ｖｅは、
入力直流電圧Ｅｉが高いほど第２の設定電圧Ｅ２に近づ
く。軽負荷となって電流不連続モードになると、誤差電
圧Ｖｅは式（３７）で与えられる値よりも低下する。つ
まり、第３の設定電圧Ｅ３が固定された値であると、入
力直流電圧Ｅｉが低いほどスイッチング周波数が低下を
始める負荷は小さくなる。スイッチング周波数が低下し
ない範囲では第１のスイッチ２及び第２のスイッチ５の
オン期間のみを小さくするのでスイッチング周波数は高
い周波数のままである。そこで第３の設定電圧Ｅ３を第
２実施例の式（３２）で与えられる値よりわずかに低い
値に設定して、入力直流電圧Ｅｉが低いほど第３の設定
電圧Ｅ３が高くなるような入力依存性を持たせれば良い
ことが分かる。

【０１２６】図７に示すＤＣ−ＤＣコンバータの発振回
路１１Ｃにおいて、第３の設定電圧Ｅ３を得る回路Ｃ２
について説明する。抵抗１７４の抵抗値をＲ１７４とす
ると、抵抗１７４を経てトランジスタ１７３に流れる電
流Ｉ５は下記の式（３８）のようになる。

【０１２７】 Ｉ５＝（Ｅｉ−Ｖｄ）／Ｒ１７４ （３８）

【０１２８】この電流Ｉ５がカレントミラー回路のトラ
ンジスタ１７２を経て抵抗１７１に流れるので、抵抗１
７１の抵抗値をＲ１７１とするとその電圧降下は下記の
式（３９）のようになる。

【０１２９】 （Ｒ１７１／Ｒ１７４）・（Ｅｉ−Ｖｄ） （３９）

【０１３０】一方、抵抗１７１が接続されたトランジス
タ１７０のエミッタ端子は、第１の設定電圧Ｅ１からト
ランジスタ１７０のベース−エミッタ電圧Ｖｄを差引い
た値（Ｅ１−Ｖｄ）であるから、下記式（４０）のよう
に第２の設定電圧Ｅ２に等しくなる。

【０１３１】 Ｅ１−Ｖｄ＝Ｅ２ （４０）

【０１３２】従って第３の設定電圧Ｅ３は下記式（４
１）で表される。

【０１３３】 Ｅ３＝Ｅ２−（Ｒ１７１／Ｒ１７４）・（Ｅｉ−Ｖｄ） （４１）

【０１３４】ここで、抵抗比 Ｒ１７１／Ｒ１７４ を
電圧比 Ｒ１３１・Ｉ１／Ｅｏ に等しくなるように設
定し、電圧 （Ｒ１７１／Ｒ１７４）・Ｖｄ を電圧
Ｒ１３１・（Ｉ１＋Ｉ２）よりわずかに小さく設定す
る。そうすれば第３の設定電圧Ｅ３を、降圧動作モード
かつ電流連続モードにおける誤差電圧Ｖｅの式（３７）
に示す値よりわずかに低い値に設定することになる。実
施の形態４のＤＣ−ＤＣコンバータにおいては、実施の
形態２の特徴に加え、実施の形態３の特徴をも有する。
すなわち降圧動作モードにおいて、負荷が軽く出力電流
が小さい場合に誤差電圧Ｖｅが低下すると、それに従っ
てスイッチング周波数が低下する。これによりスイッチ
ング損失が低減されるので効率を向上させることができ
る。さらに第３の設定電圧を入力直流電圧Ｅｉに応じて
変化させることにより、スイッチング周波数が低下し始
める出力電流が入力直流電圧Ｅｉの変化に依存しないよ
うにし、電流不連続モードとなる出力電流よりわずかに
小さい値に設定することができる。

【０１３５】《実施の形態５》上記の実施の形態１及び
実施の形態２においては、誤差電圧Ｖｅを第１の設定電
圧Ｅ１及び第２の設定電圧Ｅ２と比較して、各々の一致
点において動作モードを変更している。例えば、誤差電
圧Ｖｅが第１の設定電圧Ｅ１と第２の設定電圧Ｅ２の間
にあり、入力直流電圧Ｅｉの低下に伴い誤差電圧Ｖｅが
上昇して第１の設定電圧Ｅ１に達した場合、昇降圧動作
モードから昇圧動作モードに切り換る。この動作モード
の切り換りに伴い、オンオフ動作するスイッチの数が減
ってＤＣ−ＤＣコンバータの消費電力が僅かに低減した
とすると、その分だけ出力直流電圧Ｅｏは上昇する。そ
の結果上昇した出力直流電圧Ｅｏを所望値とするように
誤差電圧Ｖｅは下降する。下降した誤差電圧Ｖｅが第１
の設定電圧Ｅ１に戻った場合、昇圧動作モードから昇降
圧動作モードに切り換る。すると、ＤＣ−ＤＣコンバー
タの消費電力が僅かに増加し、その分だけ出力直流電圧
Ｅｏは下降して誤差電圧Ｖｅは上昇するので、再び昇降
圧動作モードから昇圧動作モードに切り換る。以上のよ
うな動作が繰り返し行われると動作モードが安定せず、
出力リップル電圧の増加やノイズ発生といった悪影響の
発生が考えられる。このような現象を回避する手段とし
ては、誤差電圧Ｖｅと第１の設定電圧Ｅ１との比較動作
がヒステリシスを有するようにすればよい。これは、誤
差電圧Ｖｅと第２の設定電圧Ｅ２との比較動作において
も同様である。

【０１３６】図８は本発明に係る実施の形態５のＤＣ−
ＤＣコンバータの制御部５３Ｄの発振回路１１Ｄの構成
を示す回路図である。図１に示すコンバータ部５０の制
御部５３を制御部５３Ｄに代えることにより、本実施の
形態５のＤＣ−ＤＣコンバータが構成される。実施の形
態５のＤＣ−ＤＣコンバータにおいて、図２で示した実
施の形態１のＤＣ−ＤＣコンバータの制御部５３と異な
る点は発振回路１１Ｄである。発振回路１１Ｄ以外の基
本的な構成及び動作は同じである。図８の発振回路１１
Ｄにおいて、図２の発振回路１１と同じ機能、構成を有
する要素には同じ符号を付与し、その説明は省略する。

【０１３７】図８の制御部５３Ｄにおいて、図２に示し
た実施の形態１のＤＣ−ＤＣコンバータの制御部５３の
構成と異なる部分である発振回路１１Ｄは、図２に示す
発振回路１１の構成に更に回路Ｃ３を付加している。以
下に回路Ｃ３の構成を説明する。比較器１４７は第１の
設定電圧Ｅ１と誤差電圧Ｖｅとを比較し、比較器１４８
は第２の設定電圧Ｅ２と誤差電圧Ｖｅとを比較する。Ｎ
チャネルＭＯＳＦＥＴ１４９は、そのゲート端子に比較
器１４７の出力が入力され、第１の設定電圧Ｅ１が誤差
電圧Ｖｅより大きくなり（Ｅ１＞Ｖｅ）、比較器１４７
の出力が“Ｈ”になるとオン状態になる。また、Ｎチャ
ネルＭＯＳＦＥＴ１７０は、そのゲート端子に比較器１
４８の出力が入力され、第２の設定電圧Ｅ２が誤差電圧
Ｖｅより小さくなり（Ｅ２＜Ｖｅ）、比較器１４８の出
力が“Ｈ”になるとオン状態になる。さらに実施の形態
５の発振回路１１Ｄには、定電流源１５１が設けられて
おり、ＮＰＮトランジスタ１１８のベース端子にＦＥＴ
１４９とＦＥＴ１７０を経て定電流Ｉ３を供給してい
る。

【０１３８】以上のように構成された実施の形態５のＤ
Ｃ−ＤＣコンバータの発振回路１１Ｄでは、誤差電圧Ｖ
ｅが第１の設定電圧Ｅ１と第２の設定電圧Ｅ２の間にあ
る時、即ち昇降圧動作モードの時、ＦＥＴ１４９及びＦ
ＥＴ１７０がともにオン状態となり、定電流Ｉ３がＮＰ
Ｎトランジスタ１１８のベース端子に供給される。ＮＰ
Ｎトランジスタ１１８はＮＰＮトランジスタ１１７とと
もにカレントミラー回路を構成しているので、この定電
流Ｉ３は発振コンデンサ１１０の放電電流に加算され
る。この期間において、発振コンデンサ１１０は発振電
圧Ｖｔが上昇期間にある充電期間中であり、その充電電
流は定電流源１１１の電流Ｉ１から定電流源１５１の電
流Ｉ３を差し引いた電流（Ｉ１−Ｉ３）となる。

【０１３９】次に、入力直流電圧Ｅｉの低下に伴い、誤
差電圧Ｖｅが上昇して第１の設定電圧Ｅ１に達するとき
の、昇降圧動作モードから昇圧動作モードに切換わる場
合の動作について説明する。前記のように昇降圧動作モ
ードにある時、発振コンデンサ１１０の充電電流は電流
（Ｉ１−Ｉ３）であるから、発振電圧Ｖｔの上昇期間Ｔ
ｃは、下記の式（４２）で表される。

【０１４０】 Ｔｃ＝Ｃ・Ｖｄ／（Ｉ１−Ｉ３） （４２）

【０１４１】この状態で誤差電圧Ｖｅが第１の設定電圧
Ｅ１に近ずくと、第１のスイッチ２のオフ時間はほとん
どゼロに近くなり、第２のスイッチ５のオン時間は上昇
期間Ｔｃに近くなる。誤差電圧Ｖｅが第１の設定電圧Ｅ
１に達すると、比較器１４７の出力は“Ｌ”に反転す
る。そのためＦＥＴ１４９はオフ状態となるので定電流
源１５１からの電流Ｉ３は流れなくなり、同時に第１の
スイッチ２は常時オン状態となって昇圧動作モードとな
る。この時、第２のスイッチ５のオン時間は、式 Ｃ・
Ｖｄ／（Ｉ１−Ｉ３）で表される値から、式 Ｃ・Ｖｄ
／Ｉ１ で表される値へ変わり短くなる。これは出力直
流電圧Ｅｏを低下させる方向なので、誤差電圧Ｖｅはさ
らに上昇して昇圧動作モードの動作が確定する。

【０１４２】次に、入力直流電圧Ｅｉの上昇に伴い誤差
電圧Ｖｅが下降して第２の設定電圧Ｅ２に達したとき
の、昇降圧動作モードから降圧動作モードに切換わる場
合の動作について説明する。昇降圧動作モードで動作し
ている時、発振電圧Ｖｔの上昇期間Ｔｃは、下記の式
（４３）で表される。

【０１４３】 Ｔｃ＝Ｃ・Ｖｄ／（Ｉ１−Ｉ３） （４３）

【０１４４】この状態で誤差電圧Ｖｅが第２の設定電圧
Ｅ２に近付くと、第１のスイッチ２のオフ時間は上昇期
間Ｔｃに近付き、第２のスイッチ５のオン時間はほとん
どゼロに近付く。誤差電圧Ｖｅが第２の設定電圧Ｅ２に
達すると、比較器１４８の出力は“Ｌ”に反転する。こ
れによりＦＥＴ１７０はオフ状態となるので定電流源１
５１からの電流Ｉ３は流れなくなる。このとき第２のス
イッチ５は常時オフ状態となり、降圧動作モードとな
る。この時、第１のスイッチ２のオフ時間は、式 Ｃ・
Ｖｄ／（Ｉ１−Ｉ３）で表される値から式 Ｃ・Ｖｄ／
Ｉ１ で表される値へ変化して短くなる。これは出力直
流電圧Ｅｏを上昇させる方向なので、誤差電圧Ｖｅはさ
らに下降して降圧動作モードの動作が確定する。

【０１４５】以上のように、実施の形態５のＤＣ−ＤＣ
コンバータによれば、動作モードをスムーズに切換える
ことができる。特に昇降圧動作モードから昇圧動作モー
ドに切換わるときに安定な切換動作を行うことができる
効果を有する。昇圧動作モードに切換わる際にオンオフ
動作をするスイッチの数が減ることによりスイッチング
損失が低減する結果生じる現象に対する対策として有効
である。すなわち出力直流電圧Ｅｏが上昇したとき誤差
電圧Ｖｅが下降して昇降圧動作モードに再帰し、さらに
昇圧動作モードに移行する、といったように動作モード
が不意に変化して安定しなくなる現象を回避することが
できるからである。

【０１４６】《実施の形態６》前記の実施の形態５で説
明した動作モードの切換をスムーズに行う方法は、図４
に示した実施の形態２のＤＣ−ＤＣコンバータにも適用
できる。図９は本発明に係る実施の形態６のＤＣ−ＤＣ
コンバータの制御部５３Ｅの構成を示す回路図である。
図１に示すコンバータ部５０の制御部５３を制御部５３
Ｅに代えることにより、本実施の形態６のＤＣ−ＤＣコ
ンバータが構成される。本実施の形態６は図４に示す実
施の形態２のＤＣ−ＤＣコンバータの発振回路１１Ａ
に、前記の実施の形態５で説明した切換をスムーズに行
う方法を適用したものである。

【０１４７】図９に示す発振回路１１Ｅを含むＤＣ−Ｄ
Ｃコンバータの制御部５３Ｅの基本的な構成及び動作
は、図４に示した実施の形態２の制御部５３と同じであ
り、同じ機能、構成を有する要素には同じ符号を付与し
てその説明を省略する。図９に示す実施の形態６のＤＣ
−ＤＣコンバータの制御部５３Ｅにおいて、図４に示し
たＤＣ−ＤＣコンバータの制御部５３Ａと異なるところ
は発振回路１１Ｅである。発振回路１１Ｅは図４の発振
回路１１Ａに回路Ｃ４が付加されて構成されている。以
下に回路Ｃ４の構成と動作について説明する。比較器１
５２は第１の設定電圧Ｅ１と誤差電圧Ｖｅとを比較し、
比較器１５３は第２の設定電圧Ｅ２と誤差電圧Ｖｅとを
比較する。ＮチャネルＭＯＳＦＥＴ１５４は、そのゲー
ト端子に比較器１５２の出力が入力されており、第１の
設定電圧Ｅ１が誤差電圧Ｖｅより小さくなり（Ｅ１＜Ｖ
ｅ）比較器１５２の出力が“Ｈ”になるとオン状態にな
る。ＮチャネルＭＯＳＦＥＴ１５５は、そのゲート端子
に比較器１５３の出力が入力されて、第２の設定電圧Ｅ
２が誤差電圧Ｖｅより大きくなり（Ｅ２＞Ｖｅ）比較器
１５３の出力が“Ｈ”になるとオン状態になる。さら
に、図９のＤＣ−ＤＣコンバータの制御部においては、
定電流源１５６が設けられており、ＮＰＮトランジスタ
１１８のベース端子にＦＥＴ１５４とＦＥＴ１５５の並
列回路を介して定電流Ｉ４が供給されている。

【０１４８】以上のように構成することにより、昇圧動
作モードまたは降圧動作モードで動作中に、定電流Ｉ４
がＮＰＮトランジスタ１１８のベース端子に供給され、
発振コンデンサ１１０の放電電流に加算される。定電流
Ｉ４が発振コンデンサ１１０の放電電流に加算される期
間を発振電圧Ｖｔの下降期間とすることにより、実施の
形態２のＤＣ−ＤＣコンバータは、図８で説明した実施
の形態１のＤＣ−ＤＣコンバータの効果と同様の効果を
奏する。以上の各実施の形態１から６において、発振電
圧Ｖｔの上昇期間を誤差電圧Ｖｅによって変化させて制
御してもかまわないし、下降期間を誤差電圧Ｖｅによっ
て変化させて制御してもかまわない。

【０１４９】

【発明の効果】以上、各実施の形態において詳細に説明
したところから明らかなように、本発明は次の効果を有
する。本発明のＤＣ−ＤＣコンバータでは、昇圧から昇
降圧さらに降圧に至る制御を、１つの発振電圧波形と１
つの誤差電圧との比較によって生成する、第１及び第２
のスイッチをオンオフ動作する２つの駆動信号によって
行う。これにより、降圧動作、昇降圧動作、及び昇圧動
作を制御することが可能であるので、制御部の構成を簡
素化することができる。

【０１５０】降圧動作または昇圧動作においては入出力
電圧の差が大きくなるほどスイッチング周波数を高く
し、昇降圧動作においてはスイッチング周波数を低くす
る。これにより、昇降圧動作において２つのスイッチが
オンオフ動作することによるスイッチング損失を低減で
きる。上記のようにスイッチング周波数が変動する降圧
動作において、第３の設定電圧を設け、誤差電圧が第３
の設定電圧を越えてさらに出力直流電圧を下降させる場
合、誤差電圧と第３の設定電圧との電圧差が大きいほど
スイッチング周波数を低くする。これにより、負荷が軽
くて出力電流が小さい場合にスイッチング損失を低減す
ることができる。

【０１５１】上記の第３の設定電圧に入力直流電圧依存
性を持たせることにより、電流不連続モードに至ってス
イッチング周波数が低下を始めるポイントが、入力直流
電圧の変化によって変動することを抑制することができ
る。本発明のＤＣ−ＤＣコンバータは、動作モードが切
換わる際に、動作モードの移行を促進する方向に発振電
圧の上昇もしくは下降速度を変化させることにより、動
作モードがスムーズに移行することができるという効果
を奏する。

【図面の簡単な説明】

【図１】本発明の実施の形態１におけるＤＣ−ＤＣコン
バータの構成を示す回路図。

【図２】本発明の実施の形態１におけるＤＣ−ＤＣコン
バータの制御部の構成を示す回路図。

【図３】（ａ）から（ｃ）は、本発明の実施の形態１に
おけるＤＣ−ＤＣコンバータの制御部の各部の動作を示
す波形図。

【図４】本発明の実施の形態２におけるＤＣ−ＤＣコン
バータの制御部の構成を示す回路図。

【図５】（ａ）から（ｃ）は本発明の実施の形態２にお
けるＤＣ−ＤＣコンバータの制御部の各部の動作を示す
波形図。

【図６】本発明の実施の形態３におけるＤＣ−ＤＣコン
バータの制御部の回路図。

【図７】本発明の実施の形態４におけるＤＣ−ＤＣコン
バータの制御部の回路図。

【図８】本発明の実施の形態５におけるＤＣ−ＤＣコン
バータの制御部の回路図。

【図９】本発明の実施の形態６におけるＤＣ−ＤＣコン
バータの制御部の回路図。

【図１０】（ａ）は従来のＤＣ−ＤＣコンバータの構成
を示す回路図。（ｂ）は従来のＤＣ−ＤＣコンバータの
動作を示す波形図。

【図１１】（ａ）は従来のＤＣ−ＤＣコンバータの構成
を示す回路図。（ｂ）は従来のＤＣ−ＤＣコンバータの
動作を示す波形図。

【符号の説明】

１ 直流入力電源 ２ 第１のスイッチ ３ 第１の整流部 ４ インダクタ ５ 第２のスイッチ ６ 第２の整流部 ７ 出力コンデンサ ８ 負荷 １０ 誤差増幅回路 １１ 発振回路 １２ パルス幅制御回路

───────────────────────────────────────────────────── フロントページの続き Ｆターム(参考） 5H730 AA14 AA15 AS04 AS05 BB13 BB14 BB57 BB85 BB88 DD04 DD26 EE07 EE59 FD01 FD11 FF01 FG05 FG16

Claims (17)

【特許請求の範囲】
1. 【請求項１】 第１のスイッチを有する降圧コンバータ
   部と、第２のスイッチを有する昇圧コンバータ部と、前
   記第１のスイッチと前記第２のスイッチをそれぞれオン
   オフする制御部とを備え、入力直流電圧が印加されて出
   力直流電圧を負荷へ出力する昇降圧型のＤＣ−ＤＣコン
   バータであって、 前記制御部は、 前記出力直流電圧を所定の電圧と比較して誤差電圧を出
   力する誤差増幅回路、 第１の設定電圧と前記第１の設定電圧より低い第２の設
   定電圧の間を周期的に変化する発振電圧であって、前記
   誤差電圧が前記第１の設定電圧より高いときは、前記誤
   差電圧と前記第１の設定電圧との差の増加に応じて前記
   発振電圧の１周期に占める上昇時間の割合もしくは下降
   時間の割合が増加する発振電圧を生成し、前記誤差電圧
   が前記第２の設定電圧より低いときは、前記誤差電圧と
   前記第２の設定電圧との差の増加に応じて前記発振電圧
   の１周期に占める上昇時間の割合もしくは下降時間の割
   合が増加する発振電圧を生成する発振回路、及び 前記誤差電圧と前記発振電圧とを比較し、前記誤差電圧
   と前記発振電圧が一致することがない場合には、前記第
   ２のスイッチをオフ状態に固定して、前記第１のスイッ
   チをオンオフする動作をさせる降圧動作モードの制御を
   するか、又は前記第１のスイッチをオン状態に固定し
   て、前記第２のスイッチをオンオフする動作をさせる昇
   圧動作モードの制御をし、前記誤差電圧と前記発振電圧
   が一致するすることがある場合には、前記第１のスイッ
   チと前記第２のスイッチを共にオンオフする動作をさせ
   る昇降圧動作モードの制御をするように、前記第１のス
   イッチのオンオフ時間と前記第２のスイッチのオンオフ
   時間を制御するパルス幅制御回路を有するＤＣ−ＤＣコ
   ンバータ。
2. 【請求項２】 前記誤差増幅回路は、 前記出力直流電圧が前記所定の電圧より低くなるほど上
   昇し、前記出力直流電圧が前記所定の電圧より高くなる
   ほど下降する誤差電圧を出力するように構成され、 前記発振回路は、 前記誤差電圧が前記第２の設定電圧より低いときは、前
   記誤差電圧と前記第２の設定電圧との差が大きいほど前
   記発振電圧の１周期に占める上昇時間の割合を大きく
   し、前記誤差電圧が前記第１の設定電圧より高いとき
   は、前記誤差電圧と前記第１の設定電圧との差が大きい
   ほど前記発振電圧の１周期に占める上昇時間の割合を大
   きくするように構成され、 前記パルス幅制御回路は、 前記誤差電圧が前記第２の設定電圧より低い場合には、
   前記第２のスイッチをオフ状態に固定するとともに、前
   記発振電圧の上昇期間では前記第１のスイッチをオフ状
   態とし、それ以外の期間をオン状態とする動作をさせる
   降圧動作モードの制御をし、前記誤差電圧が前記第１の
   設定電圧より高い場合には、前記第１のスイッチをオン
   状態に固定するとともに、前記発振電圧の上昇期間では
   前記第２のスイッチをオン状態とし、それ以外の期間を
   オフ状態とする動作をさせる昇圧動作モードの制御を
   し、前記誤差電圧が前記発振電圧と一致することがある
   場合には、前記発振電圧の上昇期間内において前記誤差
   電圧が前記発振電圧より低い期間では前記第１のスイッ
   チのオフ状態とし、それ以外の期間をオン状態とする動
   作をさせ、前記発振電圧の上昇期間内において前記誤差
   電圧が前記発振電圧より高い期間では前記第２のスイッ
   チのオン状態とし、それ以外の期間をオフ状態とする動
   作をさせる昇降圧動作モードの制御をするように構成さ
   れた請求項１記載のＤＣ−ＤＣコンバータ。
3. 【請求項３】 前記発振回路は、 所定の周期を有するパルス信号に応じて充放電されるこ
   とにより、前記発振電圧を出力する発振コンデンサを有
   し、 前記発振電圧を前記第２の設定電圧に維持している状態
   のとき、前記パルス信号が入力されると前記発振コンデ
   ンサを充電し、前記発振電圧が第１の設定電圧に至ると
   前記発振コンデンサを放電し、前記発振電圧が前記第２
   の設定電圧に至ると前記発振コンデンサを充放電せずに
   前記発振電圧を前記第２の設定電圧付近に維持するよう
   に構成された請求項２記載のＤＣ−ＤＣコンバータ。
4. 【請求項４】 前記発振回路は、 第１の設定電圧と前記第１の設定電圧より低い第２の設
   定電圧の間を周期的に上昇または下降する三角波状の発
   振電圧であって、前記誤差電圧が前記第１の設定電圧よ
   り高いときは、前記誤差電圧と前記第１の設定電圧との
   差の増加に応じて周期が減少する発振電圧を生成し、前
   記誤差電圧が前記第２の設定電圧より低いときは、前記
   誤差電圧と前記第２の設定電圧との差の増加に応じて周
   期が減少する発振電圧を生成するように構成された請求
   項１記載のＤＣ−ＤＣコンバータ。
5. 【請求項５】 前記誤差増幅回路は、 前記出力直流電圧が前記所定の電圧より低くなるほど上
   昇し、前記出力直流電圧が前記所定の電圧より高くなる
   ほど下降する誤差電圧を出力するように構成され、 前記発振回路は、 前記誤差電圧が前記第２の設定電圧より低いときは、前
   記誤差電圧と前記第２の設定電圧との差が大きいほど前
   記発振電圧の１周期に占める上昇時間の割合を大きく
   し、前記誤差電圧が前記第１の設定電圧より高いとき
   は、前記誤差電圧と前記第１の設定電圧との差が大きい
   ほど前記発振電圧の１周期に占める上昇時間の割合を大
   きくするように構成され、 前記パルス幅制御回路は、 前記誤差電圧が前記第２の設定電圧より低い場合には、
   前記第２のスイッチをオフ状態に固定するとともに、前
   記発振電圧の上昇期間では前記第１のスイッチをオフ状
   態とし、それ以外の期間をオン状態とする動作をさせる
   降圧動作モードの制御をし、前記誤差電圧が前記第１の
   設定電圧より高い場合には、前記第１のスイッチをオン
   状態に固定するとともに、前記発振電圧の上昇期間では
   前記第２のスイッチをオン状態とし、それ以外の期間を
   オフ状態とする動作をさせる昇圧動作モードの制御を
   し、前記誤差電圧が前記発振電圧と一致することがある
   場合には、前記発振電圧の上昇期間内において前記誤差
   電圧が前記発振電圧より低い期間では前記第１のスイッ
   チのオフ状態とし、それ以外の期間をオン状態とする動
   作をさせ、前記発振電圧の上昇期間内において前記誤差
   電圧が前記発振電圧より高い期間では前記第２のスイッ
   チのオン状態とし、それ以外の期間をオフ状態とする動
   作をさせる昇降圧動作モードの制御をするように構成さ
   れた、 請求項４記載のＤＣ−ＤＣコンバータ。
6. 【請求項６】 前記発振回路は、 前記発振電圧の上昇速度を前記誤差電圧の変化にかかわ
   らず一定とし、前記発振電圧の下降速度が、前記誤差電
   圧が前記第１の設定電圧より高いほど速くなり、また前
   記誤差電圧が前記第２の設定電圧より低いほど速くなる
   ように構成され、 前記パルス幅制御回路は、 前記発振電圧の下降期間では、前記第１のスイッチをオ
   ン状態とし、前記第２のスイッチをオフ状態とし、前記
   発振電圧の上昇期間では、前記誤差電圧が前記発振電圧
   より高い場合に前記第１のスイッチと前記第２のスイッ
   チをともにオン状態とし、前記誤差電圧が前記発振電圧
   より低い場合に前記第１のスイッチと前記第２のスイッ
   チをともにオフ状態とするように構成された、 請求項５記載のＤＣ−ＤＣコンバータ。
7. 【請求項７】 前記誤差増幅回路は、 前記出力直流電圧が前記所定の電圧より低くなるほど上
   昇し、前記出力直流電圧が前記所定の電圧より高くなる
   ほど下降する誤差電圧を出力するように構成され、 前記発振回路は、 前記発振電圧の下降速度を前記誤差電圧の変化にかかわ
   らず一定とし、 前記発振電圧の上昇速度を、前記誤差電圧が前記第１の
   設定電圧より高いほど速くし、また前記第２の設定電圧
   より低いほど速くなるように構成され、 前記パルス幅制御回路は、 前記発振電圧の上昇期間では、前記第１のスイッチをオ
   ン状態とし、前記第２のスイッチをオフ状態とし、 前記発振電圧の下降期間では、前記誤差電圧が前記発振
   電圧より高い場合に前記第１のスイッチと前記第２のス
   イッチをともにオン状態とし、前記誤差電圧が前記発振
   電圧より低い場合に前記第１のスイッチと前記第２のス
   イッチをともにオフ状態とするように構成された、 請求項４記載のＤＣ−ＤＣコンバータ。
8. 【請求項８】 前記発振回路は、 前記降圧動作モードにおいて、所定の第３の設定電圧を
   前記誤差電圧と比較して、前記誤差電圧が前記出力直流
   電圧を下降させる方向において前記第３の設定電圧を越
   えた場合、前記誤差電圧と前記第３の設定電圧との電圧
   の差が大きいほど前記発振電圧の周期を長くするように
   構成された請求項４記載のＤＣ−ＤＣコンバータ。
9. 【請求項９】 前記発振回路は、 前記第２の設定電圧より低い電圧の第３の設定電圧に対
   して、前記誤差電圧が前記第３の設定電圧より低い場
   合、前記誤差電圧と前記第３の設定電圧との電圧の差が
   大きいほど前記発振電圧の周期を長くするように構成さ
   れた請求項５記載のＤＣ−ＤＣコンバータ。
10. 【請求項１０】 前記発振回路は、 前記第２の設定電圧より低い電圧の第３の設定電圧に対
    して、前記誤差電圧が前記第３の設定電圧より低い場
    合、前記誤差電圧と前記第３の設定電圧との電圧の差が
    大きいほど前記発振電圧の下降速度を遅くするように構
    成された請求項６記載のＤＣ−ＤＣコンバータ。
11. 【請求項１１】 前記発振回路は、 前記第２の設定電圧より低い電圧の第３の設定電圧に対
    して、前記誤差電圧が前記第３の設定電圧より低い場
    合、前記誤差電圧と前記第３の設定電圧との電圧の差が
    大きいほど前記発振電圧の上昇速度を遅くするように構
    成された請求項７記載のＤＣ−ＤＣコンバータ。
12. 【請求項１２】 前記第３の設定電圧は、 前記入力直流電圧が低いほど前記第２の設定電圧に近づ
    くように設定される請求項９、１０、１１のいずれかに
    記載のＤＣ−ＤＣコンバータ。
13. 【請求項１３】 前記制御部において、前記誤差電圧と
    前記第１の設定電圧との比較動作において所定のヒステ
    リシス特性を有する請求項１記載のＤＣ−ＤＣコンバー
    タ。
14. 【請求項１４】 前記発振回路は、前記誤差電圧が前記
    第１の設定電圧より高くなるとき、前記発振電圧の１周
    期に占める上昇時間の割合を小さくするように構成され
    た請求項２または請求項５記載のＤＣ−ＤＣコンバー
    タ。
15. 【請求項１５】 前記制御部において、前記誤差電圧と
    前記第２の設定電圧との比較動作において所定のヒステ
    リシス特性を有する請求項１記載のＤＣ−ＤＣコンバー
    タ。
16. 【請求項１６】 前記発振回路は、前記誤差電圧が前記
    第２の設定電圧より低くなるとき、前記発振電圧の１周
    期に占める上昇時間の割合を小さくするように構成され
    た請求項２または請求項５記載のＤＣ−ＤＣコンバー
    タ。
17. 【請求項１７】 第１のスイッチを有する降圧コンバー
    タ部と、第２のスイッチを有する昇圧コンバータ部と、
    前記第１のスイッチと前記第２のスイッチをそれぞれオ
    ンオフする制御部を備え、入力直流電圧が印加されて出
    力直流電圧を負荷へ出力する昇降圧型のＤＣ−ＤＣコン
    バータであって、 前記制御部は、発振電圧と前記出力直流電圧に対応する
    誤差電圧とを比較し、前記発振電圧と前記誤差電圧が一
    致することがある場合には、前記第１のスイッチと前記
    第２のスイッチをそれぞれオンオフする駆動信号を送出
    する昇降圧動作を行い、前記発振電圧と前記誤差電圧が
    一致することがない場合には、前記発振電圧と前記誤差
    電圧との電圧の差によって、前記第２のスイッチをオフ
    状態に固定して前記第１のスイッチをオンオフ制御する
    降圧動作を行い、または、前記第１のスイッチをオン状
    態に固定して前記第２のスイッチをオンオフ制御する昇
    圧動作を行うことを特徴としたＤＣ−ＤＣコンバータ。