JP3981110B2 - マルチ位相合成リプル電圧レギュレータの同期 - Google Patents

Description

関連出願の相互参照

本出願は、２００２年９月６日に申請された同時係属米国特許出願第１０／２３６，７８７号の一部継続である、２００３年９月２９日に申請された同時係属米国特許出願第１０／６７３，６８４号の一部継続である。

本発明は、電源回路およびその関連部品に関し、特にマルチ位相ＤＣ-ＤＣ合成リプルレギュレータのスイッチング動作を制御するように人工或いは合成リプル波形を発生する複数の合成リプル発生器を同期する装置に関するものである。

集積回路用電力は典型的には、１つ以上の直流(ＤＣ)電力源によって供給される。多く用途では、回路が、利用可能な供給電圧(これは比較的低く、例えば数ボルト以下のオーダーになり得る、特にポータブルバッテリー電源素子のように低電流消費が望ましいとき)とは異なる多数の調整電圧を要求し得る。さらに、多くの用途では、負荷電流は数オーダーの大きさにわたって変動し得る。これらの要求を扱うには、ヒステリシスあるいは「バンバン」レギュレータのようなパルスまたはリプル発生器に基づいたレギュレータを使用するのが常套手段である。

そのようなリプル発生器に基づいたＤＣ-ＤＣ電圧レギュレータは比較的単純な制御機構を使用し、負荷過渡に対する高速応答を提供する。リプルレギュレータのスイッチング周波数は非同期であり、スイッチングエッジの直接の制御が望ましい用途において利点となる。この目的のために、リプルレギュレータはヒステリシス比較器などを使用する。ヒステリシス比較器はゲートドライブ回路を制御する。ゲートドライブ回路はＦＥＴあるいはＭＯＳＦＥＴなどのような一対の電子電力スイッチング素子の制御あるいはゲートドライブ入力に結合される。
ゲートドライブ回路は、当業者に知られるようなパルス幅変調(ＰＷＭ)スイッチング波形に従って、スイッチング素子を制御可能にオン・オフする。

そのようなヒステリシスあるいは「バンバン」レギュレータでは、出力電圧が比較器の固有のヒステリシス電圧を引いた基準電圧以下に落ちるとき、ヒステリシス比較器により生成された出力ＰＷＭ信号波形は第１の状態へ遷移し(例えば、高くなり)、出力電圧がヒステリシス電圧を加えた基準電圧を超過するとき、比較器のＰＷＭ出力は第２の状態へ遷移する(例えば、低くなる)。負荷の印加、あるいは増加は出力電圧を基準電圧以下に減少させ、それに応答して、比較器がゲートドライブをトリガーし上側スイッチング素子をオンにする。レギュレータが非同期なので、大抵の固定周波数ＰＷＭ制御スキームに共通であるように、ゲートドライブ制御信号が同期クロックを待たない。

このタイプのリプルレギュレータに関する主な懸念は大きなリプル電圧、ＤＣ電圧精度およびスイッチング周波数を含む。ヒステリシス比較器がリプル電圧の大きさを直接設定するので、より小さなヒステリシス電圧の使用は、ヒステリシスがより小さくなりスイッチング周波数が増加するにつれ、電力変換効率を減少させる。リプル波形の関数であるＤＣ出力電圧を制御するため、出力リプル電圧の山と谷は調整される。出力電圧のＤＣ値はＰＷＭデューティファクタの関数である。また、出力電圧波形は、インダクタを通る電流が不連続になるとき、比較的短い「スパイク」（スパイクの間に低電圧の比較的長い期間がある）を生成して軽負荷で変化する。リプル電圧波形が入力ラインおよび負荷条件とともに変動するので、厳格なＤＣ調整を維持するのは困難である。

加えて、キャパシタ技術における改良によりリプル波形は変化する。特に、現状のセラミックキャパシタ技術によって、セラミックキャパシタの等価な直列抵抗あるいはＥＳＲ(これは出力電圧波形の区分線形波形あるいは三角波形を生成する)を非常に低い値に減少することを可能にした。しかしながら、ＥＳＲの非常に低い値では、出力電圧のリプル形が、三角形から非線形(例えば、放物線および正弦波)に変化する。これにより出力電圧がヒステリシス閾値をオーバーシュートし、より高い山〜山のリプルが生じる。その結果、ＤＣ-ＤＣ変換器の出力電圧リプルを低下させる改良は、実際は、リプルレギュレータに使用する時、リプルを増加し得る。

第１の従来の合成リプルレギュレータは合成リプル電圧発生器を含む。この発生器は、出力インダクタを通るリプル電流を有効に複製する補助または「合成」リプル電圧を生成する。レギュレータは合成的に発生させたリプル電圧を使用してヒステリシス比較器のトグルを制御し、パルス幅変調（ＰＷＭ）信号を発生してレギュレータのスイッチングを制御する。非限定実施例では、トランスコンダクタンス増幅器が、インダクタの位相ノード電圧をモニタし、合成リプル電圧を生成するリプルキャパシタにインダクタ電圧表示電流を供給する。リプル調整のためにそのような複製されたインダクタ電流を使用することにより、低出力リプル、入力電圧フィードフォワード、および単純補償が生じる。

第２の従来のマルチ位相リプル電圧レギュレータは上側および下側の電圧閾値に接続されたヒステリシス比較器を採用する。このヒステリシス比較器は、出力電圧と入力電圧または接地のうちのいずれかとの間の差に基づいた電流が供給されるキャパシタに発生するマスターリプル電圧波形をモニタする。ヒステリシス比較器の出力は、ＰＷＭラッチに逐次結合されるマスタークロック信号を発生する。ＰＷＭラッチの状態は合成リプル電圧のそれぞれの成分の持続時間を定める。それぞれのＰＷＭラッチは、選択マスタークロック信号によって開始され、それぞれの位相合成電圧をモニタする連携した位相電圧比較器によって終了される第１の状態を有する。本発明は、マルチ位相リプル電圧レギュレータの改良および／または変更に関する。

発明の概要

本発明の実施例によるマルチ位相ＤＣ‐ＤＣレギュレータ用のマルチ位相合成リプル電圧発生器は、マスタークロック信号を生成するマスタークロック回路、シーケンスロジックおよび各位相あるいはチャネル用リプルレギュレータを含む。マルチ位相ＤＣ‐ＤＣレギュレータは、多数のスイッチング回路を含む。各スイッチング回路は、対応するパルス幅変調(ＰＷＭ)信号に応答して、１つ以上の入力電圧をスイッチングし対応する位相ノードを経由させて対応する出力インダクタを通させ、出力ノードで出力電圧を集合的に発生する。シーケンスロジックは、各ＰＷＭ信号をマスタークロック信号に基づいてシーケンス順序にセットする。各リプルレギュレータは、トランスコンダクタンス増幅器、リプルキャパシタおよび比較器を含む。トランスコンダクタンス増幅器は、対応する出力インダクタに結合する入力および対応するリプルキャパシタに結合された出力を有する。比較器は、リプルキャパシタに結合する第１の入力、誤差電圧を受信する第２の入力、および対応するＰＷＭ信号をリセットするようにシーケンスロジックに結合された出力を有する。

各位相のトランスコンダクタンス増幅器は、対応する位相ノードに結合する非反転入力および出力ノードまたは基準電圧のいずれかに結合する反転入力により設定され得る。リプルキャパシタは、トランスコンダクタンス増幅器の出力に結合された第１の端部および接地に結合された、あるいは出力ノードに結合する第２の端部を有する。リプル抵抗器をリプルキャパシタに結合してもよく、電圧源によりバイアスするかあるいは出力ノードを介して出力電圧に接続する。

一実施例では、単一入力電圧を使用し、マスタークロック回路がマスターリプルキャパシタ、マスタートランスコンダクタンス増幅器回路、およびヒステリシス比較器回路を含む。マスタートランスコンダクタンス増幅器回路は、マスターリプルキャパシタに結合された出力を有し、マスタークロック信号により制御された第１および第２の状態を有する。第１の状態は入力電圧と出力電圧との間の電圧差に基づいてマスターリプルキャパシタを充電するように提供され、第２の状態は出力電圧に基づいてマスターリプルキャパシタを放電するように提供される。ヒステリシス比較器回路は、マスターリプルキャパシタの電圧を誤差電圧とマスタークロック信号を提供する出力とに比較するように結合された入力を有する。

マスタートランスコンダクタンス増幅器回路は、第１および第２のトランスコンダクタンス増幅器およびスイッチ回路を含んでもよい。この場合、第１のマスタートランスコンダクタンス増幅器は、入力電圧を受信する第１の入力、出力電圧を受信する第２の入力および出力を有する。第２のマスタートランスコンダクタンス増幅器は、接地された第１の入力、出力電圧を受信する第２の入力および出力を有する。スイッチ回路は、第１のマスタートランスコンダクタンス増幅器の出力に結合された第１の端子、第２のマスタートランスコンダクタンス増幅器の出力に結合された第２の端子、マスターリプルキャパシタに結合された共通端子、および共通端子をスイッチ回路の第１および第２の端子のうちの選択された端子に結合するマスタークロック信号を示す信号を受信する制御入力を有する。

ヒステリシス比較器回路は、第１および第２の比較器、電圧源、およびセット／リセット素子を含む。電圧源は、誤差電圧に対するオフセット電圧を提供する。第１の比較器は、マスターリプルキャパシタに結合された第１の入力、誤差電圧を受信する第２の入力、および出力を有する。第２の比較器は、オフセット電圧を受信する第１の入力、マスターリプルキャパシタに結合された第２の入力、および出力を有する。セット／リセット素子は、第１の比較器の出力に結合された第１の入力、第２の比較器の出力に結合された第２の入力、およびマスタークロック信号を提供する出力を有する。

別の実施例では、マスタークロック回路は、マスターリプルキャパシタ、マスタートランスコンダクタンス増幅器、電圧源、比較器、ワンショット素子、およびスイッチを含む。マスタートランスコンダクタンス増幅器は、出力電圧または基準電圧のいずれかを受信する入力およびマスターリプルキャパシタに結合された出力を有する。電圧源は、誤差電圧に対するオフセット電圧を提供する。比較器は、マスターリプルキャパシタに結合された第１の入力、オフセット電圧を受信する第２の入力、および出力を有する。ワンショット素子は、比較器の出力に結合された入力、およびマスタークロック信号を提供する出力を有する。スイッチは、誤差電圧を受信するように結合された第１の端子、マスターリプルキャパシタに結合された第２の端子、およびマスタークロック信号を受信する制御入力を有する。

本発明の実施例によるマルチ位相合成リプルレギュレータは、多数のスイッチング回路、多数の出力インダクタ、誤差増幅器、ヒステリシス比較器クロック回路、シーケンスロジック、および各位相のリプル発生器を含む。各スイッチング回路は、対応する位相ノードを、対応するＰＷＭ信号に基づいて対応する入力電圧の反対の極性に交互に結合する。各出力インダクタは、対応する位相ノードと調整された出力電圧を発生する出力ノードとの間に結合される。誤差増幅器は、基準電圧に比較された調整出力電圧に基づいて誤差電圧を発生する。ヒステリシス比較器クロック回路は、出力電圧と誤差信号に応答してマスタークロック信号を発生する。シーケンスロジックは、マスタークロック信号に基づいてシーケンス順序で各ＰＷＭ信号を開始する。各リプル発生器は、トランスコンダクタンス増幅器、リプルキャパシタ、および比較器を含む。トランスコンダクタンス増幅器は、対応する位相ノードに結合する入力と対応するリプルキャパシタに結合された出力を有する。比較器は、リプルキャパシタに結合された第１の入力、誤差電圧を受信する第２の入力、および対応するＰＷＭ信号を終了するようにシーケンスロジックに結合された出力を有する。

発明の詳細な説明

以下の記述は、当業者が特定の応用とその必要条件の脈略内で提供される本発明を製造して使用できるように提示される。しかしながら、好ましい実施例に対する種々の修正が当業者に明瞭であり、本明細書に定義した一般原理は他の実施の形態に適用され得る。それ故、本発明は、本明細書に示し記述した特定の実施例に限定するように意図されず、本明細書に開示した原理および新規な特徴と一致した最も広範囲を受けるべきである。

図１は、本発明の実施例によるマルチ位相合成リプル電圧レギュレータの単純化した概略ブロック図を示す。マルチ位相レギュレータ１００は、パルス幅変調(ＰＷＭ)コントローラまたはマルチ位相合成リプル電圧発生器１０１を含む。ＰＷＭコントローラまたはマルチ位相合成リプル電圧発生器１０１は、多数「Ｎ」個のＰＷＭ信号ＰＷＭ１、ＰＷＭ２、・・・、ＰＷＭＮをレギュレータ１００のＮ個のチャネルを形成するそれぞれのＮ個のゲートドライバＧＤ１、ＧＤ２、・・・、ＧＤＮに提供する。個数Ｎは１より大きい任意の正の整数であり、２位相の場合のＮ＝２を含む。第１のチャネルに対して、ＰＷＭ１信号を第１のゲートドライバＧＤ１に提供する。第１のゲートドライバＧＤ１は１対の電子電力スイッチング素子あるいはスイッチＱ１１とＱ１２のターンオンおよびターンオフを制御する。特に、ゲートドライバＧＤ１は上側(あるいは高い側)スイッチＱ１１の制御端子に提供される上側ゲートスイッチング信号ＵＧ１を発生し、下側(あるいは低い側)スイッチＱ１２の制御端子に提供される下側ゲートスイッチング信号ＬＧ１を発生する。図示した特定の構成では、スイッチＱ１１およびＱ１２を、１対の入力電源端子間に直列に結合されたドレイン‐ソース電流路を有するＮチャネル金属酸化物半導体電界効果トランジスタ（ＭＯＳＦＥＴ）として示す。図示した特定の構成では、入力電源端子から接地された入力電圧ＶＩＮ１が発生される。他のタイプの電子スイッチング素子は考えられる。スイッチＱ１２のドレインを位相ノードＶｐｈａｓｅ１でスイッチＱ１１のソースに結合し、位相ノードＶｐｈａｓｅ１を出力インダクタＬ１の一端に結合する。出力インダクタＬ１の他端を出力信号ＶＯが発生される共通出力ノードＶＯに結合する。ノードおよびそこから発生する信号は、特に断らない限り本明細書では同一名称で呼ぶ。

レギュレータ１００の残りのチャネル２−Ｎ個を第１のチャネルと実質同様に構成する。ＰＷＭ２（或いはＰＷＭＮ）信号をゲートドライバＧＤ２（或いはＧＤＮ）に提供する。ゲートドライバＧＤ２（或いはＧＤＮ）は、接地されたＶＩＮ２（またはＶＩＮＮ）のような入力電圧端子間の位相ノードＶｐｈａｓｅ２（またはＶｐｈａｓｅＮ）で一緒に結合されたスイッチＱ２１およびＱ２２（またはＱＮ１およびＱＮ２）を駆動するように信号ＵＧ２およびＬＧ２（またはＵＧＮおよびＬＧＮ）を提供する。一実施例では、入力電圧ＶＩＮ１〜ＶＩＮＮは同一レベルにあり、代替実施例では１つ以上の位相が異なる入力電圧レベルを受信し得る。位相ノードＶｐｈａｓｅ２（またはＶｐｈａｓｅＮ）を、出力インダクタＬ２（またはＬＮ）を介してＶＯに結合する。出力ノードＶＯを負荷貯蔵キャパシタ１０５と負荷１０７に結合する。負荷貯蔵キャパシタ１０５と負荷１０７は両方とも電源レール(例えばＧＮＤ)に接続される。ＶＩＮ信号およびＶＯ信号をマルチ位相合成リプル電圧発生器１０１にフィードバックする。マルチ位相レギュレータ１００の多数の位相或いはチャネルを並列に結合してＶＯ信号を発生する。マルチ位相レギュレータ１００では、各チャネルが個別の位相ノードと出力インダクタを含む。各チャネルの位相ノードＶｐｈａｓｅ１〜ＶｐｈａｓｅＮのそれぞれは、ＶＩＮと接地或いは０Ｖ間を有効にスイッチングして大きい高速遷移を示すのに対し、ＶＯ信号を発生する出力ノードは比較的安定のままである。よって、各インダクタＬ１〜ＬＮは動作中比較的大きい三角形状リプル電流信号を発生する。

図２は、本発明の実施例によるマルチ位相合成リプル電圧発生器２００の単純化した概略図を示す。マルチ位相合成リプル電圧発生器２００は、マルチ位相レギュレータ１００を２位相レギュレータとして構成したマルチ位相合成リプル電圧発生器１０１として使用され得る。マルチ位相合成リプル電圧発生器１０１とそのリプル発生器のアーキテクチャおよび機能性は、必要に応じて任意の位相に容易に拡張し得る。２位相の実施例は、図面およびそれらの記述の複雑さを減少する目的のため、複雑さが減少されたマルチ位相例として示す。

マルチ位相合成リプル電圧発生器１０１は、上側および下側の閾値比較器２１０および２２０から形成された「マスター」ヒステリシス比較器を含む。上側および下側の閾値比較器２１０および２２０の出力はそれぞれ、ＳＲ（ＳＥＴ／ＲＥＳＥＴ）フリップ・フロップ２３０のＳＥＴ（Ｓ）およびＲＥＳＥＴ（Ｒ）の入力に結合される。比較器２１０の反転（−）入力２１１は上側閾値電圧Ｖｕｐｐｅｒを受信するように結合され、比較器２２０の非反転（＋）入力２２１は下側閾値電圧Ｖｌｏｗｅｒ(それは上側閾値電圧Ｖｕｐｐｅｒより低いある規定オフセットΔＶ／２である)を受信するように結合される。Ｖｕｐｐｅｒは、誤差増幅器１０３により発生した基準あるいは「誤差」信号である。誤差増幅器１０３はその非反転（＋）入力で基準電圧ＶＲＥＦを、その反転（−）入力で出力信号ＶＯを受信する。比較器２１０の非反転入力２１２および比較器２２０の反転（−）入力２２２は、制御されたスイッチ２４０の共通端子２４１と、接地されたリプルキャパシタ２４５とに結合される。スイッチ２４０は、フリップ・フロップ２３０の非反転Ｑ出力によって制御される。

スイッチ２４０の第１の入力端子２４２は、トランスコンダクタンス増幅器２５０の出力に結合され、スイッチ２４０の第２の入力端子２４３がトランスコンダクタンス増幅器２６０の出力に結合される。トランスコンダクタンス増幅器２５０は入力電圧ＶＩＮを受信するように結合された非反転（＋）入力２５１を有し、その反転（−）入力２５２は出力電圧ＶＯを受信するように結合される。入力電圧ＶＩＮ１〜ＶＩＮＮはそれぞれＶＩＮとして示す同一電圧レベルにある。トランスコンダクタンス増幅器２５０は、その入力間の差に比例、即ちＶＩＮ−ＶＯに比例した出力電流を発生する。トランスコンダクタンス増幅器２６０は接地された非反転（＋）入力２６１を有し、その反転入力２６２が出力電圧ＶＯを受信するように結合される。トランスコンダクタンス増幅器２６０は、その入力間の差に比例、即ち０−ＶＯあるいは−ＶＯに比例した出力電流を発生する。

フリップ・フロップ２３０の反転あるいはＱＢＡＲ出力はシーケンスロジック回路２７０に結合される。シーケンスロジック回路２７０(それはカウンターとして実施され得る)は、発生される位相の数に対応したＮ個の出力を有する。この２位相の例において、シーケンスロジック回路２７０は、ＳＥＴ／ＲＥＳＥＴフリップ・フロップ２８０のＳＥＴ入力に結合された第１の出力２７１、および、ＳＥＴ／ＲＥＳＥＴフリップ・フロップ２９０のＳＥＴ入力に結合された第２の出力２７２を有する。この目的のため、シーケンスロジック２７０は、２位相の応用に対してフリップ・フロップ、あるいは２位相以上の応用に対してシフトレジスターとして実施され得る。フリップ・フロップ２８０のＲＥＳＥＴ入力は比較器３００の出力に結合され、フリップ・フロップ２９０のＲＥＳＥＴ入力が比較器３１０の出力に結合される。

比較器３００および３１０は、それぞれ上側閾値電圧Ｖｕｐｐｅｒを受信するように結合された非反転（＋）入力３０１と３１１を有する。比較器３００の反転（−）入力３０２は、位相１トランスコンダクタンス増幅器３２０の出力によってキャパシタ３０５に供給される電流の結果、リプルキャパシタ３０５に発生する位相１リプル電圧波形を受信するように結合される。比較器３１０の反転（−）入力３１２は、位相２トランスコンダクタンス増幅器３３０の出力によってキャパシタ３１５に供給される電流の結果、リプルキャパシタ３１５に発生する位相２リプル電圧信号を受信するように結合される。キャパシタ２４５、３０５および３１５は、「ＣＲＩＰ」として示した「リプル」キャパシタである。

位相１トランスコンダクタンス増幅器３２０は、位相１電圧Ｖｐｈａｓｅ１ノードに結合された非反転（＋）入力、および出力電圧ＶＯを受信するように結合された反転（−）入力を有する。位相１電圧Ｖｐｈａｓｅ１ノードは、出力フリップ・フロップ２８０の出力で提供されるＰＷＭ１信号に従って制御可能にゲート制御される電圧Ｖｐｈａｓｅ１を発生する。よって、トランスコンダクタンス増幅器３２０は、Ｖｐｈａｓｅ１−ＶＯの積分に比例した電圧を有する位相１リプル信号を発生する。同様に、位相２トランスコンダクタンス増幅器３３０は、位相２電圧Ｖｐｈａｓｅ２ノードに結合された非反転（＋）入力、および出力電圧ＶＯを受信するように結合された反転（−）入力を有する。位相２電圧Ｖｐｈａｓｅ２ノードは、出力フリップ・フロップ２９０の出力で提供されるＰＷＭ２信号に従って制御可能にゲート制御された電圧Ｖｐｈａｓｅ２を発生する。よって、トランスコンダクタンス増幅器３３０はＶｐｈａｓｅ２−ＶＯの積分に比例した電圧を有する位相２リプル信号を発生する。

図３は、２位相システムのマルチ位相合成リプル電圧レギュレータ１０１を採用したマルチ位相レギュレータ１００の動作のタイミング図である。図３の最上部分は、上側および下側の閾値ＶｕｐｐｅｒおよびＶｌｏｗｅｒに対するのこぎり歯形状を有するマスターリプル信号を示す。図３の中央部分は、上側閾値Ｖｕｐｐｅｒに対するのこぎり歯状挙動を各々示す、マスターリプル信号と同期された位相１リプル信号および位相２リプル信号を示す。Ｖｕｐｐｅｒ閾値の２つの例は、位相１リプル信号と位相２リプル信号との関係をより明確に図示するように繰り返された同一電圧レベルの同一信号であることに注意されたい。図３の最下部分は、フリップ・フロップ２３０のＱＢＡＲ出力で発生されるマスタークロック信号、および出力フリップ・フロップ２８０および２９０のＱ出力でそれぞれ発生したＰＷＭ１信号およびＰＷＭ２信号を示す。

マスターリプル信号は、初期に時間ｔ０で減少して下側閾値Ｖｌｏｗｅｒと交差するように示す。ｔ０までの間隔の間に、スイッチ２４０の共通端子２４１は入力端子２４３に接続され、接地(０Ｖ)−ＶＯ、あるいは単に−ＶＯに比例した電流がキャパシタ２４５に印加される。即ち、マスターリプル信号は初期に減少している。マスターリプル信号が下側閾値Ｖｌｏｗｅｒと交差するとき、比較器２２０が後続時間ｔ１に始動し、フリップ・フロップ２３０をリセットする。時間ｔ０とｔ１との間の待ち時間は、２次回路効果による。フリップ・フロップ２３０がリセットされるとき、そのＱＢＡＲ出力によりマスタークロック信号が高にアサートされ、シーケンスロジック２７０の出力２７１がＰＷＭ１出力フリップ・フロップ２８０のＳＥＴ入力まで高にアサートされる。フリップ・フロップ２８０は、ＰＷＭ１が約時間ｔ１に高にアサートされることにより応答する。

その間に、フリップ・フロップ２３０のＱ出力が低になり、スイッチ２４０がその入力２４２を端子２４１に結合するようにスイッチし、トランスコンダクタンス増幅器２５０の出力がヒステリシス比較器２１０と２２０によってモニターされる。ｔ１から始まる時間間隔の間に、トランスコンダクタンス増幅器２５０は、その入力間の差に比例、即ちＶＩＮ−ＶＯに比例する出力電流を発生する。この電流はキャパシタ２４５を充電するように印加され、マスターリプル信号の増加が時間ｔ１に始まる。最終的に、マスターリプル信号は上側閾値Ｖｕｐｐｅｒを超過して、後続時間ｔ２に比較器２１０を始動しフリップ・フロップ２３０をセットする。時間ｔ２に、フリップ・フロップ２３０のＱＢＡＲ出力によりマスタークロック信号が低に引かれる。マスタークロック信号は、フリップ・フロップ２３０が比較器２２０により再度リセットされるまで低のままである。

フリップ・フロップ２３０をセットしたまま、そのＱ出力により、スイッチ２４０がその共通端子２４１にその入力２４３を接続し、−ＶＯに比例した負の電流がトランスコンダクタンス増幅器２６０によってキャパシタ２４５に再び供給され、キャパシタ２４５にかかるマスターリプル信号の減少が時間ｔ２に始まる。最終的に、後続時間ｔ４に、マスターリプル信号は再び下側閾値Ｖｌｏｗｅｒと交差し、比較器２２０が再び始動し、フリップ・フロップ２３０をリセットする。
動作はマスターリプル信号をのこぎり歯波形として発生するようにこのように繰り返す。

マスターリプル信号とマスタークロック信号の周波数は、入力電圧ＶＩＮおよび出力電圧ＶＯとＶｕｐｐｅｒおよびＶｌｏｗｅｒの相対電圧とにより制御される。入力電圧ＶＩＮを増加することにより、トランスコンダクタンス増幅器２５０によりキャパシタ２４５に供給された電流の大きさ(ＶＩＮ−ＶＯ)を増加させて、それによりキャパシタ２４５にかかるマスターリプル信号が上側閾値電圧Ｖｕｐｐｅｒに達するのに必要な時間を減少する。反対に、出力電圧ＶＯを減少することにより、トランスコンダクタンス増幅器２５０によって供給された電流の大きさ(ＶＩＮ−ＶＯ)を増加するのみならず、トランスコンダクタンス増幅器２６０によって供給された負の電流の大きさを減少する。後者は、マスターリプル信号が下側閾値電圧Ｖｌｏｗｅｒに達するのに必要な時間を増加するのに有効である。

位相１リプル信号は初期に時間ｔ０に、ＰＷＭ１信号が高にアサートされる時間ｔ１まで減少している。ＰＷＭ１信号が高くなると、ゲートドライバＧＤ１の作動によりＶｐｈａｓｅ１信号が高くなり、トランスコンダクタンス増幅器３２０がＶｐｈａｓｅ１−ＶＯに比例した電流によりキャパシタ３０５を充電し始め、それによって、位相１リプル信号の増加が約時間ｔ２に始まる。最終的に、位相１リプル信号はＶｕｐｐｅｒを超過して、比較器３００が始動し、フリップ・フロップ２８０をリセットし、ＰＷＭ１信号が時間ｔ３に低に引かれる。マスタークロック信号に応答してシーケンスロジック２７０によりフリップ・フロップ２８０が後続時間ｔ７に再びセットされるまで、ＰＷＭ１信号は低いままである。ｔ３からｔ７までの間隔の間に、トランスコンダクタンス増幅器３２０がキャパシタ３０５に(−ＶＯの入力に基づいた)負の電流を印加し、時間ｔ７にＰＷＭ１信号の次のサイクルまで位相１リプル信号（ランプ波）は線形減少する。

位相２リプル信号は、２つの信号が互いに対して１８０度位相がずれていること以外は、位相１リプル信号と同様にトランスコンダクタンス増幅器３３０とキャパシタ３１５によって発生される。図示するように、例えば、マスタークロック信号は時間ｔ１、ｔ４、ｔ７などに高になる。ここで、ＰＷＭ１信号が時間ｔ１およびｔ７とその後のマスタークロック信号の１パルス置きに高になり、一方ＰＷＭ２信号が時間ｔ４とその後のマスタークロック信号の１パルス置きに高になる。位相１リプル信号は、Ｖｕｐｐｅｒに達するまでＰＷＭ１信号のアサーションに応答してＶｐｈａｓｅ１−ＶＯに基づいて線形増加し、比較器３００が始動し、フリップ・フロップ２８０をリセットし、ＰＷＭ１信号をネゲートし、それから位相１リプル信号は−ＶＯに基づいて線形減少し、ＰＷＭ１は再び高になるまで低である。同様に、位相２リプル信号は、Ｖｕｐｐｅｒに達するまでＰＷＭ２信号のアサーションに応答してＶｐｈａｓｅ２−ＶＯに基づいて線形増加し、比較器３１０が始動し、フリップ・フロップ２９０をリセットし、ＰＷＭ２信号をネゲートし、それから位相２リプル信号は−ＶＯに基づいて線形減少し、ＰＷＭ２は再び高になるまで低である。

シーケンスロジック２７０は、２位相の場合のマスタークロック信号の連続サイクルでその出力のアサーションをトグルする。当業者は理解するように、追加或いはＮ位相では、シーケンスロジック２７０は、マスタークロック信号の連続サイクルでラウンドロビンに１つずつ全位相を介してサイクルする。

図４は、本発明の他の実施例によるマルチ位相合成リプル電圧発生器４００の単純化した概略図を示す。マルチ位相合成リプル電圧発生器４００は、マルチ位相レギュレータ１００を２位相レギュレータとして構成したマルチ位相合成リプル電圧発生器１０１として使用され得る。マルチ位相合成リプル電圧発生器４００は、マルチ位相合成リプル電圧発生器２００にほぼ同様である。ここで、同様の部品は同一参照番号で示すと仮定する。しかし、この場合、リプルキャパシタ２４５、３０５および３１５は接地されるのではなく、出力電圧ＶＯに接続される。マルチ位相合成リプル電圧発生器４００は、リプルキャパシタを介してＶＯへの別のフィードバック接続を含むことにより、ＶＯの変化に、より高速のループ応答ができる。より高速のループ応答は、マルチ位相レギュレータ１００の安定性減少を犠牲にして得られる。２位相の場合のみ示すが、任意の位相が考えられる。

図５は、本発明の他の実施例によるマルチ位相合成リプル電圧発生器５００の単純化した概略図を示す。マルチ位相合成リプル電圧発生器５００は、マルチ位相レギュレータ１００を２位相レギュレータとして構成したマルチ位相合成リプル電圧発生器１０１として使用され得る。マルチ位相合成リプル電圧発生器５００は、マルチ位相合成リプル電圧発生器２００にほぼ同様である。ここで、同様の部品は同一参照番号で示すと仮定する。しかし、この場合、トランスコンダクタンス増幅器３２０と３３０の反転入力は出力電圧ＶＯに接続されるのではなく、ＶＲＥＦに接続される。マルチ位相合成リプル電圧発生器２００のＶＯへの接続により、ＶＯの変化に比較的高速フィードバック応答できる。比較的高速フィードバック応答は、ある構成のループ安定性減少を犠牲にして得られる。ＶＲＥＦは一定で変化せず、トランスコンダクタンス増幅器３２０と３３０の反転入力でのＶＯフィードバック応答特性は除去される。

図６は、本発明の他の実施例によるマルチ位相合成リプル電圧発生器６００の単純化した概略図を示す。マルチ位相合成リプル電圧発生器６００は、マルチ位相レギュレータ１００を２位相レギュレータとして構成したマルチ位相合成リプル電圧発生器１０１として使用され得る。マルチ位相合成リプル電圧発生器６００は、マルチ位相合成リプル電圧発生器２００にほぼ同様である。ここで、同様の部品は同一参照番号で示すと仮定する。しかし、この場合、第１のリプル抵抗器ＲＲＩＰ１は、トランスコンダクタンス増幅器３２０の出力に接続された一端部と、電圧源６０１の正端子に接続された他端部を有する。電圧源６０１の負端子は接地される。電圧源６０１は、マルチ位相合成リプル電圧発生器１０１の電圧供給にほぼ基づいた電圧レベルを有する中間供給電圧ＶＭＩＤを発生する。マルチ位相合成リプル電圧発生器１０１の電圧供給が５Ｖである一実施例では、ＶＭＩＤは約１．５Ｖである。また、第２のリプル抵抗器ＲＲＩＰ２は、トランスコンダクタンス増幅器３３０の出力に接続された一端部と、電圧源６０３の正端子に接続された他端部を有する。電圧源６０３の負端子は接地される。電圧源６０３もまた中間供給電圧ＶＭＩＤを発生する。

出力インダクタＬ１〜ＬＮのそれぞれにかかる電圧は、少なくとも部分的にそれらに固有のＤＣＲによるＤＣ電圧レベルを含む。さもなければ、ＤＣ電圧レベルは絶えず対応するリプルキャパシタを充電し、各リプルキャパシタの電圧は時間の経過とともに上昇する傾向がある。２位相の場合、リプル抵抗器ＲＲＩＰ１とＲＲＩＰ２はそれぞれ、適当な速度でリプルキャパシタ３０５および３１５を放電し、電荷蓄積を補償或いは防止する。また、ある実施例では、キャパシタ３０５および３１５のＤＣ電圧が高くあるいは低くなり過ぎると、それは比較的大きな抵抗器ＲＲＩＰ１／ＲＲＩＰ２を介して中間供給電圧ＶＭＩＤに接続される。同様のリプル抵抗器と電圧源は各チャネルに設けられ、同様に結合される。各チャネルのリプルキャパシタおよびリプル抵抗器のＲＣ時間定数は、そのチャネルのマルチ位相レギュレータ１００の伝達関数に「ゼロ」を生成する。特定の部品値を選択して各調整ループを安定にするときゼロの効果を考慮する。

図７は、本発明の他の実施例によるマルチ位相合成リプル電圧発生器７００の単純化した概略図を示す。マルチ位相合成リプル電圧発生器７００は、マルチ位相レギュレータ１００を２位相レギュレータとして構成したマルチ位相合成リプル電圧発生器１０１として使用され得る。マルチ位相合成リプル電圧発生器７００は、マルチ位相合成リプル電圧発生器６００にほぼ同様である。ここで、同様の部品は同一参照番号で示すと仮定する。この場合、リプル抵抗器ＲＲＩＰ１とＲＲＩＰ２はＶＭＩＤに接続されるのではなく、出力信号ＶＯに接続される。この実施例は、ＶＭＩＤの別個の電圧供給の必要を除去し、種々の設定でＶＯの変動により良い補償を提供する。

図８は、マルチ位相合成リプル電圧発生器８００の単純化した概略図を示す。図８は、マルチ位相合成リプル電圧発生器２００と３００〜７００の任意の１つ以上の変形例を任意の組み合わせにおいて応用できることを示す。同様の部品は同一参照番号で示すと仮定する。図示するように、トランスコンダクタンス増幅器３２０と３３０の反転入力はＶＲＥＦまたはＶＯのいずれかに接続され、リプルキャパシタ３０５および３１５はＶＯまたはＧＮＤのいずれかに接続され、リプル抵抗器ＲＲＩＰ１／ＲＲＩＰ２はオプションで含まれ、ＶＭＩＤ、ＶＲＥＦまたはＶＯを含む任意の選択された電圧レベルに接続される。よって、記述した変形例の任意の組み合わせが考えられる。

図９は、キャパシタ２４５にかかるマスターリプルおよびマスタークロック信号を発生する代替方法を示すマスタークロック回路の概略図を示す。トランスコンダクタンス増幅器９０１は、ＶＲＥＦまたはＶＯの選択された１つを受信するように接続された非反転入力と、接地された反転入力を有する。トランスコンダクタンス増幅器９０１の出力は、接地された（またはＶＯに接続された）キャパシタ２４５、比較器８０の反転入力、および通常開いた単一ポール単一スロー（ＳＰＳＴ）スイッチＳＷの一端子に接続される。スイッチＳＷの他端子はＶｕｐｐｅｒ信号を受信する。比較器８０の非反転入力はＶｌｏｗｅｒ信号を受信し、その出力はワンショット８２の入力に接続される。ンショット８２の出力はマスタークロック信号を発生し、マスタークロック信号はスイッチＳＷの制御端子に提供される。

動作では、スイッチＳＷは初期に開いてキャパシタ２４５をＶｕｐｐｅｒから切り離す。キャパシタ２４５はＶＲＥＦまたはＶＯのいずれかに比例した電流により連続的に放電される。キャパシタ２４５にかかる電圧が下側閾値Ｖｌｏｗｅｒ以下に降下あるいは閾値Ｖｌｏｗｅｒと交差するとき、比較器８０の出力は高になりワンショット８２を発動しマスタークロック信号のパルスを発生する。マスタークロック信号が高になりスイッチＳＷを閉じ、キャパシタ２４５にかかる電圧がＶｕｐｐｅｒの値に迅速にリセットされる。ワンショット８２は比較的短時間後にマスタークロック信号を低にリセットし、スイッチＳＷがもう一度開き、トランスコンダクタンス増幅器９０１にキャパシタ２４５を放電させる。

本発明を好ましい実施例について詳細に説明したが、他の変更および修正が可能であり考えられる。当業者は、開示した概念および特定の実施例を容易に使用して、発明の請求の範囲から逸脱することなく、本発明の同一目的を提供する他の構成を設計あるいは修正できることを認識する。

図１は、本発明の実施例によるマルチ位相合成リプル電圧レギュレータの単純化した概略ブロック図を示す。 図２は、２位相レギュレータに対して図１のマルチ位相レギュレータのマルチ位相合成リプル電圧発生器として使用され得る本発明の実施例によるマルチ位相合成リプル電圧発生器の単純化した概略図を示す。 図３は、２位相システムに対して図２のマルチ位相合成リプル電圧レギュレータを採用した図１のマルチ位相レギュレータの動作を示すタイミング図である。 図４は、２位相レギュレータに対して図１のマルチ位相レギュレータのマルチ位相合成リプル電圧発生器として使用され得る本発明の他の実施例によるマルチ位相合成リプル電圧発生器の単純化した概略図を示す。ここで、リプルキャパシタが出力電圧に接続される。 図５は、２位相レギュレータに対して図１のマルチ位相レギュレータのマルチ位相合成リプル電圧発生器として使用され得る本発明の他の実施例によるマルチ位相合成リプル電圧発生器の単純化した概略図を示す。ここで、各位相のトランスコンダクタンス増幅器が基準電圧を受信する。 図６は、電圧源でバイアスされたリプル抵抗器を含む２位相レギュレータに対して図１のマルチ位相レギュレータのマルチ位相合成リプル電圧発生器として使用され得る本発明の他の実施例によるマルチ位相合成リプル電圧発生器の単純化した概略図を示す。 図７は、出力電圧に接続されたリプル抵抗器を含む２位相レギュレータに対して図１のマルチ位相レギュレータのマルチ位相合成リプル電圧発生器として使用され得る本発明の他の実施例によるマルチ位相合成リプル電圧発生器の単純化した概略図を示す。 図８は、図２と図３〜７のマルチ位相合成リプル電圧発生器の任意の１つ以上の変形例を任意の組み合わせにおいて応用できることを示す、マルチ位相合成リプル電圧発生器の単純化した概略図を示す。 図９は、リプルキャパシタにかかるマスターリプルおよびマスタークロック信号を発生する代替方法を示すマスタークロック回路の概略図を示す。

Claims (20)

1. マルチ位相ＤＣ‐ＤＣレギュレータ用のマルチ位相合成リプル電圧発生器
   であって、前記レギュレータが複数のスイッチング回路を含み、各スイッチング回路が、複数のパルス幅変調(ＰＷＭ)信号のうちの対応する１つに応答して、少なくとも１つの入力電圧をスイッチングし複数の位相ノードのうちの対応する１つを経由させて複数の出力インダクタのうちの対応する１つに通させ、出力ノードで出力電圧を発生する前記マルチ位相合成リプル電圧発生器において、
   マスタークロック信号を発生するマスタークロック回路、
   前記マスタークロック信号に基づいてシーケンス順序で前記複数のＰＷＭ信号の各々を設定するシーケンスロジック、および
   複数のリプル発生器を含み、各リプル発生器が
   前記複数の出力インダクタのうちの対応する１つに結合する入力および出力を有するトランスコンダクタンス増幅器、
   前記トランスコンダクタンス増幅器の前記出力に結合されたリプルキャパシタ、および
   前記リプルキャパシタに結合された第１の入力、誤差電圧を受信するように結合された第２の入力、および前記複数のＰＷＭ信号のうちの対応する１つをリセットするように前記シーケンスロジックに結合された出力を有する比較器を含むことを特徴とするマルチ位相合成リプル電圧発生器。
2. 前記トランスコンダクタンス増幅器回路は、前記複数の位相ノードのうちの対応する１つに結合する非反転入力および前記出力ノードに結合する反転入力を有することを特徴とする請求項１に記載のマルチ位相合成リプル電圧発生器。
3. 前記トランスコンダクタンス増幅器回路は、前記複数の位相ノードのうちの対応する１つに結合する非反転入力および基準電圧に結合する反転入力を有することを特徴とする請求項１に記載のマルチ位相合成リプル電圧発生器。
4. 前記リプルキャパシタは、前記トランスコンダクタンス増幅器の前記出力に結合された第１の端部、および前記出力ノードに結合する第２の端部を有することを特徴とする請求項１に記載のマルチ位相合成リプル電圧発生器。
5. 前記リプルキャパシタは、前記トランスコンダクタンス増幅器の前記出力に結合された第１の端部、および接地に結合された第２の端部を有することを特徴とする請求項１に記載のマルチ位相合成リプル電圧発生器。
6. 各前記リプル発生器は、前記リプルキャパシタに結合されたリプル抵抗器を更に含むことを特徴とする請求項１に記載のマルチ位相合成リプル電圧発生器。
7. 前記リプル抵抗器は、前記リプルキャパシタに結合された第１の端部と、前記出力ノードに結合する第２の端部を有することを特徴とする請求項６に記載のマルチ位相合成リプル電圧発生器。
8. 各前記リプル発生器は、
   接地に結合された電圧源、および
   前記リプルキャパシタに結合された第１の端部と、前記電圧源に結合された第２の端部を有する前記リプル抵抗器を更に含むことを特徴とする請求項６に記載のマルチ位相合成リプル電圧発生器。
9. 前記少なくとも１つの入力電圧の各々は単一入力電圧を含み、前記マスタークロック回路が、
   マスターリプルキャパシタ、
   前記マスターリプルキャパシタに結合された出力を有し、かつ前記マスタークロック信号により制御された第１および第２の状態を有するマスタートランスコンダクタンス増幅器回路であって、前記入力電圧と前記出力電圧との間の電圧差に基づいて前記マスターリプルキャパシタを充電する前記第１の状態および前記出力電圧に基づいて前記マスターリプルキャパシタを放電する前記第２の状態を有する前記マスタートランスコンダクタンス増幅器回路、および
   前記マスターリプルキャパシタの電圧を前記誤差電圧と前記マスタークロック信号を提供する出力とに比較するように結合された入力を有するヒステリシス比較器回路を含むことを特徴とする請求項１に記載のマルチ位相合成リプル電圧発生器。
10. 前記マスタートランスコンダクタンス増幅器回路は、
    前記入力電圧を受信する第１の入力、前記出力電圧を受信する第２の入力および出力を有する第１のマスタートランスコンダクタンス増幅器、
    接地された第１の入力、前記出力電圧を受信する第２の入力および出力を有する第２のマスタートランスコンダクタンス増幅器、および
    前記第１のマスタートランスコンダクタンス増幅器の前記出力に結合された第１の端子、前記第２のマスタートランスコンダクタンス増幅器の前記出力に結合された第２の端子、前記マスターリプルキャパシタに結合された共通端子、および前記共通端子を前記第１および第２の端子のうちの選択された端子に結合する前記マスタークロック信号を示す信号を受信する制御入力を有するスイッチ回路を含むことを特徴とする請求項９に記載のマルチ位相合成リプル電圧発生器。
11. 前記ヒステリシス比較器回路は、
    前記マスターリプルキャパシタに結合された第１の入力、前記誤差電圧を受信する第２の入力、および出力を有する第１の比較器、
    前記誤差電圧に対するオフセット電圧を提供する電圧源、
    前記オフセット電圧を受信する第１の入力、前記マスターリプルキャパシタに結合された第２の入力、および出力を有する第２の比較器、および
    前記第１の比較器の前記出力に結合されたセット入力、前記第２の比較器の前記出力に結合されたリセット入力、および前記マスタークロック信号を提供する出力を有するセット／リセット素子を含むことを特徴とする請求項９に記載のマルチ位相合成リプル電圧発生器。
12. 前記マスタークロック回路は、
    マスターリプルキャパシタ、
    前記出力電圧を受信する入力および前記マスターリプルキャパシタに結合された出力を有するマスタートランスコンダクタンス増幅器、
    前記誤差電圧に対するオフセット電圧を提供する電圧源、
    前記マスターリプルキャパシタに結合された第１の入力、前記オフセット電圧を受信する第２の入力、および出力を有する比較器、
    前記比較器の前記出力に結合された入力、および前記マスタークロック信号を提供する出力を有するワンショット素子、および
    前記誤差電圧を受信するように結合された第１の端子、前記マスターリプルキャパシタに結合された第２の端子、および前記マスタークロック信号を受信する制御入力を有するスイッチを含むことを特徴とする請求項１に記載のマルチ位相合成リプル電圧発生器。
13. 前記マスタークロック回路は、
    マスターリプルキャパシタ、
    前記基準電圧を受信する入力および前記マスターリプルキャパシタに結合された出力を有するマスタートランスコンダクタンス増幅器、
    前記誤差電圧に対するオフセット電圧を提供する電圧源、
    前記マスターリプルキャパシタに結合された第１の入力、前記オフセット電圧を受信する第２の入力、および出力を有する比較器、
    前記比較器の前記出力に結合された入力、および前記マスタークロック信号を提供する出力を有するワンショット素子、および
    前記誤差電圧を受信するように結合された第１の端子、前記マスターリプルキャパシタに結合された第２の端子、および前記マスタークロック信号を受信する制御入力を有するスイッチを含むことを特徴とする請求項１に記載のマルチ位相合成リプル電圧発生器。
14. 多数の合成リプル電圧を生成してマルチ位相ＤＣ‐ＤＣレギュレータの位相を制御する方法であって、複数のスイッチング回路を含み、各スイッチング回路が、複数のパルス幅変調(ＰＷＭ)信号のうちの対応する１つに応答して、入力電圧をスイッチングし複数の位相ノードのうちの対応する１つを経由させて複数の出力インダクタのうちの対応する１つに通させ、出力ノードで出力電圧を発生する前記マルチ位相ＤＣ‐ＤＣレギュレータの位相を制御する方法において、
    出力電圧を基準電圧と比較して誤差電圧を提供する工程、
    前記出力電圧のレベルを設定するために使用された前記出力電圧と前記基準電圧のうちの選択された１つに基づいてランプ波電圧を発生する工程、
    前記誤差電圧と前記ランプ波電圧との比較に基づいてマスタークロック信号を発生する工程、
    前記マスタークロック信号に基づいてシーケンス順序で前記複数のＰＷＭ信号の各々を開始する工程、
    各々が前記出力インダクタのうちの対応する１つを通る電流を示す複数のリプル電圧を発生する工程、および
    前記誤差電圧と比較された対応するリプル電圧に基づいて各ＰＷＭ信号をリセットする工程を含むことを特徴とするマルチ位相ＤＣ‐ＤＣレギュレータの位相を制御する方法。
15. 前記複数のリプル電圧を発生する工程は、
    各出力インダクタに印加された電圧をセンスする工程、
    センスした各電圧をセンス電流に変換する工程、および
    対応する容量素子を対応するセンス電流で充電する工程を含むことを特徴とする請求項１４に記載のマルチ位相ＤＣ‐ＤＣレギュレータの位相を制御する方法。
16. 前記各出力インダクタに印加された電圧をセンスする工程は、対応する位相ノードと前記基準電圧との間の電圧をセンスすることを含むことを特徴とする請求項１５に記載のマルチ位相ＤＣ‐ＤＣレギュレータの位相を制御する方法。
17. 前記対応する容量素子を対応するセンス電流で充電する工程は、前記対応する容量素子を前記出力電圧に接続することを含むことを特徴とする請求項１５に記載のマルチ位相ＤＣ‐ＤＣレギュレータの位相を制御する方法。
18. 対応するリプル抵抗素子を前記対応する容量素子に結合することを更に含むことを特徴とする請求項１５に記載のマルチ位相ＤＣ‐ＤＣレギュレータの位相を制御する方法。
19. 前記対応するリプル抵抗素子を、前記出力電圧、前記基準電圧および中点電圧源の選択された１つでバイアスすることを更に含むことを特徴とする請求項１８に記載のマルチ位相ＤＣ‐ＤＣレギュレータの位相を制御する方法。
20. 前記ランプ波電圧を発生する工程は、
    前記出力電圧と前記基準電圧のうちの選択された１つを電流に変換する工程、および
    前記マスタークロック信号を発生する工程は、
    容量素子を前記電流で放電する工程、
    前記誤差電圧に対するオフセット電圧を提供する工程、
    前記容量素子の電圧を前記オフセット電圧と比較する工程、
    前記容量素子の電圧が前記オフセット電圧のレベルに下降するとき、前記マスタークロック信号を第１のロジックレベルへ遷移させる工程、
    前記マスタークロック信号が前記第１のロジックレベルへ遷移するとき、前記容量素子を前記誤差電圧に結合して前記容量素子を前記誤差電圧のレベルに充電する工程、
    前記容量素子の電圧が前記誤差電圧のレベルに達するとき、前記マスタークロック信号を第２のロジックレベルへ遷移させる工程、および
    前記マスタークロック信号が前記第２のロジックレベルへ遷移するとき、前記容量素子を前記誤差電圧から切り離す工程を含むことを特徴とする請求項１４に記載のマルチ位相ＤＣ‐ＤＣレギュレータの位相を制御する方法。
    

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