JP6356214B2

JP6356214B2 - スイッチングレギュレータにおける１００パーセントデューティサイクルのためのシステムおよび方法

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Publication number: JP6356214B2
Application number: JP2016501859A
Authority: JP
Inventors: ゴンカルベス、リカルド・ティー．; シュトックスタッド、トロイ; ルツコウスキ、ジョセフ・ディー．
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Current assignee: Qualcomm Inc
Priority date: 2013-03-14
Filing date: 2014-03-13
Publication date: 2018-07-11
Anticipated expiration: 2034-03-13
Also published as: CN105075088A; EP2973971B1; WO2014159935A2; EP2973971A2; US9287779B2; KR20150131116A; CN105075088B; WO2014159935A3; JP2016511629A; US20140266117A1

Description

関連出願の相互参照

[0001]本開示は、あらゆる目的のために、その内容全体が参照により本明細書に組み込まれている、２０１３年３月１４日に出願された米国非仮特許出願第１３／８２８，０４４号の優先権を主張する。

[0002]本開示は、スイッチングレギュレータに関し、特に、スイッチングレギュレータにおける１００％デューティサイクルのためのシステムおよび方法に関する。

[0003]スイッチングレギュレータは、幅広い種類の電子アプリケーションで使用される。スイッチングレギュレータの１つの一般的なアプリケーションは、１つまたは複数の集積回路（ＩＣ）に調整された電圧を供給する電源電圧を生成することである。１つの実例的なスイッチングレギュレータが、バックレギュレータ（buck regulator）である。バックレギュレータでは、電源が入力電圧および入力電流を供給する。電源は、スイッチの１つの端子に結合され、これは、一般にスイッチングトランジスタ（例えば、ＰＭＯＳトランジスタ）である。スイッチのもう１つの端子は、フィルタを通じて負荷に結合される。バックコンバータでは、出力電圧は、入力電圧よりも小さい。これは、典型的に、以下の式に従うデューティサイクルにおいてスイッチを開閉することによって達成される：
デューティサイクル＝Ｖｏｕｔ／Ｖｉｎ
バックスイッチングレギュレータは、典型的に、１００％よりも少ない、スイッチに対する最大デューティサイクル制限を有する。この制限は、電流モード（current mode）アーキテクチャにおけるスロープ補償のような、スイッチング期間ごとにリセットされる制御回路からの要求の結果である。バックレギュレータのためのコントローラが最大１００％のデューティサイクルの動作をサポートすることができない場合、これは、Ｖｏｕｔ／デューティサイクルの係数（factor）によって、調整された出力をサポートする最小入力電圧に直接影響を及ぼす。

[0004]本開示は、スイッチングレギュレータにおける１００％デューティサイクルのためのシステムおよび方法を含む。スイッチングレギュレータ回路が、期間を有するランプ信号を生成するためのランプジェネレータと、ランプ信号および誤差信号を受信し、それに従って、変調信号を生成するための比較器とを含む。第１の動作モードでは、ランプ信号は、誤差信号と交差（intersect）するように増加し、それに従って、ランプ信号の各期間中のスイッチングトランジスタの状態を変化させる。第２の動作モードでは、誤差信号は、ランプ信号の最大値を超えて増加し、それに従って、スイッチングトランジスタは、ランプ信号の１つまたは複数の全期間（full periods）にわたってオンにされる。

[0005]以下の詳細な説明および添付の図面は、本開示の特性および利点のより良い理解を提供する。

図１は、一実施形態によるスイッチングレギュレータを例示する。図２は、図１におけるスイッチングレギュレータに関連付けられる波形を例示する。図３は、一実施形態によるスイッチングレギュレータにおける実例的な制御ロジックを例示する。図４は、一実施形態によるスイッチングレギュレータを例示する。図５は、図４におけるスイッチングレギュレータに関連付けられる波形を例示する。

[0011]本開示は、スイッチングレギュレータに関する。以下の説明では、説明の目的のために、多数の例および特定の詳細が、本開示についての完全な理解を提供するために記載される。しかしながら、特許請求の範囲において表される本開示が、単独であるいは以下に説明される他の特徴との組み合わせにおいて、これらの例における特徴の一部またはすべてを含むことができ、また、ここに説明される特徴および概念の修正および同等物をさらに含むことができることは、当業者にとって明らかであろう。

[0012]図１は、本開示の実施形態による実例的なスイッチングレギュレータ回路を例示する。スイッチングレギュレータ１００は、ＰＭＯＳトランジスタＴｐ１５０、ＮＭＯＳトランジスタＴｎ１５１、インダクタＬ１１５２、キャパシタＣ１１５３、およびＲｌｏａｄ１５４によって例示される負荷を含む。負荷は、例えば、集積回路のような、１つまたは複数の電子回路でありうる。Ｔｐの一方の端子は、入力電圧Ｖｉｎを受け取り、Ｔｐの他方の端子は、電圧Ｖｓｗを有するスイッチングノードに結合される。Ｔｎの一方の端子は、スイッチングノードに結合され、Ｔｎの他方の端子は、基準電圧（例えば、グランド）に結合される。ＴｎおよびＴｐは、回路におけるノードを共に選択的に結合するスイッチとして機能する。この例では、ＴｐはＰＭＯＳトランジスタであり、ＴｎはＮＭＯＳトランジスタであるが、他のスイッチ構造および配置が使用されうることを理解されたい。ここで示される実例的なスイッチングレギュレータアーキテクチャは、ここで説明される技法を使用しうる多くのスイッチングトポロジのうちの１つにすぎない。

[0013]ドライバ１０１および１０２は、ＴｐおよびＴｎをオンおよびオフにする。Ｔｐがオンであるとき、Ｔｎはオフであり、ＶｓｗはＶｉｎに等しい。この状態では、インダクタの両端の交流電圧は、Ｖｉｎ−Ｖｏｕｔであり、インダクタ電流Ｉ_Lは増加する。この例で示されるバックコンバータアーキテクチャの場合、Ｖｉｎは、Ｖｏｕｔよりも大きい（Ｖｉｎ＞Ｖｏｕｔ）。Ｔｎがオンであるとき、Ｔｐはオフであり、Ｖｓｗはグランドに等しい。この状態では、インダクタの両端の交流電圧は、−Ｖｏｕｔであり、インダクタ電流Ｉ_Lは減少する。出力負荷へのインダクタ電流は、出力電圧Ｖｏｕｔを生成する。この例では、フィードバックが、所定の電圧において出力電圧を維持するように動作する。以下に説明される他の実施形態では、電流は、例えば、フィードバックパラメータ（例えば、電流制御モード）として使用されうる。したがって、本開示の実施形態は、出力電圧、出力電流、または両方を感知するスイッチングレギュレータを含みうる。

[0014]この例では、出力電圧Ｖｏｕｔは、フィードバックとして使用される。１つの実例的なフィードバック回路は、抵抗器Ｒ１１１３およびＲ２１１４を含み、これは、Ｖｏｕｔを受け取って、誤差増幅器（ｅａ）１１１の入力へのフィードバック信号Ｖｆｂを生成しうる。誤差増幅器１１１はまた、誤差信号Ｖｅａを生成するために、基準（例えば、このケースでは、電圧Ｖｒｅｆ）を受け取ることができる。Ｖｅａは、出力電圧に基づくことができ、または他の実施形態では、出力電流に基づくことができる。この例では、誤差増幅器１１１の出力は、比較器１１２の入力に結合される。比較器１１２の別の入力は、ランプジェネレータ１２０に結合される。比較器１１２は、変調信号を生成するためにランプ信号と誤差信号を比較するための１つの実例的な手段である。ランプジェネレータ１２０は、ランプ信号Ｖｒａｍｐを生成する。Ｖｒａｍｐは、変調信号Ｖｄｃを生成するためにＶｅａと比較され、これは、ＴｐおよびＴｎをオンおよびオフにする駆動信号ＨＳおよびＬＳを生成するために、ステートマシン１１０に結合されうる。

[0015]この例では、ランプジェネレータ１２０は、電流源１２３、キャパシタ（Ｃ２）１２２、および放電トランジスタ（discharge transistor）１２１を含む。電流源１２３、キャパシタ１２２、および放電トランジスタ１２１は、ランプ信号を生成するための１つの実例的な手段である。電流源１２３は、キャパシタ１２２への電流Ｉ１を生成する。電流Ｉ１がＣ２に流れるにつれて、キャパシタ１２２上の電圧は、Ｖｒａｍｐを生成するためにほぼ線形に（approximately linearly）増加する。ステートマシン１１０は、リセット信号ＲＳＥＴを生成する。この例では、トランジスタ１２１は、キャパシタＣ２を放電するスイッチとして機能する。例えば、ＲＳＥＴは、トランジスタ１２１をオンにし、キャパシタ１２２上に蓄積された電荷は、基準電圧（例えば、グランド）に結合される。ＲＳＥＴは、クロック信号ＣＬＫに関連する周期信号である。したがって、キャパシタ１２２上の電圧Ｖｒａｍｐは、ＲＳＥＴと同じ期間で、最大値まで線形に増加し、その後、グランドまで減少しうる。電流Ｉ１、キャパシタンスＣ２、基準電圧（例えば、グランド）、およびＲＳＥＴの期間とデューティサイクルは、Ｖｒａｍｐの最大値と最小値を決定しうる。以下により詳細に説明されるように、電流Ｉ１の大きさがＶｒａｍｐのスロープを設定するので、例えば、電流源１２３からの電流Ｉ１の大きさは、誤差信号の最大値よりも小さくなるようにランプ信号の最大値を設定するように構成されうる。

[0016]図２は、図１におけるスイッチングレギュレータに関連付けられる波形を例示する。図２は、５０％デューティサイクルと期間Ｔを有するクロック信号ＣＬＫを示す。リセット信号ＲＳＥＴは、異なるデューティサイクルであるが、ＣＬＫと同じ期間を有しうる。ここで、ＲＳＥＴは、ＣＬＫの立ち上がりエッジの前に、ハイ（high）状態に遷移する。ＣＬＫの立ち上がりエッジは、ＲＳＥＴをロー（low）状態に遷移させる。上記で説明されたように、Ｖｒａｍｐは、ＲＳＥＴがローである間に増加する。ＲＳＥＴがハイ状態にあるとき、Ｖｒａｍｐは、一定値（例えば、グランド）にリセットされる。ＲＳＥＴがロー状態にあるとき、Ｖｒａｍｐは、最大値まで増加する。したがって、ＲＳＥＴの期間とデューティサイクルに関連する、ＲＳＥＴがロー状態にある時間期間は、誤差信号の最大値よりも小さくなるようにランプ信号の最大値を設定するように構成されうる。

[0017]図２は、例示を目的として、値の範囲にわたって誤差信号Ｖｅａを示す。Ｖｒａｍｐが増加するにつれて、それは、Ｖｅａと交差しうる。ＶｒａｍｐがＶｅａよりも小さいとき、Ｖｄｃ（比較器１１２の出力）はローであり、ＶｒａｍｐがＶｅａよりも大きいとき、Ｖｄｃはハイである。ランプがリセットされるとき、Ｖｒａｍｐは、再びＶｅａと交差する。したがって、Ｖｅａが、Ｖｒａｍｐの最大値よりも小さく、Ｖｒａｍｐの最小値（ここでは、グランド）よりも大きいとき、Ｖｄｃは、ランプ信号の各期間の間に（例えば、２回）状態の間を遷移する。例えば、Ｖｒａｍｐが増加してＶｅａと交差したとき、Ｖｄｃは、ロー状態からハイ状態に遷移し、また、Ｖｒａｍｐがリセットされたとき、Ｖｄｃは、ハイ状態からロー状態に遷移する。

[0018]図２に例示されるように、Ｖｄｃがハイである時間期間は、Ｖｅａが増加するにつれて減少する。Ｖｄｃは、順に（in turn）、スイッチングトランジスタＴｐおよびＴｎを制御するために使用されうる。この例では、ハイサイド駆動信号ＨＳは、ＣＬＫの立ち上がりエッジとともにハイになり、ローサイド駆動信号ＬＳは、ＣＬＫの立ち上がりエッジとともにローになる。この状態では、Ｔｐはオンであり、Ｔｎはオフであり、スイッチノードＶｓｗは、Ｖｉｎに等しい。この例では、これら駆動信号は、Ｖｄｃの立ち上がりエッジで遷移する。したがって、ＶｒａｍｐがＶｅａと交差すると、Ｖｄｃがハイになり、ＨＳがローになり、ＬＳがハイになることを引き起こす。この状態では、Ｔｎはオンであり、Ｔｐはオフであり、Ｖｓｗはグランドに等しい。Ｖｅａが増加するにつれて、図２は、変調信号Ｖｄｃがハイである時間期間が減少することを例示する。その代わりに、ＨＳがハイであり、ＬＳがローである時間が増加し、これは、Ｔｐについてのより長いオン時間およびＴｎについてのより長いオフ時間に対応し、これは、インダクタ電流を増加させる。

[0019]一実施形態では、スイッチングレギュレータは、図２に例示されるように２つのモードで動作する。第１のモードでは、ランプ信号Ｖｒａｍｐは、誤差信号Ｖｅａと交差するように増加する。上記で説明されたように、Ｖｅａにおける変化は、Ｖｄｃの変調をもたらし、ＴｐおよびＴｎの状態は、ランプ信号の各期間中に（例えば、オンからオフに）変化する。したがって、このモードは、ＰＷＭモードと称される。しかしながら、図２に例示されるように、第２の動作モードでは、誤差信号Ｖｅａは、ランプ信号Ｖｒａｍｐの最大値を超えて増加する。したがって、スイッチングトランジスタＴｐは、ランプ信号Ｖｒａｍｐの１つまたは複数の全期間にわたってオンにされる。Ｔｐが全期間にわたってオンであるとき、デューティサイクルは１００％である。しがたって、このモードは、１００％デューティサイクルモード（１００％ＤＣモード）と称される。例えば、負荷への電流が増加した場合、ＶｏｕｔおよびＶｆｂは、降下することがあり得、Ｖｅａを上昇させる。負荷電流Ｉ_Lは、Ｖｅａの値の範囲にわたって図２に例示される。示されるように、ＶｅａがＶｒａｍｐの最大値を超えて増加したとき、デューティサイクルは１００％であり、インダクタ電流は、Ｖｒａｍｐの複数の期間にわたって連続的に増加する。１００％ＤＣモードでは、Ｖｏｕｔは、最終的にはＶｉｎとほぼ等しくなり、インダクタ電流のスロープは、ほぼゼロ（例えば、平坦（flat））になる。

[0020]本開示の特徴および利点は、Ｖｒａｍｐの最大値よりも大きい値を達成しうる誤差信号を含む。例えば、誤差増幅器１１１は、Ｖｒａｍｐの全範囲よりも、Ｖｆｂの入力の範囲に応答して、より広い出力電圧範囲を有しうる。特に、誤差増幅器１１１は、ランプ信号Ｖｒａｍｐの値の範囲よりも大きい値の範囲にわたってＶｅａを生成するために、ＶｆｂとＶｒｅｆの間の差を増幅する利得を有しうる。誤差増幅器１１１のためにインプリメントされる特定の利得は、設計パラメータに依存することができ、これは、例えば、出力電流および電圧、フィードバック抵抗分圧器（feedback resistor divider）（例えば、抵抗器１１３および１１４）の減衰、およびランプ信号の最小値、最大値、およびスロープ（例えば、Ｉ１およびＣ２）を含む。

[0021]図３は、ステートマシン１１０における制御ロジックの一部を例示する。一実施形態では、高周波数クロックＨＦ＿ＣＬＫは、スイッチング周波数クロックＣＬＫおよびリセット信号ＲＳＥＴを生成するために分周（divided down）されることができる。この例では、ＨＦ＿ＣＬＫは、分周器回路（divider circuit）３０１によって受信される。分周器回路３０１は、ＣＬＫおよびＲＳＥＴを生成するためにＨＦ＿ＣＬＫを分周する。上記に例示されたように、ＣＬＫは、５０％デューティサイクルを有することができ、ＲＳＥＴは、５０％よりも少ないデューティサイクルを有する。ＲＳＥＴは、設定周波数において図１のキャパシタＣ２を放電することによって、ランプ信号の期間を設定する。ＣＬＫは、ハイサイド駆動信号ＨＳおよびローサイド駆動信号ＬＳを生成するために、フリップフロップ（ＦＦ）３０２によって受信される。この例では、ＦＦ３０２は、高い電圧（例えば、Ｖｄｄ）を受け取るための遅延入力（Ｄ）と、Ｄ入力における論理値を出力Ｑに転送（transfer）するＣＬＫ入力とを有する遅延タイプフリップフロップ（Ｄ−ＦＦ）である。変調信号Ｖｄｃは、ＦＦ３０２のリセット（ＲＳＴ）入力で受信される。ＦＦ３０２のＱ出力は、ＨＳ信号を生成し、Ｑ^*（Ｑの論理反転）出力は、ＬＳ信号を生成する。ＣＬＫおよびＲＳＥＴは、同じ期間を有し、図２の例では、ＨＳおよびＬＳの１つの遷移を制御する、ＣＬＫの立ち上がりエッジは、ＲＳＥＴの立ち下がりエッジと同時に起こり、これは、Ｖｒａｍｐをオンにする。したがって、ＨＳおよびＬＳの第１の遷移と、Ｖｄｃによって生成される第２の遷移との間の時間期間は、Ｖｅａの値に対応する。

[0022]図４は、本開示の別の実施形態による実例的なスイッチングレギュレータ回路を例示する。スイッチングレギュレータ４００は、スイッチングレギュレータ１００と実質的に同じであるが、電流制御のために構成される。この例では、電流制御回路は、トランジスタＴｐ１５０の端子（例えば、このケースでは、入力端子）に結合された入力を有する電流フィードバック回路４０１を含む。電流フィードバック回路４０１は、キャパシタ１２２の端子に結合された出力を有する。電流フィードバック回路４０１は、Ｔｐにおける電流を感知し、これは、Ｔｐがオンであるときの各期間の部分の間の出力電流に対応する。電流フィードバック回路４０１は、図４の４０３において例示されるように、ランプ信号Ｖｒａｍｐにおけるオフセットを生成する。オフセットおよび電流源の大きさは、以下に説明されるように、誤差信号の最大値よりも小さくなるようにＶｒａｍｐの最大値を設定するように構成されうる。Ｖｅａは、比較器１１２を使用してＶｒａｍｐと比較される。この例では、比較器１１２の出力は、フリップフロップ４０４に結合される。フリップフロップ４０４の出力は、以下により詳細に説明されるように、変調信号Ｖｄｃを生成する。フリップフロップ４０４は、例えば、ステートマシン１１０の一部として含まれうるが、ここでは、例示を目的として、別個に示される。

[0023]図５は、図４におけるスイッチングレギュレータ４００に関連付けられる波形を例示する。図５に例示されるように、ＲＳＥＴがローになったとき、Ｖｒａｍｐは、出力電流に対応する第１のオフセット電圧まで増加し、その後、線形に増加し始める。最初に、ＴｐオンおよびＴｎオフ（出力電流の増加）に対応して、各クロック期間の始まりにおいて、Ｖｄｃはローであり、ＨＳはハイであり、ＬＳはローである。ＶｒａｍｐがＶｅａと交差するとき、比較器１１２は、フリップフロップ４０４へのパルスを生成する。比較器１１２の出力は、ローからハイへのＶｄｃにおける遷移を生成する。Ｖｄｃがハイになると、ＨＳがローになり、ＬＳがハイになり、ＴｐオフおよびＴｎオフ（出力電流の減少）に対応する。Ｖｄｃは、ＲＳＥＴの次の立ち上がりエッジまでハイのままである。ＲＳＥＴがローからハイに遷移するとき、Ｖｄｃは、ＦＦ４０４の出力においてローにリセットされる。この例では、キャパシタＣ２は、２つの状態−ＶｄｃハイまたはＲＳＥＴハイのいずれかに基づいてリセットされる。したがって、ＶｒａｍｐがＶｅａに達した（meets）とき、Ｖｄｃはハイになり、Ｖｄｃは、Ｖｒａｍｐをグランドに設定するために、論理和ゲート４０２を通じてトランジスタ１２１に結合される。しかしながら、ＲＳＥＴがローからハイに遷移するので、Ｖｒａｍｐはグランドにとどまり、これは、ＦＦ４０４をリセットし、Ｖｄｃをローにリセットするが、トランジスタ１２１をオンに維持する。

[0024]図５は、Ｖｒａｍｐの最大値よりも大きい値を達成しうる誤差信号Ｖｅａをさらに例示する。図１および図２における実施形態と同様に、誤差増幅器１１１は、Ｖｒａｍｐの全範囲よりも、Ｖｆｂの入力の範囲に応答して、より広い出力電圧範囲を有しうる。したがって、スイッチングレギュレータ４００は、図５に例示されるように２つのモードで動作する。第１のモードでは、Ｖｒａｍｐは、誤差信号Ｖｅａと交差するように増加する。上記で説明されたように、Ｖｅａにおける変化は、Ｖｄｃの変調をもたらし、ＴｐおよびＴｎの状態は、ランプ信号の各期間中に（例えば、オンからオフに）変化する。したがって、このモードは、同様にＰＷＭモードと称される。しかしながら、図５に例示されるように、第２の動作モードでは、誤差信号Ｖｅａは、Ｖｒａｍｐの最大値を超えて増加する。したがって、スイッチングトランジスタＴｐは、Ｖｒａｍｐの１つまたは複数の全期間にわたってオンにされる。Ｔｐが全期間にわたってオンであるとき、デューティサイクルは１００％である（１００％ＤＣモード）。図５は、異なる動作モードおよびＶｄｃの異なる状態についてのトランジスタＴｐにおけるハイサイド電流、インダクタ電流Ｉ_L、およびスイッチングノードＶｓｗを例示する。

[0025]１００％デューティサイクル動作を有することが有利である例は、スイッチドモードバッテリ充電器についてである。例えば、最大のバックデューティサイクルは、電力経路抵抗とともに、所与の充電電流と充電終止（フロート）電圧（end-of-charge(float) voltage）をサポートしうる最小の充電器入力電圧を決定しうる。１００％デューティサイクル動作は、より低い入力電圧および／またはより高い充電電流を可能にするために、バッテリ充電器アプリケーションにおいて使用されうる。

[0026]上記説明は、どのように特定の実施形態の態様がインプリメントされうるかの例とともに、本発明の様々な実施形態を例示する。上記例は、唯一の実施形態であるように見なされるべきではなく、以下の特許請求の範囲によって定義される特定の実施形態の柔軟性および利点を例示するために示された。上記開示および以下の特許請求の範囲に基づいて、他の配置、実施形態、インプリメンテーションおよび同等物が、特許請求の範囲によって定義される本開示の範囲から逸脱することなく用いられうる。
以下に、本願出願の当初の特許請求の範囲に記載された発明を付記する。
［Ｃ１］
入力電圧を受け取るための入力端子と、出力ノードに結合された出力端子とを有する第１のスイッチングトランジスタと、
期間を有するランプ信号を生成するためのランプジェネレータと、
前記ランプ信号および誤差信号を受信し、それに従って、変調信号を生成するための比較器と
を備え、
ここにおいて、第１の動作モードでは、前記ランプ信号は、前記誤差信号と交差するように増加し、それに従って、前記ランプ信号の各期間中の前記第１のスイッチングトランジスタの状態を変化させ、第２の動作モードでは、前記誤差信号は、前記ランプ信号の最大値を超えて増加し、それに従って、前記スイッチングトランジスタは、前記ランプ信号の１つまたは複数の全期間にわたってオンにされる、
スイッチングレギュレータ回路。
［Ｃ２］
前記誤差信号は、前記出力ノードからのフィードバック電圧を受け取るように結合された第１の入力と、基準電圧に結合された第２の入力とを有する誤差増幅器によって生成される、Ｃ１に記載の回路。
［Ｃ３］
前記ランプジェネレータは、
電流源と、
前記電流源に結合された端子を有するキャパシタと、
スイッチと
を備え、
ここにおいて、前記電流源の大きさは、前記誤差信号の最大値よりも小さくなるように前記ランプ信号の前記最大値を設定するように構成される、Ｃ１に記載の回路。
［Ｃ４］
前記ランプジェネレータは、リセット信号を受信し、前記リセット信号が第１の状態にあるとき、前記ランプ信号は一定値を有し、前記リセット信号が第２の状態にあるとき、前記ランプ信号は前記最大値まで増加し、前記リセット信号の前記第２の状態の時間期間は、前記誤差信号の最大値よりも小さくなるように前記ランプ信号の前記最大値を設定するように構成される、Ｃ１に記載の回路。
［Ｃ５］
クロック信号を受信して、前記リセット信号を生成するための分周器回路をさらに備え、前記クロック信号は、前記ランプ信号の前記期間を設定する、Ｃ４に記載の回路。
［Ｃ６］
前記ランプジェネレータは、前記スイッチングレギュレータにおける電流を感知して、前記ランプ信号におけるオフセットを生成するための電流フィードバック回路をさらに備え、ここにおいて、前記ランプ信号の前記最大値は、前記誤差信号の最大値よりも小さい、Ｃ１に記載の回路。
［Ｃ７］
前記ランプジェネレータは、
電流源と、
前記電流源に結合された端子を有するキャパシタと、
スイッチと、
リセット信号を受信するように結合された第１の入力と、前記変調信号を受信するように結合された第２の入力とを有する論理和ゲートと、ここにおいて、前記リセット信号が第１の状態にあるとき、前記ランプ信号は一定値を有し、前記リセット信号が第２の状態にあるとき、前記ランプ信号は前記最大値まで増加する、
を備え、
ここにおいて、前記オフセットおよび前記電流源の大きさは、前記誤差信号の最大値よりも小さくなるように前記最大値を設定するように構成される、Ｃ６に記載の回路。
［Ｃ８］
第１のスイッチングトランジスタの入力端子で入力電圧を受け取ることと、前記スイッチングトランジスタは、出力ノードに結合された出力端子を有し、
期間を有するランプ信号を生成することと、
変調信号を生成するために前記ランプ信号と誤差信号を比較することと
を備え、
ここにおいて、第１の動作モードでは、前記ランプ信号は、前記誤差信号と交差するように増加し、それに従って、前記ランプ信号の各期間中の前記第１のスイッチングトランジスタの状態を変化させ、第２の動作モードでは、前記誤差信号は、前記ランプ信号の最大値を超えて増加し、それに従って、前記スイッチングトランジスタは、前記ランプ信号の１つまたは複数の全期間にわたってオンにされる、方法。
［Ｃ９］
前記誤差信号は、前記出力ノードからのフィードバック電圧と、基準電圧とに基づいて生成される、Ｃ８に記載の方法。
［Ｃ１０］
前記ランプ信号を生成することは、
キャパシタへの電流を生成することと、
第１の信号に応答して、前記キャパシタを放電することと
を備え、
ここにおいて、前記電流の大きさは、前記誤差信号の最大値よりも小さくなるように前記ランプ信号の前記最大値を設定するように構成される、Ｃ８に記載の方法。
［Ｃ１１］
前記ランプ信号を生成することは、
リセット信号を受信することを備え、ここにおいて、前記リセット信号が第１の状態にあるとき、前記ランプ信号は一定値を有し、前記リセット信号が第２の状態にあるとき、前記ランプ信号は前記最大値まで増加し、前記リセット信号の前記第２の状態の時間期間は、前記誤差信号の最大値よりも小さくなるように前記ランプ信号の前記最大値を設定するように構成される、Ｃ８に記載の方法。
［Ｃ１２］
クロック信号を分周して、前記リセット信号を生成することをさらに備え、前記クロック信号は、前記ランプ信号の前記期間を設定する、Ｃ１１に記載の方法。
［Ｃ１３］
前記スイッチングレギュレータにおける電流を感知することと、
前記感知された電流に基づいて、前記ランプ信号におけるオフセットを生成することと、ここにおいて、前記ランプ信号の前記最大値は、前記誤差信号の最大値よりも小さい、
をさらに備える、Ｃ８に記載の方法。
［Ｃ１４］
前記ランプ信号を生成することは、
キャパシタへの電流を生成することと、
前記変調信号およびリセット信号の論理和に応答して、前記キャパシタを放電することと
を備え、
ここにおいて、前記リセット信号が第１の状態にあるとき、前記ランプ信号は一定値を有し、前記リセット信号および変調信号の両方が第２の状態にあるとき、前記ランプ信号は前記最大値まで増加し、
ここにおいて、前記オフセットおよび前記電流源の大きさは、前記誤差信号の最大値よりも小さくなるように前記ランプ信号の前記最大値を設定するように構成される、Ｃ１３に記載の方法。
［Ｃ１５］
入力電圧を受け取るための入力端子と、出力ノードに結合された出力端子とを有する第１のスイッチングトランジスタと、
ランプ信号を生成するための手段と、前記ランプ信号は、期間を有し、
変調信号を生成するために前記ランプ信号と誤差信号を比較するための手段と
を備え、
ここにおいて、第１の動作モードでは、前記ランプ信号は、前記誤差信号と交差するように増加し、それに従って、前記ランプ信号の各期間中の前記第１のスイッチングトランジスタの状態を変化させ、第２の動作モードでは、前記誤差信号は、前記ランプ信号の最大値を超えて増加し、それに従って、前記スイッチングトランジスタは、前記ランプ信号の１つまたは複数の全期間にわたってオンにされる、
スイッチングレギュレータ回路。

Claims

スイッチングレギュレータ回路であって、
入力電圧を受け取るための入力端子と、出力ノードに結合された出力端子とを有する第１のスイッチングトランジスタと、
期間を有するランプ信号を生成するためのランプジェネレータと、
前記ランプ信号および誤差信号を受信するための比較器と、前記比較器の出力は、フリップフロップに結合され、それに従って、変調信号を生成する、
を備え、
ここにおいて、第１の動作モードでは、前記ランプ信号は、前記誤差信号と交差するように増加し、それに従って、前記ランプ信号の各期間中の前記第１のスイッチングトランジスタの状態を変化させ、第２の動作モードでは、前記誤差信号は、前記ランプ信号の最大値を超えて増加し、それに従って、前記第１のスイッチングトランジスタは、前記ランプ信号の１つまたは複数の全期間にわたってオンにされる、
前記ランプジェネレータは、前記スイッチングレギュレータ回路における電流を感知して、前記ランプ信号におけるオフセットを生成するための電流フィードバック回路と、ここにおいて、前記ランプ信号の前記最大値は、前記誤差信号の最大値よりも小さい、
電流源と、
前記電流源に結合された端子を有するキャパシタと、
スイッチと、
リセット信号を受信するように結合された第１の入力と、前記変調信号を受信するように結合された第２の入力とを有する論理和ゲートと、ここにおいて、前記リセット信号が第１の状態にあるとき、前記ランプ信号は一定値を有し、前記リセット信号が第２の状態にあるとき、前記ランプ信号は前記最大値まで増加する、
ここにおいて、前記オフセットおよび前記電流源の大きさは、前記誤差信号の最大値よりも小さくなるように前記最大値を設定するように構成される、
をさらに備える、
スイッチングレギュレータ回路。
前記誤差信号は、前記出力ノードからのフィードバック電圧を受け取るように結合された第１の入力と、基準電圧に結合された第２の入力とを有する誤差増幅器によって生成される、請求項１に記載の回路。
クロック信号を受信して、前記リセット信号を生成するための分周器回路をさらに備え、前記クロック信号は、前記ランプ信号の前記期間を設定する、請求項１に記載の回路。
スイッチングレギュレータ回路において実行される方法であって、
第１のスイッチングトランジスタの入力端子で入力電圧を受け取ることと、前記第１のスイッチングトランジスタは、出力ノードに結合された出力端子を有し、
期間を有するランプ信号を生成することと、
前記ランプ信号と誤差信号を比較し、変調信号を生成するために前記比較された信号をフリップフロップにおいて記憶することと、
ここにおいて、第１の動作モードでは、前記ランプ信号は、前記誤差信号と交差するように増加し、それに従って、前記ランプ信号の各期間中の前記第１のスイッチングトランジスタの状態を変化させ、第２の動作モードでは、前記誤差信号は、前記ランプ信号の最大値を超えて増加し、それに従って、前記第１のスイッチングトランジスタは、前記ランプ信号の１つまたは複数の全期間にわたってオンにされる、
前記スイッチングレギュレータ回路における電流を感知することと、
前記感知された電流に基づいて、前記ランプ信号におけるオフセットを生成することと、ここにおいて、前記ランプ信号の前記最大値は、前記誤差信号の最大値よりも小さい、
を備え、
ここにおいて、前記ランプ信号を生成することは、
キャパシタへの電流を生成することと、
前記変調信号およびリセット信号の論理和に応答して、前記キャパシタを放電することと
を備え、
ここにおいて、前記リセット信号が第１の状態にあるとき、前記ランプ信号は一定値を有し、前記リセット信号および変調信号の両方が第２の状態にあるとき、前記ランプ信号は前記最大値まで増加し、
ここにおいて、前記オフセットおよび前記キャパシタへの前記電流の大きさは、前記誤差信号の最大値よりも小さくなるように前記ランプ信号の前記最大値を設定するように構成される、方法。
前記誤差信号は、前記出力ノードからのフィードバック電圧と、基準電圧とに基づいて生成される、請求項４に記載の方法。
クロック信号を分周して、前記リセット信号を生成することをさらに備え、前記クロック信号は、前記ランプ信号の前記期間を設定する、請求項４に記載の方法。