JP2003308288A - マイクロコンピュータシステム - Google Patents

マイクロコンピュータシステム

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JP2003308288A
JP2003308288A JP2002116113A JP2002116113A JP2003308288A JP 2003308288 A JP2003308288 A JP 2003308288A JP 2002116113 A JP2002116113 A JP 2002116113A JP 2002116113 A JP2002116113 A JP 2002116113A JP 2003308288 A JP2003308288 A JP 2003308288A
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Shohei Moriwaki
昇平 森脇
Yoshiiku Azekawa
善郁 畔川
Osamu Chiba
修 千葉
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    • H04L12/28—Data switching networks characterised by path configuration, e.g. LAN [Local Area Networks] or WAN [Wide Area Networks]
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    • H04L12/40—Bus networks
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Abstract

(57)【要約】 【課題】 マイクロコンピュータがクライアントデバイ
スの制御を行なうことが可能なマイクロコンピュータシ
ステムを提供すること。 【解決手段】 ＭＤＩＯインタフェース３２は、上位シ
リアルバス２を介してホストデバイスとの間でデータの
送受信を行なう。また、ＭＤＩＯインタフェース４０
は、下位シリアルバス４を介してクライアントデバイス
との間でデータの送受信を行なう。ＣＰＵ３０は、ＭＤ
ＩＯインタフェース３２およびＭＤＩＯインタフェース
４０を制御して、ホストデバイスとクライアントデバイ
スとの間のデータ転送を制御するので、ＣＰＵ３０が下
位シリアルバス４に接続されたクライアントデバイスを
制御することが可能となる。

Description

【発明の詳細な説明】
【０００１】
【発明の属する技術分野】本発明は、イーサネット
（Ｒ）などのネットワークに使用されるマイクロコンピ
ュータシステムに関し、特に、ホストデバイスとクライ
アントデバイスとが接続されるシリアルバスを、上位シ
リアルバスおよび下位シリアルバスに分割して、ネット
ワークにおけるデータアクセスの制御を行なうマイクロ
コンピュータシステムに関する。
【０００２】
【従来の技術】近年、ホストデバイスからの要求に応じ
て、クライアントデバイスからデータを読出して出力す
るシステムが種々開発されており、その一例としてイー
サネット（Ｒ）に使用されるＭＤＩＯ（Medium Depende
nt Input/Output）インタフェースを用いたシステムを
挙げることができる。
【０００３】図５は、従来のイーサネット（Ｒ）に対応
したネットワークシステムの一例を示すブロック図であ
る。このネットワークシステムは、ホストデバイスであ
るＭＡＣ（Media Access Control）１０１と、シリアル
バス１０４を介してＭＡＣ１０１に接続されるＰＭＡ
（Physical Media Attachment）１０５、ＰＣＳ（Physi
cal Coding Sublayer）１０６およびＸＧＸＳ（10(X)G
eXtension Sublayer）１０７とを含む。なお、これらの
デバイスは、イーサネット（Ｒ）の物理層トランシーバ
などを構成するデバイスとして広く知られているので、
その詳細な説明は行なわない。
【０００４】図６は、ＭＡＣ１０１と、ＰＭＡ１０５、
ＰＣＳ１０６またはＸＧＸＳ１０７との間のデータ転送
を説明するための図である。ＭＡＣ１０１は、シリアル
バス１０４を介してＭＤＩＯインタフェースを搭載した
ＰＭＡ１０５、ＰＣＳ１０６およびＸＧＸＳ１０７（以
下、これらをまとめてクライアントデバイスとも呼
ぶ。）と接続されている。このデバイス群には同じポー
ト番地が与えられており、クライアントデバイスのそれ
ぞれには異なるデバイス番地が与えられている。
【０００５】ＭＡＣ１０１は、ポート番地２０２および
デバイス番地２０３を送信することによって、ＰＭＡ１
０５、ＰＣＳ１０６およびＸＧＸＳ１０７に内蔵された
レジスタを選択し、所望のレジスタにアクセスすること
ができる。
【０００６】ＭＡＣ１０１がクライアントデバイスから
データを読出す場合、ＭＡＣ１０１はクライアントデバ
イスに対して、データ読出しを示す命令コード２０１、
ポート番地２０２およびデバイス番地２０３を送信す
る。クライアントデバイスは、ポート番地２０２を参照
して、自身のクライアントデバイスに対するアクセスで
あるか否かを判定する。そして、自身のクライアントデ
バイスに対するアクセスであれば、デバイス番地２０３
を参照してそのデバイス番地２０３に対応するクライア
ントデバイスのレジスタからデータ２０５を読出し、Ｍ
ＡＣ１０１へ送信する。ＭＡＣ１０１はデバイス番地２
０３を送信してから、ターンアラウンド時間２０４を経
過する前にデータ２０５を取得する必要がある。このタ
ーンアラウンド時間２０４は、通常２サイクルと規定さ
れている。たとえば、２ＭＨｚのクロックを使用してい
れば、システムは１μｓ以内にデータ２０５をＭＡＣ１
０１に返さなければならない。
【０００７】なお、ＭＡＣ１０１がクライアントデバイ
スのレジスタにデータを書込む場合、ＭＡＣ１０１がデ
ータ書込みを示す命令コード２０１、ポート番地２０
２、デバイス番地２０３およびデータ２０５を順次送信
し、ポート番地２０２に対応するクライアントデバイス
がデバイス番地２０３に対応するレジスタにデータ２０
５を書込む。
【０００８】
【発明が解決しようとする課題】上述したように、ＭＡ
Ｃ１０１がデバイス番地２０３を送信してから、ターン
アラウンド時間２０４内にクライアントデバイスがデー
タ２０５をＭＡＣ１０１に返さなければならない。した
がって、システム内のマイクロコンピュータがデバイス
番地２０３を受けた後、レジスタからデータを読出して
ＭＡＣ１０１へ送信したのでは間に合わないため、特殊
なハードウェアによってこれを実現しなければならない
といった問題点があった。
【０００９】また、従来のイーサネット（Ｒ）における
デバイス番地２０３として、０〜３のいずれかの値を割
付けることしかできなかったため、上述したＰＭＡ１０
５、ＰＣＳ１０６およびＸＧＸＳ１０７以外に、１つの
デバイスしかシリアルバス１０４に接続することができ
ず、拡張性に欠けるといった問題点があった。
【００１０】さらには、１０ギガビット・イーサネット
（Ｒ）を実現するためには半導体レーザなどを用いた光
通信を用いる必要がある。この光通信の制御にはＡ／Ｄ
（Analog/digital）コンバータ、Ｄ／Ａ（Digital/Anal
og）コンバータなどの周辺デバイスを制御するマイクロ
コンピュータが必要であるが、上述したようにＰＭＡ１
０５、ＰＣＳ１０６およびＸＧＸＳ１０７をマイクロコ
ンピュータで制御することができないため、これらのデ
バイスをマイクロコンピュータを含んだ１つのデバイス
に収容することが困難であるといった問題点があった。
【００１１】本発明は、上記問題点を解決するためにな
されたものであり、第１の目的は、マイクロコンピュー
タがクライアントデバイスの制御を行なうことが可能な
マイクロコンピュータシステムを提供することである。
【００１２】第２の目的は、シリアルバスに任意の数の
デバイスを接続することが可能なマイクロコンピュータ
システムを提供することである。
【００１３】第３の目的は、マイクロコンピュータと複
数のクライアントデバイスとを１つのチップに収容する
ことが可能なマイクロコンピュータシステムを提供する
ことである。
【００１４】
【課題を解決するための手段】請求項１に記載のマイク
ロコンピュータシステムは、ホストデバイスからの要求
に応じて、所定時間内に要求に対応したデータを送信す
るネットワークにおいて使用されるマイクロコンピュー
タシステムであって、上位バスを介してホストデバイス
との間でデータの送受信を行なう第１のインタフェース
と、上位バスとは物理的に異なる下位バスを介してクラ
イアントデバイスとの間でデータの送受信を行なう第２
のインタフェースと、第１のインタフェースおよび第２
のインタフェースを制御して、ホストデバイスとクライ
アントデバイスとの間のデータ転送を制御するプロセッ
サとを含む。
【００１５】プロセッサは、第１のインタフェースおよ
び第２のインタフェースを制御して、ホストデバイスと
クライアントデバイスとの間のデータ転送を制御するの
で、プロセッサが下位バスに接続されたクライアントデ
バイスを制御することが可能となる。
【００１６】請求項２に記載のマイクロコンピュータシ
ステムは、請求項１記載のマイクロコンピュータシステ
ムであって、第１のインタフェースおよび第２のインタ
フェースは、Medium Dependent Input/Outputインタフ
ェースである。
【００１７】したがって、上位バスを介してホストデバ
イスに接続されていたクライアントデバイスを、そのま
ま下位バスに接続することが可能となる。
【００１８】請求項３に記載のマイクロコンピュータシ
ステムは、請求項１または２記載のマイクロコンピュー
タシステムであって、第１のインタフェースは、キャッ
シュメモリを含み、プロセッサは、第１のインタフェー
スがホストデバイスから命令コードおよびポート番地を
受信したときに、下位バスに接続されるクライアントデ
バイスのレジスタの内容を読出してキャッシュメモリに
格納し、第１のインタフェースは、ホストデバイスから
デバイス番地を受信したときに、当該デバイス番地に対
応するデータをキャッシュメモリから読出してホストデ
バイスへ送信する。
【００１９】したがって、プロセッサの処理によってク
ライアントデバイスのレジスタの内容を所定時間内にホ
ストデバイスに送信することができ、プロセッサが直接
クライアントデバイスを制御することが可能となる。
【００２０】請求項４に記載のマイクロコンピュータシ
ステムは、請求項１または２記載のマイクロコンピュー
タシステムであって、プロセッサは、第１のインタフェ
ースがホストデバイスから命令コードを受信すると、第
２のインタフェースを介してクライアントデバイスに命
令コードの実行を指示する。
【００２１】したがって、プロセッサが下位バスに接続
されたクライアントデバイスを直接制御することが可能
となる。
【００２２】請求項５に記載のマイクロコンピュータシ
ステムは、請求項１〜４のいずれかに記載のマイクロコ
ンピュータシステムであって、プロセッサは、下位バス
に接続されるデバイスに任意のデバイス番地を与え、当
該デバイス番地を用いて下位バスに接続されるデバイス
との間でデータの送受信を行なう。
【００２３】したがって、下位バスにクライアントデバ
イス以外の任意の数のデバイスを接続することができ、
拡張性のあるマイクロコンピュータシステムを提供する
ことが可能となる。
【００２４】請求項６に記載のマイクロコンピュータシ
ステムは、請求項１〜５のいずれかに記載のマイクロコ
ンピュータシステムであって、クライアントデバイス
は、マイクロコンピュータシステムに内蔵される。
【００２５】したがって、プロセッサとクライアントデ
バイスとを１つのチップに収容することが可能となる。
【００２６】
【発明の実施の形態】（第１の実施の形態）図１は、本
発明の第１の実施の形態におけるマイクロコンピュータ
システムを含んだネットワークシステムの概略構成を示
すブロック図である。このネットワークシステムは、Ｍ
ＡＣ１と、ＭＤＩＯなどの上位シリアルバス２を介して
ＭＡＣ１と接続されるマイクロコンピュータシステム３
と、下位シリアルバス４を介してマイクロコンピュータ
システム３と接続されるＰＭＡ５、ＰＣＳ６およびＸＧ
ＸＳ７とを含む。
【００２７】マイクロコンピュータシステム３は、上位
シリアルバス２を介してＭＡＣ１からデータ読出しを示
す命令コード２０１、ポート番地２０２およびデバイス
番地２０３を受信すると、デバイス番地２０３に対応し
たＰＭＡ５、ＰＣＳ６またはＸＧＸＳ７（以下、これら
をまとめてクライアントデバイスと呼ぶ。）のレジスタ
の内容を後述するキャッシュメモリ（１次記憶媒体）か
ら高速に読出し、その内容をＭＡＣ１へ送信する。
【００２８】図２は、本発明の第１の実施の形態におけ
るマイクロコンピュータシステム３の概略構成を示すブ
ロック図である。このマイクロコンピュータシステム３
は、マイクロコンピュータシステム３の全体的な制御を
行なうＣＰＵ（Central Processing Unit）３０と、実
行プログラムの格納やワークエリアなどに使用されるＲ
ＡＭ（Random Access Memory）３１と、上位シリアルバ
ス２に接続されるＭＤＩＯインタフェース３２と、複数
のＡ／Ｄコンバータ３３と、複数のＤ／Ａコンバータ３
４と、フラッシュメモリ３５と、タイマ３６と、ウォッ
チドッグタイマ３７と、Ｉ2Ｃ（International Institu
te for Communications）インタフェース３８と、ＳＩ
Ｏ（Serial Input/Output）インタフェース３９と、下
位シリアルバス４に接続されるＭＤＩＯインタフェース
４０とを含む。なお、マイクロコンピュータシステム３
に含まれるこれらのデバイスは、内部バス４１を介して
接続され、データや制御信号などの入出力が行なわれ
る。
【００２９】ＭＤＩＯインタフェース３２が上位シリア
ルバス２を介してＭＡＣ１からデータ読出しを示す命令
コード２０１およびポート番地２０２を受信した時点
で、ＣＰＵ３０はＭＤＩＯインタフェース４０を介して
ＰＭＡ５、ＰＣＳ６およびＸＧＸＳ７内のレジスタから
データを読出し、ＭＤＩＯインタフェース３２内部に設
けられたキャッシュメモリ（１次記憶媒体）に格納す
る。そして、ＭＤＩＯインタフェース３２が上位シリア
ルバス２を介してＭＡＣ１からデバイス番地２０３を受
信した時点で、そのデバイス番地に対応したデータをキ
ャッシュメモリから読出して、ＭＤＩＯインタフェース
３２を介してＭＡＣ１へ送信する。この発明は、本出願
人が特願２００２−１２９７７において開示している
が、その発明の概略について以下に説明する。
【００３０】図３は、ＭＤＩＯインタフェース３２の動
作を説明するための図である。ＭＤＩＯインタフェース
（シリアル外部インタフェース）３２は、マイクロコン
ピュータシステム３の外部に設けられたクライアントデ
バイスのレジスタ（２次記憶媒体）５０から読出したデ
ータを一時的に記憶するアクセス速度が高速のキャッシ
ュメモリ（１次記憶媒体）５１を含む。
【００３１】ＭＤＩＯインタフェース３２は、ＭＡＣ１
内のＭＤＩＯインタフェース５２からデータ読出しを示
す命令コード２０１を受けると、それに続くポート番地
２０２を受信してデコードする。そして、図３のに示
すように、そのデコード結果をＣＰＵ３０へ出力する。
ＣＰＵ３０は、ＭＤＩＯインタフェース３２から受けた
デコード結果がクライアントデバイスのレジスタ５０に
該当すれば、図３のに示すように、ＣＰＵ３０はポー
ト番地２０２に対応する全デバイス番地のデータを、ク
ライアントデバイスのレジスタ５０から読出してキャッ
シュメモリ５１に書込む。
【００３２】ＭＤＩＯインタフェース３２は、続いてデ
バイス番地２０３を受けると、デバイス番地２０３をデ
コードし、そのデコード結果をキャッシュメモリ５１へ
出力して、図３のに示すように、キャッシュメモリ５
１にデバイス番地２０３に対応したデータを出力させ
る。ＭＤＩＯインタフェース３２は、キャッシュメモリ
５１から受けたデータをシリアルデータに変換し、上位
シリアルバス２を介してＭＡＣ１内のＭＤＩＯインタフ
ェース５２へ送信する。
【００３３】また、ＭＤＩＯインタフェース３２は、Ｍ
ＡＣ１内のＭＤＩＯインタフェース５２からデータ書込
みを示す命令コード２０１を受けると、それに続くポー
ト番地２０２およびデバイス番地２０３を受信してデコ
ードし、そのデコード結果をＣＰＵ３０へ出力する。Ｃ
ＰＵ３０は、ＭＤＩＯインタフェース３２から受けたデ
コード結果がクライアントデバイスのレジスタ５０に該
当すれば、ＭＤＩＯインタフェース３２からデータ２０
５を受けて、デバイス番地２０３に対応するクライアン
トデバイスのレジスタ５０にデータ２０５を書込む。
【００３４】このようにして、ＭＡＣ１がクライアント
デバイスに命令コード２０１などを送信して処理を行な
わせる場合、マイクロコンピュータシステム３がＭＡＣ
１に代行してクライアントデバイスに処理を行なわせる
ようにし、ＭＡＣ１からクライアントデバイスへのアク
セスをＣＰＵ１が擬似的に行なうようにしている。
【００３５】再び、図２の説明に戻る。ＣＰＵ３０は、
ＭＤＩＯインタフェース３２から受けたポート番地がク
ライアントデバイスのレジスタに該当すれば、ＭＤＩＯ
４０を介してクライアントデバイスのレジスタからデー
タを読出してＭＤＩＯ３２内のキャッシュメモリ５１に
データを書込む。
【００３６】ＭＤＩＯインタフェース４０は、ＭＤＩＯ
インタフェース３２と比較して、クライアントデバイス
内のレジスタのデータをキャッシュする機能が削除され
ている点が異なり、下位シリアルバス４を介してクライ
アントデバイスとの間でＭＤＩＯを使用してデータを送
受信する機能のみを有している。上述したように、ＭＤ
ＩＯインタフェース３２がクライアントデバイス内のレ
ジスタのデータをキャッシュする機能を有しているた
め、ＭＤＩＯインタフェース４０はターンアラウンド時
間２０４に拘束されない。したがって、ＣＰＵ３０が下
位シリアルバス４に接続されたクライアントデバイスや
他のデバイスから低速でデータの送受信を行なうことが
できる。
【００３７】また、上述したように、イーサネット
（Ｒ）におけるデバイス番地２０３として、０〜３のい
ずれかの値を割付けることしかできないため、ＭＤＩＯ
インタフェース３２はこの規定に拘束されることになる
が、ＭＤＩＯインタフェース４０はこの規定に拘束され
ない。すなわち、ＣＰＵ３０は、下位シリアルバス４に
接続されるクライアントデバイスや他のデバイスに任意
のデバイス番地を与えることができ、ＭＤＩＯインタフ
ェース４０を介して任意のデバイス番地を使用してクラ
イアントデバイスや他のデバイスにアクセスすることが
できるようになる。
【００３８】したがって、クライアントデバイスや他の
デバイスにデバイス番地０〜３以外のデバイス番地を与
えることができ、任意の数のデバイスを下位シリアルバ
ス４に接続できるようになる。なお、このデバイス番地
はフラッシュメモリ３５に予め格納されており、ＣＰＵ
３０がフラッシュメモリ３５に格納されたデバイス番地
を参照して、下位シリアルバス４に接続されるクライア
ントデバイスや他のデバイスにアクセスする。
【００３９】ＣＰＵ３０は、フラッシメモリ３５などの
不揮発性メモリに格納されたプログラムをＲＡＭ３１に
転送し、ＲＡＭ３１に転送されたプログラムを実行する
ことによってマイクロコンピュータシステム３全体の制
御を行なう。ＣＰＵ３０は、タイマ３６およびウォッチ
ドッグタイマ３７に時間を設定し、タイマ３６およびウ
ォッチドッグタイマ３７から出力される割込み要求を受
付けて所定の動作を行なうことによって、マイクロコン
ピュータシステム３全体の制御を行なう。
【００４０】また、マイクロコンピュータシステム３に
は、半導体レーザなどを制御するために複数のＡ／Ｄコ
ンバータ３３および複数のＤ／Ａコンバータ３４が搭載
されており、ＣＰＵ３０はこれらのＡ／Ｄコンバータ３
３およびＤ／Ａコンバータ３４を制御して、１０ギガビ
ット・イーサネット（Ｒ）に使用される光通信を実現す
る。なお、マイクロコンピュータシステム３は拡張性を
持たせるために、Ｉ2Ｃインタフェース３８およびＳＩ
Ｏインタフェース３９を備えるが、本発明とは直接関係
しないので詳細な説明は行なわない。
【００４１】以上説明したように、本実施の形態におけ
るマイクロコンピュータシステム３によれば、上位シリ
アルバス２に接続されるＭＤＩＯインタフェース３２
と、下位シリアルバス４に接続されるＭＤＩＯインタフ
ェース４０とを備え、ＣＰＵ３０がＭＡＣ１からクライ
アントデバイスへの命令を受け、クライアントデバイス
にその命令を実行させるようにしたので、従来ＭＤＩＯ
シリアルバスを介してＭＡＣ１に接続されていたクライ
アントデバイスをそのまま下位シリアルバス４に接続す
ることが可能となった。
【００４２】また、ＭＡＣ１からクライアントデバイス
内のレジスタ５０の内容の読出し要求があった場合に、
ＭＤＩＯインタフェース３２内のキャッシュメモリ５１
に格納されたデータをＭＡＣ１に送信するようにしたの
で、クライアントデバイスがターンアラウンド時間２０
４に拘束されることがなくなり、ＣＰＵ３０がクライア
ントデバイスを直接制御することが可能となった。
【００４３】また、ＣＰＵ３０は下位シリアルバス４に
接続されたクライアントデバイスや他のデバイスに任意
のデバイス番地を与えることができ、任意の数のデバイ
スをＭＤＩＯシリアルバスに接続することができるよう
になるため、従来のイーサネット（Ｒ）には規定されて
いない新たな機能を追加すること可能となった。
【００４４】また、ＣＰＵ３０がマイクロコンピュータ
システム３全体の制御を行なうので、Ａ／Ｄコンバータ
３３、Ｄ／Ａコンバータ３４などの周辺デバイスを同じ
チップ内に内蔵することが可能となった。
【００４５】（第２の実施の形態）図４は、本発明の第
２の実施の形態におけるマイクロコンピュータシステム
を含んだネットワークシステムの概略構成を示すブロッ
ク図である。このネットワークシステムは、ＭＡＣ１
と、ＭＤＩＯなどの上位シリアルバス２を介してＭＡＣ
１と接続されるマイクロコンピュータシステム８と、下
位シリアルバス４を介してマイクロコンピュータシステ
ム８と接続される周辺デバイス９とを含む。
【００４６】本実施の形態におけるマイクロコンピュー
タシステム８は、図１に示す第１の実施の形態における
マイクロコンピュータシステムと比較して、下位シリア
ルバス４に接続されていたＰＭＡ５、ＰＣＳ６およびＸ
ＧＸＳ７がマイクロコンピュータシステム８に内蔵され
ている点が異なる。したがって、重複する構成および機
能の詳細な説明は繰返さない。
【００４７】ＰＭＡ５、ＰＣＳ６およびＸＧＸＳ７は、
マイクロコンピュータシステム８の内部バス４１に接続
される。そのため、これらのクライアントデバイスにＭ
ＤＩＯインタフェースを持たせる必要がなくなり、ＣＰ
Ｕ３０が直接これらのクライアントデバイス内のレジス
タにアクセスすることができる。
【００４８】また、下位シリアルバス４に周辺デバイス
９が接続されており、ＣＰＵ３０はＭＤＩＯインタフェ
ース４０を介して周辺デバイス９にアクセスすることが
できる。したがって、下位シリアルバス４に任意の数の
周辺デバイス９を接続することができる。
【００４９】以上説明したように、本実施の形態におけ
るマイクロコンピュータシステム８によれば、マイクロ
コンピュータシステム８にＰＭＡ５、ＰＣＳ６およびＸ
ＧＸＳ７を内蔵するようにしたので、第１の実施の形態
において説明した効果に加えて、マイクロコンピュータ
３０、クライアントデバイス、Ａ／Ｄコンバータ３３、
Ｄ／Ａコンバータ３４などを１チップ内に収めることが
でき、高機能のデバイスを構築することが可能となっ
た。
【００５０】今回開示された実施の形態は、すべての点
で例示であって制限的なものではないと考えられるべき
である。本発明の範囲は上記した説明ではなくて特許請
求の範囲によって示され、特許請求の範囲と均等の意味
および範囲内でのすべての変更が含まれることが意図さ
れる。
【００５１】
【発明の効果】請求項１に記載のマイクロコンピュータ
システムによれば、プロセッサが第１のインタフェース
および第２のインタフェースを制御して、ホストデバイ
スとクライアントデバイスとの間のデータ転送を制御す
るので、プロセッサが下位バスに接続されたクライアン
トデバイスを制御することが可能となった。
【００５２】請求項２に記載のマイクロコンピュータシ
ステムによれば、上位バスを介してホストデバイスに接
続されていたクライアントデバイスを、そのまま下位バ
スに接続することが可能となった。
【００５３】請求項３に記載のマイクロコンピュータシ
ステムによれば、プロセッサの処理によってクライアン
トデバイスのレジスタの内容を所定時間内にホストデバ
イスに送信することができ、プロセッサが直接クライア
ントデバイスを制御することが可能となった。
【００５４】請求項４に記載のマイクロコンピュータシ
ステムによれば、プロセッサが下位バスに接続されたク
ライアントデバイスを直接制御することが可能となっ
た。
【００５５】請求項５に記載のマイクロコンピュータシ
ステムによれば、下位バスにクライアントデバイス以外
の任意の数のデバイスを接続することができ、拡張性の
あるマイクロコンピュータシステムを提供することが可
能となった。
【００５６】請求項６に記載のマイクロコンピュータシ
ステムによれば、プロセッサとクライアントデバイスと
を１つのチップに収容することが可能となった。
【図面の簡単な説明】
【図１】 本発明の第１の実施の形態におけるマイクロ
コンピュータシステムを含んだネットワークシステムの
概略構成を示すブロック図である。
【図２】 本発明の第１の実施の形態におけるマイクロ
コンピュータシステム３の概略構成を示すブロック図で
ある。
【図３】 ＭＤＩＯインタフェース３２の動作を説明す
るための図である。
【図４】 本発明の第２の実施の形態におけるマイクロ
コンピュータシステムを含んだネットワークシステムの
概略構成を示すブロック図である。
【図５】 従来のイーサネット（Ｒ）に対応したネット
ワークシステムの一例を示すブロック図である。
【図６】 ＭＡＣ１０１と、ＰＭＡ１０５、ＰＣＳ１０
６またはＸＧＸＳ１０７との間のデータ転送を説明する
ための図である。
【符号の説明】
１ ＭＡＣ、２ 上位シリアルバス、３，８ マイクロ
コンピュータシステム、４ 下位シリアルバス、５ Ｐ
ＭＡ、６ ＰＣＳ、７ ＸＧＸＳ、３０ ＣＰＵ、３１
ＲＡＭ、３２，４０，５２ ＭＤＩＯインタフェー
ス、３３ Ａ／Ｄコンバータ、３４ Ｄ／Ａコンバー
タ、３５ フラッシュメモリ、３６ タイマ、３７ ウ
ォッチドッグタイマ、３８ Ｉ2Ｃインタフェース、３
９ ＳＩＯインタフェース、５０ レジスタ、５１ キ
ャッシュメモリ。
フロントページの続き (72)発明者 千葉 修 東京都千代田区丸の内二丁目２番３号 三 菱電機株式会社内 Ｆターム(参考） 5B061 FF00

Claims (6)

    【特許請求の範囲】
  1. 【請求項１】 ホストデバイスからの要求に応じて、所
    定時間内に前記要求に対応したデータを送信するネット
    ワークにおいて使用されるマイクロコンピュータシステ
    ムであって、 上位バスを介して前記ホストデバイスとの間でデータの
    送受信を行なう第１のインタフェースと、 前記上位バスとは物理的に異なる下位バスを介してクラ
    イアントデバイスとの間でデータの送受信を行なう第２
    のインタフェースと、 前記第１のインタフェースおよび前記第２のインタフェ
    ースを制御して、前記ホストデバイスと前記クライアン
    トデバイスとの間のデータ転送を制御するプロセッサと
    を含む、マイクロコンピュータシステム。
  2. 【請求項２】 前記第１のインタフェースおよび前記第
    ２のインタフェースは、Medium Dependent Input/Outpu
    tインタフェースである、請求項１記載のマイクロコン
    ピュータシステム。
  3. 【請求項３】 前記第１のインタフェースは、キャッシ
    ュメモリを含み、 前記プロセッサは、前記第１のインタフェースが前記ホ
    ストデバイスから命令コードおよびポート番地を受信し
    たときに、前記下位バスに接続されるクライアントデバ
    イスのレジスタの内容を読出して前記キャッシュメモリ
    に格納し、 前記第１のインタフェースは、前記ホストデバイスから
    デバイス番地を受信したときに、当該デバイス番地に対
    応するデータを前記キャッシュメモリから読出して前記
    ホストデバイスへ送信する、請求項１または２記載のマ
    イクロコンピュータシステム。
  4. 【請求項４】 前記プロセッサは、前記第１のインタフ
    ェースが前記ホストデバイスから命令コードを受信する
    と、前記第２のインタフェースを介して前記クライアン
    トデバイスに前記命令コードの実行を指示する、請求項
    １または２記載のマイクロコンピュータシステム。
  5. 【請求項５】 前記プロセッサは、前記下位バスに接続
    されるデバイスに任意のデバイス番地を与え、当該デバ
    イス番地を用いて前記下位バスに接続されるデバイスと
    の間でデータの送受信を行なう、請求項１〜４のいずれ
    かに記載のマイクロコンピュータシステム。
  6. 【請求項６】 前記クライアントデバイスは、前記マイ
    クロコンピュータシステムに内蔵される、請求項１〜５
    のいずれかに記載のマイクロコンピュータシステム。
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