JP2003044354A - メモリ制御装置 - Google Patents

Abstract

(57)【要約】 【課題】 メモリに対するアクセス回数を最小限に抑
え，高速にデータの転送を行うことができるメモリ制御
装置を提供する。 【解決手段】 メモリのデータバス幅と同サイズのレジ
スタを設け，メモリから１回のアクセスで読み出したデ
ータ（メモリのデータバス幅サイズ）を該レジスタに格
納した後に，必要なデータを該レジスタから順次選択
し、リード要求したＣＰＵ等の処理装置に出力する。こ
れにより、メモリへのアクセス回数が必要最小限で済
み、高速にデータの転送を行うことができる。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、メモリに高速にア
クセスすることのできるメモリ制御装置に関するもので
ある。

【０００２】

【従来の技術】従来のメモリ制御装置においては、ＣＰ
Ｕ等の処理装置が出力するアドレスをそのままメモリに
接続して、メモリアクセスを行っていた。しかし、この
方法では、複数データをリードする場合に、ＣＰＵが出
力したアドレス信号のメモリまでの到達時間、メモリへ
のアクセス時間、データのＣＰＵまでの到達時間等が、
各データをリードする毎に加算されるため、アクセス速
度の低下を招くという問題がある。この問題に対し、高
速なメモリアクセスを単一のメモリバスで実現したメモ
リ制御装置（特開平９−３４８２７に開示）がある。

【０００３】従来例として、このメモリ制御装置の簡単
な説明を行う。図１３は、従来例のメモリ制御装置の構
成を示すブロック図である。図１３において、１３１は
メモリ制御装置、１３２はメモリ、１３３はメモリにア
クセスするＣＰＵである。メモリ制御装置１３１は、ア
ドレスカウンタ部１３４、データ保持部１３５を有す
る。アドレスカウンタ部１３４は、ＣＰＵ１３３から受
け取ったアドレスでメモリ１３２に対してアクセスを行
い、ＣＰＵ１３３のデータバス幅単位でアドレスの更新
を行う。データ保持部１３５は、ＣＰＵ１３３のデータ
バス幅単位でメモリ１３２から読み出したデータを一時
的に保持する。

【０００４】ＣＰＵ１３３がデータをリードする際に、
先ず、読み出しを開始するデータのメモリ１３２上のア
ドレスをアドレスカウンタ部１３４にロードする。アド
レスカウンタ部１３４は、このアドレスでメモリ１３２
にアクセスし、リードしたデータ（ＣＰＵ１３３のデー
タバス幅分）をデータ保持部１３５に格納する。ＣＰＵ
１３３が、データ保持部１３５からデータを読み出す間
に、アドレスカウンタ部１３４は、保持しているアドレ
スを次のアドレス（ＣＰＵ１３３のバス幅分先のアドレ
ス）に更新し、メモリ１３２にアクセスし、リードした
データをデータ保持部１３５に格納する。従って、同じ
メモリ１３２から連続したアドレスに対するデータを読
み出す処理において、ＣＰＵ１３３がデータを読み込ん
でいる間に、次のアドレスのデータを読み込ませること
で、ＣＰＵ１３３は、メモリアクセスに要する待ち時間
なしに、連続してデータを読み込むことができる。

【０００５】ここで、アドレスとは、メモリの番地を特
定する任意の情報である。絶対番地の情報、相対番地の
情報、任意の番地を起点として番地をインクリメント又
はデクリメントするクロックを含む。

【０００６】また、データのライトの際も、同様にし
て、メモリアクセスに要する待ち時間なしに、連続して
データを書き込むことができる。

【０００７】

【発明が解決しようとする課題】しかしながら、従来の
技術において、例えば、ＣＰＵ１３３のデータバス幅を
Ｍビット、メモリ１３２のデータバス幅をＮビットと
し、Ｍ＜Ｎの場合には、１回のメモリアクセスでＮビッ
トのデータが読み込めるにもかかわらず、Ｍビット分の
データしか読み込めないので、メモリアクセス回数はＮ
／Ｍ回となる。具体的に数値で示すと、Ｍ＝８ビット、
Ｎ＝６４ビットの場合に、６４ビットのデータを読み込
む場合は、６４／８＝８回のメモリアクセスが必要とな
る。このように、データ保持部１３５を用いてデータの
先読みを行うことで、データ読み出し時間を短縮できて
も、メモリへのアクセス回数が多いため消費電力は高い
という問題がある。

【０００８】本発明は、上記従来の問題点を解決するも
のであり、高速なデータ転送及びメモリへのアクセス回
数を最少にした高能率なデータ転送が可能となるメモリ
制御装置を提供することを目的とする。

【０００９】

【課題を解決するための手段】上記課題を解決するため
に、本発明のメモリ制御装置は、下記の構成を有する。
請求項１に記載の発明は、メモリに対するリードアクセ
ス要求とアドレスとを入力する入力部と、ｍビット（ｍ
は任意の正整数）のデータバスを有し、データを出力す
るデータインタフェース部と、前記アドレスに基づいて
メモリアドレスとリードデータ選択アドレスとを生成
し、格納するアドレス処理部と、前記メモリのアドレス
入力部に前記メモリアドレスを出力するメモリアドレス
出力部と、前記メモリのデータインタフェース部と接続
されたｎビット（ｎはｍ＜ｎを満たす任意の正整数）の
データバスを有し、前記メモリアドレスで指定された前
記メモリから読み出したデータを入力するメモリデータ
インタフェース部と、前記メモリデータインタフェース
部が入力したｎビットのデータを、ｍビット単位に分割
して格納するリードデータ格納レジスタと、前記リード
データ格納レジスタに格納されているデータから前記リ
ードデータ選択アドレスによって選択したｍビットのデ
ータを、前記データインタフェース部に伝送するリード
データセレクタと、を有し、前記アドレスに基づいて生
成された前記メモリアドレスと、前記アドレス処理部に
既に格納されている前記メモリアドレスとが同一である
場合に、前記メモリに対してリードアクセスを行わない
で、前記リードデータセレクタは、前記リードデータ格
納レジスタに既に格納されているデータから、前記アド
レスに基づいて生成された前記リードデータ選択アドレ
スによって選択したｍビットのデータを、前記データイ
ンタフェース部に伝送する、ことを特徴とするメモリ制
御装置である。

【００１０】請求項２に記載の発明は、前記入力部は前
記メモリに対するライトアクセス要求を更に入力し、前
記メモリデータインタフェース部は、前記メモリアドレ
スで指定された前記メモリにライトデータを書き込み、
前記ライトアクセス要求に係る前記アドレスに基づいて
生成された前記メモリアドレスと、前記リードデータ格
納レジスタに既に格納されているデータに係る前記メモ
リアドレスとが同一である場合に、前記リードデータ格
納レジスタに前記ライトデータが書き込まれる、ことを
特徴とする請求項１に記載のメモリ制御装置である。

【００１１】請求項３に記載の発明は、前記リードデー
タ格納レジスタの前記リードデータ選択アドレスに前記
ライトデータが書き込まれた場合、前記リードデータセ
レクタは、前記リードデータ格納レジスタに格納されて
いるデータから前記リードデータ選択アドレスによって
選択したｍビットのデータを前記データインタフェース
部に伝送し、前記データインタフェース部は前記ｍビッ
トのデータを出力する、ことを特徴とする請求項２に記
載のメモリ制御装置である。

【００１２】請求項４に記載の発明は、メモリに対する
ライトアクセス要求とアドレスとを入力する入力部と、
ｍビット（ｍは任意の正整数）のデータバスを有し、デ
ータを入力するデータインタフェース部と、前記アドレ
スに基づいてメモリアドレスとライトデータ選択アドレ
スとを生成し、格納するアドレス処理部と、前記メモリ
のアドレス入力部に前記メモリアドレスを出力するメモ
リアドレス出力部と、ｎビット（ｎはｍ＜ｎを満たす任
意の正整数）のレジスタを有するライトデータ格納レジ
スタと、前記ライトデータ格納レジスタの、前記ライト
データ選択アドレスで指定されるｍビットのレジスタ
に、前記データインタフェース部が入力したｍビットの
データを格納するライトデータセレクタと、前記メモリ
のデータインタフェース部と接続されたｎビットのデー
タバスを有し、前記ライトデータ格納レジスタからｎビ
ットのデータを入力し、前記メモリアドレスで指定され
た前記メモリにｎビットのデータを１回で書き込むメモ
リデータインタフェース部と、を有し、前記アドレスに
基づいて生成された前記メモリアドレスが現在の値から
新たな値に変化した場合、前記メモリデータインタフェ
ース部は、前記ライトデータ格納レジスタからデータを
入力し、変化する前の値の前記メモリアドレスで指定さ
れる前記メモリにデータを書き込み、その後に前記ライ
トデータセレクタは、前記データインタフェース部が入
力したｍビットのデータを前記ライトデータ格納レジス
タの前記ライトデータ選択アドレスで指定される前記レ
ジスタに格納する、ことを特徴とするメモリ制御装置で
ある。

【００１３】請求項５に記載の発明は、メモリに対する
ライトアクセス要求とアドレスとを入力する入力部と、
ｍビット（ｍは任意の正整数）のデータバスを有し、デ
ータを入力するデータインタフェース部と、前記アドレ
スに基づいてメモリアドレスとライトデータ選択アドレ
スとを生成し、格納するアドレス処理部と、前記メモリ
のアドレス入力部に前記メモリアドレスを出力するメモ
リアドレス出力部と、ｎビット（ｎはｍ＜ｎを満たす任
意の正整数）のレジスタを有するライトデータ格納レジ
スタと、前記ライトデータ格納レジスタの、前記ライト
データ選択アドレスで指定されるｍビットのレジスタ
に、前記データインタフェース部が入力したｍビットの
データを格納するライトデータセレクタと、前記メモリ
のデータインタフェース部と接続されたｎビットのデー
タバスを有し、前記ライトデータ格納レジスタからｎビ
ットのデータを入力し、前記メモリアドレスで指定され
た前記メモリにｎビットのデータを１回で書き込むメモ
リデータインタフェース部と、を有し、前記ライトデー
タ選択アドレスが前記ライトデータ格納レジスタの最終
アドレスであった場合、前記ライトデータセレクタは、
前記データインターフェース部が入力したｍビットのデ
ータを、前記ライトデータ格納レジスタの最終アドレス
のレジスタに格納した後、前記メモリデータインターフ
ェース部は、前記ライトデータ格納レジスタからデータ
を入力し、前記メモリアドレスで指定される前記メモリ
にデータを書き込む、ことを特徴とするメモリ制御装置
である。

【００１４】請求項６に記載の発明は、メモリに対する
ライトアクセス要求とアドレスとを入力する入力部と、
ｍビット（ｍは任意の正整数）のデータバスを有し、デ
ータを入力するデータインタフェース部と、前記アドレ
スに基づいてメモリアドレスとライトデータ選択アドレ
スとを生成し、格納するアドレス処理部と、前記メモリ
のアドレス入力部に前記メモリアドレスを出力するメモ
リアドレス出力部と、ｎビット（ｎはｍ＜ｎを満たす任
意の正整数）のレジスタを有するライトデータ格納レジ
スタと、前記ライトデータ格納レジスタの、前記ライト
データ選択アドレスで指定されるｍビットのレジスタ
に、前記データインタフェース部が入力したｍビットの
データを格納するライトデータセレクタと、前記メモリ
のデータインタフェース部と接続されたｎビットのデー
タバスを有し、前記ライトデータ格納レジスタからｎビ
ットのデータを入力し、前記メモリアドレスで指定され
た前記メモリにｎビットのデータを１回で書き込むメモ
リデータインタフェース部と、を有し、前記ライトデー
タセレクタは、前記データインタフェース部が入力した
ｍビットのデータを前記ライトデータ格納レジスタに格
納する毎にカウントするカウンタを有し、前記カウンタ
が、予め決められたメモリ書き込みデータ数に到達した
場合は、前記メモリデータインターフェース部は、前記
ライトデータ格納レジスタからデータを入力し、前記メ
モリアドレスで指定される前記メモリにデータを書き込
む、ことを特徴とするメモリ制御装置である。

【００１５】請求項７に記載の発明は、前記メモリ書き
込みデータ数は、外部から設定可能であることを特徴と
する請求項６に記載のメモリ制御装置である。

【００１６】請求項８に記載の発明は、メモリに対する
ライトアクセス要求とアドレスとを入力する入力部と、
ｍビット（ｍは任意の正整数）のデータバスを有し、デ
ータを入力するデータインタフェース部と、前記アドレ
スに基づいてメモリアドレスとライトデータ選択アドレ
スとを生成し、格納するアドレス処理部と、前記メモリ
のアドレス入力部に前記メモリアドレスを出力するメモ
リアドレス出力部と、ｎビット（ｎはｍ＜ｎを満たす任
意の正整数）のレジスタを有するライトデータ格納レジ
スタと、前記ライトデータ格納レジスタの、前記ライト
データ選択アドレスで指定されるｍビットのレジスタ
に、前記データインタフェース部が入力したｍビットの
データを格納するライトデータセレクタと、前記メモリ
のデータインタフェース部と接続されたｎビットのデー
タバスを有し、前記ライトデータ格納レジスタからｎビ
ットのデータを入力し、前記メモリアドレスで指定され
た前記メモリにｎビットのデータを１回で書き込むメモ
リデータインタフェース部と、を有し、前記ライトデー
タセレクタは、前記データインタフェース部がｍビット
のデータを入力した後に起動するタイマを有し、前記タ
イマが一定時間を計測するまでに、前記データインタフ
ェース部が新たなｍビットのデータを入力しない場合
は、前記メモリデータインターフェース部は、前記ライ
トデータ格納レジスタからデータを入力し、前記メモリ
アドレスで指定される前記メモリにデータを書き込む、
ことを特徴とするメモリ制御装置である。

【００１７】請求項９に記載の発明は、前記一定時間
は、外部から設定可能であることを特徴とする請求項８
に記載のメモリ制御装置である。

【００１８】請求項１０に記載の発明は、メモリに対す
るライトアクセス要求とアクセス源の情報とアドレスと
を入力する入力部と、ｍビット（ｍは任意の正整数）の
データバスを有し、データを入力するデータインタフェ
ース部と、前記アドレスに基づいてメモリアドレスとラ
イトデータ選択アドレスとを生成し、格納するアドレス
処理部と、前記メモリのアドレス入力部に前記メモリア
ドレスを出力するメモリアドレス出力部と、ｎビット
（ｎはｍ＜ｎを満たす任意の正整数）のレジスタを有す
るライトデータ格納レジスタと、前記ライトデータ格納
レジスタの、前記ライトデータ選択アドレスで指定され
るｍビットのレジスタに、前記データインタフェース部
が入力したｍビットのデータを格納するライトデータセ
レクタと、前記メモリのデータインタフェース部と接続
されたｎビットのデータバスを有し、前記ライトデータ
格納レジスタからｎビットのデータを入力し、前記メモ
リアドレスで指定された前記メモリにｎビットのデータ
を１回で書き込むメモリデータインタフェース部と、を
有し、アクセス源からの前記ライトアクセス要求によ
り、前記データインタフェース部が入力したｍビットの
データを前記ライトデータ格納レジスタの前記ライトデ
ータ選択アドレスで指定される前記レジスタに格納して
いる時に、別のアクセス源からのアクセス要求が発生し
た場合は、前記メモリデータインターフェース部は、前
記ライトデータ格納レジスタからデータを入力し、前記
メモリアドレスで指定される前記メモリにデータを書き
込む、ことを特徴とするメモリ制御装置である。「アク
セス要求」は、リードアクセス要求又はライトアクセス
要求のどちらでも良い。

【００１９】請求項１１に記載の発明は、前記ライトデ
ータセレクタは、前記ライトアクセス要求によって、前
記ライトデータ格納レジスタに、前記ライトデータ選択
アドレスに基づきデータが格納されたかどうかを、前記
ライトデータ格納レジスタの前記ｍビットのレジスタ単
位で記憶する書き込み記憶レジスタを有し、前記メモリ
データインタフェース部が、前記ライトデータ格納レジ
スタからデータを入力し、前記メモリアドレスで指定さ
れる前記メモリにデータを書き込む際に、前記書き込み
記憶レジスタに基づいて、データが格納された前記ライ
トデータ選択アドレスについてのみ、前記ライトデータ
格納レジスタのデータを前記メモリに書き込む、ことを
特徴とする請求項４〜請求項６、請求項８又は請求項１
０の何れかの請求項に記載のメモリ制御装置である。

【００２０】請求項１２に記載の発明は、前記メモリへ
のアクセス権を付与する判断を、予め決められているア
クセス源の優先順位により行う制御部を更に有し、前記
優先順位は、外部から設定可能であることを特徴とする
請求項１０に記載のメモリ制御装置である。

【００２１】本発明は、メモリに対する高速なデータ転
送ができ、更にメモリへのアクセス回数を最少にした消
費電力の低いメモリ制御装置を実現できるという作用を
有する。

【００２２】

【発明の実施の形態】以下に本発明の実施をするための
最良の形態を具体的に示した実施例について、図面とと
もに記載する。

【００２３】《実施例１》図１、図２を用いて、実施例
１のメモリ制御装置について説明する。図１は、本発明
の実施例１におけるメモリ制御装置の構成を示すブロッ
ク図である。図１において、１はメモリ制御装置、２は
メモリ、３は第１の処理装置である。メモリ制御装置１
において、４は入力部、５はアドレス処理部、６はメモ
リアドレス出力部、９はメモリデータインタフェース
部、１０はリードデータ格納レジスタ、１１はリードデ
ータセレクタ、１２はデータインタフェース部である。
メモリ２において、７はアドレス入力部、８はデータイ
ンタフェース部である。

【００２４】第１の処理装置３は、メモリ２にアクセス
するＣＰＵ等の制御処理装置である。入力部４は、第１
の処理装置３からのリードアクセス要求及びリードアク
セスするアドレスを入力し、アドレス処理部５にアドレ
スを出力する。アドレス処理部５は、入力部４からのア
ドレスを基にメモリアドレスとリードデータ選択アドレ
スを生成し、メモリアドレスをメモリアドレス出力部６
に出力し、リードデータ選択アドレスをリードデータセ
レクタ１１に出力する。メモリアドレス出力部６は、ア
ドレス処理部５からのメモリアドレスをアドレス入力部
７に出力する。メモリ２は、アドレス入力部７が入力し
たメモリアドレスからデータをリードし又はデータをラ
イトする。データインタフェース部８は、メモリ制御装
置１との間でデータ転送を行う。

【００２５】メモリデータインタフェース部９は、メモ
リ２のデータインタフェース部８からのリードデータを
データバス（バス幅は、例えば、６４ビット）を介して
入力する。リードデータ格納レジスタ１０は、メモリ２
から読み出した６４ビットのデータを、８ビットのデー
タ単位に分割して格納できるレジスタである。また、リ
ードデータ格納レジスタ１０のサイズは、メモリデータ
インタフェース部９とデータインタフェース８を接続す
るデータバスのバス幅（６４ビット）と同一である。リ
ードデータセレクタ１１は、リードデータ格納レジスタ
１０からリードデータ選択アドレスによって選択した８
ビットのデータをデータインタフェース部１２に出力す
る。データインタフェース部１２は、リードデータセレ
クタ１１からのデータをデータバス（バス幅は、例え
ば、８ビット）を介して第１の処理装置３へ出力する。

【００２６】図２は、メモリ２に記憶されたデータを先
頭アドレスから配列で示したものである。データ配列名
をＤＴとし、配列要素は、先頭アドレスから１バイト単
位に分割して下位側から順番にＤＴ０、ＤＴ１、・・・
（以下同様）とする。また、それぞれに対応するメモリ
２上のアドレスは２進数表示で示し、例えば、ＤＴ０の
アドレスは、”０００＿０００”となる。ここで、上位
３ビットは、メモリアドレスを示し、メモリ２のデータ
バスの幅（６４ビット）毎に桁上がりする。つまり、Ｄ
Ｔ８のアドレスは、”００１＿０００”、ＤＴ１６のア
ドレスは、”０１０＿０００”となる。下位３ビット
は、リードデータ選択アドレスを示し、１バイト単位で
桁上がりする。つまり、ＤＴ９のアドレスは、”００１
＿００１”、ＤＴ１０のアドレスは、”００１＿０１
０”となる。

【００２７】第１の処理装置３が、メモリ２のＤＴ８か
らＤＴ２３までの連続した１６バイトのデータを読み出
す場合について説明する。先ず、第１の処理装置３は、
リードアクセス要求とともにそのアドレスとして”００
１＿０００”を入力部４に出力する。入力部４はアドレ
ス”００１＿０００”をアドレス処理部５に出力する。
この時、メモリアドレスは、上位３ビットが相当するの
で、”００１”となる。ここで、前回、アドレス処理部
５が処理したメモリアドレスは”００１”でないとす
る。すると、アドレス処理部５は、メモリアドレスとし
て”００１”をメモリアドレス出力部６を介してメモリ
２に出力する。メモリ２は、そのアドレスに対応する８
バイトのデータ（ＤＴ８〜ＤＴ１５）をデータインタフ
ェース部８からメモリインタフェース部９に出力する。
メモリデータインタフェース部９が入力したリードデー
タは、ＤＴ８から順に、リードデータ格納レジスタ１０
の０番レジスタ〜７番レジスタに格納される。

【００２８】次に、アドレス処理部５は、”００１＿０
００”の下位３ビット”０００”をリードデータ選択ア
ドレスとしてリードデータセレクタ１１に出力する。リ
ードデータセレクタ１１は、リードデータ格納レジスタ
１０の”０００”に相当するレジスタ（０番）に格納さ
れているデータ（ＤＴ８）を取得し、データインタフェ
ース部１２を介して第１の処理装置３に出力する。次
に、アドレス処理部５は、リードデータ選択アドレスと
して、”０００”をインクリメントした”００１”をリ
ードセレクタ１１に出力する。リードデータセレクタ１
１は、リードデータ格納レジスタ１０の”００１”に相
当するレジスタ（１番）に格納されているデータ（ＤＴ
９）を取得し、第１の処理装置３に出力する。この後、
順次同様にして、リードデータ格納レジスタ１０の７番
レジスタに格納されているデータ（ＤＴ１５）まで、第
１の処理装置３に出力する。

【００２９】リードデータ選択アドレスが”１１１”と
なった場合は、インクリメントすると”０００”にな
り、メモリアドレスもインクリメント（桁上がり）さ
れ、０１０となる。よって、アドレス処理部５は、メモ
リアドレスとして”０１０”をメモリアドレス出力部６
を介してメモリ２に出力する。メモリ２は、そのアドレ
スに対応する８バイトのデータ（ＤＴ１６〜ＤＴ２３）
をデータインタフェース部８からメモリインタフェース
部９に出力する。メモリデータインタフェース部９が入
力したリードデータは、ＤＴ１６から順に、リードデー
タ格納レジスタ１０の０番レジスタ〜７番レジスタに格
納される。次に、アドレス処理部５は、”０１０＿００
０”の下位３ビット”０００”をリードデータ選択アド
レスとしてリードデータセレクタ１１に出力する。リー
ドデータセレクタ１１は、リードデータ格納レジスタ１
０の”０００”に相当するレジスタ（０番）に格納され
ているデータ（ＤＴ１６）を取得し、データインタフェ
ース部１２を介して第１の処理装置３に出力する。同様
の手順で、リードデータ格納レジスタ１０の７番レジス
タに格納されているデータ（ＤＴ２３）まで、第１の処
理装置３に出力する。

【００３０】次に、第１の処理装置３が、再度、ＤＴ２
１を読み込む場合について説明する。先ず、第１の処理
装置３は、リードアクセス要求とともにそのアドレスと
して”０１０＿１０１”を入力部４を介してアドレス処
理部５に出力する。この時、メモリアドレスは、”０１
０”となる。これは、前回にアドレス処理部５が処理し
たメモリアドレスと同一であるので、リード要求したＤ
Ｔ２１は、リードデータ格納レジスタ１０に格納されて
いることになる。よって、アドレス処理部５は、メモリ
アドレスをメモリアドレス出力部６に出力せずに、”０
１０＿１０１”の下位３ビット”１０１”をリードデー
タ選択アドレスとしてリードデータセレクタ１１に出力
する。リードデータセレクタ１１は、リードデータ格納
レジスタ１０の”１０１”に相当するレジスタ（５番）
に格納されているデータ（ＤＴ２１）を取得し、データ
インタフェース部１２を介して第１の処理装置３に出力
する。

【００３１】以上のように、実施例１のメモリ制御装置
においては、メモリ２からデータをリードする際に、１
回のメモリアクセスで、メモリ２のデータバスの幅分
（８バイト）のデータを読み込み、リードデータ格納レ
ジスタ１０に格納する。従って、例えば、１６バイトの
データをリードする際に、メモリ２へのアクセスが２回
で済むことになる。よって、メモリ２へのアクセス回数
が少ない高能率なメモリアクセスが可能である。

【００３２】また、アドレス処理部５が、リード選択ア
ドレスを自動的に更新（インクリメント）し、そのアド
レスを基に、リードデータセレクタ１１が、リードデー
タ格納レジスタ１０の該当するレジスタからデータを順
次取得して、第１の処理装置３に対して出力するので、
連続したデータの高速読み出しが行える。

【００３３】更に、前回処理したメモリアドレスと同一
のメモリアドレスに対するリード要求があった場合は、
メモリ２にアクセスしないで、リードデータ格納レジス
タ１０からデータを読み出すので、データの高速読み出
しが行える。

【００３４】《実施例２》図３を用いて、実施例２のメ
モリ制御装置について説明する。図３は、本発明の実施
例２におけるメモリ制御装置の構成を示すブロック図で
ある。実施例２のメモリ制御装置の構成は、第２の処理
装置３１が追加されている点で実施例１のメモリ制御装
置（図１）と異なる。他の点では両者は同一である。同
一のものについては同一符号を付し、説明を省略する。
第２の処理装置３１は、第１の処理装置３と同様にメモ
リ２にアクセスする。第２の処理装置３１は、ライトア
クセス要求とそのアドレスの入力部４への出力、メモリ
２へのデータ書き込み、リードデータ格納レジスタ１０
へのデータ書き込み、を行う。

【００３５】先ず、第１の処理装置３が、ＤＴ０〜ＤＴ
７までのデータのリードアクセス要求を出し、実施例１
に記載の手順で、メモリ２からデータを読み出したとす
る。その後に、第２の処理装置３１が、ＤＴ６を更新す
るために、ライトアクセス要求とともにアドレス”００
０＿１１０”を入力部４へ出力する。入力部４は、アド
レス”０００＿１１０”をアドレス処理部５に出力す
る。この時、メモリアドレスは”０００”となり、これ
は、先に第１の処理装置３が、リードアクセスした際の
メモリアドレスと同一である。よって、第２の処理装置
３１は、メモリ２のアドレス”０００＿１１０”に新し
いデータ（ＤＴ６）を書き込むと同時に、リードデータ
格納レジスタ１０のＤＴ６を格納する６番のレジスタも
新しいデータ（ＤＴ６）に更新する。

【００３６】リードデータ格納レジスタ１０のレジスタ
の内容が更新されたので、メモリ制御装置１は、第１の
処理装置３に、再度、リードデータ格納レジスタ１０の
６番レジスタに格納されているデータ（ＤＴ６）の読み
出しを行わせる。

【００３７】以上のように、実施例２のメモリ制御装置
においては、メモリ２へのライトアクセスの際に、その
メモリアドレスをチェックし、これが、前回リードアク
セスした時のメモリアドレスと同一の場合は、メモリ２
への書き込みとともに、リードデータ格納レジスタ１０
の該当するレジスタにも同一のデータの書き込みを行
う。これにより、リードデータ格納レジスタ１０に格納
されているデータは常時最新に保たれる。

【００３８】また、第１の処理装置３が、メモリ２に対
するリードアクセス後に、第２の処理装置３１が、リー
ドデータ格納レジスタ１０のレジスタ値を更新した場合
は、第１の処理装置３は、リードデータ格納レジスタ１
０の更新されたレジスタのデータを再度読み込む事で、
最新のデータを読み込め、データの整合性を保つ事がで
きる。

【００３９】尚、本実施例では、第２の処理装置３１の
メモリ２へのライトアクセス処理を簡易な構成で記述し
たが、実際の運用時は、後述する実施例での構成を採用
する。

【００４０】《実施例３》図４〜図６を用いて、実施例
３のメモリ制御装置について説明する。図４は、本発明
の実施例３におけるメモリ制御装置の構成を示すブロッ
ク図である。図４で、４１はメモリ制御装置、２はメモ
リ、３は第１の処理装置である。メモリ制御装置４１に
おいて、４は入力部、５はアドレス処理部、６はメモリ
アドレス出力部、１２はデータインタフェース部、４２
はライトデータセレクタ、４３はライトデータ格納レジ
スタ、４４は書き込み記憶レジスタ、９はメモリデータ
インタフェース部である。メモリ２において、７はアド
レス入力部、８はデータインタフェース部である。

【００４１】第１の処理装置３は、メモリ２にアクセス
するＣＰＵ等の制御処理装置である。入力部４は、第１
の処理装置３からのライトアクセス要求信号及びライト
アクセスするアドレスを入力し、アドレス処理部５にア
ドレスを出力する。アドレス処理部５は、入力部４から
のアドレスを基にメモリアドレスとライトデータ選択ア
ドレスを生成し、メモリアドレスをメモリアドレス出力
部６に出力し、ライトデータ選択アドレスをライトデー
タセレクタ４２に出力する。メモリアドレス出力部６
は、アドレス処理部５からのメモリアドレスをアドレス
入力部７に出力する。データインタフェース部１２は、
第１の処理装置３が出力したライトデータ（例えば、８
ビット単位）を入力し、ライトデータセレクタ４２に出
力する。

【００４２】ライトデータセレクタ４２は、データイン
タフェース部１２が出力したデータを、ライトデータ選
択アドレスによって選択したライトデータ格納レジスタ
４３の該当するレジスタに格納する。ライトデータ格納
レジスタ４３は、メモリ２に対して出力するデータを８
ビットのデータ単位に分割して格納できるレジスタであ
る。また、ライトデータ格納レジスタ４３のサイズは、
メモリデータインタフェース部９とデータインタフェー
ス８を接続するデータバスのバス幅（例えば、６４ビッ
ト）と同一である。メモリデータインタフェース部９
は、ライトデータをデータバスを介してメモリ２へ出力
する。アドレス入力部７は、メモリアドレス出力部６か
らのメモリアドレスを入力する。メモリ２は、このアド
レスからデータをリードし又はこのアドレスからデータ
をライトする。データインタフェース部８は、メモリ制
御装置４１との間でデータ転送を行う。書き込み記憶レ
ジスタ４４は、ライトデータ格納レジスタ４３の０番〜
７番のどのレジスタにデータが格納されたかを記憶す
る。

【００４３】第１の処理装置３が、メモリ２に対してＤ
Ｔ８〜ＤＴ１４及びＤＴ１６の８バイトのデータを書き
込む動作について説明する。先ず、第１の処理装置３
は、ライトアクセス要求とともにＤＴ８のデータを書き
込むアドレス”００１＿０００”を入力部４に出力し、
ライトデータ（ＤＴ８）をデータインタフェース部１２
を介してライトデータセレクタ４２に出力する。入力部
４は、アドレス”００１＿０００”をアドレス処理部５
に出力する。アドレス処理部５は、”００１＿０００”
の下位３ビット”０００”をライトデータ選択アドレス
としてライトデータセレクタ４２に出力する。ライトデ
ータ選択アドレス”０００”は、ライトデータ格納レジ
スタ４３の０番のレジスタが相当し、ライトデータセレ
クタ４２は、このレジスタにＤＴ８を格納する。

【００４４】次に、第１の処理装置３は、ＤＴ９をデー
タインタフェース部１２を介してライトデータセレクタ
４２に出力する。アドレス処理部５は、前回のライトデ
ータ選択アドレス”０００”をインクリメントした”０
０１”を新しいライトデータ選択アドレスとしてライト
データセレクタ４２に出力する。ライトデータセレクタ
４２は、”００１”に相当するライトデータ格納レジス
タ４３の１番のレジスタにＤＴ９を格納する。以下、同
様の手順で、ＤＴ１０〜ＤＴ１４のデータをライトデー
タ格納レジスタ４３の２番〜６番のレジスタに格納す
る。

【００４５】次に、第１の処理装置３は、アドレス”０
１０＿０００”を入力部４に出力し、ＤＴ１６をデータ
インタフェース部１２を介してライトデータセレクタ４
２に出力する。入力部４は、アドレス”０１０＿００
０”をアドレス処理部５に出力する。この時、メモリア
ドレスは”０１０”となり、これは前回処理したメモリ
アドレス”００１”と異なる。よって、アドレス処理部
５は、変化前のメモリアドレス”００１”をメモリアド
レス出力部６を介してメモリ２へ出力する。そして、ラ
イトデータ格納レジスタ４３のレジスタに格納したライ
トデータ（ＤＴ８〜ＤＴ１４）をメモリデータインタフ
ェース部９を介してメモリ２の先に出力したメモリアド
レスの領域に書き込む。その後で、ＤＴ１６を前述と同
様の手順によりライトデータ格納レジスタ４３の０番の
レジスタに格納する。

【００４６】また、ライトデータ格納レジスタ４３のレ
ジスタに格納したライトデータをメモリ２へ書き込む際
に、書き込み記憶レジスタ４４を用いる事により、第１
の処理装置３が出力し、ライトデータ格納レジスタ４３
にライトデータ選択アドレスに基づき格納したライトデ
ータのみ、メモリ２に書き込むことができる。図５は、
このような状況下での、書き込み記憶レジスタ４４の内
部状態とライトデータ格納レジスタ４３の内部状態を示
したものである。図５で、ライトデータ格納レジスタ４
３の０番〜６番のレジスタのＤＴ８〜ＤＴ１４は、本ラ
イトアクセスにより格納されたデータを示す。書き込み
記憶レジスタ４４の０番〜６番のレジスタに対応する領
域には、書き込み済みを示すフラグ”１”が設定されて
いる。７番のレジスタには書き込まれていないので”
０”となっている。書き込み記憶レジスタ４４の内容
は、ライトデータ格納レジスタ４３の内容をメモリ２に
出力した際に、リセットされる。

【００４７】図６は、ライトアクセス要求時のアドレス
のメモリアドレスが変化した場合に、ライトデータ格納
レジスタ４３に格納されたデータがメモリ２に書き込ま
れるまでの動作アルゴリズムを示すフローチャートであ
る。

【００４８】ステップＳ６１では、ライトアクセス要求
中であるかどうかの判断を行う。ライトアクセス要求中
の場合は、ステップＳ６２に移行し、ライトアクセス要
求中でない場合は、本処理を終了する。ステップＳ６２
では、メモリアドレスが変化したかどうかを判定する。
メモリアドレスが変化した場合は、ステップＳ６３に移
行し、変化していない場合は、ステップＳ６５に移行す
る。ステップＳ６３では、アドレス処理部５が、メモリ
アドレス出力部６を介してメモリ２に変化前のメモリア
ドレスを出力する。ステップＳ６４では、ライトデータ
格納レジスタ４３に格納されたライトデータをメモリデ
ータインタフェース部９を介してメモリ２に出力する。
ステップＳ６５では、ライトデータセレクタ４２に保持
されているデータを、ライトデータ選択アドレスに基づ
いて、ライトデータ格納レジスタ４３の該当するレジス
タに格納し、ステップＳ６１に戻る。

【００４９】以上のように、実施例３のメモリ制御装置
においては、第１の処理装置３が出力したライトデータ
をメモリ２に直接転送しないで、ライトデータ格納レジ
スタ４３のレジスタに格納し、アドレス処理部５が生成
するメモリアドレスの変化によって、ライトデータ格納
レジスタ４３のレジスタに格納したデータをメモリ２へ
書き込むので、データの高速書き込みができ、メモリ２
へのライトアクセスを最少にすることが可能である。

【００５０】また、書き込み記憶レジスタ４４を用いる
ことで、第１の処理装置３が、ライトアクセス要求した
データのみ、メモリ２に書き込むことができる。よっ
て、不要なデータが誤って上書きされることがない。

【００５１】《実施例４》実施例４のメモリ制御装置に
ついて説明する。実施例４のメモリ制御装置の構成は、
実施例３のメモリ制御装置（図４）と同一である。

【００５２】第１の処理装置３が、メモリ２に対してＤ
Ｔ９〜ＤＴ１６の８バイトのデータを書き込む動作につ
いて説明する。先ず、第１の処理装置３は、ライトアク
セス要求とともにＤＴ９のデータを書き込むアドレス”
００１＿００１”を入力部４に出力し、ライトデータ
（ＤＴ９）をデータインタフェース部１２を介してライ
トデータセレクタ４２に出力する。入力部４は、アドレ
ス”００１＿００１”をアドレス処理部５に出力する。
アドレス処理部５は、”００１＿００１”の下位３ビッ
ト”００１”をライトデータ選択アドレスとしてライト
データセレクタ４２に出力する。ライトデータ選択アド
レス”００１”は、ライトデータ格納レジスタ４３の１
番のレジスタに相当し、ライトデータセレクタ４２は、
このレジスタにＤＴ９を格納する。以下、同様の手順
で、ＤＴ１０〜ＤＴ１５のデータをライトデータ格納レ
ジスタ４３の２番〜７番のレジスタに格納する。

【００５３】ＤＴ１５をライトデータ格納レジスタ４３
の７番のレジスタに格納すると、７番のレジスタは最終
レジスタであるので、アドレス処理部５は、メモリアド
レス”００１”をメモリアドレス出力部６を介してメモ
リ２へ出力する。そして、ライトデータ格納レジスタ４
３のレジスタに格納したライトデータ（ＤＴ９〜ＤＴ１
５）をメモリデータインタフェース部９を介してメモリ
２の先に出力したメモリアドレスの領域に書き込む。そ
の後で、ＤＴ１６を前述と同様の手順によりライトデー
タ格納レジスタ４３の０番のレジスタに格納する。

【００５４】また、実施例３と同様に、ライトデータ格
納レジスタ４３のレジスタに格納したライトデータをメ
モリ２へ書き込む際に、書き込み記憶レジスタ４４を用
いる事により、第１の処理装置３が出力し、ライトデー
タ格納レジスタ４３にライトデータ選択アドレスに基づ
き格納したライトデータのみを、メモリ２に書き込むこ
とができる。

【００５５】図７は、ライトデータ格納レジスタ４３の
最終（７番）レジスタにライトデータが格納された場合
に、ライトデータ格納レジスタ４３に格納されたデータ
がメモリ２に書き込まれるまでの動作アルゴリズムを示
すフローチャートである。

【００５６】ステップＳ７１では、ライトアクセス要求
中であるかどうかの判断を行う。ライトアクセス要求中
の場合は、ステップＳ７２に移行し、ライトアクセス要
求中でない場合は、本処理を終了する。ステップＳ７２
では、ライトデータセレクタ４２に保持されているデー
タを、ライトデータ選択アドレスに基づいて、ライトデ
ータ格納レジスタ４３の該当するレジスタに格納する。
ステップＳ７３では、データを格納したライトデータ格
納レジスタ４３のレジスタが最終レジスタかどうかを判
定する。最終レジスタの場合はステップＳ７４に移行
し、そうでない場合は、ステップＳ７１に移行する。ス
テップＳ７４では、アドレス処理部５が、メモリアドレ
ス出力部６を介してメモリ２にメモリアドレスを出力す
る。ステップＳ７５では、ライトデータ格納レジスタ４
３に格納されたライトデータをメモリデータインタフェ
ース部９を介してメモリ２に出力し、ステップＳ７１に
戻る。

【００５７】以上のように、実施例４のメモリ制御装置
においては、第１の処理装置３が出力したライトデータ
をメモリ２に直接転送しないで、ライトデータ格納レジ
スタ４３のレジスタに格納し、ライトデータ格納レジス
タ４３の最終レジスタにデータを格納することによっ
て、ライトデータ格納レジスタ４３のレジスタに格納し
たデータをメモリ２へ書き込むので、データの高速書き
込みができ、メモリ２へのライトアクセスを最少にする
ことが可能である。

【００５８】《実施例５》図８、図９を用いて、実施例
５のメモリ制御装置について説明する。図８は、本発明
の実施例５におけるメモリ制御装置の構成を示すブロッ
ク図である。なお、実施例１〜実施例４と同一のものに
ついては、同一符号を付し、説明を省略する。図８にお
いて、８１はメモリ制御装置、８２はライトデータセレ
クタ、８３はカウンタ、８４は外部設定部である。ライ
トデータセレクタ８２は、実施例４で記載した機能に加
え、カウンタ８３を有する。カウンタ８３は、ライトデ
ータセレクタ８２からライトデータ格納レジスタ４３の
レジスタにライトデータを格納する毎に、インクリメン
トするカウンタである。外部設定部８４は、カウンタ８
３の値と比較を行う”メモリ書き込みデータ数”の設定
を外部から行える入力装置である。メモリ書き込みデー
タ数の単位はバイトとする。

【００５９】メモリ２の連続する領域に３バイトのデー
タ（ＤＴ１７〜ＤＴ１９）を書き込む動作を例にして説
明する。先に、外部設定部８４を用いて、メモリ書き込
みデータ数を３（バイト）に設定しておく。先ず、第１
の処理装置３は、ライトアクセス要求とともにＤＴ１７
のデータを書き込むアドレス”０１０＿００１”を入力
部４に出力し、ライトデータ（ＤＴ１７）をデータイン
タフェース部１２を介してライトデータセレクタ８２に
出力する。入力部４は、アドレス”０１０＿００１”を
アドレス処理部５に出力する。アドレス処理部５は、”
０１０＿００１”の下位３ビット”００１”をライトデ
ータ選択アドレスとしてライトデータセレクタ８２に出
力する。ライトデータ選択アドレス”００１”は、ライ
トデータ格納レジスタ４３の１番のレジスタが相当する
ので、ライトデータセレクタ８２は、このレジスタにＤ
Ｔ１７を格納する。

【００６０】この時、カウンタ８３に１を設定する。以
下、同様の手順で、ＤＴ１８、ＤＴ１９のデータをライ
トデータ格納レジスタ４３の２番、３番のレジスタに格
納し、格納する毎にカウンタ８３をインクリメントす
る。すると、カウンタ８３の値が３となり、メモリ書き
込みデータ数と一致するので、アドレス処理部５は、メ
モリアドレス”０１０”をメモリアドレス出力部６を介
してメモリ２へ出力する。そして、ライトデータ格納レ
ジスタ４３のレジスタに格納したライトデータ（ＤＴ１
７〜ＤＴ１９）をメモリデータインタフェース部９を介
してメモリ２の先に出力したメモリアドレスの領域に書
き込む。カウンタ８３は、この時点で、０クリアされ
る。

【００６１】ここで、実施例３と同様に、ライトデータ
格納レジスタ４３のレジスタに格納したライトデータを
メモリ２へ書き込む際に、書き込み記憶レジスタ４４を
用いる事により、第１の処理装置３が出力し、ライトデ
ータ格納レジスタ４３にライトデータ選択アドレスに基
づき格納したライトデータのみを、メモリ２に書き込む
ことができる。

【００６２】図９は、カウンタ８３の値が、メモリ書き
込みデータ数以上になった場合に、ライトデータ格納レ
ジスタ４３に格納されたデータがメモリ２に書き込まれ
るまでの動作アルゴリズムを示すフローチャートであ
る。

【００６３】ステップＳ９１では、ライトアクセス要求
中であるかどうかの判断を行う。ライトアクセス要求中
の場合は、ステップＳ９２に移行し、ライトアクセス要
求中でない場合は、本処理を終了する。ステップＳ９２
では、ライトデータセレクタ８２に保持されているデー
タを、ライトデータ選択アドレスに基づいて、ライトデ
ータ格納レジスタ４３の該当するレジスタに格納する。
ステップＳ９３では、カウンタ８３をインクリメントす
る。ステップＳ９４では、カウンタ８３の値とメモリ書
き込みデータ数とを比較し、カウンタ８３の値が、メモ
リ書き込みデータ数以上となった場合は、ステップＳ９
５に移行し、メモリ書き込みデータ数より小さい場合
は、ステップＳ９１に移行する。ステップＳ９５では、
アドレス処理部５が、メモリアドレス出力部６を介して
メモリ２にメモリアドレスを出力する。ステップＳ９６
では、ライトデータ格納レジスタ４３に格納されたライ
トデータをメモリデータインタフェース部９を介してメ
モリ２に出力する。ステップＳ９７では、カウンタ８３
を０クリアし、ステップＳ９１に戻る。

【００６４】以上のように、実施例５のメモリ制御装置
においては、ライトデータ格納レジスタ４３のレジスタ
に格納したデータ数をカウントし、その数が、予め決め
られた”メモリ書き込みデータ数”に達した場合に、ラ
イトデータ格納レジスタ４３のレジスタに格納したデー
タをメモリ２に書き込むので、最終レジスタまで書き込
まなくても、メモリ２に書き込むことができる。また、
この”メモリ書き込みデータ数”は外部から設定できる
ので、ライトデータ格納レジスタ４３のサイズ範囲（１
〜８バイト）で任意に調整できる。

【００６５】《実施例６》図１０、図１１を用いて、実
施例６のメモリ制御装置について説明する。図１０は、
本発明の実施例６におけるメモリ制御装置の構成を示す
ブロック図である。なお、実施例１〜実施例５と同一の
ものについては、同一符号を付し、説明を省略する。図
８において、１０１はメモリ制御装置、１０２はライト
データセレクタ、１０３はタイマ、１０４は外部設定部
である。ライトデータセレクタ１０２は、実施例４で記
載した機能に加え、タイマ１０３を有する。タイマ１０
３は、ライトデータ格納レジスタ４３のレジスタにライ
トデータを格納すると起動し、次に格納されるまでの時
間を計測する。外部設定部１０４は、タイマ１０３の計
測値と比較を行う”メモリ書き込み間隔”の設定を外部
から行える入力装置である。メモリ書き込み間隔の単位
はミリ秒とする。

【００６６】メモリ２の連続する領域に３バイトのデー
タ（ＤＴ１７〜ＤＴ１９）を書き込む動作を例にして説
明する。先に、外部設定部１０４を用いて、メモリ書き
込間隔を１００（ミリ秒）に設定しておく。先ず、第１
の処理装置３は、ライトアクセス要求とともにＤＴ１７
のデータを書き込むアドレス”０１０＿００１”を入力
部４に出力し、ライトデータ（ＤＴ１７）をデータイン
タフェース部１２を介してライトデータセレクタ１０２
に出力する。入力部４は、アドレス”０１０＿００１”
をアドレス処理部５に出力する。アドレス処理部５
は、”０１０＿００１”の下位３ビット”００１”をラ
イトデータ選択アドレスとしてライトデータセレクタ１
０２に出力する。ライトデータ選択アドレス”００１”
は、ライトデータ格納レジスタ４３の１番のレジスタが
相当するので、ライトデータセレクタ１０２は、このレ
ジスタにＤＴ１７を格納する。

【００６７】この時、タイマ１０３を起動させる。この
後、１００ミリ秒以上経過しても、ライトデータセレク
タ１０２にＤＴ１８が入力されず、ライトデータ格納レ
ジスタ４３のレジスタにデータが格納されない場合は、
アドレス処理部５は、メモリアドレス”０１０”をメモ
リアドレス出力部６を介してメモリ２へ出力する。そし
て、ライトデータ格納レジスタ４３のレジスタに格納し
たライトデータ（ＤＴ１７）をメモリデータインタフェ
ース部９を介してメモリ２の先に出力したメモリアドレ
スの領域に書き込む。

【００６８】ここで、実施例３と同様に、ライトデータ
格納レジスタ４３のレジスタに格納したライトデータを
メモリ２へ書き込む際に、書き込み記憶レジスタ４４を
用いる事により、第１の処理装置３が出力し、ライトデ
ータ格納レジスタ４３にライトデータ選択アドレスに基
づき格納したライトデータのみを、メモリ２に書き込む
ことができる。

【００６９】図１１は、タイマ１０３の計測時間が、メ
モリ書き込み時間間隔以上になった場合に、ライトデー
タ格納レジスタ４３に格納されたデータがメモリ２に書
き込まれるまでの動作アルゴリズムを示すフローチャー
トである。

【００７０】ステップＳ１０１では、ライトアクセス要
求中であるかどうかの判断を行う。ライトアクセス要求
中の場合は、ステップＳ１０２に移行し、ライトアクセ
ス要求中でない場合は、本処理を終了する。ステップＳ
１０２では、タイマ１０３の計測時間とメモリ書き込み
間隔とを比較し、タイマ１０３の計測時間が、メモリ書
き込み間隔以上の場合は、ステップＳ１０３に移行し、
メモリ書き込み間隔より短い場合は、ステップＳ１０６
に移行する。ステップＳ１０３では、タイマ１０３を終
了する。ステップＳ１０４では、アドレス処理部５が、
メモリアドレス出力部６を介してメモリ２にメモリアド
レスを出力する。ステップＳ１０５では、ライトデータ
格納レジスタ４３に格納されたライトデータをメモリデ
ータインタフェース部９を介してメモリ２に出力し、ス
テップＳ１０１に戻る。ステップＳ１０６では、ライト
データセレクタ１０２に、ライトデータ格納レジスタ４
３に格納すべきデータがあるかどうかの判定を行う。デ
ータがある場合は、ステップＳ１０３に移行し、データ
が無い場合は、ステップＳ１０１に移行する。ステップ
Ｓ１０７では、ライトデータセレクタ１０２に保持され
ているデータを、ライトデータ選択アドレスに基づい
て、ライトデータ格納レジスタ４３の該当するレジスタ
に格納する。ステップＳ１０８では、タイマ１０３を起
動し、ステップＳ１０１に戻る。

【００７１】以上のように、実施例６のメモリ制御装置
においては、タイマ１０３でライトデータ格納レジスタ
４３のレジスタにライトデータを格納する時間間隔を管
理することによって、第１の処理装置３がメモリ２にア
クセスしている最中に、何らかの原因でメモリ２に対す
る書き込み動作が中断された場合でも、メモリ２のデー
タが長時間更新されないという事態を防ぐことができ
る。

【００７２】《実施例７》図１２を用いて、実施例７の
メモリ制御装置について説明する。図１２は、本発明の
実施例７におけるメモリ制御装置の構成を示すブロック
図である。なお、実施例１〜実施例６と同一のものにつ
いては、同一符号を付し、説明を省略する。図１２にお
いて、１２１はメモリ制御装置、１２２は第２の処理装
置、１２３は制御部、１２４は外部設定部である。

【００７３】第２の処理装置１２２は、第１の処理装置
３と同様にメモリ２にアクセスする。第２の処理装置１
２２は、ライトアクセス要求又はリードアクセス要求と
そのアドレスの入力部４への出力、データインタフェー
ス部１２へのライトデータの出力又はデータインタフェ
ース部１２からのリードデータの入力を行う。制御部１
２３は、複数の処理装置によるメモリアクセスの競合が
発生した場合に、そのアクセス源の優先順位によってア
クセス権付与の判断を行う。外部設定部１２４は、各ア
クセス源の処理装置毎に、メモリ２へのアクセスの”優
先順位”の設定を外部から行える入力装置である。設定
値は正の整数とし、より小さい値を与えられた処理装置
の優先順位が高いものとする。また、入力部４は、アク
セス要求及びアドレスの他に、アクセス源の情報も入力
する。

【００７４】第１の処理装置３が、メモリ２の連続する
領域に８バイトのデータ（ＤＴ２４〜ＤＴ３１）を書き
込む動作を例にして説明する。先に、外部設定部１２４
を用いて、第１の処理装置３に”２”を、第２の処理装
置１２２に”１”を、優先順位として設定しておく。
（優先順位は、第２の処理装置１２２ ＞ 第１の処理
装置３） 先ず、第１の処理装置３は、ライトアクセス要求、アク
セス源情報及び、ＤＴ２４のデータを書き込むアドレ
ス”０１１＿０００”を入力部４に出力し、ライトデー
タ（ＤＴ２４）をデータインタフェース部１２を介して
ライトデータセレクタ４２に出力する。入力部４は、ア
ドレス”０１１＿０００”をアドレス処理部５に出力す
る。アドレス処理部５は、”０１１＿０００”の下位３
ビット”０００”をライトデータ選択アドレスとしてラ
イトデータセレクタ４２に出力する。ライトデータ選択
アドレス”０００”は、ライトデータ格納レジスタ４３
の０番のレジスタが相当するので、ライトデータセレク
タ４２は、このレジスタにＤＴ２４を格納する。以下、
同様の手順で、ＤＴ２５〜ＤＴ２７のデータをライトデ
ータ格納レジスタ４３の１番〜３番のレジスタに格納す
る。

【００７５】この時点で、第２の処理装置１２２が、入
力部４にアクセス要求、アドレス及びアクセス源情報を
出力する。入力部４は、制御部１２３にアクセス源情報
を出力する。制御部１２３は、先に設定した優先順位か
ら、第２の処理装置１２２の方がアクセス優先度が高い
と判断する。すると、第２の処理装置１２２にアクセス
権を与える前に、アドレス処理部５は、メモリアドレ
ス”０１１”をメモリアドレス出力部６を介してメモリ
２へ出力する。そして、ライトデータ格納レジスタ４３
のレジスタに格納したライトデータ（ＤＴ２４〜ＤＴ２
７）をメモリデータインタフェース部９を介してメモリ
２の先に出力したメモリアドレスの領域に書き込む。メ
モリ２への書き込み後、制御部１２３は、第２の処理装
置１２２にメモリ２へのアクセス権を与える。

【００７６】ここで、実施例３と同様に、ライトデータ
格納レジスタ４３のレジスタに格納したライトデータを
メモリ２へ書き込む際に、書き込み記憶レジスタ４４を
用いる事により、第１の処理装置３が出力し、ライトデ
ータ格納レジスタ４３にライトデータ選択アドレスに基
づき格納したライトデータのみ、メモリ２に書き込むこ
とができる。

【００７７】以上のように、実施例７のメモリ制御装置
においては、第１の処理装置３が、メモリ２にアクセス
している最中に、第２の処理装置１２２が、アクセス要
求をしてきた場合は、制御部１２３によりライトデータ
格納レジスタ４３のレジスタに格納したライトデータを
メモリ２へ書き込み、その後で、第２の処理装置１２２
にアクセス権を与えることで、複数の処理装置によるメ
モリ２へのアクセスが競合した場合でも効率的に制御す
ることができ、メモリ２は最新のデータを格納できる。

【００７８】

【発明の効果】以上のように、本発明のメモリ制御装置
によれば、メモリのデータバスの幅と同一サイズのデー
タリード用レジスタを設け、メモリからデータをリード
する際に、１回のメモリアクセスでメモリのデータバス
の幅分のデータを読み込み、そのデータをデータリード
用レジスタに格納する。このデータリード用レジスタか
ら順次データを選択してリード要求源の処理装置に出力
することで、メモリへのアクセス回数が少ない高能率な
メモリリードアクセスが可能である。

【００７９】また、本発明のメモリ制御装置によれば、
メモリのデータバスの幅と同一サイズのデータライト用
レジスタを設け、ＣＰＵ等の処理装置が出力したライト
データをいったん、このデータライト用レジスタに格納
する。その後で、一定の条件によりデータライト用レジ
スタからメモリに一回のアクセスで書き込む。よって、
メモリへのアクセス回数が少ない高能率なメモリライト
アクセスが可能である。

【００８０】更に、本発明のメモリ制御装置によれば、
メモリへのアクセス制御を行う制御部により、メモリへ
のアクセス要求が競合した場合でも、効率的なメモリア
クセスを行うことができ、メモリの内容を最新に保つこ
とができる。

【図面の簡単な説明】

【図１】 本発明の実施例１に係るメモリ制御装置の構
成を示すブロック図である。

【図２】 メモリ２に格納されているデータのメモリマ
ップである。

【図３】 本発明の実施例２に係るメモリ制御装置の構
成を示すブロック図である。

【図４】 本発明の実施例３に係るメモリ制御装置の構
成を示すブロック図である。

【図５】 本発明の実施例３において、書き込み記憶レ
ジスタ４４の内部状態とライトデータ格納レジスタ４３
の内部状態を示した図である。

【図６】 本発明の実施例３において、ライトデータ格
納レジスタ４３に格納されたデータがメモリ２に書き込
まれるまでの動作アルゴリズムを示すフローチャートで
ある。

【図７】 本発明の実施例４において、ライトデータ格
納レジスタ４３に格納されたデータがメモリ２に書き込
まれるまでの動作アルゴリズムを示すフローチャートで
ある。

【図８】 本発明の実施例５に係るメモリ制御装置の構
成を示すブロック図である。

【図９】 本発明の実施例５において、ライトデータ格
納レジスタ４３に格納されたデータがメモリ２に書き込
まれるまでの動作アルゴリズムを示すフローチャートで
ある。

【図１０】 本発明の実施例６に係るメモリ制御装置の
構成を示すブロック図である。

【図１１】 本発明の実施例６において、ライトデータ
格納レジスタ４３に格納されたデータがメモリ２に書き
込まれるまでの動作アルゴリズムを示すフローチャート
である。

【図１２】 本発明の実施例７に係るメモリ制御装置の
構成を示すブロック図である。

【図１３】 従来の技術によるメモリ制御装置の構成を
示すブロック図である。

【符号の説明】

１、４１、８１、１０１、１２１ メモリ制御装置 ２、１３２ メモリ ３ 第１の処理装置 ４ 入力部 ５ アドレス処理部 ６ メモリアドレス出力部 ７ アドレス入力部 ８、１２ データインタフェース部 ９ メモリデータインタフェース部 １０ リードデータ格納レジスタ １１ リードデータセレクタ ３１、１２２ 第２の処理装置 ４２、８２、１０２ ライトデータセレクタ ４３ ライトデータ格納レジスタ ４４ 書き込み記憶レジスタ ８３ カウンタ ８４、１０４、１２４ 外部設定部 １０３ タイマ １２３ 制御部 １３３ ＣＰＵ １３４ アドレスカウンタ部 １３５ データ保持部

───────────────────────────────────────────────────── フロントページの続き (72)発明者 青木 透 香川県高松市古新町８番地の１ 松下寿電 子工業株式会社内 (72)発明者 岡▲崎▼ 誠 香川県高松市古新町８番地の１ 松下寿電 子工業株式会社内 (72)発明者 野口 展明 香川県高松市古新町８番地の１ 松下寿電 子工業株式会社内 Ｆターム(参考） 5B060 CB01 DA02 MB08

Claims (12)

【特許請求の範囲】
1. 【請求項１】 メモリに対するリードアクセス要求とア
   ドレスとを入力する入力部と、 ｍビット（ｍは任意の正整数）のデータバスを有し、デ
   ータを出力するデータインタフェース部と、 前記アドレスに基づいてメモリアドレスとリードデータ
   選択アドレスとを生成し、格納するアドレス処理部と、 前記メモリのアドレス入力部に前記メモリアドレスを出
   力するメモリアドレス出力部と、 前記メモリのデータインタフェース部と接続されたｎビ
   ット（ｎはｍ＜ｎを満たす任意の正整数）のデータバス
   を有し、前記メモリアドレスで指定された前記メモリか
   ら読み出したデータを入力するメモリデータインタフェ
   ース部と、 前記メモリデータインタフェース部が入力したｎビット
   のデータを、ｍビット単位に分割して格納するリードデ
   ータ格納レジスタと、 前記リードデータ格納レジスタに格納されているデータ
   から前記リードデータ選択アドレスによって選択したｍ
   ビットのデータを、前記データインタフェース部に伝送
   するリードデータセレクタと、 を有し、 前記アドレスに基づいて生成された前記メモリアドレス
   と、前記アドレス処理部に既に格納されている前記メモ
   リアドレスとが同一である場合に、前記メモリに対して
   リードアクセスを行わないで、前記リードデータセレク
   タは、前記リードデータ格納レジスタに既に格納されて
   いるデータから、前記アドレスに基づいて生成された前
   記リードデータ選択アドレスによって選択したｍビット
   のデータを、前記データインタフェース部に伝送する、 ことを特徴とするメモリ制御装置。
2. 【請求項２】 前記入力部は前記メモリに対するライト
   アクセス要求を更に入力し、 前記メモリデータインタフェース部は、前記メモリアド
   レスで指定された前記メモリにライトデータを書き込
   み、 前記ライトアクセス要求に係る前記アドレスに基づいて
   生成された前記メモリアドレスと、前記リードデータ格
   納レジスタに既に格納されているデータに係る前記メモ
   リアドレスとが同一である場合に、前記リードデータ格
   納レジスタに前記ライトデータが書き込まれる、 ことを特徴とする請求項１に記載のメモリ制御装置。
3. 【請求項３】 前記リードデータ格納レジスタの前記リ
   ードデータ選択アドレスに前記ライトデータが書き込ま
   れた場合、前記リードデータセレクタは、前記リードデ
   ータ格納レジスタに格納されているデータから前記リー
   ドデータ選択アドレスによって選択したｍビットのデー
   タを前記データインタフェース部に伝送し、前記データ
   インタフェース部は前記ｍビットのデータを出力する、 ことを特徴とする請求項２に記載のメモリ制御装置。
4. 【請求項４】 メモリに対するライトアクセス要求とア
   ドレスとを入力する入力部と、 ｍビット（ｍは任意の正整数）のデータバスを有し、デ
   ータを入力するデータインタフェース部と、 前記アドレスに基づいてメモリアドレスとライトデータ
   選択アドレスとを生成し、格納するアドレス処理部と、 前記メモリのアドレス入力部に前記メモリアドレスを出
   力するメモリアドレス出力部と、 ｎビット（ｎはｍ＜ｎを満たす任意の正整数）のレジス
   タを有するライトデータ格納レジスタと、 前記ライトデータ格納レジスタの、前記ライトデータ選
   択アドレスで指定されるｍビットのレジスタに、前記デ
   ータインタフェース部が入力したｍビットのデータを格
   納するライトデータセレクタと、 前記メモリのデータインタフェース部と接続されたｎビ
   ットのデータバスを有し、前記ライトデータ格納レジス
   タからｎビットのデータを入力し、前記メモリアドレス
   で指定された前記メモリにｎビットのデータを１回で書
   き込むメモリデータインタフェース部と、 を有し、 前記アドレスに基づいて生成された前記メモリアドレス
   が現在の値から新たな値に変化した場合、前記メモリデ
   ータインタフェース部は、前記ライトデータ格納レジス
   タからデータを入力し、変化する前の値の前記メモリア
   ドレスで指定される前記メモリにデータを書き込み、そ
   の後に前記ライトデータセレクタは、前記データインタ
   フェース部が入力したｍビットのデータを前記ライトデ
   ータ格納レジスタの前記ライトデータ選択アドレスで指
   定される前記レジスタに格納する、 ことを特徴とするメモリ制御装置。
5. 【請求項５】 メモリに対するライトアクセス要求とア
   ドレスとを入力する入力部と、 ｍビット（ｍは任意の正整数）のデータバスを有し、デ
   ータを入力するデータインタフェース部と、 前記アドレスに基づいてメモリアドレスとライトデータ
   選択アドレスとを生成し、格納するアドレス処理部と、 前記メモリのアドレス入力部に前記メモリアドレスを出
   力するメモリアドレス出力部と、 ｎビット（ｎはｍ＜ｎを満たす任意の正整数）のレジス
   タを有するライトデータ格納レジスタと、 前記ライトデータ格納レジスタの、前記ライトデータ選
   択アドレスで指定されるｍビットのレジスタに、前記デ
   ータインタフェース部が入力したｍビットのデータを格
   納するライトデータセレクタと、 前記メモリのデータインタフェース部と接続されたｎビ
   ットのデータバスを有し、前記ライトデータ格納レジス
   タからｎビットのデータを入力し、前記メモリアドレス
   で指定された前記メモリにｎビットのデータを１回で書
   き込むメモリデータインタフェース部と、 を有し、 前記ライトデータ選択アドレスが前記ライトデータ格納
   レジスタの最終アドレスであった場合、前記ライトデー
   タセレクタは、前記データインターフェース部が入力し
   たｍビットのデータを、前記ライトデータ格納レジスタ
   の最終アドレスのレジスタに格納した後、前記メモリデ
   ータインターフェース部は、前記ライトデータ格納レジ
   スタからデータを入力し、前記メモリアドレスで指定さ
   れる前記メモリにデータを書き込む、 ことを特徴とするメモリ制御装置。
6. 【請求項６】 メモリに対するライトアクセス要求とア
   ドレスとを入力する入力部と、 ｍビット（ｍは任意の正整数）のデータバスを有し、デ
   ータを入力するデータインタフェース部と、 前記アドレスに基づいてメモリアドレスとライトデータ
   選択アドレスとを生成し、格納するアドレス処理部と、 前記メモリのアドレス入力部に前記メモリアドレスを出
   力するメモリアドレス出力部と、 ｎビット（ｎはｍ＜ｎを満たす任意の正整数）のレジス
   タを有するライトデータ格納レジスタと、 前記ライトデータ格納レジスタの、前記ライトデータ選
   択アドレスで指定されるｍビットのレジスタに、前記デ
   ータインタフェース部が入力したｍビットのデータを格
   納するライトデータセレクタと、 前記メモリのデータインタフェース部と接続されたｎビ
   ットのデータバスを有し、前記ライトデータ格納レジス
   タからｎビットのデータを入力し、前記メモリアドレス
   で指定された前記メモリにｎビットのデータを１回で書
   き込むメモリデータインタフェース部と、 を有し、 前記ライトデータセレクタは、前記データインタフェー
   ス部が入力したｍビットのデータを前記ライトデータ格
   納レジスタに格納する毎にカウントするカウンタを有
   し、前記カウンタが、予め決められたメモリ書き込みデ
   ータ数に到達した場合は、前記メモリデータインターフ
   ェース部は、前記ライトデータ格納レジスタからデータ
   を入力し、前記メモリアドレスで指定される前記メモリ
   にデータを書き込む、 ことを特徴とするメモリ制御装置。
7. 【請求項７】 前記メモリ書き込みデータ数は、外部か
   ら設定可能であることを特徴とする請求項６に記載のメ
   モリ制御装置。
8. 【請求項８】 メモリに対するライトアクセス要求とア
   ドレスとを入力する入力部と、 ｍビット（ｍは任意の正整数）のデータバスを有し、デ
   ータを入力するデータインタフェース部と、 前記アドレスに基づいてメモリアドレスとライトデータ
   選択アドレスとを生成し、格納するアドレス処理部と、 前記メモリのアドレス入力部に前記メモリアドレスを出
   力するメモリアドレス出力部と、 ｎビット（ｎはｍ＜ｎを満たす任意の正整数）のレジス
   タを有するライトデータ格納レジスタと、 前記ライトデータ格納レジスタの、前記ライトデータ選
   択アドレスで指定されるｍビットのレジスタに、前記デ
   ータインタフェース部が入力したｍビットのデータを格
   納するライトデータセレクタと、 前記メモリのデータインタフェース部と接続されたｎビ
   ットのデータバスを有し、前記ライトデータ格納レジス
   タからｎビットのデータを入力し、前記メモリアドレス
   で指定された前記メモリにｎビットのデータを１回で書
   き込むメモリデータインタフェース部と、 を有し、 前記ライトデータセレクタは、前記データインタフェー
   ス部がｍビットのデータを入力した後に起動するタイマ
   を有し、前記タイマが一定時間を計測するまでに、前記
   データインタフェース部が新たなｍビットのデータを入
   力しない場合は、前記メモリデータインターフェース部
   は、前記ライトデータ格納レジスタからデータを入力
   し、前記メモリアドレスで指定される前記メモリにデー
   タを書き込む、 ことを特徴とするメモリ制御装置。
9. 【請求項９】 前記一定時間は、外部から設定可能であ
   ることを特徴とする請求項８に記載のメモリ制御装置。
10. 【請求項１０】 メモリに対するライトアクセス要求と
    アクセス源の情報とアドレスとを入力する入力部と、 ｍビット（ｍは任意の正整数）のデータバスを有し、デ
    ータを入力するデータインタフェース部と、 前記アドレスに基づいてメモリアドレスとライトデータ
    選択アドレスとを生成し、格納するアドレス処理部と、 前記メモリのアドレス入力部に前記メモリアドレスを出
    力するメモリアドレス出力部と、 ｎビット（ｎはｍ＜ｎを満たす任意の正整数）のレジス
    タを有するライトデータ格納レジスタと、 前記ライトデータ格納レジスタの、前記ライトデータ選
    択アドレスで指定されるｍビットのレジスタに、前記デ
    ータインタフェース部が入力したｍビットのデータを格
    納するライトデータセレクタと、 前記メモリのデータインタフェース部と接続されたｎビ
    ットのデータバスを有し、前記ライトデータ格納レジス
    タからｎビットのデータを入力し、前記メモリアドレス
    で指定された前記メモリにｎビットのデータを１回で書
    き込むメモリデータインタフェース部と、 を有し、 アクセス源からの前記ライトアクセス要求により、前記
    データインタフェース部が入力したｍビットのデータを
    前記ライトデータ格納レジスタの前記ライトデータ選択
    アドレスで指定される前記レジスタに格納している時
    に、別のアクセス源からのアクセス要求が発生した場合
    は、前記メモリデータインターフェース部は、前記ライ
    トデータ格納レジスタからデータを入力し、前記メモリ
    アドレスで指定される前記メモリにデータを書き込む、 ことを特徴とするメモリ制御装置。
11. 【請求項１１】 前記ライトデータセレクタは、前記ラ
    イトアクセス要求によって、前記ライトデータ格納レジ
    スタに、前記ライトデータ選択アドレスに基づきデータ
    が格納されたかどうかを、前記ライトデータ格納レジス
    タの前記ｍビットのレジスタ単位で記憶する書き込み記
    憶レジスタを有し、前記メモリデータインタフェース部
    が、前記ライトデータ格納レジスタからデータを入力
    し、前記メモリアドレスで指定される前記メモリにデー
    タを書き込む際に、前記書き込み記憶レジスタに基づい
    て、データが格納された前記ライトデータ選択アドレス
    についてのみ、前記ライトデータ格納レジスタのデータ
    を前記メモリに書き込む、ことを特徴とする請求項４〜
    請求項６、請求項８又は請求項１０の何れかの請求項に
    記載のメモリ制御装置。
12. 【請求項１２】 前記メモリへのアクセス権を付与する
    判断を、予め決められているアクセス源の優先順位によ
    り行う制御部を更に有し、前記優先順位は、外部から設
    定可能であることを特徴とする請求項１０に記載のメモ
    リ制御装置。