JP2003303965A - 半導体素子及びその製造方法 - Google Patents
半導体素子及びその製造方法Info
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- JP2003303965A JP2003303965A JP2002105962A JP2002105962A JP2003303965A JP 2003303965 A JP2003303965 A JP 2003303965A JP 2002105962 A JP2002105962 A JP 2002105962A JP 2002105962 A JP2002105962 A JP 2002105962A JP 2003303965 A JP2003303965 A JP 2003303965A
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Abstract
(57)【要約】
【課題】 低オン電圧特性と高速スイッチング性能を同
時に備えたパワー半導体素子、特に低中耐圧の半導体素
子においても実現可能とするパワー半導体素子を提供す
ることを目的とする。 【解決手段】 ｎ型バッファ層１の一方の表面上にｎ型
ベース層２１とｐ型ベース層２２が交互に繰返し配列さ
れたストライプ状のベース層を形成し、このベース層状
にｐ型ウェル層３、ｎ型エミッタ層４、エミッタ電極１
０及び絶縁ゲート電極６を形成する。また、ｎ型バッフ
ァ層１の他方の表面上にｎ型半導体層７とｐ型コレクタ
層９が互いに繰返し配列されたストライプ形状を成して
おり、ｎ型半導体層７の表面にはｎ型コレクタ短絡層
８、またｎ型コレクタ短絡層８及びｐ型コレクタ層９上
にはコレクタ電極１１を形成する。
時に備えたパワー半導体素子、特に低中耐圧の半導体素
子においても実現可能とするパワー半導体素子を提供す
ることを目的とする。 【解決手段】 ｎ型バッファ層１の一方の表面上にｎ型
ベース層２１とｐ型ベース層２２が交互に繰返し配列さ
れたストライプ状のベース層を形成し、このベース層状
にｐ型ウェル層３、ｎ型エミッタ層４、エミッタ電極１
０及び絶縁ゲート電極６を形成する。また、ｎ型バッフ
ァ層１の他方の表面上にｎ型半導体層７とｐ型コレクタ
層９が互いに繰返し配列されたストライプ形状を成して
おり、ｎ型半導体層７の表面にはｎ型コレクタ短絡層
８、またｎ型コレクタ短絡層８及びｐ型コレクタ層９上
にはコレクタ電極１１を形成する。
Description
【０００１】
【発明の属する技術分野】 本発明は、パワー半導体装
置に関するもので、特に電力用スイッチング素子として
好適な絶縁ゲート型バイポーラトランジスタ（Ｉｎｓｕ
ｌａｔｅｄ Ｇａｔｅ Ｂｉｐｏｌａｒ Ｔｒａｎｓｉ
ｓｔｏｒ：ＩＧＢＴ）に関する。
置に関するもので、特に電力用スイッチング素子として
好適な絶縁ゲート型バイポーラトランジスタ（Ｉｎｓｕ
ｌａｔｅｄ Ｇａｔｅ Ｂｉｐｏｌａｒ Ｔｒａｎｓｉ
ｓｔｏｒ：ＩＧＢＴ）に関する。
【０００２】
【従来の技術】 近年のパワーエレクトロニクス分野に
おける電源機器の小型化・高性能化への要求を受けて、
パワー半導体素子では、高耐圧・大電流化と共に、低損
失化・高速化・高破壊耐量化に対する性能改善が行われ
ている。特に、低損失化のためには、オン電圧（定常損
失）とターンオフ損失の両方を低減する必要があり、様
々な素子構造が検討されている。
おける電源機器の小型化・高性能化への要求を受けて、
パワー半導体素子では、高耐圧・大電流化と共に、低損
失化・高速化・高破壊耐量化に対する性能改善が行われ
ている。特に、低損失化のためには、オン電圧（定常損
失）とターンオフ損失の両方を低減する必要があり、様
々な素子構造が検討されている。
【０００３】これらの素子構造の中において、低オン電
圧特性を有し、同時に高速化によりターンオフ損失の低
減を図ったコレクタ短絡型の絶縁ゲート型バイポーラト
ランジスタ（ＩＧＢＴ）がある。
圧特性を有し、同時に高速化によりターンオフ損失の低
減を図ったコレクタ短絡型の絶縁ゲート型バイポーラト
ランジスタ（ＩＧＢＴ）がある。
【０００４】図２５は、プレーナ型のコレクタ短絡型Ｉ
ＧＢＴの構成を示す断面図である。このＩＧＢＴでは、
高抵抗のｎ型ベース層１０２の一方の表面に選択的にｐ
型ウェル層１０３が形成され、ｐ型ウェル層１０３表面
には選択的にｎ型エミッタ層１０４が形成されている。
さらに、隣り合うｎ型エミッタ層１０４の間のｎ型ベー
ス層１０２及びｐ型ウェル層１０３表面上にゲート絶縁
膜１０５を介して絶縁ゲート電極１０６が配設されてい
る。これらのｎ型エミッタ層１０４、ｐ型ウェル層１０
３、ｎ型ベース層１０２及び絶縁ゲート電極１０６によ
って、絶縁ゲート電極１０６直下のｐ型ウェル層１０３
をチャネル領域とするｎ型チャネルＭＯＳＦＥＴ（Ｍｅ
ｔａｌ Ｏｘｉｄｅ Ｓｅｍｉｃｏｎｄｕｃｔｏｒ Ｆ
ｉｅｌｄＥｆｆｅｃｔ Ｔｒａｎｓｉｓｔｏｒ）が構成
されている。一方、ｎ型ベース層１０２の他方の表面に
は、選択的にｎ型コレクタ短絡層１０８とｐ型コレクタ
層１０９が形成されている。そして、ｎ型エミッタ層１
０４及びｐ型ウェル層１０３上には両層に同時にコンタ
クトするようにエミッタ電極１１０が設けられ、ｎ型コ
レクタ短絡層１０８及びｐ型コレクタ層１０９上には両
層に同時にコンタクトするようにコレクタ電極１１１が
設けられている。
ＧＢＴの構成を示す断面図である。このＩＧＢＴでは、
高抵抗のｎ型ベース層１０２の一方の表面に選択的にｐ
型ウェル層１０３が形成され、ｐ型ウェル層１０３表面
には選択的にｎ型エミッタ層１０４が形成されている。
さらに、隣り合うｎ型エミッタ層１０４の間のｎ型ベー
ス層１０２及びｐ型ウェル層１０３表面上にゲート絶縁
膜１０５を介して絶縁ゲート電極１０６が配設されてい
る。これらのｎ型エミッタ層１０４、ｐ型ウェル層１０
３、ｎ型ベース層１０２及び絶縁ゲート電極１０６によ
って、絶縁ゲート電極１０６直下のｐ型ウェル層１０３
をチャネル領域とするｎ型チャネルＭＯＳＦＥＴ（Ｍｅ
ｔａｌ Ｏｘｉｄｅ Ｓｅｍｉｃｏｎｄｕｃｔｏｒ Ｆ
ｉｅｌｄＥｆｆｅｃｔ Ｔｒａｎｓｉｓｔｏｒ）が構成
されている。一方、ｎ型ベース層１０２の他方の表面に
は、選択的にｎ型コレクタ短絡層１０８とｐ型コレクタ
層１０９が形成されている。そして、ｎ型エミッタ層１
０４及びｐ型ウェル層１０３上には両層に同時にコンタ
クトするようにエミッタ電極１１０が設けられ、ｎ型コ
レクタ短絡層１０８及びｐ型コレクタ層１０９上には両
層に同時にコンタクトするようにコレクタ電極１１１が
設けられている。
【０００５】図２５に示すコレクタ短絡型ＩＧＢＴは、
オン状態においてｎ型ベース層１０２中にｎ型チャンネ
ルを介して電子が注入され、またｐ型コレクタ層１０９
から正孔が注入されて伝導度変調を生じ、低オン電圧を
得るものである。その際、コレクタ短絡構造により、電
子電流の一部はｐ型コレクタ層１０９に流入せずにｎ型
コレクタ短絡層１０８を通ってコレクタ電極１１１に達
するため、ｐ型コレクタ層１０９の注入効率（Ｉｈ/Ｉ
ｃ）が抑えられ、蓄積キャリアが低減されて、ターンオ
フが高速化を図っている。
オン状態においてｎ型ベース層１０２中にｎ型チャンネ
ルを介して電子が注入され、またｐ型コレクタ層１０９
から正孔が注入されて伝導度変調を生じ、低オン電圧を
得るものである。その際、コレクタ短絡構造により、電
子電流の一部はｐ型コレクタ層１０９に流入せずにｎ型
コレクタ短絡層１０８を通ってコレクタ電極１１１に達
するため、ｐ型コレクタ層１０９の注入効率（Ｉｈ/Ｉ
ｃ）が抑えられ、蓄積キャリアが低減されて、ターンオ
フが高速化を図っている。
【０００６】
【発明が解決しようとする課題】 しかし、図２５に示
すコレクタ短絡型ＩＧＢＴは、初期通電時にはｎ型ベー
ス層１０２とｐ型コレクタ層１０９とのｐｎ接合部分は
順バイアスとなっていないため、ｎ型チャンネルを介し
てｎ型ベース層１０２に注入された電子はｎ型コレクタ
短絡層１０８に流れ込むというＭＯＳＦＥＴとしての動
作をしてしまう結果、オン電圧（電圧降下）が高くな
る。ｎ型ベース層１０２とｐ型コレクタ層１０９とのｐ
ｎ接合が順バイアスされるためには、ｐ型コレクタ層１
０９の直上に電子電流を流し、ｎ型ベース層１０２の点
Ａ’においてｐｎ接合のビルトイン電圧相当の電位まで
上昇させることによって実現することができるが、その
ためにはｐ型コレクタ層１０９の横幅を長く設計する必
要がある。その結果、ｎ型ベース層１０２の層厚（Ｌｎ
ｂ）が薄い低中耐圧の素子では、コレクタ短絡率が十分
取れずに高速化を図ることができなくなってしまう。こ
のため、従来ではコレクタ短絡型ＩＧＢＴは高耐圧の素
子においてのみ有効であった。
すコレクタ短絡型ＩＧＢＴは、初期通電時にはｎ型ベー
ス層１０２とｐ型コレクタ層１０９とのｐｎ接合部分は
順バイアスとなっていないため、ｎ型チャンネルを介し
てｎ型ベース層１０２に注入された電子はｎ型コレクタ
短絡層１０８に流れ込むというＭＯＳＦＥＴとしての動
作をしてしまう結果、オン電圧（電圧降下）が高くな
る。ｎ型ベース層１０２とｐ型コレクタ層１０９とのｐ
ｎ接合が順バイアスされるためには、ｐ型コレクタ層１
０９の直上に電子電流を流し、ｎ型ベース層１０２の点
Ａ’においてｐｎ接合のビルトイン電圧相当の電位まで
上昇させることによって実現することができるが、その
ためにはｐ型コレクタ層１０９の横幅を長く設計する必
要がある。その結果、ｎ型ベース層１０２の層厚（Ｌｎ
ｂ）が薄い低中耐圧の素子では、コレクタ短絡率が十分
取れずに高速化を図ることができなくなってしまう。こ
のため、従来ではコレクタ短絡型ＩＧＢＴは高耐圧の素
子においてのみ有効であった。
【０００７】ここで、図２６は図２５に示すコレクタ短
絡型ＩＧＢＴ中の線分Ｄ−Ｄ’の断面における電界強度
を示した図である。図２６に示す通り線分Ｄ２−Ｄ３で
ｐ型ウェル層１０３からｎ型ベース層１０２に空乏層を
広げて耐圧を得ている。電界強度Ｅとｎ型ベース層１０
２の不純物濃度Ｎｎとの間には、ｄＥ/ｄｙ＝Ｎｎ/ε
（εは、半導体材料の誘電率を示す。）の関係を有し、
耐圧ＶｂはＶｂ＝∫Ｅ・ｄｙとして求められる。したが
って、線分Ｄ２−Ｄ３間の電界強度分布はｎ型ベース層
１０２の不純物濃度に比例した傾きをもち、この電界強
度分布の積分がコレクタ電圧になる。耐圧はピーク電界
強度が半導体材料の破壊電界（Ｓｉの場合は、Ｅｍａｘ
＝２×１０5Ｖ/ｃｍ）に達した時点でのコレクタ電圧と
考えられるので、耐圧を高くするにはｎ型ベース層１０
２を厚くすると同時に不純物濃度を低減しなくてはなら
なく、上述のＭＯＳＦＥＴ動作時及びＩＧＢＴ動作時に
おいて低オン抵抗化を図ることができなかった。
絡型ＩＧＢＴ中の線分Ｄ−Ｄ’の断面における電界強度
を示した図である。図２６に示す通り線分Ｄ２−Ｄ３で
ｐ型ウェル層１０３からｎ型ベース層１０２に空乏層を
広げて耐圧を得ている。電界強度Ｅとｎ型ベース層１０
２の不純物濃度Ｎｎとの間には、ｄＥ/ｄｙ＝Ｎｎ/ε
（εは、半導体材料の誘電率を示す。）の関係を有し、
耐圧ＶｂはＶｂ＝∫Ｅ・ｄｙとして求められる。したが
って、線分Ｄ２−Ｄ３間の電界強度分布はｎ型ベース層
１０２の不純物濃度に比例した傾きをもち、この電界強
度分布の積分がコレクタ電圧になる。耐圧はピーク電界
強度が半導体材料の破壊電界（Ｓｉの場合は、Ｅｍａｘ
＝２×１０5Ｖ/ｃｍ）に達した時点でのコレクタ電圧と
考えられるので、耐圧を高くするにはｎ型ベース層１０
２を厚くすると同時に不純物濃度を低減しなくてはなら
なく、上述のＭＯＳＦＥＴ動作時及びＩＧＢＴ動作時に
おいて低オン抵抗化を図ることができなかった。
【０００８】そこで本発明は、低オン電圧特性と高速ス
イッチング性能を同時に備えたパワー半導体素子、特に
低中耐圧の半導体素子においても実現可能とするパワー
半導体素子を提供することを目的とする。
イッチング性能を同時に備えたパワー半導体素子、特に
低中耐圧の半導体素子においても実現可能とするパワー
半導体素子を提供することを目的とする。
【０００９】
【課題を解決するための手段】 上記課題を解決するた
めに本発明は、第１導電型ベース層と、第１導電型ベー
ス層の一方の表面に選択的に形成された第２導電型ウェ
ル層と、第２導電型ウェル層表面に選択的に形成された
第１導電型エミッタ層と、第１導電型エミッタ層及び第
２導電型ウェル層上に形成された第１の主電極と、第１
導電型ベース層及び第２導電型ウェル層上にゲート絶縁
膜を介して形成され、且つ隣接する第１導電型エミッタ
の間に形成された絶縁ゲート電極と、第１導電型ベース
層の他方の表面上に選択的に複数形成され、第１導電型
ベース層よりも高い不純物濃度を有する第１導電型半導
体層と、第１導電型半導体層の表面に形成された第１導
電型コレクタ短絡層と、第１導電型ベース層の他方の表
面上、且つ隣り合う第１導電型半導体層及び第１導電型
コレクタ短絡層との間に形成された第２導電型コレクタ
層と、第２導電型コレクタ層及び第１導電型コレクタ短
絡層の表面上に形成された第２の主電極とを有すること
を特徴とする半導体素子を提供する。
めに本発明は、第１導電型ベース層と、第１導電型ベー
ス層の一方の表面に選択的に形成された第２導電型ウェ
ル層と、第２導電型ウェル層表面に選択的に形成された
第１導電型エミッタ層と、第１導電型エミッタ層及び第
２導電型ウェル層上に形成された第１の主電極と、第１
導電型ベース層及び第２導電型ウェル層上にゲート絶縁
膜を介して形成され、且つ隣接する第１導電型エミッタ
の間に形成された絶縁ゲート電極と、第１導電型ベース
層の他方の表面上に選択的に複数形成され、第１導電型
ベース層よりも高い不純物濃度を有する第１導電型半導
体層と、第１導電型半導体層の表面に形成された第１導
電型コレクタ短絡層と、第１導電型ベース層の他方の表
面上、且つ隣り合う第１導電型半導体層及び第１導電型
コレクタ短絡層との間に形成された第２導電型コレクタ
層と、第２導電型コレクタ層及び第１導電型コレクタ短
絡層の表面上に形成された第２の主電極とを有すること
を特徴とする半導体素子を提供する。
【００１０】上記解決手段によって、第２導電型コレク
タ層が第１導電型半導体層の接するアスペクト比を大き
くすることができ、第２導電型コレクタ層近傍の第１導
電型半導体層に流れる電子電流によって第２導電型コレ
クタ層近傍の電位を上昇することができる。したがっ
て、第２導電型コレクタ層の密度及び第１導電型コレク
タ短絡率を高めることができ、延いては低オン電圧化と
高速化を同時に実現することができる。
タ層が第１導電型半導体層の接するアスペクト比を大き
くすることができ、第２導電型コレクタ層近傍の第１導
電型半導体層に流れる電子電流によって第２導電型コレ
クタ層近傍の電位を上昇することができる。したがっ
て、第２導電型コレクタ層の密度及び第１導電型コレク
タ短絡率を高めることができ、延いては低オン電圧化と
高速化を同時に実現することができる。
【００１１】また、上記課題を解決するために本発明
は、第１導電型バッファ層と、第１導電型バッファ層の
一方の表面上に選択的に形成された複数の第１導電型ベ
ース層と、第１導電型バッファ層の一方の表面上で、且
つ隣り合う第１導電型ベース層の間に形成された複数の
第２導電型ベース層と、第２導電型ベース層及び第１導
電型ベース層表面に選択的に形成された第２導電型ウェ
ル層と、第２導電型ウェル層の表面に選択的に形成され
た第１導電型エミッタ層と、第１導電型エミッタ層及び
第２導電型ウェル層上に形成された第１の主電極と、第
１導電型ベース層及び第２導電型ウェル層上にゲート絶
縁膜を介して形成され、且つ隣接する第１導電型エミッ
タ層の間に形成された絶縁ゲート電極と、第１導電型バ
ッファ層の他方の表面上に選択的に形成された複数の第
１導電型半導体層と、第１導電型半導体層の表面に形成
された第１導電型コレクタ短絡層と、第１導電型バッフ
ァ層の他方の表面上、且つ隣り合う第１導電型半導体層
及び第１導電型コレクタ短絡層との間に形成された第２
導電型コレクタ層と、第２導電型コレクタ層及び第１導
電型コレクタ短絡層の表面上に形成された第２の主電極
とを有することを特徴とする半導体素子を提供する。
は、第１導電型バッファ層と、第１導電型バッファ層の
一方の表面上に選択的に形成された複数の第１導電型ベ
ース層と、第１導電型バッファ層の一方の表面上で、且
つ隣り合う第１導電型ベース層の間に形成された複数の
第２導電型ベース層と、第２導電型ベース層及び第１導
電型ベース層表面に選択的に形成された第２導電型ウェ
ル層と、第２導電型ウェル層の表面に選択的に形成され
た第１導電型エミッタ層と、第１導電型エミッタ層及び
第２導電型ウェル層上に形成された第１の主電極と、第
１導電型ベース層及び第２導電型ウェル層上にゲート絶
縁膜を介して形成され、且つ隣接する第１導電型エミッ
タ層の間に形成された絶縁ゲート電極と、第１導電型バ
ッファ層の他方の表面上に選択的に形成された複数の第
１導電型半導体層と、第１導電型半導体層の表面に形成
された第１導電型コレクタ短絡層と、第１導電型バッフ
ァ層の他方の表面上、且つ隣り合う第１導電型半導体層
及び第１導電型コレクタ短絡層との間に形成された第２
導電型コレクタ層と、第２導電型コレクタ層及び第１導
電型コレクタ短絡層の表面上に形成された第２の主電極
とを有することを特徴とする半導体素子を提供する。
【００１２】上記解決手段によって、第２導電型コレク
タ層が第１導電型半導体層の接するアスペクト比を大き
くすることができ、第２導電型コレクタ層近傍の第１導
電型半導体層に流れる電子電流によって第２導電型コレ
クタ層近傍の電位を上昇することができる。したがっ
て、第２導電型コレクタ層の密度及び第１導電型コレク
タ短絡率を高めることができ、延いては低オン電圧化と
高速化を同時に実現することができる。また、第１導電
型ベース層の不純物濃度を高濃度に設定することができ
るため、高速化を維持したまま更に低オン抵抗化を図る
ことができる。
タ層が第１導電型半導体層の接するアスペクト比を大き
くすることができ、第２導電型コレクタ層近傍の第１導
電型半導体層に流れる電子電流によって第２導電型コレ
クタ層近傍の電位を上昇することができる。したがっ
て、第２導電型コレクタ層の密度及び第１導電型コレク
タ短絡率を高めることができ、延いては低オン電圧化と
高速化を同時に実現することができる。また、第１導電
型ベース層の不純物濃度を高濃度に設定することができ
るため、高速化を維持したまま更に低オン抵抗化を図る
ことができる。
【００１３】また、上記課題を解決するために本発明
は、第１導電型半導体層の一方に複数の第２導電型コレ
クタ層を形成する工程と、第２導電型コレクタ層が形成
された第１導電型半導体層上に第１導電型バッファ層を
形成する工程と、第１導電型バッファ層上に第１導電型
ベース層を形成する工程と、第１導電型ベース層表面に
選択的に第２導電型ウェル層を形成し、第２導電型ウェ
ル層表面に選択的に第１導電型エミッタ層を形成する工
程と、第１導電型エミッタ層及び第２導電型ウェル層上
に第１の主電極を形成する工程と、隣接する第１導電型
エミッタ層の間の第１導電型ベース層及び第２導電型ウ
ェル層上にゲート絶縁膜を介して絶縁ゲート電極を形成
する工程と、第１導電型半導体層を所定の厚さまで薄膜
化する工程と、第１導電型半導体層の表面に第１導電型
コレクタ短絡層を形成する工程と、第１導電型コレクタ
短絡層及び第２導電型コレクタ層表面上に第２の主電極
を形成する工程とを有することを特徴とする半導体素子
の製造方法又は第１導電型半導体層の一方に複数の第２
導電型コレクタ層を形成する工程と、第２導電型コレク
タ層が形成された第１導電型半導体層上に第１導電型バ
ッファ層を形成する工程と、第１導電型バッファ層上に
第１導電型ベース層を形成する工程と、第１導電型ベー
ス層に複数のトレンチ溝を形成する工程と、複数のトレ
ンチ溝に第２導電型ベース層を埋め込む工程と、第２導
電型ベース層及び第１導電型ベース層の表面に選択的に
第２導電型ウェル層を形成し、第２導電型ウェル層の表
面に選択的に第１導電型エミッタ層を形成する工程と、
第１導電型エミッタ層及び第２導電型ウェル層上に第１
の主電極を形成する工程と、隣接する第１導電型エミッ
タ層の間の第１導電型ベース層及び第２導電型ウェル層
上にゲート絶縁膜を介して絶縁ゲート電極を形成する工
程と、第１導電型半導体層を所定の厚さまで薄膜化する
工程と、第１導電型半導体層の表面上に第１導電型コレ
クタ短絡層を形成する工程と、第１導電型コレクタ短絡
層及び第２導電型コレクタ層表面上に第２の主電極を形
成する工程とを有することを特徴とする半導体素子の製
造方法を提供する。
は、第１導電型半導体層の一方に複数の第２導電型コレ
クタ層を形成する工程と、第２導電型コレクタ層が形成
された第１導電型半導体層上に第１導電型バッファ層を
形成する工程と、第１導電型バッファ層上に第１導電型
ベース層を形成する工程と、第１導電型ベース層表面に
選択的に第２導電型ウェル層を形成し、第２導電型ウェ
ル層表面に選択的に第１導電型エミッタ層を形成する工
程と、第１導電型エミッタ層及び第２導電型ウェル層上
に第１の主電極を形成する工程と、隣接する第１導電型
エミッタ層の間の第１導電型ベース層及び第２導電型ウ
ェル層上にゲート絶縁膜を介して絶縁ゲート電極を形成
する工程と、第１導電型半導体層を所定の厚さまで薄膜
化する工程と、第１導電型半導体層の表面に第１導電型
コレクタ短絡層を形成する工程と、第１導電型コレクタ
短絡層及び第２導電型コレクタ層表面上に第２の主電極
を形成する工程とを有することを特徴とする半導体素子
の製造方法又は第１導電型半導体層の一方に複数の第２
導電型コレクタ層を形成する工程と、第２導電型コレク
タ層が形成された第１導電型半導体層上に第１導電型バ
ッファ層を形成する工程と、第１導電型バッファ層上に
第１導電型ベース層を形成する工程と、第１導電型ベー
ス層に複数のトレンチ溝を形成する工程と、複数のトレ
ンチ溝に第２導電型ベース層を埋め込む工程と、第２導
電型ベース層及び第１導電型ベース層の表面に選択的に
第２導電型ウェル層を形成し、第２導電型ウェル層の表
面に選択的に第１導電型エミッタ層を形成する工程と、
第１導電型エミッタ層及び第２導電型ウェル層上に第１
の主電極を形成する工程と、隣接する第１導電型エミッ
タ層の間の第１導電型ベース層及び第２導電型ウェル層
上にゲート絶縁膜を介して絶縁ゲート電極を形成する工
程と、第１導電型半導体層を所定の厚さまで薄膜化する
工程と、第１導電型半導体層の表面上に第１導電型コレ
クタ短絡層を形成する工程と、第１導電型コレクタ短絡
層及び第２導電型コレクタ層表面上に第２の主電極を形
成する工程とを有することを特徴とする半導体素子の製
造方法を提供する。
【００１４】上記解決手段によって、第２導電型コレク
タ層が第１導電型半導体層の接するアスペクト比の大き
い、すなわち低オン電圧化と高速化を同時に実現するこ
とができる半導体素子を製造することができる。
タ層が第１導電型半導体層の接するアスペクト比の大き
い、すなわち低オン電圧化と高速化を同時に実現するこ
とができる半導体素子を製造することができる。
【００１５】
【発明の実施の形態】 本発明の実施形態について図を
参照して説明する。なお、本実施形態は総て第１導電型
としてｎ型、第２導電型としてｐ型であるＩＧＢＴを用
いて説明する。したがって、本発明を実施するにあたり
第１導電型としてｐ型、第２導電型としてｎ型であるＩ
ＧＢＴであっても当然に可能である。
参照して説明する。なお、本実施形態は総て第１導電型
としてｎ型、第２導電型としてｐ型であるＩＧＢＴを用
いて説明する。したがって、本発明を実施するにあたり
第１導電型としてｐ型、第２導電型としてｎ型であるＩ
ＧＢＴであっても当然に可能である。
【００１６】［第１の実施形態］図１は本発明の第１の
実施形態に係る縦型のパワー半導体素子の構造を示す断
面図である。この実施形態は縦型のコレクタ短絡型ＩＧ
ＢＴに対して本発明を適用した実施形態である。
実施形態に係る縦型のパワー半導体素子の構造を示す断
面図である。この実施形態は縦型のコレクタ短絡型ＩＧ
ＢＴに対して本発明を適用した実施形態である。
【００１７】図１に示すように、ｎ型バッファ層１の一
方の表面上には高抵抗のｎ型ベース層２が形成されてい
る。このｎ型ベース層２の表面に選択的にｐ型ウェル層
３が形成され、ｐ型ウェル層３表面に選択的にｎ型エミ
ッタ層４が形成されている。隣り合うｎ型エミッタ層４
の間をｎ型ベース層２及びｐ型ウェル層３表面上にゲー
ト絶縁膜５を介して絶縁ゲート電極６が配設されてい
る。これらｎ型エミッタ層４、ｐ型ウェル層３、ｎ型ベ
ース層２、絶縁ゲート電極６によって、絶縁ゲート電極
６直下のｐ型ウェル層３をチャネル領域とするｎ型チャ
ネルＭＯＳＦＥＴが構成されている。また、ｎ型エミッ
タ層４とｐ型ウェル層３の表面には両層に同時にコンタ
クトするようにエミッタ電極１０が設けられている。
方の表面上には高抵抗のｎ型ベース層２が形成されてい
る。このｎ型ベース層２の表面に選択的にｐ型ウェル層
３が形成され、ｐ型ウェル層３表面に選択的にｎ型エミ
ッタ層４が形成されている。隣り合うｎ型エミッタ層４
の間をｎ型ベース層２及びｐ型ウェル層３表面上にゲー
ト絶縁膜５を介して絶縁ゲート電極６が配設されてい
る。これらｎ型エミッタ層４、ｐ型ウェル層３、ｎ型ベ
ース層２、絶縁ゲート電極６によって、絶縁ゲート電極
６直下のｐ型ウェル層３をチャネル領域とするｎ型チャ
ネルＭＯＳＦＥＴが構成されている。また、ｎ型エミッ
タ層４とｐ型ウェル層３の表面には両層に同時にコンタ
クトするようにエミッタ電極１０が設けられている。
【００１８】一方、ｎ型バッファ層１の他方の表面上に
は選択的にｎ型半導体層７とｐ型コレクタ層９が形成さ
れており、ｎ型半導体層７の表面にはｎ型コレクタ短絡
層８が形成されている。ここで、ｎ型半導体層７の層厚
（Ｌｎｓ）は、ｐ型コレクタ層９の横幅の半分（Ｗｐ）
より厚く形成され、またｐ型コレクタ層９の横幅の半分
（Ｗｐ）はｎ型ベース層２の層厚（Ｌｎｂ）より十分狭
く形成されている。ｎ型コレクタ短絡層８とｐ型コレク
タ層９の表面上には両層に同時にコンタクトするように
コレクタ電極１１が設けられている。
は選択的にｎ型半導体層７とｐ型コレクタ層９が形成さ
れており、ｎ型半導体層７の表面にはｎ型コレクタ短絡
層８が形成されている。ここで、ｎ型半導体層７の層厚
（Ｌｎｓ）は、ｐ型コレクタ層９の横幅の半分（Ｗｐ）
より厚く形成され、またｐ型コレクタ層９の横幅の半分
（Ｗｐ）はｎ型ベース層２の層厚（Ｌｎｂ）より十分狭
く形成されている。ｎ型コレクタ短絡層８とｐ型コレク
タ層９の表面上には両層に同時にコンタクトするように
コレクタ電極１１が設けられている。
【００１９】次に図１に示す縦型のパワー半導体素子の
構造の製造方法について図２〜図３を用いて説明する。
構造の製造方法について図２〜図３を用いて説明する。
【００２０】図２（ａ）に示すように、低濃度のｎ型半
導体層７にトレンチ溝７ａを形成する。次に図２（ｂ）
に示すように、（ａ）において形成したトレンチ溝７ａ
を埋め込むようにｐ型コレクタ層９を堆積し、余分なｐ
型コレクタ層をＣＭＰ（Ｃｈｅｍｉｃａｌ Ｍｅｃｈａ
ｎｉｃａｌ Ｐｏｌｉｓｈ）等により研磨除去する。次
に図２（ｃ）に示すように、ｎ型半導体層７及びｐ型コ
レクタ層９の表面上にｎ型バッファ層１、続けてｎ型バ
ッファ層１上にｎ型ベース層２をエピタキシャル成長さ
せる。
導体層７にトレンチ溝７ａを形成する。次に図２（ｂ）
に示すように、（ａ）において形成したトレンチ溝７ａ
を埋め込むようにｐ型コレクタ層９を堆積し、余分なｐ
型コレクタ層をＣＭＰ（Ｃｈｅｍｉｃａｌ Ｍｅｃｈａ
ｎｉｃａｌ Ｐｏｌｉｓｈ）等により研磨除去する。次
に図２（ｃ）に示すように、ｎ型半導体層７及びｐ型コ
レクタ層９の表面上にｎ型バッファ層１、続けてｎ型バ
ッファ層１上にｎ型ベース層２をエピタキシャル成長さ
せる。
【００２１】次に図３（ｄ）に示すように、ｎ型ベース
層２の表面に選択的にｐ型ウェル層３を形成する。更に
このｐ型ウェル層３の表面に選択的にｎ型エミッタ層４
を形成する。隣り合うｎ型エミッタ層４の間をｎ型ベー
ス層２及びｐ型ウェル層３の表面上にゲート絶縁膜５を
介して絶縁ゲート電極６が配設されている。更にｎ型エ
ミッタ層４とｐ型ウェル層３の両層に同時にコンタクト
するようにエミッタ電極１０を形成する。また、ｎ型半
導体層７の裏面を選択的に形成されているｐ型コレクタ
層９が露出するまでＣＭＰ等によって研磨除去し、ｎ型
半導体層７及びｐ型コレクタ層９を所定の層厚にする。
次に図３（ｅ）に示すように、ｎ型半導体層７及びｐ型
コレクタ層９の全表面に対してｎ型不純物イオン１２を
注入する。この場合、ｐ型コレクタ層９の不純物濃度は
予め５×１０19ｃｍ-3程度の比較的高濃度とし、注入す
るｎ型不純物イオン１２の濃度をｐ型コレクタ層９の不
純物濃度より低い、例えば２×１０19ｃｍ-3を用いれば
よい。また、ｐ型コレクタ層９をレジストによってマス
クをし、ｎ型半導体層７のみにｎ型不純物イオン１２を
注入することによってもｎ型コレクタ短絡層８を形成す
ることができる。
層２の表面に選択的にｐ型ウェル層３を形成する。更に
このｐ型ウェル層３の表面に選択的にｎ型エミッタ層４
を形成する。隣り合うｎ型エミッタ層４の間をｎ型ベー
ス層２及びｐ型ウェル層３の表面上にゲート絶縁膜５を
介して絶縁ゲート電極６が配設されている。更にｎ型エ
ミッタ層４とｐ型ウェル層３の両層に同時にコンタクト
するようにエミッタ電極１０を形成する。また、ｎ型半
導体層７の裏面を選択的に形成されているｐ型コレクタ
層９が露出するまでＣＭＰ等によって研磨除去し、ｎ型
半導体層７及びｐ型コレクタ層９を所定の層厚にする。
次に図３（ｅ）に示すように、ｎ型半導体層７及びｐ型
コレクタ層９の全表面に対してｎ型不純物イオン１２を
注入する。この場合、ｐ型コレクタ層９の不純物濃度は
予め５×１０19ｃｍ-3程度の比較的高濃度とし、注入す
るｎ型不純物イオン１２の濃度をｐ型コレクタ層９の不
純物濃度より低い、例えば２×１０19ｃｍ-3を用いれば
よい。また、ｐ型コレクタ層９をレジストによってマス
クをし、ｎ型半導体層７のみにｎ型不純物イオン１２を
注入することによってもｎ型コレクタ短絡層８を形成す
ることができる。
【００２２】なお、上記製造方法ではｎ型ベース層２の
表面にｎ型チャネルＭＯＳＦＥＴを形成した後にｎ型コ
レクタ短絡層８を形成したが、ｎ型コレクタ短絡層８の
形成は上記方法に限定されず、例えばｎ型バッファ層１
のエピタキシャル成長する前であっても良い。
表面にｎ型チャネルＭＯＳＦＥＴを形成した後にｎ型コ
レクタ短絡層８を形成したが、ｎ型コレクタ短絡層８の
形成は上記方法に限定されず、例えばｎ型バッファ層１
のエピタキシャル成長する前であっても良い。
【００２３】図４は図１に示す縦型のパワー半導体素子
の通電初期或いは低電流通電時の電子１３の流れを示し
たものであり、図５はオン状態でのキャリアの流れを示
す図である。絶縁ゲート電極６に所定電圧を印加する
と、図４に示すようにｎ型半導体層７を電子電流が流れ
る。ｐ型コレクタ層９に接するｎ型半導体層７に流れる
電子電流によって図４に示す点Ａの電位が確実に上昇
し、ｐｎ接合が順バイアスされた状態となり、図５に示
すようにｐ型コレクタ層９からｎ型ベース層２へ正孔１
４が注入される。これは、ｐ型コレクタ層９の横幅の半
分（Ｗｐ）に依存するのではなく、ｐ型コレクタ層９と
ｎ型半導体層７との接する距離（Ｌｎｓ）を長くするこ
とによって図１に示す点Ａの電位上昇を早めることがで
きることを示している。したがって、ｐ型コレクタ層９
及びｎ型半導体層７を横方向に微細化することができ
る。すなわち、コレクタ電極１１の面積当りのｐ型コレ
クタ層９の密度及びｎ型コレクタ短絡率を共に増やすこ
とが可能になり、低オン電圧化と高速化を同時に実現す
ることができるのである。
の通電初期或いは低電流通電時の電子１３の流れを示し
たものであり、図５はオン状態でのキャリアの流れを示
す図である。絶縁ゲート電極６に所定電圧を印加する
と、図４に示すようにｎ型半導体層７を電子電流が流れ
る。ｐ型コレクタ層９に接するｎ型半導体層７に流れる
電子電流によって図４に示す点Ａの電位が確実に上昇
し、ｐｎ接合が順バイアスされた状態となり、図５に示
すようにｐ型コレクタ層９からｎ型ベース層２へ正孔１
４が注入される。これは、ｐ型コレクタ層９の横幅の半
分（Ｗｐ）に依存するのではなく、ｐ型コレクタ層９と
ｎ型半導体層７との接する距離（Ｌｎｓ）を長くするこ
とによって図１に示す点Ａの電位上昇を早めることがで
きることを示している。したがって、ｐ型コレクタ層９
及びｎ型半導体層７を横方向に微細化することができ
る。すなわち、コレクタ電極１１の面積当りのｐ型コレ
クタ層９の密度及びｎ型コレクタ短絡率を共に増やすこ
とが可能になり、低オン電圧化と高速化を同時に実現す
ることができるのである。
【００２４】また、上記説明した縦型のコレクタ短絡型
ＩＧＢＴはｎ型ベース層２とｐ型コレクタ層９並びにｎ
型半導体層７との間にｎ型バッファ層１を介在させてい
るが、図６に示すようにｎ型バッファ層１を介在させな
くとも本発明の実施は可能である。
ＩＧＢＴはｎ型ベース層２とｐ型コレクタ層９並びにｎ
型半導体層７との間にｎ型バッファ層１を介在させてい
るが、図６に示すようにｎ型バッファ層１を介在させな
くとも本発明の実施は可能である。
【００２５】ここで、本発明の実施形態を実施するため
の不純物濃度と電子電流が流れる距離との関係を表わせ
ば、ｎ型バッファ層１及びｎ型半導体層７の不純物濃度
をそれぞれＮｎ１及びＮｎ２と置くと、Ｌｎｓ／Ｎｎ２
＞Ｗｐ／Ｎｎ１の関係が成り立つ。なお、上記図６に示
すようなｎ型バッファ層１を介在させないＩＧＢＴは上
述した関係式のＮｎ１はｎ型ベース層２の不純物濃度に
置きかえることによって発明の実施が可能となる。上述
した関係式は以下において説明する本発明の実施形態に
おいても成り立たなければならない。
の不純物濃度と電子電流が流れる距離との関係を表わせ
ば、ｎ型バッファ層１及びｎ型半導体層７の不純物濃度
をそれぞれＮｎ１及びＮｎ２と置くと、Ｌｎｓ／Ｎｎ２
＞Ｗｐ／Ｎｎ１の関係が成り立つ。なお、上記図６に示
すようなｎ型バッファ層１を介在させないＩＧＢＴは上
述した関係式のＮｎ１はｎ型ベース層２の不純物濃度に
置きかえることによって発明の実施が可能となる。上述
した関係式は以下において説明する本発明の実施形態に
おいても成り立たなければならない。
【００２６】また、絶縁ゲート電極６をｎ型ベース層２
の表面に形成したが、これに限定されず図７に示すよう
にｎ型エミッタ層４、ｐ型ウェル層３及びｎ型ベース層
２にトレンチ溝を形成し、このトレンチ溝にゲート絶縁
膜５を介して絶縁ゲート電極６を埋め込みことも可能で
あり、以下において説明する本発明の実施形態も同様で
ある。
の表面に形成したが、これに限定されず図７に示すよう
にｎ型エミッタ層４、ｐ型ウェル層３及びｎ型ベース層
２にトレンチ溝を形成し、このトレンチ溝にゲート絶縁
膜５を介して絶縁ゲート電極６を埋め込みことも可能で
あり、以下において説明する本発明の実施形態も同様で
ある。
【００２７】［第２の実施形態］図８は本発明の第２の
実施形態に係る縦型のパワー半導体素子の構造を示す断
面図である。この実施形態も縦型のコレクタ短絡型ＩＧ
ＢＴに対して本発明を適用した実施形態である。
実施形態に係る縦型のパワー半導体素子の構造を示す断
面図である。この実施形態も縦型のコレクタ短絡型ＩＧ
ＢＴに対して本発明を適用した実施形態である。
【００２８】図８に示すように、ｎ型バッファ層１上に
はｎ型ベース層２１とｐ型ベース層２２が交互に繰返し
配列されたストライプ状のベース層を形成している。す
なわち、隣接するｎ型ベース層２１でｐ型ベース層２２
を挟み込み、また隣接するｐ型ベース層２２でｎ型ベー
ス層２１を挟み込む構成になっている。このｎ型ベース
層２１とｐ型ベース層２２の横幅と濃度の関係は共に、
例えば各ベース層の横幅が５μｍの場合で不純物濃度が
およそ４×１０15ｃｍ-3または横幅が１μｍの場合で不
純物濃度がおよび２×１０16ｃｍ-3に設定するとよい。
はｎ型ベース層２１とｐ型ベース層２２が交互に繰返し
配列されたストライプ状のベース層を形成している。す
なわち、隣接するｎ型ベース層２１でｐ型ベース層２２
を挟み込み、また隣接するｐ型ベース層２２でｎ型ベー
ス層２１を挟み込む構成になっている。このｎ型ベース
層２１とｐ型ベース層２２の横幅と濃度の関係は共に、
例えば各ベース層の横幅が５μｍの場合で不純物濃度が
およそ４×１０15ｃｍ-3または横幅が１μｍの場合で不
純物濃度がおよび２×１０16ｃｍ-3に設定するとよい。
【００２９】ｐ型ベース層２２及びｎ型ベース層２１の
表面に選択的にｐ型ウェル層３が形成され、このｐ型ウ
ェル層３の表面に選択的にｎ型エミッタ層４が形成され
ている。隣り合うｎ型エミッタ層４の間をｎ型ベース層
２１及びｐ型ウェル層３の表面上にゲート絶縁膜５を介
して絶縁ゲート電極６が配設されている。これらｎ型エ
ミッタ層４、ｐ型ウェル層３、ｎ型ベース層２１、絶縁
ゲート電極６によって、絶縁ゲート電極６直下のｐ型ウ
ェル層３をチャネル領域とするｎ型チャネルＭＯＳＦＥ
Ｔが構成されている。また、ｎ型エミッタ層４とｐ型ウ
ェル層３の表面上には両層に同時にコンタクトするよう
にエミッタ電極１０が設けられている。
表面に選択的にｐ型ウェル層３が形成され、このｐ型ウ
ェル層３の表面に選択的にｎ型エミッタ層４が形成され
ている。隣り合うｎ型エミッタ層４の間をｎ型ベース層
２１及びｐ型ウェル層３の表面上にゲート絶縁膜５を介
して絶縁ゲート電極６が配設されている。これらｎ型エ
ミッタ層４、ｐ型ウェル層３、ｎ型ベース層２１、絶縁
ゲート電極６によって、絶縁ゲート電極６直下のｐ型ウ
ェル層３をチャネル領域とするｎ型チャネルＭＯＳＦＥ
Ｔが構成されている。また、ｎ型エミッタ層４とｐ型ウ
ェル層３の表面上には両層に同時にコンタクトするよう
にエミッタ電極１０が設けられている。
【００３０】一方、ｎ型バッファ層１の表面には選択的
にｎ型半導体層７とｐ型コレクタ層９が形成されてお
り、ｎ型半導体層７の表面にはｎ型コレクタ短絡層８が
形成されている。ｎ型コレクタ短絡層８とｐ型コレクタ
層９の表面上には両層に同時にコンタクトするようにコ
レクタ電極１１が設けられている。
にｎ型半導体層７とｐ型コレクタ層９が形成されてお
り、ｎ型半導体層７の表面にはｎ型コレクタ短絡層８が
形成されている。ｎ型コレクタ短絡層８とｐ型コレクタ
層９の表面上には両層に同時にコンタクトするようにコ
レクタ電極１１が設けられている。
【００３１】次に図８の縦型のパワー半導体素子の構造
の製造方法について図９〜図１１を用いて説明する。
の製造方法について図９〜図１１を用いて説明する。
【００３２】図９（ａ）に示すように、低濃度のｎ型半
導体層７にトレンチ溝７ａを形成する。次に図９（ｂ）
に示すように、（ａ）において形成したトレンチ溝７ａ
を埋め込むようにｐ型コレクタ層９を堆積し、余分なｐ
型コレクタ層をＣＭＰ等により研磨除去する。次に図９
（ｃ）に示すように、ｎ型半導体層７及びｐ型コレクタ
層９の表面上にｎ型バッファ層１、続けてｎ型バッファ
層１上に不純物濃度がおよそ２×１０15ｃｍ-3程度のｎ
型ベース層２１をエピタキシャル成長させる。
導体層７にトレンチ溝７ａを形成する。次に図９（ｂ）
に示すように、（ａ）において形成したトレンチ溝７ａ
を埋め込むようにｐ型コレクタ層９を堆積し、余分なｐ
型コレクタ層をＣＭＰ等により研磨除去する。次に図９
（ｃ）に示すように、ｎ型半導体層７及びｐ型コレクタ
層９の表面上にｎ型バッファ層１、続けてｎ型バッファ
層１上に不純物濃度がおよそ２×１０15ｃｍ-3程度のｎ
型ベース層２１をエピタキシャル成長させる。
【００３３】次に図１０（ｄ）に示すように、図９
（ｃ）において形成したｎ型ベース層２１をｎ型バッフ
ァ層１が露出するまで複数のトレンチ溝２１ａを形成す
る。次に図１０（ｅ）に示すように、（ｄ）において形
成したトレンチ溝２１ａを埋め込むようにｐ型ベース層
２２を堆積し、余分なｐ型ベース層をＣＭＰ等により研
磨除去する。
（ｃ）において形成したｎ型ベース層２１をｎ型バッフ
ァ層１が露出するまで複数のトレンチ溝２１ａを形成す
る。次に図１０（ｅ）に示すように、（ｄ）において形
成したトレンチ溝２１ａを埋め込むようにｐ型ベース層
２２を堆積し、余分なｐ型ベース層をＣＭＰ等により研
磨除去する。
【００３４】次に図１１（ｆ）に示すように、ｐ型ベー
ス層２２及びｎ型ベース層２１の表面に選択的にｐ型ウ
ェル層３を形成する。更にこのｐ型ウェル層３の表面に
選択的にｎ型エミッタ層４を形成する。このｎ型ベース
層２１を介して隣り合うｎ型エミッタ層４に接するよう
にｐ型ウェル層４及びｎ型ベース層２１表面にゲート絶
縁膜５を形成し、このゲート絶縁膜５上に絶縁ゲート電
極６を形成する。更にｎ型エミッタ層４とｐ型ウェル層
３の両層に同時にコンタクトするようにエミッタ電極１
０を形成する。また、ｎ型半導体層７の裏面は選択的に
形成されているｐ型コレクタ層９が露出するまでＣＭＰ
等によって研磨除去する。次に図３（ｅ）に示すよう
に、ｎ型半導体層７及びｐ型コレクタ層９の全表面に対
してｎ型不純物イオン１２を注入する。この場合、ｐ型
コレクタ層９の不純物濃度は予め５×１０19ｃｍ-3程度
の比較的高濃度とし、注入するｎ型不純物イオン１２の
濃度をｐ型コレクタ層９の不純物濃度より低い、例えば
２×１０19ｃｍ-3を用いればよい。また、ｐ型コレクタ
層９をレジストによってマスクをし、ｎ型半導体層７の
みにｎ型不純物イオン１２を注入することによってもｎ
型コレクタ短絡層８を形成することができる。
ス層２２及びｎ型ベース層２１の表面に選択的にｐ型ウ
ェル層３を形成する。更にこのｐ型ウェル層３の表面に
選択的にｎ型エミッタ層４を形成する。このｎ型ベース
層２１を介して隣り合うｎ型エミッタ層４に接するよう
にｐ型ウェル層４及びｎ型ベース層２１表面にゲート絶
縁膜５を形成し、このゲート絶縁膜５上に絶縁ゲート電
極６を形成する。更にｎ型エミッタ層４とｐ型ウェル層
３の両層に同時にコンタクトするようにエミッタ電極１
０を形成する。また、ｎ型半導体層７の裏面は選択的に
形成されているｐ型コレクタ層９が露出するまでＣＭＰ
等によって研磨除去する。次に図３（ｅ）に示すよう
に、ｎ型半導体層７及びｐ型コレクタ層９の全表面に対
してｎ型不純物イオン１２を注入する。この場合、ｐ型
コレクタ層９の不純物濃度は予め５×１０19ｃｍ-3程度
の比較的高濃度とし、注入するｎ型不純物イオン１２の
濃度をｐ型コレクタ層９の不純物濃度より低い、例えば
２×１０19ｃｍ-3を用いればよい。また、ｐ型コレクタ
層９をレジストによってマスクをし、ｎ型半導体層７の
みにｎ型不純物イオン１２を注入することによってもｎ
型コレクタ短絡層８を形成することができる。
【００３５】なお、上記製造方法ではｎ型ベース層２１
及びｐ型ベース層２２の表面にｎ型チャネルＭＯＳＦＥ
Ｔを形成した後にｎ型コレクタ短絡層８を形成したが、
ｎ型コレクタ短絡層８の形成は上記方法に限定されず、
例えばｎ型バッファ層１のエピタキシャル成長する前で
あっても良い。
及びｐ型ベース層２２の表面にｎ型チャネルＭＯＳＦＥ
Ｔを形成した後にｎ型コレクタ短絡層８を形成したが、
ｎ型コレクタ短絡層８の形成は上記方法に限定されず、
例えばｎ型バッファ層１のエピタキシャル成長する前で
あっても良い。
【００３６】図１２は、図８に示す縦型のパワー半導体
装置のコレクタ・エミッタ間電圧印加（Ｖｃｅ≦５０
Ｖ）した場合の初期の空乏層１５の広がりを示した図で
ある。ｎ型ベース層２１とｐ型ベース層２２との境界を
接合面として、図８の矢印方向へ空乏層１５が広がり始
まる。
装置のコレクタ・エミッタ間電圧印加（Ｖｃｅ≦５０
Ｖ）した場合の初期の空乏層１５の広がりを示した図で
ある。ｎ型ベース層２１とｐ型ベース層２２との境界を
接合面として、図８の矢印方向へ空乏層１５が広がり始
まる。
【００３７】図１３は、図８に示す縦型パワー半導体装
置のオフ状態（阻止状態）での電位分布（等電位線）を
示す図である。また、図１４は図１３の線分Ｂ−Ｂ’の
断面における、オフ状態での電界強度分布を示し、図１
５は線分Ｃ−Ｃ’の断面における電界強度分布を示すも
のである。
置のオフ状態（阻止状態）での電位分布（等電位線）を
示す図である。また、図１４は図１３の線分Ｂ−Ｂ’の
断面における、オフ状態での電界強度分布を示し、図１
５は線分Ｃ−Ｃ’の断面における電界強度分布を示すも
のである。
【００３８】図１５からｐ型ウェル層３とｎ型バッファ
層１との間のｎ型ベース層２１及びｐ型ベース層２２に
おける電界強度がほぼフラットになっていることがわか
る。これは、図１２に示すようにｎ型ベース層２１とｐ
型ベース層２２の接合面に沿って空乏層が広がるため、
Ｃ１−Ｃ２方向の電界強度がほぼ一定になることによっ
て生じる現象である。したがって、ｎ型ベース層２１の
不純物濃度を高濃度に設定してもブレークダウンする前
にｎ型ベース層２１、ｐ型ベース層２２が共に完全に空
乏化することによって高耐圧を得ることができる。
層１との間のｎ型ベース層２１及びｐ型ベース層２２に
おける電界強度がほぼフラットになっていることがわか
る。これは、図１２に示すようにｎ型ベース層２１とｐ
型ベース層２２の接合面に沿って空乏層が広がるため、
Ｃ１−Ｃ２方向の電界強度がほぼ一定になることによっ
て生じる現象である。したがって、ｎ型ベース層２１の
不純物濃度を高濃度に設定してもブレークダウンする前
にｎ型ベース層２１、ｐ型ベース層２２が共に完全に空
乏化することによって高耐圧を得ることができる。
【００３９】図８に示すコレクタ短絡型ＩＧＢＴも第１
の実施形態と同様に、通電初期はＭＯＳＦＥＴとして動
作するが、ｐ型コレクタ層９の近傍のｎ型半導体層７を
流れる電子電流により、ｎ型半導体層７の点Ａにおける
電位が上昇しｐｎ接合部が順バイアスされｐ型コレクタ
層９からｎ型ベース層２１に正孔が注入されＩＧＢＴと
しての動作を開始する。このｐｎ接合部の順バイアスさ
れるのに必要な電流はｐ型コレクタ層９とｎ型半導体層
７との接する距離（Ｌｎｓ）に依存するため、Ｌｎｓを
所定の長さに設定することによって順バイアスに必要な
電流を調整することができる。したがって、ｐ型コレク
タ層９及びｎ型半導体層７を横方向に微細化することが
でき、コレクタ電極１１の面積当りのｐ型コレクタ層９
の密度及びｎ型コレクタ短絡率を共に増やすことが可能
となり、低オン電圧化と高速化を同時に実現することが
できる。また、本実施形態におけるＩＧＢＴのｎ型ベー
ス層２１は通常のＩＧＢＴと比較して数倍から１桁以上
高い不純物濃度に設定することができるため、ＭＯＳＦ
ＥＴ動作時のオン電圧が著しく低減することができる。
したがって、高速性を維持したまま、更に低オン抵抗化
を図ることができる。
の実施形態と同様に、通電初期はＭＯＳＦＥＴとして動
作するが、ｐ型コレクタ層９の近傍のｎ型半導体層７を
流れる電子電流により、ｎ型半導体層７の点Ａにおける
電位が上昇しｐｎ接合部が順バイアスされｐ型コレクタ
層９からｎ型ベース層２１に正孔が注入されＩＧＢＴと
しての動作を開始する。このｐｎ接合部の順バイアスさ
れるのに必要な電流はｐ型コレクタ層９とｎ型半導体層
７との接する距離（Ｌｎｓ）に依存するため、Ｌｎｓを
所定の長さに設定することによって順バイアスに必要な
電流を調整することができる。したがって、ｐ型コレク
タ層９及びｎ型半導体層７を横方向に微細化することが
でき、コレクタ電極１１の面積当りのｐ型コレクタ層９
の密度及びｎ型コレクタ短絡率を共に増やすことが可能
となり、低オン電圧化と高速化を同時に実現することが
できる。また、本実施形態におけるＩＧＢＴのｎ型ベー
ス層２１は通常のＩＧＢＴと比較して数倍から１桁以上
高い不純物濃度に設定することができるため、ＭＯＳＦ
ＥＴ動作時のオン電圧が著しく低減することができる。
したがって、高速性を維持したまま、更に低オン抵抗化
を図ることができる。
【００４０】ここで図１６は、半導体素子のエミッタ・
コレクタ間電圧（オン電圧）−コレクタ電圧電流密度特
性（Ｖｃｅ−Ｊｃ特性）を示した特性図である。点線は
従来のＩＧＢＴ、一点鎖線は従来のＳＪ−ＭＯＳＦＥＴ
（Ｓｕｐｅｒ Ｊｕｎｃｔｉｏｎ − ＭＯＳＦＥ
Ｔ）、太実線は第２の実施形態に係るコレクタ短絡型Ｉ
ＧＢＴ及び細実線は第１の実施形態に係るコレクタ短絡
型ＩＧＢＴの特性を示している。なお、図１６に示す半
導体素子は６００Ｖ耐圧のＳｉ素子を例示している。図
１６より第２の実施形態に係るコレクタ短絡型ＩＧＢＴ
は、低電流密度領域ではＳＪ−ＭＯＳＦＥＴと同様の低
オン抵抗を示している。一方、高電流密度領域では、Ｓ
Ｊ−ＭＯＳＦＥＴより著しく低オン抵抗化されているこ
とがわかる。
コレクタ間電圧（オン電圧）−コレクタ電圧電流密度特
性（Ｖｃｅ−Ｊｃ特性）を示した特性図である。点線は
従来のＩＧＢＴ、一点鎖線は従来のＳＪ−ＭＯＳＦＥＴ
（Ｓｕｐｅｒ Ｊｕｎｃｔｉｏｎ − ＭＯＳＦＥ
Ｔ）、太実線は第２の実施形態に係るコレクタ短絡型Ｉ
ＧＢＴ及び細実線は第１の実施形態に係るコレクタ短絡
型ＩＧＢＴの特性を示している。なお、図１６に示す半
導体素子は６００Ｖ耐圧のＳｉ素子を例示している。図
１６より第２の実施形態に係るコレクタ短絡型ＩＧＢＴ
は、低電流密度領域ではＳＪ−ＭＯＳＦＥＴと同様の低
オン抵抗を示している。一方、高電流密度領域では、Ｓ
Ｊ−ＭＯＳＦＥＴより著しく低オン抵抗化されているこ
とがわかる。
【００４１】また、従来のＩＧＢＴはｐ型コレクタ層の
横幅の半分（Ｗｐ）を狭くするとｐ型コレクタ層から正
孔が注入されず従来のＭＯＳＦＥＴと同様な特性を示
し、逆にＷｐを広くすると比較的低電流密度領域でｐ型
コレクタ層から正孔が注入されるがｎ型コレクタ短絡率
が低くなるため高速性が阻害されてしまう。これに対し
て、第１の実施形態に係るＩＧＢＴは、従来のＩＧＢＴ
と同様な高速性を維持したまま、従来のＩＧＢＴと比較
して著しく低オン抵抗化されていることがわかる。さら
に、第２の実施形態に係るＩＧＢＴは、ＭＯＳＦＥＴと
して動作する低電流密度領域においても従来のＩＧＢＴ
と比較して著しく低オン抵抗化されている。
横幅の半分（Ｗｐ）を狭くするとｐ型コレクタ層から正
孔が注入されず従来のＭＯＳＦＥＴと同様な特性を示
し、逆にＷｐを広くすると比較的低電流密度領域でｐ型
コレクタ層から正孔が注入されるがｎ型コレクタ短絡率
が低くなるため高速性が阻害されてしまう。これに対し
て、第１の実施形態に係るＩＧＢＴは、従来のＩＧＢＴ
と同様な高速性を維持したまま、従来のＩＧＢＴと比較
して著しく低オン抵抗化されていることがわかる。さら
に、第２の実施形態に係るＩＧＢＴは、ＭＯＳＦＥＴと
して動作する低電流密度領域においても従来のＩＧＢＴ
と比較して著しく低オン抵抗化されている。
【００４２】このように低電流から高電流の密度領域に
おいて低オン電圧化を可能とする本発明は、高負荷（高
電流）と低負荷（低電流）とが繰返されるような例えば
電源機器やインバータ装置への利用に有効である。
おいて低オン電圧化を可能とする本発明は、高負荷（高
電流）と低負荷（低電流）とが繰返されるような例えば
電源機器やインバータ装置への利用に有効である。
【００４３】［第３の実施形態］図１７は本発明の第３
の実施形態に係る縦型のパワー半導体素子の構造を示す
断面図である。この実施形態も縦型のコレクタ短絡型Ｉ
ＧＢＴに対して本発明を適用した実施形態である。
の実施形態に係る縦型のパワー半導体素子の構造を示す
断面図である。この実施形態も縦型のコレクタ短絡型Ｉ
ＧＢＴに対して本発明を適用した実施形態である。
【００４４】図１７に示すように、ｎ型バッファ層１上
にｎ型バッファ層１の面に対して垂直方向に凸凹を有し
たｎ型ベース層２１とｐ型ベース層２２が交互に繰返し
配列されたストライプ状のベース層を形成している。す
なわち、隣接するｎ型ベース層２１でｐ型ベース層２２
を挟み込み、また隣接するｐ型ベース層２２でｎ型ベー
ス層２１を挟み込む構成になっている。
にｎ型バッファ層１の面に対して垂直方向に凸凹を有し
たｎ型ベース層２１とｐ型ベース層２２が交互に繰返し
配列されたストライプ状のベース層を形成している。す
なわち、隣接するｎ型ベース層２１でｐ型ベース層２２
を挟み込み、また隣接するｐ型ベース層２２でｎ型ベー
ス層２１を挟み込む構成になっている。
【００４５】ｐ型ベース層２２及びｎ型ベース層２１の
表面に選択的にｐ型ウェル層３が形成され、このｐ型ウ
ェル層３の表面に選択的にｎ型エミッタ層４が形成され
ている。隣り合うｎ型エミッタ層４間をｎ型ベース層２
１及びｐ型ウェル層３表面にゲート絶縁膜５を介して絶
縁ゲート電極６が配設されている。これらｎ型エミッタ
層４、ｐ型ウェル層３、ｎ型ベース層２１、絶縁ゲート
電極６によって、絶縁ゲート電極６直下のｐ型ウェル層
３をチャネル領域とするｎ型チャネルＭＯＳＦＥＴが構
成されている。また、ｎ型エミッタ層４とｐ型ウェル層
３の表面上には両層に同時にコンタクトするようにエミ
ッタ電極１０が設けられている。
表面に選択的にｐ型ウェル層３が形成され、このｐ型ウ
ェル層３の表面に選択的にｎ型エミッタ層４が形成され
ている。隣り合うｎ型エミッタ層４間をｎ型ベース層２
１及びｐ型ウェル層３表面にゲート絶縁膜５を介して絶
縁ゲート電極６が配設されている。これらｎ型エミッタ
層４、ｐ型ウェル層３、ｎ型ベース層２１、絶縁ゲート
電極６によって、絶縁ゲート電極６直下のｐ型ウェル層
３をチャネル領域とするｎ型チャネルＭＯＳＦＥＴが構
成されている。また、ｎ型エミッタ層４とｐ型ウェル層
３の表面上には両層に同時にコンタクトするようにエミ
ッタ電極１０が設けられている。
【００４６】一方、ｎ型バッファ層１の表面には選択的
にｎ型半導体層７とｐ型コレクタ層9が形成されてお
り、ｎ型半導体層7の表面にはｎ型コレクタ短絡層8が形
成されている。ｎ型コレクタ短絡層８とｐ型コレクタ層
９の表面には両層に同時にコンタクトするようにコレク
タ電極１１が設けられている。
にｎ型半導体層７とｐ型コレクタ層9が形成されてお
り、ｎ型半導体層7の表面にはｎ型コレクタ短絡層8が形
成されている。ｎ型コレクタ短絡層８とｐ型コレクタ層
９の表面には両層に同時にコンタクトするようにコレク
タ電極１１が設けられている。
【００４７】次に図１７の縦型のパワー半導体素子の構
造の製造方法について図１８〜図１９を用いて説明す
る。
造の製造方法について図１８〜図１９を用いて説明す
る。
【００４８】図１８（ａ）に示すように、ｎ型半導体層
７の表面に選択的にボロン等のｐ型不純物１６をイオン
注入する。次に図１８（ｂ）に示すように、イオン注入
されたｎ型半導体層７上にｎ型バッファ層１とｎ型ベー
ス層２１を続けてエピタキシャル成長させ、ｎ型ベース
層２１の表面に選択的にボロン等のｐ型不純物１６をイ
オン注入する。次に図１８（ｃ）に示すように、更にｎ
型ベース層２１ａのエピタキシャル成長させ、新しくエ
ピタキシャル成長されたｎ型ベース層２１ａの表面に選
択的にボロン等のｐ型不純物１６をイオン注入する。な
お、本実施形態では、この工程を２回繰返したが、これ
に限定されず３回以上繰返しても良い。次いで、これら
のｐ型不純物１６を熱処理によりドライブイン拡散し
て、ｐ型コレクタ層９及びｐ型ベース層２２を形成す
る。
７の表面に選択的にボロン等のｐ型不純物１６をイオン
注入する。次に図１８（ｂ）に示すように、イオン注入
されたｎ型半導体層７上にｎ型バッファ層１とｎ型ベー
ス層２１を続けてエピタキシャル成長させ、ｎ型ベース
層２１の表面に選択的にボロン等のｐ型不純物１６をイ
オン注入する。次に図１８（ｃ）に示すように、更にｎ
型ベース層２１ａのエピタキシャル成長させ、新しくエ
ピタキシャル成長されたｎ型ベース層２１ａの表面に選
択的にボロン等のｐ型不純物１６をイオン注入する。な
お、本実施形態では、この工程を２回繰返したが、これ
に限定されず３回以上繰返しても良い。次いで、これら
のｐ型不純物１６を熱処理によりドライブイン拡散し
て、ｐ型コレクタ層９及びｐ型ベース層２２を形成す
る。
【００４９】なお、上述のようにｎ型半導体層７及びｎ
型ベース層２１に対しｐ型不純物１６を続けてイオン注
入後、最終的に一括して熱処理によりドライブイン拡散
するのではなく、ｐ型不純物１６のイオン注入毎にｐ型
不純物１６を熱処理によりドライブイン拡散してｐ型コ
レクタ層９若しくはｐ型ベース層２２を形成してもよ
い。
型ベース層２１に対しｐ型不純物１６を続けてイオン注
入後、最終的に一括して熱処理によりドライブイン拡散
するのではなく、ｐ型不純物１６のイオン注入毎にｐ型
不純物１６を熱処理によりドライブイン拡散してｐ型コ
レクタ層９若しくはｐ型ベース層２２を形成してもよ
い。
【００５０】次に図１９（ｄ）に示すように、ｐ型ベー
ス層２２及びｎ型ベース層２１ａの表面に選択的にｐ型
ウェル層３を形成する。更にこのｐ型ウェル層３に選択
的にｎ型エミッタ層４を形成する。隣り合うｎ型エミッ
タ層４の間をｎ型ベース層２１ａ及びｐ型ウェル層３の
表面上にゲート絶縁膜５を介して絶縁ゲート電極６が配
設されている。更にｎ型エミッタ層４とｐ型ウェル層３
の両層に同時にコンタクトするようにエミッタ電極１０
を形成する。また、ｎ型半導体層７に選択的に形成され
たｐ型コレクタ層９が露出するまで、ＣＭＰ等によって
研磨除去する。次に図３（ｅ）に示すように、ｎ型半導
体層７及びｐ型コレクタ層９の全表面に対してｎ型不純
物イオン１２を注入する。この場合、ｐ型コレクタ層９
の不純物濃度は予め５×１０19ｃｍ-3程度の比較的高濃
度とし、注入するｎ型不純物イオン１２の濃度をｐ型コ
レクタ層９の不純物濃度より低い、例えば２×１０19ｃ
ｍ -3を用いればよい。また、ｐ型コレクタ層９をレジス
トによってマスクをし、ｎ型半導体層７のみにｎ型不純
物イオン１２を注入することによってもｎ型コレクタ短
絡層８を形成することができる。
ス層２２及びｎ型ベース層２１ａの表面に選択的にｐ型
ウェル層３を形成する。更にこのｐ型ウェル層３に選択
的にｎ型エミッタ層４を形成する。隣り合うｎ型エミッ
タ層４の間をｎ型ベース層２１ａ及びｐ型ウェル層３の
表面上にゲート絶縁膜５を介して絶縁ゲート電極６が配
設されている。更にｎ型エミッタ層４とｐ型ウェル層３
の両層に同時にコンタクトするようにエミッタ電極１０
を形成する。また、ｎ型半導体層７に選択的に形成され
たｐ型コレクタ層９が露出するまで、ＣＭＰ等によって
研磨除去する。次に図３（ｅ）に示すように、ｎ型半導
体層７及びｐ型コレクタ層９の全表面に対してｎ型不純
物イオン１２を注入する。この場合、ｐ型コレクタ層９
の不純物濃度は予め５×１０19ｃｍ-3程度の比較的高濃
度とし、注入するｎ型不純物イオン１２の濃度をｐ型コ
レクタ層９の不純物濃度より低い、例えば２×１０19ｃ
ｍ -3を用いればよい。また、ｐ型コレクタ層９をレジス
トによってマスクをし、ｎ型半導体層７のみにｎ型不純
物イオン１２を注入することによってもｎ型コレクタ短
絡層８を形成することができる。
【００５１】なお、上記製造方法ではｎ型ベース層２１
及びｐ型ベース層２２の表面にｎ型チャネルＭＯＳＦＥ
Ｔを形成した後にｎ型コレクタ短絡層８を形成したが、
ｎ型コレクタ短絡層８の形成は上記方法に限定されず、
例えばｎ型バッファ層１のエピタキシャル成長する前で
あっても良い。
及びｐ型ベース層２２の表面にｎ型チャネルＭＯＳＦＥ
Ｔを形成した後にｎ型コレクタ短絡層８を形成したが、
ｎ型コレクタ短絡層８の形成は上記方法に限定されず、
例えばｎ型バッファ層１のエピタキシャル成長する前で
あっても良い。
【００５２】第２の実施形態と同様にｎ型ベース層２
１，２１ａとｐ型ベース層２２は交互に繰返し配列され
たストライプ状のベース層を形成しているので、ｎ型ベ
ース層２１，２１ａの不純物濃度を高くすることができ
るので高耐圧を得られ、高速性を維持したまま更に低オ
ン抵抗化の素子を得ることができる。
１，２１ａとｐ型ベース層２２は交互に繰返し配列され
たストライプ状のベース層を形成しているので、ｎ型ベ
ース層２１，２１ａの不純物濃度を高くすることができ
るので高耐圧を得られ、高速性を維持したまま更に低オ
ン抵抗化の素子を得ることができる。
【００５３】［第４の実施形態］図２０は本発明の第４
の実施形態に係る縦型のパワー半導体素子の構造を示す
断面図である。この実施形態も縦型のコレクタ短絡型Ｉ
ＧＢＴに対して本発明を適用した実施形態である。
の実施形態に係る縦型のパワー半導体素子の構造を示す
断面図である。この実施形態も縦型のコレクタ短絡型Ｉ
ＧＢＴに対して本発明を適用した実施形態である。
【００５４】図２０に示す縦型のコレクタ短絡型ＩＧＢ
Ｔの製造方法について図２１〜図２３を用いて説明す
る。
Ｔの製造方法について図２１〜図２３を用いて説明す
る。
【００５５】図２１（ａ）に示すように、低濃度のｎ型
半導体層７にトレンチ溝７ａを形成する。次に図２１
（ｂ）に示すように、（ａ）において形成したトレンチ
溝７ａを埋め込むようにｐ型コレクタ層９を堆積し、余
分なｐ型コレクタ層をＣＭＰ等により研磨除去する。次
に図２１（ｃ）に示すように、ｎ型半導体層７及びｐ型
コレクタ層９の表面にｎ型バッファ層１、続けてｎ型バ
ッファ層１上に不純物濃度およそ２×１０15ｃｍ-3程度
のｎ型ベース層２１をエピタキシャル成長させる。
半導体層７にトレンチ溝７ａを形成する。次に図２１
（ｂ）に示すように、（ａ）において形成したトレンチ
溝７ａを埋め込むようにｐ型コレクタ層９を堆積し、余
分なｐ型コレクタ層をＣＭＰ等により研磨除去する。次
に図２１（ｃ）に示すように、ｎ型半導体層７及びｐ型
コレクタ層９の表面にｎ型バッファ層１、続けてｎ型バ
ッファ層１上に不純物濃度およそ２×１０15ｃｍ-3程度
のｎ型ベース層２１をエピタキシャル成長させる。
【００５６】次に図２２（ｄ）に示すように、図２１
（ｃ）において形成したｎ型ベース層２１をｎ型バッフ
ァ層１が露出しない程度に複数のトレンチ溝２１ｂを形
成する。第２の実施形態のようにｎ型バッファ層１が露
出するまでｎ型ベース層をエッチングすると、エッチン
グの必要の無いｎ型バッファ層１までもダメージを受け
る可能性が有るが、本実施形態ではその前でｎ型ベース
層２１のエッチングを停止するためｎ型バッファ層１に
ダメージをかけることが無く、より良好な半導体素子の
形成が可能となる。次に図２２（ｅ）に示すように、
（ｄ）において形成したトレンチ溝２１ｂを埋め込むよ
うにｐ型ベース層２２をを堆積し、余分なｐ型ベース層
をＣＭＰ等により研磨除去する。
（ｃ）において形成したｎ型ベース層２１をｎ型バッフ
ァ層１が露出しない程度に複数のトレンチ溝２１ｂを形
成する。第２の実施形態のようにｎ型バッファ層１が露
出するまでｎ型ベース層をエッチングすると、エッチン
グの必要の無いｎ型バッファ層１までもダメージを受け
る可能性が有るが、本実施形態ではその前でｎ型ベース
層２１のエッチングを停止するためｎ型バッファ層１に
ダメージをかけることが無く、より良好な半導体素子の
形成が可能となる。次に図２２（ｅ）に示すように、
（ｄ）において形成したトレンチ溝２１ｂを埋め込むよ
うにｐ型ベース層２２をを堆積し、余分なｐ型ベース層
をＣＭＰ等により研磨除去する。
【００５７】次に図２３（ｆ）に示すように、ｐ型ベー
ス層２２及びｎ型ベース層２１の表面に選択的にｐ型ウ
ェル層３を形成する。更にこのｐ型ウェル層３の表面に
選択的にｎ型エミッタ層４を形成する。隣り合うｎ型エ
ミッタ層４の間をｎ型ベース層２１ａ及びｐ型ウェル層
３の表面上にゲート絶縁膜５を介して絶縁ゲート電極６
が配設されている。更にｎ型エミッタ層４とｐ型ウェル
層３の両層に同時にコンタクトするようにエミッタ電極
１０を形成する。また、ｎ型半導体層７は選択的に形成
されているｐ型コレクタ層９が露出するまでＣＭＰ等に
よって研磨除去する。次に図３（ｅ）に示すように、ｎ
型半導体層７及びｐ型コレクタ層９の全表面に対してｎ
型不純物イオン１２を注入する。この場合、ｐ型コレク
タ層９の不純物濃度は予め５×１０19ｃｍ-3程度の比較
的高濃度とし、注入するｎ型不純物イオン１２の濃度を
ｐ型コレクタ層９の不純物濃度より低い、例えば２×１
０ 19ｃｍ-3を用いればよい。また、ｐ型コレクタ層９を
レジストによってマスクをし、ｎ型半導体層７のみにｎ
型不純物イオン１２を注入することによってもｎ型コレ
クタ短絡層８を形成することができる。
ス層２２及びｎ型ベース層２１の表面に選択的にｐ型ウ
ェル層３を形成する。更にこのｐ型ウェル層３の表面に
選択的にｎ型エミッタ層４を形成する。隣り合うｎ型エ
ミッタ層４の間をｎ型ベース層２１ａ及びｐ型ウェル層
３の表面上にゲート絶縁膜５を介して絶縁ゲート電極６
が配設されている。更にｎ型エミッタ層４とｐ型ウェル
層３の両層に同時にコンタクトするようにエミッタ電極
１０を形成する。また、ｎ型半導体層７は選択的に形成
されているｐ型コレクタ層９が露出するまでＣＭＰ等に
よって研磨除去する。次に図３（ｅ）に示すように、ｎ
型半導体層７及びｐ型コレクタ層９の全表面に対してｎ
型不純物イオン１２を注入する。この場合、ｐ型コレク
タ層９の不純物濃度は予め５×１０19ｃｍ-3程度の比較
的高濃度とし、注入するｎ型不純物イオン１２の濃度を
ｐ型コレクタ層９の不純物濃度より低い、例えば２×１
０ 19ｃｍ-3を用いればよい。また、ｐ型コレクタ層９を
レジストによってマスクをし、ｎ型半導体層７のみにｎ
型不純物イオン１２を注入することによってもｎ型コレ
クタ短絡層８を形成することができる。
【００５８】なお、上記製造方法ではｎ型ベース層２１
及びｐ型ベース層２２の表面にｎ型チャネルＭＯＳＦＥ
Ｔを形成した後にｎ型コレクタ短絡層８を形成したが、
ｎ型コレクタ短絡層８の形成は上記方法に限定されず、
例えばｎ型バッファ層１のエピタキシャル成長する前で
あっても良い。
及びｐ型ベース層２２の表面にｎ型チャネルＭＯＳＦＥ
Ｔを形成した後にｎ型コレクタ短絡層８を形成したが、
ｎ型コレクタ短絡層８の形成は上記方法に限定されず、
例えばｎ型バッファ層１のエピタキシャル成長する前で
あっても良い。
【００５９】上述した本発明の第１乃至第４の実施形態
は縦型のコレクタ短絡型ＩＧＢＴについて説明したが、
図２４に示すようにＳＯＩ（Ｓｉｌｉｃｏｎ Ｏｎ Ｉ
ｎｓｕｌａｔｏｒ）基板上に本発明に係るコレクタ短絡
型ＩＧＢＴを形成する横型素子の構成することによって
も本発明を実施することが可能である。図２４は上記第
２の実施形態のコレクタ短絡型ＩＧＢＴの横型半導体素
子であるが、当然に第１、３並びに４の実施形態のコレ
クタ短絡型ＩＧＢＴを用いた横型半導体素子を構成する
ことも可能である。
は縦型のコレクタ短絡型ＩＧＢＴについて説明したが、
図２４に示すようにＳＯＩ（Ｓｉｌｉｃｏｎ Ｏｎ Ｉ
ｎｓｕｌａｔｏｒ）基板上に本発明に係るコレクタ短絡
型ＩＧＢＴを形成する横型素子の構成することによって
も本発明を実施することが可能である。図２４は上記第
２の実施形態のコレクタ短絡型ＩＧＢＴの横型半導体素
子であるが、当然に第１、３並びに４の実施形態のコレ
クタ短絡型ＩＧＢＴを用いた横型半導体素子を構成する
ことも可能である。
【００６０】以上説明した実施形態は本発明の一例であ
り、係る実施形態に限定されるものではなく、特許請求
の範囲に記載した要旨内において様々な変形・変更が可
能である。
り、係る実施形態に限定されるものではなく、特許請求
の範囲に記載した要旨内において様々な変形・変更が可
能である。
【００６１】
【発明の効果】 以上詳述したように本発明によると、
低オン電圧特性と高速スイッチング性能を同時に備えた
パワー半導体素子を提供することができる。
低オン電圧特性と高速スイッチング性能を同時に備えた
パワー半導体素子を提供することができる。
【図１】 本発明の第１の実施形態に係る縦型パワー半
導体素子の構造を示す断面図である。
導体素子の構造を示す断面図である。
【図２】 本発明の第１の実施形態に係る縦型パワー半
導体素子の製造方法を示す図である（その１）。
導体素子の製造方法を示す図である（その１）。
【図３】 本発明の第１の実施形態に係る縦型パワー半
導体素子の製造方法を示す図である（その２）。
導体素子の製造方法を示す図である（その２）。
【図４】 図１に示す縦型パワー半導体素子における通
電初期或いは低電流通電時の電子の流れを示す図であ
る。
電初期或いは低電流通電時の電子の流れを示す図であ
る。
【図５】 図１に示す縦型パワー半導体素子におけるオ
ン状態でのキャリアの流れを示す図である。
ン状態でのキャリアの流れを示す図である。
【図６】 本発明の第１の実施形態に係る縦型パワー半
導体素子の変形例の構造を示す断面図である。
導体素子の変形例の構造を示す断面図である。
【図７】 本発明の第１の実施形態に係る縦型パワー半
導体素子の変形例の構造を示す断面図である。
導体素子の変形例の構造を示す断面図である。
【図８】 本発明の第２の実施形態に係る縦型パワー半
導体素子の構造を示す断面図である。
導体素子の構造を示す断面図である。
【図９】 本発明の第２の実施形態に係る縦型パワー半
導体素子の製造方法を示す図である（その１）。
導体素子の製造方法を示す図である（その１）。
【図１０】 本発明の第２の実施形態に係る縦型パワー
半導体素子の製造方法を示す図である（その２）。
半導体素子の製造方法を示す図である（その２）。
【図１１】 本発明の第２の実施形態に係る縦型パワー
半導体素子の製造方法を示す図である（その３）。
半導体素子の製造方法を示す図である（その３）。
【図１２】 図８に示す縦型パワー半導体素子における
コレクタ・エミッタ間電圧印加初期の空乏層の広がりを
示す図である。
コレクタ・エミッタ間電圧印加初期の空乏層の広がりを
示す図である。
【図１３】 図８に示す縦型パワー半導体素子における
オフ状態（阻止状態）での電位分布（等電位線）を示す
図である。
オフ状態（阻止状態）での電位分布（等電位線）を示す
図である。
【図１４】 図８に示す縦型パワー半導体素子における
線分Ｂ−Ｂ’間の電界強度分布を示す図である。
線分Ｂ−Ｂ’間の電界強度分布を示す図である。
【図１５】 図８に示す縦型パワー半導体素子における
線分Ｃ−Ｃ’間の電界強度分布を示す図である。
線分Ｃ−Ｃ’間の電界強度分布を示す図である。
【図１６】 図１並びに図８に示す縦型パワー半導体素
子、従来のＩＧＢＴ及び従来のＳＪ−ＭＯＳＦＥＴのエ
ミッタ・コレクタ間電圧―コレクタ電流密度特性を表し
た特性図である。
子、従来のＩＧＢＴ及び従来のＳＪ−ＭＯＳＦＥＴのエ
ミッタ・コレクタ間電圧―コレクタ電流密度特性を表し
た特性図である。
【図１７】 本発明の第３の実施形態に係る縦型パワー
半導体素子の構造を示す断面図である。
半導体素子の構造を示す断面図である。
【図１８】 本発明の第３の実施形態に係る縦型パワー
半導体素子の製造方法を示す図である（その１）。
半導体素子の製造方法を示す図である（その１）。
【図１９】 本発明の第３の実施形態に係る縦型パワー
半導体素子の製造方法を示す図である（その２）。
半導体素子の製造方法を示す図である（その２）。
【図２０】 本発明の第４の実施形態に係る縦型パワー
半導体素子の構造を示す断面図である。
半導体素子の構造を示す断面図である。
【図２１】 本発明の第４の実施形態に係る縦型パワー
半導体素子の製造方法を示す図である（その１）。
半導体素子の製造方法を示す図である（その１）。
【図２２】 本発明の第４の実施形態に係る縦型パワー
半導体素子の製造方法を示す図である（その２）。
半導体素子の製造方法を示す図である（その２）。
【図２３】 本発明の第４の実施形態に係る縦型パワー
半導体素子の製造方法を示す図である（その３）。
半導体素子の製造方法を示す図である（その３）。
【図２４】 本発明のパワー半導体素子をＳＯＩ基板に
形成した横型半導体素子の構成を示した斜視図である。
形成した横型半導体素子の構成を示した斜視図である。
【図２５】 従来技術に係る縦型パワー半導体素子の構
造を示す断面図である。
造を示す断面図である。
【図２６】 図２５に示す縦型パワー半導体素子の線分
Ｄ−Ｄ’間の電界強度分布を示す図である。
Ｄ−Ｄ’間の電界強度分布を示す図である。
１…ｎ型バッファ層、２，２１…ｎ型ベース層、２２…
ｐ型ベース層、３…ｐ型ウェル層、４…ｎ型エミッタ
層、５…ゲート絶縁膜、６…絶縁ゲート電極、７…ｎ型
半導体層、８…ｎ型コレクタ短絡層、９…ｐ型コレクタ
層、１０…エミッタ電極、１１…コレクタ電極
ｐ型ベース層、３…ｐ型ウェル層、４…ｎ型エミッタ
層、５…ゲート絶縁膜、６…絶縁ゲート電極、７…ｎ型
半導体層、８…ｎ型コレクタ短絡層、９…ｐ型コレクタ
層、１０…エミッタ電極、１１…コレクタ電極
Claims (22)
- 【請求項１】 第１導電型ベース層と、 この第１導電型ベース層の一方の表面に選択的に形成さ
れた第２導電型ウェル層と、 この第２導電型ウェル層表面に選択的に形成された第１
導電型エミッタ層と、 この第１導電型エミッタ層及び前記第２導電型ウェル層
上に形成された第１の主電極と、 前記第１導電型ベース層及び前記第２導電型ウェル層上
にゲート絶縁膜を介して形成され、且つ隣接する前記第
１導電型エミッタの間に形成された絶縁ゲート電極と、 前記第１導電型ベース層の他方の表面上に選択的に複数
形成された第１導電型半導体層と、 これら第１導電型半導体層の表面に形成された第１導電
型コレクタ短絡層と、 前記第１導電型ベース層の他方の表面上、且つ隣り合う
前記第１導電型半導体層及び前記第１導電型コレクタ短
絡層との間に形成された第２導電型コレクタ層と、 この第２導電型コレクタ層及び前記第１導電型コレクタ
短絡層の表面上に形成された第２の主電極とを有するこ
とを特徴とする半導体素子。 - 【請求項２】 第１導電型バッファ層と、 この第１導電型バッファ層の一方の表面上に形成され、
前記第１導電型バッファ層よりも低い不純物濃度を有す
る第１導電型ベース層と、 この第１導電型ベース層表面に選択的に形成された第２
導電型ウェル層と、 この第２導電型ウェル層表面に選択的に形成された第１
導電型エミッタ層と、 この第１導電型エミッタ層及び前記第２導電型ウェル層
上に形成された第１の主電極と、 前記第１導電型ベース層及び前記第２導電型ウェル層上
にゲート絶縁膜を介して形成され、且つ隣接する前記第
１導電型エミッタ層の間に形成された絶縁ゲート電極
と、 前記第１導電型バッファ層の他方の表面上に選択的に複
数形成された第１導電型半導体層と、 これら第１導電型半導体層の表面に形成された第１導電
型コレクタ短絡層と、 前記第１導電型バッファ層の他方の表面上、且つ隣り合
う前記第１導電型半導体層及び前記第１導電型コレクタ
短絡層との間に形成された第２導電型コレクタ層と、 この第２導電型コレクタ層及び前記第１導電型コレクタ
短絡層の表面上に形成された第２の主電極とを有するこ
とを特徴とする半導体素子。 - 【請求項３】 第１導電型バッファ層と、 この第１導電型バッファ層の一方の表面上に選択的に形
成された複数の第１導電型ベース層と、 前記第１導電型バッファ層の一方の表面上で、且つ隣り
合う前記第１導電型ベース層の間に形成された複数の第
２導電型ベース層と、 これら第２導電型ベース層及び前記第１導電型ベース層
表面に選択的に形成された第２導電型ウェル層と、 この第２導電型ウェル層の表面に選択的に形成された第
１導電型エミッタ層と、 この第１導電型エミッタ層及び前記第２導電型ウェル層
上に形成された第１の主電極と、 前記第１導電型ベース層及び前記第２導電型ウェル層上
にゲート絶縁膜を介して形成され、且つ隣接する前記第
１導電型エミッタ層の間に形成された絶縁ゲート電極
と、 前記第１導電型バッファ層の他方の表面上に選択的に形
成された複数の第１導電型半導体層と、 これら第１導電型半導体層の表面に形成された第１導電
型コレクタ短絡層と、 前記第１導電型バッファ層の他方の表面上、且つ隣り合
う前記第１導電型半導体層及び前記第１導電型コレクタ
短絡層との間に形成された第２導電型コレクタ層と、 この第２導電型コレクタ層及び前記第１導電型コレクタ
短絡層の表面上に形成された第２の主電極とを有するこ
とを特徴とする半導体素子。 - 【請求項４】 前記第１導電型ベース層の横幅と前記第
１導電型ベース層の不純物濃度との積と、前記第２導電
型ベース層の横幅と前記第２導電型ベース層の不純物濃
度との積とがほぼ等しいことを特徴とする請求項３記載
の半導体素子。 - 【請求項５】 第１導電型バッファ層と、 この第１導電型バッファ層の一方の表面上に形成された
第１の第１導電型ベース層と、 この第１の第１導電型ベース層の表面上に選択的に形成
された複数の第２の第１導電型ベース層と、 前記第１の第１導電型ベース層の表面上で、且つ隣り合
う前記第２の第１導電型ベース層の間に形成された複数
の第２導電型ベース層と、 これらの第２導電型ベース層及び前記第２の第１導電型
ベース層の表面に選択的に形成された第２導電型ウェル
層と、 この第２導電型ウェル層表面に選択的に形成された第１
導電型エミッタ層と、 この第１導電型エミッタ層及び前記第２導電型ウェル層
上に形成された第１の主電極と、 前記第２の第１導電型ベース層及び前記第２導電型ウェ
ル層上にゲート絶縁膜を介して形成され、且つ隣接する
前記第１導電型エミッタ層の間に形成された絶縁ゲート
電極と、 前記第１導電型バッファ層の他方の表面上に選択的に形
成された複数の第１導電型半導体層と、 これら第１導電型半導体層の表面に形成された第１導電
型コレクタ短絡層と、 前記第１導電型バッファ層の他方の表面上、且つ隣り合
う前記第１導電型半導体層及び前記第１導電型コレクタ
短絡層との間に形成された第２導電型コレクタ層と、 この第２導電型コレクタ層及び前記第１導電型コレクタ
短絡層の表面上に形成された第２の主電極とを有するこ
とを特徴とする半導体素子。 - 【請求項６】 前記第２の第１導電型ベース層の横幅と
前記第２の第１導電型ベース層の不純物濃度との積と、
前記第２導電型ベース層の横幅と前記第２導電型ベース
層の不純物濃度との積とがほぼ等しいことを特徴とする
請求項５記載の半導体素子。 - 【請求項７】 前記第１導電型半導体層及び前記第２導
電型コレクタ層の前記第２の主電極面と平行の長手方向
と、前記絶縁ゲート電極の前記第２の主電極面と平行の
長手方向とが互いに直交していることを特徴とする請求
項１乃至６記載の半導体素子。 - 【請求項８】 前記第１導電型ベース層及び前記第２導
電型ベース層の前記第２の主電極面と平行の長手方向
と、前記絶縁ゲート電極の前記第２の主電極面と平行の
長手方向とが互いに直交していることを特徴とする請求
項３乃至６記載の半導体素子。 - 【請求項９】 前記絶縁ゲート電極は、前記ゲート絶縁
膜を介して両側面が前記第１導電型エミッタ層及び前記
第２導電型ウェル層と接し、且つ前記ゲート絶縁膜を介
して底面が前記第１導電型ベース層と接することを特徴
とする請求項１乃至８記載の半導体素子。 - 【請求項１０】 前記第１導電型半導体層の層厚を前記
第１導電型半導体層の不純物濃度で除した値は、前記第
２導電型コレクタ層の横幅の半分を前記第１導電型ベー
ス層の不純物濃度で除した値よりも大きいことを特徴と
する請求項１記載の半導体素子。 - 【請求項１１】 前記第１導電型半導体層の層厚を前記
第１導電型半導体層の不純物濃度で除した値は、前記第
２導電型コレクタ層の横幅の半分を前記第１導電型バッ
ファ層の不純物濃度で除した値よりも大きいことを特徴
とする請求項２、３又は５記載の半導体素子。 - 【請求項１２】 前記第１導電型半導体層の層厚が前記
第２導電型コレクタ層の横幅の半分の長さよりも厚いこ
とを特徴とする請求項１乃至１１記載の半導体素子。 - 【請求項１３】 第１導電型半導体層の一方に複数の第
２導電型コレクタ層を形成する工程と、 前記第２導電型コレクタ層が形成された第１導電型半導
体層上に第１導電型バッファ層を形成する工程と、 この第１導電型バッファ層上に第１導電型ベース層を形
成する工程と、 この第１導電型ベース層表面に選択的に第２導電型ウェ
ル層を形成し、この第２導電型ウェル層表面に選択的に
第１導電型エミッタ層を形成する工程と、 前記第１導電型エミッタ層及び前記第２導電型ウェル層
上に第１の主電極を形成する工程と、 隣接する前記第１導電型エミッタ層の間の前記第１導電
型ベース層及び前記第２導電型ウェル層上にゲート絶縁
膜を介して絶縁ゲート電極を形成する工程と、 前記第１導電型半導体層を所定の厚さまで薄膜化する工
程と、 前記第１導電型半導体層の表面に第１導電型コレクタ短
絡層を形成する工程と、 この第１導電型コレクタ短絡層及び前記第２導電型コレ
クタ層表面上に第２の主電極を形成する工程とを有する
ことを特徴とする半導体素子の製造方法。 - 【請求項１４】 第１導電型半導体層の一方に複数の第
２導電型コレクタ層を形成する工程と、 前記第２導電型コレクタ層が形成された第１導電型半導
体層上に第１導電型ベース層を形成する工程と、 この第１導電型ベース層表面に選択的に第２導電型ウェ
ル層を形成し、この第２導電型ウェル層表面に選択的に
第１導電型エミッタ層を形成する工程と、 前記第１導電型エミッタ層及び前記第２導電型ウェル層
上に第１の主電極を形成する工程と、 隣接する前記第１導電型エミッタ層の間の前記第１導電
型ベース層及び前記第２導電型ウェル層上にゲート絶縁
膜を介して絶縁ゲート電極を形成する工程と、 前記第１導電型半導体層を所定の厚さまで薄膜化する工
程と、 前記第１導電型半導体層の表面上に第１導電型コレクタ
短絡層を形成する工程と、 この第１導電型コレクタ短絡層及び前記第２導電型コレ
クタ層表面上に第２の主電極を形成する工程とを有する
ことを特徴とする半導体素子の製造方法。 - 【請求項１５】 第１導電型半導体層の一方に複数の第
２導電型コレクタ層を形成する工程と、 前記第２導電型コレクタ層が形成された第１導電型半導
体層上に第１導電型バッファ層を形成する工程と、 この第１導電型バッファ層上に第１導電型ベース層を形
成する工程と、 この第１導電型ベース層に複数のトレンチ溝を形成する
工程と、 これらの複数のトレンチ溝に第２導電型ベース層を埋め
込む工程と、 この第２導電型ベース層及び前記第１導電型ベース層の
表面に選択的に第２導電型ウェル層を形成し、この第２
導電型ウェル層の表面に選択的に第１導電型エミッタ層
を形成する工程と、 前記第１導電型エミッタ層及び前記第２導電型ウェル層
上に第１の主電極を形成する工程と、 隣接する前記第１導電型エミッタ層の間の前記第１導電
型ベース層及び前記第２導電型ウェル層上にゲート絶縁
膜を介して絶縁ゲート電極を形成する工程と、 前記第１導電型半導体層を所定の厚さまで薄膜化する工
程と、 前記第１導電型半導体層の表面上に第１導電型コレクタ
短絡層を形成する工程と、 この第１導電型コレクタ短絡層及び前記第２導電型コレ
クタ層表面上に第２の主電極を形成する工程とを有する
ことを特徴とする半導体素子の製造方法。 - 【請求項１６】 第１導電型半導体層の一方に複数の第
２導電型コレクタ層を形成する工程と、 この第１導電型半導体層上に第１導電型バッファ層を形
成する工程と、 この第１導電型バッファ層上に第１の第１導電型ベース
層を形成し、この第１の第１導電型ベース層の表面に第
２導電型不純物を選択的にイオン注入する第１のベース
層形成工程と、 前記第１の第１導電型ベース層上に第２の第１導電型ベ
ース層を形成し、この第２の第１導電型ベース層の表面
に第２導電型不純物を選択的にイオン注入する第２のベ
ース層形成工程と、 前記第１の第１導電型ベース層及び前記第２の第１導電
型ベース層に注入した前記第２導電型不純物を熱処理に
より前記第１の第１導電型ベース層及び前記第２の第１
導電型ベース層中にドライブイン拡散して第１の第２導
電型ベース層及び第２の第２導電型ベース層を形成する
工程と、 この第２の第２導電型ベース層及び前記第２の第１導電
型ベース層の表面に選択的に第２導電型ウェル層を形成
し、この第２導電型ウェル層の表面に選択的に第１導電
型エミッタ層を形成する工程と、 前記第１導電型エミッタ層及び前記第２導電型ウェル層
上に第１の主電極を形成する工程と、 隣接する前記第１導電型エミッタ層の間の前記第２の第
１導電型ベース層及び前記第２導電型ウェル層上にゲー
ト絶縁膜を介して絶縁ゲート電極を形成する工程と、 前記第１導電型半導体層を所定の厚さまで薄膜化する工
程と、 前記第１導電型半導体層の表面上に第１導電型コレクタ
短絡層を形成する工程と、 この第１導電型コレクタ短絡層及び前記第２導電型コレ
クタ層表面上に第２の主電極を形成する工程とを有する
ことを特徴とする半導体素子の製造方法。 - 【請求項１７】 第１導電型半導体層の一方に複数の第
２導電型コレクタ層を形成する工程と、 この第１導電型半導体層上に第１導電型バッファ層を形
成する工程と、 この第１導電型バッファ層上に第１の第１導電型ベース
層を形成する工程と、 この第１の第１導電型ベース層の表面に第２導電型不純
物を選択的にイオン注入し、この第２導電型不純物を熱
処理により前記第１の第１導電型ベース層中にドライブ
イン拡散して第１の第２導電型ベース層を形成する第１
のベース層形成工程と、 この第１の第１導電型ベース層上に第２の第１導電型ベ
ース層を形成する工程と、 この第２の第１導電型ベース層の表面に第２導電型不純
物を選択的にイオン注入し、この第２導電型不純物を熱
処理により前記第２の第１導電型ベース層中にドライブ
イン拡散して第２の第２導電型ベース層を形成する第２
のベース層形成工程と、 この第２の第２導電型ベース層及び前記第２の第１導電
型ベース層の表面に選択的に第２導電型ウェル層を形成
し、この第２導電型ウェル層の表面に選択的に第１導電
型エミッタ層を形成する工程と、 前記第１導電型エミッタ層及び前記第２導電型ウェル層
上に第１の主電極を形成する工程と、 隣接する前記第１導電型エミッタ層の間の前記第２の第
１導電型ベース層及び前記第２導電型ウェル層上にゲー
ト絶縁膜を介して絶縁ゲート電極を形成する工程と、 前記第１導電型半導体層を所定の厚さまで薄膜化する工
程と、 前記第１導電型半導体層の表面上に第１導電型コレクタ
短絡層を形成する工程と、 この第１導電型コレクタ短絡層及び前記第２導電型コレ
クタ層表面上に第２の主電極を形成する工程とを有する
ことを特徴とする半導体素子の製造方法。 - 【請求項１８】 前記第２のベース層形成工程を２回以
上繰返すことによりベース層を形成することを特徴とす
る請求項１６又は請求項１７記載の半導体素子の製造方
法。 - 【請求項１９】 第１導電型半導体層の一方に複数の第
２導電型コレクタ層を形成する工程は、第１導電型半導
体層の一方に複数のトレンチ溝を形成し、これらのトレ
ンチ溝に第２導電型コレクタ層を埋め込む工程であるこ
とを特徴とする請求項１３乃至１８記載の半導体素子の
製造方法。 - 【請求項２０】 第１導電型半導体層の一方に複数の第
２導電型コレクタ層を形成する工程は、第１導電型半導
体層の表面に第２導電型不純物を選択的にイオン注入
し、この第２導電型不純物を熱処理により前記第１導電
型半導体層中にドライブイン拡散する工程であることを
特徴とする請求項１３乃至１８記載の半導体素子の製造
方法。 - 【請求項２１】 前記第１導電型コレクタ短絡層を形成
する工程は、前記第２導電型コレクタ層をマスクして、
前記第１導電型半導体層に第１導電型不純物をイオン注
入し、この第１導電型不純物を熱処理により前記第１導
電型半導体層にドライブイン拡散する工程であることを
特徴とする請求項１３乃至２０記載の半導体素子の製造
方法。 - 【請求項２２】 前記第１導電型コレクタ短絡層を形成
する工程は、前記第１導電型半導体層及び前記第２導電
型コレクタ層に第１導電型不純物をイオン注入し、この
第１導電型不純物を熱処理により第１導電型半導体層に
ドライブイン拡散する工程であることを特徴とする請求
項１３乃至２０記載の半導体素子の製造方法。
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