CN113875018A - 半导体装置以及半导体装置的制造方法 - Google Patents

半导体装置以及半导体装置的制造方法 Download PDF

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Abstract

提供用于抑制回跳现象并且抑制平坦化工序中的集电极层的去除的技术。本申请说明书公开的技术所涉及的半导体装置具备：漂移层的下表面的一部分中的第1导电类型的漏极层、漂移层的下表面的一部分中的多个第2导电类型的集电极层以及在漂移层的下表面的一部分被多个集电极层夹着的第1导电类型的虚设层，虚设层的被多个集电极层夹着的方向即第1方向上的宽度比漏极层的第1方向上的宽度窄。

Description

半导体装置以及半导体装置的制造方法
技术领域
本申请说明书公开的技术涉及半导体装置以及半导体装置的制造方法。
背景技术
近年来，提出了作为宽带隙半导体的将SiC应用于绝缘栅极型双极性晶体管(insulated gate bipolar transistor、即IGBT)的SiC-IGBT。
根据上述，通过使用双极性器件特有的传导率调制，能够在10kV以上的高耐电压区域实现电阻比作为单极性器件的金属-氧化膜-半导体场效应晶体管(metal-oxide-semiconductor field-effect transistor、即MOSFET)低的器件。
然而，作为SiC-IGBT特有的问题，可以举出上升电压成为2.9V，相比于应用Si的情况，上升电压非常高。此外，在应用Si的情况下，上升电压是0.8V。
因此，SiC-IGBT在大电流通电时电阻比MOSFET低，但在小电流通电时相比于MOSFET直至成为通电状态所需的电压更大，所以损耗变大。
作为结果，相比于采用MOSFET的情况，无法大幅抑制采用SiC-IGBT的电力变换***整体的损耗。因此，需要改善SiC-IGBT的小电流区域中的特性。
为了解决该问题，提出使IGBT和MOSFET一体化的构造。在该构造中，通过在器件的下表面(背面)形成IGBT的p型集电极层和作为导电性与p型集电极层不同的层的MOSFET的n型漏极层，在直至上升电压的小电流区域进行MOSFET动作，在大电流区域进行能够进行传导率调制的IGBT动作。由此，能够在全电流区域实现低电阻。
为了在器件的下表面(背面)形成导电性不同的2个层，需要使用与以往的IGBT的制造方法不同的制造方法。
例如，在专利文献1以及专利文献2中，通过从下表面(背面)侧对下表面(背面)的期望的区域注入p型的离子和n型的离子，形成p型集电极层和n型漏极层。
另外，例如，在专利文献3中，公开了并非通过离子注入而通过外延生长形成这些层的手法，使用埋入工艺，在下表面(背面)侧形成p型集电极层和n型漏极层。
在埋入工艺中，具体而言，形成n型漏极层，进而通过蚀刻在n型漏极层上形成沟槽。然后，以埋入所形成的沟槽的方式，通过外延生长使p型集电极层沉积，通过化学机械研磨(chemical mechanical polishing、即CMP)等，去除未埋入沟槽的在n型漏极层上残留的多余的p型集电极层。
由此，形成平坦的p型集电极层和n型漏极层的图案。之后，在p型集电极层的上表面和n型漏极层的上表面，通过外延生长形成漂移层。通过这样的手法，形成p型集电极层和n型漏极层。
在此，在IGBT和MOSFET的一体化构造中，存在特有的特性上的课题。因此，需要进行与以往的IGBT不同的设计。
即，仅通过单纯地形成p型集电极层和n型漏极层，上升电压会增大。其原因为，通过MOSFET动作时的来自漏极电位的等电位线在p型集电极层的上部环绕，p型集电极层和n型漂移层中的pn结部的电位差变小，即使施加作为通常的上升电压的2.9V，IGBT也不进行导通动作。
作为结果，直至IGBT进行导通动作所需的上升电压增大(回跳(snapback)现象)。特别是，相比于以往的Si，上升电压大的SiC的一方更易于发生回跳现象。
现有技术文献
专利文献
专利文献1：日本特开2015-2075882号公报
专利文献2：日本特开2013-110373号公报
专利文献3：日本特开2003-303965号公报
发明内容
为了实现应用SiC的IGBT和MOSFET的一体化构造，在以往的Si的情况下使用的背面离子注入法存在在pn结部生成大量的注入缺陷的问题。
由于离子注入生成的注入缺陷阻碍IGBT的导通动作时的空穴注入而使电阻增大。因此，在特性上不优选。
因此，为了抑制注入缺陷的生成，需要通过外延生长形成p型集电极层。
另一方面，在应用SiC的情况下，相比于应用Si的情况，上升电压更高。为了应用SiC并且抑制该回跳现象，需要相比于应用Si的情况，将p型集电极层的宽度设计得更宽。因此，关于应用SiC的IGBT和MOSFET的一体化构造，在特性上优选使用埋入工艺形成宽幅的p型集电极层和n型漏极层。
然而，在SiC的情况下使用上述手法，从而发生在以往的Si的情况下不显然的新的问题。
在埋入工艺中的利用CMP的平坦化工序中，埋入到沟槽的p型集电极层是宽幅，所以沟槽的纵横的长宽比变得非常小，在沟槽上部磨石弯曲而磨石和p型集电极层有时会接触。
作为结果，通过该弯曲的磨石，埋入到沟槽的p型集电极层也会被去除。因此，需要抑制埋入工艺中的平坦化工序中的p型集电极层的去除。
即，在使用埋入工艺制造SiC的IGBT和MOSFET的一体化构造时，用于抑制回跳现象的p型集电极层宽的扩大和用于抑制平坦化工序中的p型集电极层的研磨去除的p型集电极层宽的缩小相反。
本申请说明书公开的技术是鉴于如以上记载的问题而完成的，其目的在于提供用于抑制回跳现象并且抑制平坦化工序中的集电极层的去除的技术。
关于本申请说明书公开的技术的第1方式，具备：第1导电类型的漂移层；所述漂移层的上表面的表层中的第2导电类型的基极层；所述基极层的表层中的第1导电类型的源极层；栅极绝缘膜，与被所述源极层和所述漂移层夹着的所述基极层接触；栅极电极，与所述栅极绝缘膜接触；层间绝缘膜，覆盖所述栅极电极；发射极电极，覆盖所述源极层的上表面及所述层间绝缘膜；所述漂移层的下表面的一部分中的第1导电类型的漏极层；所述漂移层的下表面的一部分中的多个第2导电类型的集电极层；第1导电类型的虚设层，在所述漂移层的下表面的一部分被多个所述集电极层夹着；以及集电极电极，与所述集电极层欧姆接触，所述虚设层的被多个所述集电极层夹着的方向即第1方向上的宽度比所述漏极层的所述第1方向上的宽度窄。
关于本申请说明书公开的技术的第2方式，在第1导电类型的半导体基板的上表面形成多个沟槽，在包括多个所述沟槽内的所述半导体基板的上表面，通过第2导电类型的外延生长使第2导电类型的杂质层沉积，去除在除了所述沟槽内以外的区域形成的所述杂质层，将所述沟槽内的所述杂质层设为集电极层，将被多个所述沟槽夹着的第1导电类型的层设为虚设层，将所述沟槽的外侧的第1导电类型的层设为漏极层，在所述半导体基板的上表面，通过第1导电类型的外延生长形成第1导电类型的漂移层，直至所述集电极层露出，去除所述半导体基板的下表面，所述虚设层的被多个所述集电极层夹着的方向即第1方向上的宽度比所述漏极层的所述第1方向上的宽度窄。
关于本申请说明书公开的技术的第1方式，具备：第1导电类型的漂移层；所述漂移层的上表面的表层中的第2导电类型的基极层；所述基极层的表层中的第1导电类型的源极层；栅极绝缘膜，与被所述源极层和所述漂移层夹着的所述基极层接触；栅极电极，与所述栅极绝缘膜接触；层间绝缘膜，覆盖所述栅极电极；发射极电极，覆盖所述源极层的上表面及所述层间绝缘膜；所述漂移层的下表面的一部分中的第1导电类型的漏极层；所述漂移层的下表面的一部分中的多个第2导电类型的集电极层；第1导电类型的虚设层，在所述漂移层的下表面的一部分中被多个所述集电极层夹着；以及集电极电极，与所述集电极层欧姆接触，所述虚设层的被多个所述集电极层夹着的方向即第1方向上的宽度比所述漏极层的所述第1方向上的宽度窄。根据这样的结构，能够抑制回跳现象并且抑制平坦化工序中的集电极层的去除。
另外，关于本申请说明书公开的技术的第2方式，在第1导电类型的半导体基板的上表面形成多个沟槽，在包括多个所述沟槽内的所述半导体基板的上表面，通过第2导电类型的外延生长使第2导电类型的杂质层沉积，去除在除了所述沟槽内以外的区域形成的所述杂质层，将所述沟槽内的所述杂质层设为集电极层，将被多个所述沟槽夹着的第1导电类型的层设为虚设层，将所述沟槽的外侧的第1导电类型的层设为漏极层，在所述半导体基板的上表面，通过第1导电类型的外延生长形成第1导电类型的漂移层，直至所述集电极层露出，去除所述半导体基板的下表面，所述虚设层的被多个所述集电极层夹着的方向即第1方向上的宽度比所述漏极层的所述第1方向上的宽度窄。根据这样的结构，能够抑制回跳现象并且抑制平坦化工序中的集电极层的去除。
另外，与本申请说明书公开的技术关联的目的、特征、方式以及优点通过以下所示的详细说明和附图将变得更加明确。
附图说明
图1是概略地示出实施方式的半导体装置的结构的例子的剖面图。
图2是概略地示出实施方式的半导体装置的结构的例子的俯视图。
图3是概略地示出实施方式的半导体装置的结构的其他例子的俯视图。
图4是示出实施方式的半导体装置的制造工序的例子的剖面图。
图5是示出实施方式的半导体装置的制造工序的例子的剖面图。
图6是示出实施方式的半导体装置的制造工序的例子的剖面图。
图7是示出实施方式的半导体装置的制造工序的例子的剖面图。
图8是概略地示出实施方式的半导体装置的结构的其他例子的剖面图。
图9是概略地示出实施方式的半导体装置的结构的例子的剖面图。
图10是示出实施方式的半导体装置的制造工序的例子的剖面图。
图11是概略地示出实施方式的半导体装置的结构的其他例子的剖面图。
图12是示出图11所示的半导体装置的制造工序的例子的剖面图。
图13是概略地示出实施方式的半导体装置的结构的例子的剖面图。
图14是示出本实施方式的半导体装置的制造工序的例子的剖面图。
图15是示出本实施方式的半导体装置的制造工序的例子的剖面图。
(符号说明)
1：p+型的集电极层；2、2D：n+型的漏极层；3、3B、3C、3D：n+型的虚设层；4：n-型的漂移层；5：p型的基极层；6：n型的源极层；7：p型的基极接触层；8：栅极绝缘膜；9：栅极电极；10：层间绝缘膜；11：发射极电极；12、12A：p型的硅化物层；13：n型的硅化物层；14：集电极电极；31：绝缘层；32、32C：p型的分离层；33：n-型的杂质层；41：n+型的半导体基板；42：沟槽；43：掩模；51：活性区域；52：终端区域；61：构造群。
具体实施方式
以下，参照附图，说明实施方式。在以下的实施方式中，为了技术上的说明还示出详细的特征等，但它们是例示，这些全部未必是为了使实施方式能够实施而必须的特征。
此外，附图是概略地示出的图，为便于说明，在附图中适当地进行结构的省略或者结构的简化。另外，在不同的附图中分别示出的结构等的大小以及位置的相互关系未必正确地记载，而可适当地变更。另外，在并非剖面图的俯视图等附图中，为了易于理解实施方式的内容，也有时附加阴影。
另外，在以下所示的说明中，设为对同样的构成要素附加相同的符号而图示，关于它们的名称和功能也是同样的。因此，为了避免重复，有时省略关于它们的详细的说明。
另外，在以下记载的说明中，在记载为“具备”、“包括”或者“具有”某个构成要素等的情况下，只要没有特别说明，并非排除其他构成要素的存在的排他的表现。
另外，在以下记载的说明中，即使在使用“第1”或者“第2”等序数的情况下，这些用语为了便于使实施方式的内容易于理解而使用，不限定于可通过这些序数产生的顺序等。
另外，在以下记载的说明中，表示相等的状态的表现、例如“同一”、“相等”、“均匀”或者“均质”等只要没有特别说明，则包括表示严密地相等的状态的情况以及在公差或者能够得到相同程度的功能的范围内产生差的情况。
另外，在以下记载的说明中，即使有使用“上”、“下”、“左”、“右”、“侧”、“底”、“表”或者“背”等意味着特定的位置和方向的用语的情况，这些用语也为了便于使实施方式的内容易于理解而适当地使用，与实际上实施时的方向无关。
另外，在以下记载的说明中，在记载为“…的上表面”或者“…的下表面”等的情况下，除了成为对象的构成要素的上表面自身以外，还包括在成为对象的构成要素的上表面也形成有其他构成要素的状态。即，例如，在记载为“设置于甲的上表面的乙”的情况下，不妨碍在甲与乙之间介有其他构成要素“丙”。
<第1实施方式>
以下，说明本实施方式的半导体装置以及半导体装置的制造方法。
此外，在以下的说明中，关于杂质的导电类型，设为第1导电类型是n型，第2导电类型是p型，但也可以是相反的定义。
<关于半导体装置的结构>
图1是概略地示出本实施方式的半导体装置的结构的例子的剖面图。
如图1例示，本实施方式的半导体装置具备：n-型(第1导电类型)的漂移层4，包括SiC；p型(第2导电类型)的基极层5，在n-型的漂移层4的表层部分性地形成；n型的源极层6，在p型的基极层5的表层部分性地形成；以及p型的基极接触层7，从n型的源极层6的上表面形成至下表面。
另外，如图1例示，本实施方式的半导体装置具备：例如作为氧化膜的栅极绝缘膜8，使n型的源极层6的上表面的一部分和p型的基极接触层7的上表面露出并且形成于n-型的漂移层4的上表面；栅极电极9，形成于栅极绝缘膜8的上表面；层间绝缘膜10，覆盖栅极电极9地形成；以及发射极电极11，覆盖n型的源极层6的上表面的一部分、p型的基极接触层7的上表面及层间绝缘膜10地形成。
栅极绝缘膜8接触到被n型的源极层6和n-型的漂移层4夹着的p型的基极层5的上表面。
另外，如图1例示，本实施方式的半导体装置具备：p+型的集电极层1，在n-型的漂移层4的下表面形成有多个；n+型的虚设层3，在n-型的漂移层4的下表面被多个p+型的集电极层1夹着地形成；以及n+型的漏极层2，形成于n-型的漂移层4的下表面。
另外，如图1例示，本实施方式的半导体装置具备：p型的硅化物层12，形成于p+型的集电极层1的下表面及n+型的虚设层3的下表面；n型的硅化物层13，形成于n+型的漏极层2的下表面；以及集电极电极14，形成于p型的硅化物层12的下表面及n型的硅化物层13的下表面。
在此，n+型的虚设层3的宽度L1比n+型的漏极层2的宽度L2窄。另外，n+型的虚设层3不与集电极电极14欧姆接触。
图2是概略地示出本实施方式的半导体装置的结构的例子的俯视图。在此，图1与图2中的X-X’剖面相当。
如图2例示，本实施方式的半导体装置具备活性区域51和在俯视时包围活性区域51的终端区域52。
在活性区域51，交替配置有交替配设p+型的集电极层1和n+型的虚设层3的构造群61以及n+型的漏极层2。
在终端区域52，配置有构造群61、n+型的漏极层2或者构造群61以及n+型的漏极层2。
在图2中，示出条纹状地配置有构造群61和n+型的漏极层2的例子，但构造群61和n+型的漏极层2的配置方式不限于这样的情况。
图3是概略地示出本实施方式的半导体装置的结构的其他例子的俯视图。也可以如图3例示，以用构造群61包围n+型的漏极层2的方式，格子状地配置。另外，也可以是作为其相反的配置的、如用n+型的漏极层2包围构造群61那样的格子状的配置。
在图1中，n+型的虚设层3的宽度L1比n+型的漏极层2的宽度L2窄即可，例如，是2μm以上并且50μm以下的范围内。
在此，如果n+型的虚设层3的宽度L1比2μm窄，则机械上的强度变弱，由于平坦化工序中的机械性应力，n+型的虚设层3有时会被破坏。另一方面，如果n+型的虚设层3的宽度L1比50μm宽，则作为不使载流子流过的区域的n+型的虚设层3的比例增加，所以电阻会增大。
n+型的漏极层2的宽度L2例如是50μm以上。在此，如果n+型的漏极层2的L2比50μm窄，则使电子电流流过的区域变小，所以MOSFET的导通动作时的电阻会增大。
p+型的集电极层1的宽度L3例如是2μm以上并且300μm以下，优选为2μm以上并且100μm以下的范围内。
此外，在图1中，n+型的虚设层3的宽度L1比p+型的集电极层1的宽度L3窄。
在此，如果p+型的集电极层1的宽度L3比2μm窄，则p+型的集电极层1成为高长宽比，所以难以通过外延生长，埋入形成p+型的集电极层1。另一方面，如果p+型的集电极层1的宽度L3比300μm宽，则p+型的集电极层1成为低长宽比，所以由于平坦化工序中的研磨，p+型的集电极层1有时会被去除。
构造群61的宽度L4例如是100μm以上。在此，如果构造群61的宽度L4比100μm窄，则易于受到来自n+型的漏极层2的电子电流的影响，有时会发生回跳现象。
n+型的漏极层2和构造群61的面积比率例如是2：8至8：2的范围内。如果上述面积比率小于2：8，则MOSFET动作时的电阻成为高电阻。另一方面，如果上述面积比率大于8：2，则IGBT成为高电阻。因此，难以实现IGBT和MOSFET这两方的动作。
<关于半导体装置的制造方法>
接下来，参照图4至图8，说明本实施方式的半导体装置的制造方法。此外，图4、图5、图6以及图7是示出本实施方式的半导体装置的制造工序的例子的剖面图。
首先，如图4例示，针对包括SiC的n+型的半导体基板41的上表面中的预定的区域，进行蚀刻处理。然后，形成多个沟槽42。为了对预定的区域实施蚀刻，经由掩模43进行该蚀刻处理。作为掩模43，例如使用抗蚀剂或者氧化膜。
通过上述蚀刻处理形成的沟槽42之间的未被蚀刻的区域成为n+型的虚设层3，沟槽42的外侧的区域成为n+型的漏极层2。
沟槽42的深度例如是10μm以上并且40μm以下的范围内。另外，沟槽42的宽度例如是2μm以上并且300μm以下，优选为2μm以上并且200μm以下的范围内。
接下来，如图5例示，通过p型外延生长，使p+型的集电极层1在沟槽42内以及n+型的半导体基板41的上表面沉积。p+型的集电极层1的厚度例如是20μm以上并且50μm以下。另外，p+型的集电极层1的杂质浓度例如是1×1018cm-3以上并且5×1019cm-3以下的范围内。
接下来，如图6例示，通过CMP等，对未埋入沟槽42的多余的p+型的集电极层1进行研磨去除。
接下来，如图7例示，通过n-型外延生长，在p+型的集电极层1的上表面、n+型的漏极层2的上表面以及n+型的虚设层3的上表面形成n-型的漂移层4。n-型的漂移层4的厚度例如是60μm以上并且300μm以下。另外，n-型的漂移层4的浓度例如是1×1014cm-3以上并且1×1015cm-3以下的范围内。
接下来，直至p+型的集电极层1露出，对n+型的半导体基板41的下表面进行研磨去除。
接下来，针对n-型的漂移层4的上表面的预定的区域，进行离子注入处理。由此，如图1例示，形成p型的基极层5、n型的源极层6以及p型的基极接触层7。
为了对预定的区域进行离子注入，经由注入掩模，进行该离子注入处理。作为注入掩模，例如，使用抗蚀剂或者氧化膜。
作为在该离子注入处理中使用的杂质元素，为了实现n型，例如，可以举出磷或者氮等，为了实现p型，例如，可以举出铝或者硼等。
此外，在上述离子注入处理时，将n-型的漂移层4的温度例如设定为10℃以上并且1000℃以下，优选例如设定为100℃以上并且600℃以下的范围内，进行其一部分或者所有处理。由此，能够使在离子注入时发生的注入缺陷恢复某种程度。
接下来，通过在氧气氛中对上述结构进行热氧化，形成栅极绝缘膜8。栅极绝缘膜8的厚度例如是10nm以上并且100nm以下的范围内。
接下来，在栅极绝缘膜8的预定的区域，作为沉积膜，形成栅极电极9。接下来，去除栅极电极9以及栅极绝缘膜8的一部分，在栅极电极9的上表面以及侧面，作为沉积膜，形成层间绝缘膜10。之后，形成覆盖n型的源极层6的上表面的一部分、p型的基极接触层7的上表面以及层间绝缘膜10的发射极电极11。
作为层间绝缘膜10，例如，使用TEOS等。发射极电极11例如包括铝、钛、镍、金、银、铜、它们的合金或者它们的层叠构造。
发射极电极11例如使用电子束蒸镀法或者溅射法等形成。发射极电极11与n型的源极层6以及p型的基极接触层7分别欧姆接触。
接下来，在p+型的集电极层1的下表面以及n+型的虚设层3的下表面形成p型的硅化物层12。p型的硅化物层12的材料例如是铝或者钛。
接下来，在n+型的漏极层2的下表面形成n型的硅化物层13。n型的硅化物层13的材料例如是镍。
最后，在p型的硅化物层12的下表面和n型的硅化物层13的下表面形成集电极电极14。集电极电极的材料以及形成方法与发射极电极11相同。
p+型的集电极层1经由p型的硅化物层12与集电极电极14欧姆接触。另外，n+型的漏极层2经由n型的硅化物层13与集电极电极14欧姆接触。另一方面，n+型的虚设层3不与集电极电极14欧姆接触。
此外，也可以为了防止欧姆接触，在n+型的虚设层3与集电极电极14之间形成绝缘层。
图8是概略地示出本实施方式的半导体装置的结构的其他例子的剖面图。
如图8例示，本实施方式的半导体装置具备n-型的漂移层4、p型的基极层5、n型的源极层6、p型的基极接触层7、栅极绝缘膜8、栅极电极9、层间绝缘膜10、发射极电极11、p+型的集电极层1、n+型的虚设层3、n+型的漏极层2、形成于p+型的集电极层1的下表面的p型的硅化物层12A、n型的硅化物层13、形成于n+型的虚设层3的下表面的绝缘层31以及形成于p型的硅化物层12A的下表面、绝缘层31的下表面及n型的硅化物层13的下表面的集电极电极14。此外，作为绝缘层31的材料，例如，可以举出氧化硅膜。
根据本实施方式的半导体装置，能够抑制在埋入工艺中外延生长的p+型的集电极层1被研磨去除。
如图5例示，通过设置n+型的虚设层3，沟槽42的长宽比变大，磨石在沟槽42的上部难以弯曲。因此，能够抑制磨石和埋入于沟槽42的p+型的集电极层1的接触，所以能够抑制p+型的集电极层1被研磨去除。
另外，n+型的虚设层3不与集电极电极14欧姆接触。因此，在对n+型的漏极层2施加电压时，不对n+型的虚设层3施加电压，使电位差减少的等电位线不从n+型的虚设层3延伸到p+型的集电极层1的pn结部。因此，能够通过配置n+型的虚设层3而抑制发生回跳现象。
因此，能够抑制在埋入工艺中外延生长的p+型的集电极层1被研磨去除，所以能够提供低电阻的IGBT和MOSFET的一体化构造。
<第2实施方式>
说明本实施方式的半导体装置以及半导体装置的制造方法。此外，在以下的说明中，对与在以上记载的实施方式中说明的构成要素同样的构成要素附加相同的符号而图示，适当地省略其详细的说明。
<关于半导体装置的结构>
图9是概略地示出本实施方式的半导体装置的结构的例子的剖面图。
如图9例示，本实施方式的半导体装置具备n-型的漂移层4、p型的基极层5、n型的源极层6、p型的基极接触层7、栅极绝缘膜8、栅极电极9、层间绝缘膜10、发射极电极11、p+型的集电极层1、在n-型的漂移层4的下表面被p+型的集电极层1夹着地形成的p型的分离层32、形成于p型的分离层32的下表面的n+型的虚设层3B、n+型的漏极层2、p型的硅化物层12、n型的硅化物层13以及集电极电极14。
p型的分离层32的厚度例如是0.1μm以上并且5.0μm以下。另外，p型的分离层32的杂质浓度例如是1×1018cm-3以上并且1×1021cm-3以下的范围内。
<关于半导体装置的制造方法>
接下来，参照图10，说明本实施方式的半导体装置的制造方法。此外，图10是示出本实施方式的半导体装置的制造工序的例子的剖面图。
在进行第1实施方式中的图6的平坦化处理之后，在p+型的集电极层1的上表面和n+型的漏极层2的上表面选择性地形成掩模43。然后，通过进行p型的离子注入处理，在n+型的虚设层3B的上表面形成p型的分离层32。
接下来，去除掩模43，进行第1实施方式中的图7以后的处理。此外，作为在该离子注入处理中使用的杂质元素，例如，可以举出铝或者硼等。
根据本实施方式的半导体装置，在n+型的虚设层3B与n-型的漂移层4之间具备p型的分离层32，所以能够通过配置n+型的虚设层3B而抑制发生回跳现象。因此，能够提供低电阻的IGBT和MOSFET的一体化构造。
此外，也可以在n+型的虚设层的下表面形成p型的分离层。
图11是概略地示出本实施方式的半导体装置的结构的其他例子的剖面图。
如图11例示，本实施方式的半导体装置具备n-型的漂移层4、p型的基极层5、n型的源极层6、p型的基极接触层7、栅极绝缘膜8、栅极电极9、层间绝缘膜10、发射极电极11、p+型的集电极层1、在n-型的漂移层4的下表面被p+型的集电极层1夹着地形成的n+型的虚设层3C、形成于n+型的虚设层3C的下表面的p型的分离层32C、n+型的漏极层2、p型的硅化物层12、n型的硅化物层13、以及集电极电极14。
参照图12，说明图11所示的半导体装置的制造方法。此外，图12是示出图11所示的半导体装置的制造工序的例子的剖面图。
首先，在如第1实施方式的图7所示对n+型的半导体基板41的下表面进行研磨去除之后，在p+型的集电极层1的下表面和n+型的漏极层2的下表面形成掩模43。然后，通过从下表面侧针对n+型的虚设层进行p型的离子注入处理，在n+型的虚设层3C的下表面形成p型的分离层32C。
由此，能够在n+型的虚设层3C的下表面形成p型的分离层32C，所以能够通过配置n+型的虚设层3C而抑制发生回跳现象。因此，能够提供低电阻的IGBT和MOSFET的一体化构造。
<第3实施方式>
说明本实施方式的半导体装置以及半导体装置的制造方法。此外，在以下的说明中，对与在以上记载的实施方式中说明的构成要素同样的构成要素附加相同的符号而图示，适当地省略其详细的说明。
<关于半导体装置的结构>
图13是概略地示出本实施方式的半导体装置的结构的例子的剖面图。
如图13例示，本实施方式的半导体装置具备n-型的漂移层4、p型的基极层5、n型的源极层6、p型的基极接触层7、栅极绝缘膜8、栅极电极9、层间绝缘膜10、发射极电极11、p+型的集电极层1、在n-型的漂移层4的下表面在被p+型的集电极层1夹着的位置及p+型的集电极层1的外侧的位置(未被p+型的集电极层1夹着的位置)形成的n-型的杂质层33、在被p+型的集电极层1夹着的位置的n-型的杂质层33的下表面形成的n+型的虚设层3D、在p+型的集电极层1的外侧的位置(未被p+型的集电极层1夹着的位置)的n-型的杂质层33的下表面形成的n+型的漏极层2D、形成于p+型的集电极层1的下表面及n+型的虚设层3D的下表面的p型的硅化物层12、形成于n+型的漏极层2D的下表面的n型的硅化物层13以及集电极电极14。
n-型的杂质层33的厚度例如是2μm以上并且30μm以下。另外，n-型的杂质层33的杂质浓度例如是1×1014cm-3以上并且1×1015cm-3以下的范围内。n-型的杂质层33的杂质浓度低于n+型的虚设层3D的杂质浓度。
<关于半导体装置的制造方法>
接下来，参照图14以及图15，说明本实施方式的半导体装置的制造方法。此外，图14以及图15是示出本实施方式的半导体装置的制造工序的例子的剖面图。
首先，在n+型的半导体基板41的上表面，通过外延生长形成n-型的杂质层33。接下来，进行第1实施方式所示的图4以后的处理。
根据本实施方式的半导体装置，耗尽层从p+型的集电极层1和n-型的杂质层33的接合部延伸，n-型的杂质层33耗尽化。因此，能够通过配置n+型的虚设层3D而抑制发生回跳现象。因此，能够提供低电阻化的IGBT和MOSFET的一体化构造。
<关于通过以上记载的实施方式产生的效果>
接下来，示出通过以上记载的实施方式产生的效果的例子。此外，在以下的说明中，根据以上记载的实施方式例示的具体的结构记载该效果，但也可以在产生同样的效果的范围内，与本申请说明书例示的其他具体的结构置换。
另外，该置换也可以跨越多个实施方式进行。即，也可以是组合在不同的实施方式中例示的各个结构，产生同样的效果的情况。
根据以上记载的实施方式，半导体装置具备第1导电类型(n型)的n-型的漂移层4、第2导电类型(p型)的p型的基极层5、n型的源极层6、栅极绝缘膜8、栅极电极9、层间绝缘膜10、发射极电极11、n+型的漏极层2、多个p+型的集电极层1、n+型的虚设层3以及集电极电极14。p型的基极层5形成于n-型的漂移层4的上表面的表层。n型的源极层6形成于p型的基极层5的表层。栅极绝缘膜8接触到被n型的源极层6和n-型的漂移层4夹着的p型的基极层5。栅极电极9与栅极绝缘膜8接触。层间绝缘膜10覆盖栅极电极9。发射极电极11覆盖n型的源极层6的上表面以及层间绝缘膜10。n+型的漏极层2形成于n-型的漂移层4的下表面的一部分。多个p+型的集电极层1形成于n-型的漂移层4的下表面的一部分。n+型的虚设层3在n-型的漂移层4的下表面的一部分被多个p+型的集电极层1夹着。集电极电极14与p+型的集电极层1欧姆接触。而且，n+型的虚设层3的被多个p+型的集电极层1夹着的方向即第1方向上的宽度L1比n+型的漏极层2的第1方向上的宽度L2窄。
根据这样的结构，能够抑制回跳现象并且抑制平坦化工序中的p型集电极层的去除。具体而言，通过设置n+型的虚设层3，沟槽42的长宽比变大，磨石在沟槽42的上部难以弯曲。因此，能够抑制磨石和埋入于沟槽42的p+型的集电极层1的接触，所以能够抑制p+型的集电极层1被研磨去除。因此，能够提供作为IGBT和MOSFET的一体化构造的低电阻的半导体装置。
此外，即使在将在本申请说明书中例示的其他结构中的至少1个适当地追加到以上记载的结构的情况、即适当地追加未作为以上记载的结构言及的在本申请说明书中例示的其他结构的情况下，也能够产生同样的效果。
另外，根据以上记载的实施方式，n+型的虚设层3的第1方向上的宽度L1比p+型的集电极层1的第1方向上的宽度L3窄。根据这样的结构，通过设置n+型的虚设层3，能够抑制磨石在沟槽42的上部处的弯曲并且将p+型的集电极层1的宽度维持得宽。
另外，根据以上记载的实施方式，集电极电极14经由p型的硅化物层12与p+型的集电极层1欧姆接触。根据这样的结构，能够在大电流区域进行能够进行传导率调制的IGBT动作。
另外，根据以上记载的实施方式，半导体装置具备n+型的虚设层3C与p型的硅化物层12之间的第2导电类型的第1分离层。在此，第1分离层例如与p型的分离层32C对应。根据这样的结构，能够在n+型的虚设层3C的下表面形成p型的分离层32C，所以能够通过配置n+型的虚设层3C而抑制发生回跳现象。
另外，根据以上记载的实施方式，n+型的虚设层3不与集电极电极14欧姆接触。根据这样的结构，在对n+型的漏极层2施加电压时，不对n+型的虚设层3施加电压，使电位差减少的等电位线不从n+型的虚设层3延伸到p+型的集电极层1的pn结部。因此，能够通过配置n+型的虚设层3而抑制发生回跳现象。
另外，根据以上记载的实施方式，半导体装置具备n+型的虚设层3与集电极电极14之间的绝缘层31。根据这样的结构，能够防止n+型的虚设层3和集电极电极14欧姆接触。
另外，根据以上记载的实施方式，半导体装置具备n+型的虚设层3B与n-型的漂移层4之间的第2导电类型的第2分离层。在此，第2分离层例如与p型的分离层32对应。根据这样的结构，在n+型的虚设层3B与n-型的漂移层4之间具备p型的分离层32，所以能够通过配置n+型的虚设层3B而抑制发生回跳现象。因此，能够提供低电阻的IGBT和MOSFET的一体化构造。
另外，根据以上记载的实施方式，半导体装置具备n+型的虚设层3D与n-型的漂移层4之间的、具有比n+型的虚设层3D低的杂质浓度的n-型的杂质层33。根据这样的结构，耗尽层从p+型的集电极层1和n-型的杂质层33的接合部延伸，n-型的杂质层33耗尽化。因此，能够通过配置n+型的虚设层3D而抑制发生回跳现象。因此，能够提供低电阻化的IGBT和MOSFET的一体化构造。
另外，根据以上记载的实施方式，n-型的漂移层4包括SiC。根据这样的结构，即使在应用由于在上升电压大而更易于产生回跳现象的SiC的半导体装置中，也能够提供低电阻的半导体装置。
根据以上记载的实施方式，在半导体装置的制造方法中，在n+型的半导体基板41的上表面形成多个沟槽42。然后，在包括多个沟槽42内的n+型的半导体基板41的上表面，通过p型外延生长使p型的杂质层沉积。然后，去除在除了沟槽42内以外的区域形成的杂质层。在此，将沟槽42内的杂质层设为p+型的集电极层1，将被多个沟槽42夹着的n型的层设为n+型的虚设层3，将沟槽42的外侧的n型的层设为n+型的漏极层2。然后，在n+型的半导体基板41的上表面，通过n型外延生长形成n-型的漂移层4。然后，直至p+型的集电极层1露出，去除n+型的半导体基板41的下表面。在此，n+型的虚设层3的被多个p+型的集电极层1夹着的方向即第1方向上的宽度L1比n+型的漏极层2的第1方向上的宽度L2窄。
根据这样的结构，能够抑制回跳现象并且抑制平坦化工序中的p型集电极层的去除。具体而言，通过设置n+型的虚设层3，沟槽42的长宽比变大，磨石在沟槽42的上部难以弯曲。因此，能够抑制磨石和埋入于沟槽42的p+型的集电极层1的接触，所以能够抑制p+型的集电极层1被研磨去除。因此，能够提供作为IGBT和MOSFET的一体化构造的低电阻的半导体装置。
此外，即使在将在本申请说明书中例示的其他结构中的至少1个适当地追加到以上记载的结构的情况、即适当地追加未作为以上记载的结构言及的在本申请说明书中例示的其他结构的情况下，也能够产生同样的效果。
另外，在无特别的限制的情况下，进行各个处理的顺序能够变更。
另外，根据以上记载的实施方式，在n-型的漂移层4的上表面的表层形成p型的基极层5。然后，在p型的基极层5的表层形成n型的源极层6。然后，形成被n型的源极层6和n-型的漂移层4夹着并且与p型的基极层5接触的栅极绝缘膜8。然后，形成与栅极绝缘膜8接触的栅极电极9。然后，形成覆盖栅极电极9的层间绝缘膜10。然后，形成覆盖n型的源极层6的上表面以及层间绝缘膜10的发射极电极11。然后，形成与p+型的集电极层1欧姆接触的集电极电极14。根据这样的结构，能够抑制回跳现象并且抑制平坦化工序中的p型集电极层的去除。
<关于以上记载的实施方式中的变形例>
在以上记载的实施方式中，有时还记载各个构成要素的材质、材料、尺寸、形状、相对的配置关系或者实施的条件等，但这些在所有方式中是一个例子，不限于本申请说明书的记载。
因此，在本申请说明书公开的技术的范围内，设想未例示的无数的变形例以及均等物。例如，包括将至少1个构成要素变形的情况、追加的情况或者省略的情况、进而抽出至少1个实施方式中的至少1个构成要素并与其他实施方式中的构成要素组合的情况。
另外，只要不产生矛盾，在以上记载的实施方式中记载为具备“1个”的构成要素也可以具备“1个以上”。
进而，以上记载的实施方式中的各个构成要素是概念性单位，在本申请说明书公开的技术的范围内，包括1个构成要素由多个构造物构成的情况、1个构成要素与某个构造物的一部分对应的情况、进而多个构成要素设置于1个构造物的情况。
另外，在以上记载的实施方式中的各个构成要素中，只要发挥同一功能，包括具有其他构造或者形状的构造物。
另外，本申请说明书中的说明是为了与本技术关联的所有目的而被参照的，都不应认为是现有技术。
另外，在以上记载的实施方式中，在不特别指定而记载材料名等的情况下，只要不产生矛盾，则包括在该材料中包含其他添加物的例如合金等。

Claims (13)

1.一种半导体装置，具备：
第1导电类型的漂移层(4)；
所述漂移层(4)的上表面的表层中的第2导电类型的基极层(5)；
所述基极层(5)的表层中的第1导电类型的源极层(6)；
栅极绝缘膜(8)，与被所述源极层(6)和所述漂移层(4)夹着的所述基极层(5)接触；
栅极电极(9)，与所述栅极绝缘膜(8)接触；
层间绝缘膜(10)，覆盖所述栅极电极(9)；
发射极电极(11)，覆盖所述源极层(6)的上表面及所述层间绝缘膜(10)；
所述漂移层(4)的下表面的一部分中的第1导电类型的漏极层(2、2D)；
所述漂移层(4)的下表面的一部分中的多个第2导电类型的集电极层(1)；
第1导电类型的虚设层(3、3B、3C、3D)，在所述漂移层(4)的下表面的一部分被多个所述集电极层(1)夹着；以及
集电极电极(14)，与所述集电极层(1)欧姆接触，
所述虚设层(3、3B、3C、3D)的被多个所述集电极层(1)夹着的方向即第1方向上的宽度(L1)比所述漏极层(2、2D)的所述第1方向上的宽度(L2)窄。
2.根据权利要求1所述的半导体装置，其中，
所述虚设层(3、3B、3C、3D)的所述第1方向上的宽度(L1)比所述集电极层(1)的所述第1方向上的宽度(L3)窄。
3.根据权利要求1或者2所述的半导体装置，其中，
所述集电极电极(14)经由第2导电类型的硅化物层(12)与所述集电极层(1)欧姆接触。
4.根据权利要求3所述的半导体装置，其中，
还具备所述虚设层(3C)与所述硅化物层(12)之间的第2导电类型的第1分离层(32C)。
5.根据权利要求1至4中的任意一项所述的半导体装置，其中，
所述虚设层(3、3B、3C、3D)不与所述集电极电极(14)欧姆接触。
6.根据权利要求1至5中的任意一项所述的半导体装置，其中，
还具备所述虚设层(3)与所述集电极电极(14)之间的绝缘层(31)。
7.根据权利要求1至6中的任意一项所述的半导体装置，其中，
还具备所述虚设层(3B)与所述漂移层(4)之间的第2导电类型的第2分离层(32)。
8.根据权利要求1至7中的任意一项所述的半导体装置，其中，
还具备所述虚设层(3D)与所述漂移层(4)之间的、具有比所述虚设层(3D)低的杂质浓度的第1导电类型的杂质层(33)。
9.根据权利要求1至8中的任意一项所述的半导体装置，其中，所述漂移层(4)包括SiC。
10.一种半导体装置的制造方法，
在第1导电类型的半导体基板(41)的上表面形成多个沟槽(42)，
在包括多个所述沟槽(42)内的所述半导体基板(41)的上表面，通过第2导电类型的外延生长使第2导电类型的杂质层沉积，
去除在除了所述沟槽(42)内以外的区域形成的所述杂质层，
将所述沟槽(42)内的所述杂质层设为集电极层(1)，将被多个所述沟槽(42)夹着的第1导电类型的层设为虚设层(3、3B、3C、3D)，将所述沟槽(42)的外侧的第1导电类型的层设为漏极层(2、2D)，
在所述半导体基板(41)的上表面，通过第1导电类型的外延生长形成第1导电类型的漂移层(4)，
直至所述集电极层(1)露出，去除所述半导体基板(41)的下表面，
所述虚设层(3、3B、3C、3D)的被多个所述集电极层(1)夹着的方向即第1方向上的宽度(L1)比所述漏极层(2、2D)的所述第1方向上的宽度(L2)窄。
11.根据权利要求10所述的半导体装置的制造方法，其中，进而，
在所述漂移层(4)的上表面的表层形成第2导电类型的基极层(5)，
在所述基极层(5)的表层形成第1导电类型的源极层(6)，
形成被所述源极层(6)和所述漂移层(4)夹着并且与所述基极层(5)接触的栅极绝缘膜(8)，
形成与所述栅极绝缘膜(8)接触的栅极电极(9)，
形成覆盖所述栅极电极(9)的层间绝缘膜(10)，
形成覆盖所述源极层(6)的上表面以及所述层间绝缘膜(10)的发射极电极(11)，
形成与所述集电极层(1)欧姆接触的集电极电极(14)。
12.根据权利要求10或者11所述的半导体装置的制造方法，其中，
所述虚设层(3、3B、3C、3D)的所述第1方向上的宽度(L1)比所述集电极层(1)的所述第1方向上的宽度(L3)窄。
13.根据权利要求10至12中的任意一项所述的半导体装置的制造方法，其中，
所述漂移层(4)包括SiC。
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