JP4109009B2 - 半導体素子及びその製造方法 - Google Patents
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Description
【発明の属する技術分野】
本発明は、パワー半導体装置に関するもので、特に電力用スイッチング素子として好適な絶縁ゲート型バイポーラトランジスタ(Insulated Gate Bipolar Transistor:IGBT)に関する。
【0002】
【従来の技術】
近年のパワーエレクトロニクス分野における電源機器の小型化・高性能化への要求を受けて、パワー半導体素子では、高耐圧・大電流化と共に、低損失化・高速化・高破壊耐量化に対する性能改善が行われている。特に、低損失化のためには、オン電圧(定常損失)とターンオフ損失の両方を低減する必要があり、様々な素子構造が検討されている。
【0003】
これらの素子構造の中において、低オン電圧特性を有し、同時に高速化によりターンオフ損失の低減を図ったコレクタ短絡型の絶縁ゲート型バイポーラトランジスタ(IGBT)がある。
【0004】
図25は、プレーナ型のコレクタ短絡型IGBTの構成を示す断面図である。このIGBTでは、高抵抗のn型ベース層102の一方の表面に選択的にp型ウェル層103が形成され、p型ウェル層103表面には選択的にn型エミッタ層104が形成されている。さらに、隣り合うn型エミッタ層104の間のn型ベース層102及びp型ウェル層103表面上にゲート絶縁膜105を介して絶縁ゲート電極106が配設されている。これらのn型エミッタ層104、p型ウェル層103、n型ベース層102及び絶縁ゲート電極106によって、絶縁ゲート電極106直下のp型ウェル層103をチャネル領域とするn型チャネルMOSFET(Metal Oxide Semiconductor FieldEffect Transistor)が構成されている。一方、n型ベース層102の他方の表面には、選択的にn型コレクタ短絡層108とp型コレクタ層109が形成されている。そして、n型エミッタ層104及びp型ウェル層103上には両層に同時にコンタクトするようにエミッタ電極110が設けられ、n型コレクタ短絡層108及びp型コレクタ層109上には両層に同時にコンタクトするようにコレクタ電極111が設けられている。
【0005】
図25に示すコレクタ短絡型IGBTは、オン状態においてn型ベース層102中にn型チャンネルを介して電子が注入され、またp型コレクタ層109から正孔が注入されて伝導度変調を生じ、低オン電圧を得るものである。その際、コレクタ短絡構造により、電子電流の一部はp型コレクタ層109に流入せずにn型コレクタ短絡層108を通ってコレクタ電極111に達するため、p型コレクタ層109の注入効率(Ih/Ic)が抑えられ、蓄積キャリアが低減されて、ターンオフの高速化が図られている。
【0006】
【発明が解決しようとする課題】
しかし、図25に示すコレクタ短絡型IGBTは、初期通電時にはn型ベース層102とp型コレクタ層109とのpn接合部分は順バイアスとなっていないため、n型チャンネルを介してn型ベース層102に注入された電子はn型コレクタ短絡層108に流れ込むというMOSFETとしての動作をしてしまう結果、オン電圧(電圧降下)が高くなる。n型ベース層102とp型コレクタ層109とのpn接合が順バイアスされるためには、p型コレクタ層109の直上に電子電流を流し、n型ベース層102の点A’においてpn接合のビルトイン電圧相当の電位まで上昇させることによって実現することができるが、そのためにはp型コレクタ層109の横幅を長く設計する必要がある。その結果、n型ベース層102の層厚(Lnb)が薄い低中耐圧の素子では、コレクタ短絡率が十分取れずに高速化を図ることができなくなってしまう。このため、従来ではコレクタ短絡型IGBTは高耐圧の素子においてのみ有効であった。
【0007】
ここで、図26は図25に示すコレクタ短絡型IGBT中の線分D−D’の断面における電界強度を示した図である。図26に示す通り線分D2−D3でp型ウェル層103からn型ベース層102に空乏層を広げて耐圧を得ている。電界強度Eとn型ベース層102の不純物濃度Nnとの間には、dE/dy=Nn/ε(εは、半導体材料の誘電率を示す。)の関係を有し、耐圧VbはVb=∫E・dyとして求められる。したがって、線分D2−D3間の電界強度分布はn型ベース層102の不純物濃度に比例した傾きをもち、この電界強度分布の積分がコレクタ電圧になる。耐圧はピーク電界強度が半導体材料の破壊電界(Siの場合は、Emax=2×105V/cm)に達した時点でのコレクタ電圧と考えられるので、耐圧を高くするにはn型ベース層102を厚くすると同時に不純物濃度を低減しなくてはならなく、上述のMOSFET動作時及びIGBT動作時において低オン抵抗化を図ることができなかった。
【0008】
そこで本発明は、低オン電圧特性と高速スイッチング性能を同時に備えたパワー半導体素子、特に低中耐圧の半導体素子においても実現可能とするパワー半導体素子を提供することを目的とする。
【0009】
【課題を解決するための手段】
本発明の一態様の半導体素子は、第1導電型ベース層と、この第1導電型ベース層の一方の表面に選択的に形成された第2導電型ウェル層と、この第2導電型ウェル層表面に選択的に形成された第1導電型エミッタ層と、この第1導電型エミッタ層及び前記第2導電型ウェル層上に形成された第1の主電極と、前記第1導電型ベース層及び前記第2導電型ウェル層上にゲート絶縁膜を介して形成され、且つ隣接する前記第1導電型エミッタ層の間に形成された絶縁ゲート電極と、前記第1導電型ベース層の他方の表面上に選択的に複数形成された第1導電型半導体層と、これら第1導電型半導体層の表面に形成された第1導電型コレクタ短絡層と、前記第1導電型ベース層の他方の表面上、且つ隣り合う前記第1導電型半導体層及び前記第1導電型コレクタ短絡層との間に接触して形成され、前記第1導電型半導体層の層厚を前記第1導電型半導体層の不純物濃度で除した値に前記第1導電型ベース層の不純物濃度を掛けた値の2倍に未たない横幅の第2導電型コレクタ層と、この第2導電型コレクタ層及び前記第1導電型コレクタ短絡層の表面上に形成された第2の主電極とを有することを特徴とする。
【0010】
上記解決手段によって、第2導電型コレクタ層が第1導電型半導体層と接する部分のアスペクト比を大きくすることができ、第2導電型コレクタ層近傍の第1導電型半導体層に流れる電子電流によって第2導電型コレクタ層近傍の電位を上昇することができる。したがって、第2導電型コレクタ層の密度及び第1導電型コレクタ短絡率を高めることができ、延いては低オン電圧化と高速化を同時に実現することができる。
【0011】
また、本発明の別態様の半導体素子は、第1導電型バッファ層と、この第1導電型バッファ層の一方の表面上に選択的に形成された複数の第1導電型ベース層と、前記第1導電型バッファ層の一方の表面上で、且つ隣り合う前記第1導電型ベース層の間に形成された複数の第2導電型ベース層と、これら第2導電型ベース層及び前記第1導電型ベース層表面に選択的に形成された第2導電型ウェル層と、この第2導電型ウェル層の表面に選択的に形成された第1導電型エミッタ層と、この第1導電型エミッタ層及び前記第2導電型ウェル層上に形成された第1の主電極と、前記第1導電型ベース層及び前記第2導電型ウェル層上にゲート絶縁膜を介して形成され、且つ隣接する前記第1導電型エミッタ層の間に形成された絶縁ゲート電極と、前記第1導電型バッファ層の他方の表面上に選択的に形成された複数の第1導電型半導体層と、これら第1導電型半導体層の表面に形成された第1導電型コレクタ短絡層と、前記第1導電型バッファ層の他方の表面上、且つ隣り合う前記第1導電型半導体層及び前記第1導電型コレクタ短絡層との間に接触して形成された第2導電型コレクタ層と、この第2導電型コレクタ層及び前記第1導電型コレクタ短絡層の表面上に形成された第2の主電極とを有することを特徴とする。
【0012】
上記解決手段によって、第2導電型コレクタ層が第1導電型半導体層と接する部分のアスペクト比を大きくすることができ、第2導電型コレクタ層近傍の第1導電型半導体層に流れる電子電流によって第2導電型コレクタ層近傍の電位を上昇することができる。したがって、第2導電型コレクタ層の密度及び第1導電型コレクタ短絡率を高めることができ、延いては低オン電圧化と高速化を同時に実現することができる。また、第1導電型ベース層の不純物濃度を高濃度に設定することができるため、高速化を維持したまま更に低オン抵抗化を図ることができる。
【0013】
また、本発明の別態様の半導体素子の製造方法は、第1導電型半導体層の一方に複数のトレンチ溝を形成し、これらのトレンチ溝に第2導電型コレクタ層を埋め込み形成する工程と、前記第2導電型コレクタ層が形成された第1導電型半導体層上に、前記第1導電型半導体層の不純物濃度を前記第1導電型半導体層の層厚で除した値に前記第2導電型コレクタ層の横幅の半分の値を掛けた値を越えた不純物濃度の第1導電型バッファ層を形成する工程と、この第1導電型バッファ層上に第1導電型ベース層を形成する工程と、この第1導電型ベース層表面に選択的に第2導電型ウェル層を形成し、この第2導電型ウェル層表面に選択的に第1導電型エミッタ層を形成する工程と、前記第1導電型エミッタ層及び前記第2導電型ウェル層上に第1の主電極を形成する工程と、隣接する前記第1導電型エミッタ層の間の前記第1導電型ベース層及び前記第2導電型ウェル層上にゲート絶縁膜を介して絶縁ゲート電極を形成する工程と、前記第1導電型半導体層を所定の厚さまで薄膜化する工程と、前記第1導電型半導体層の表面に第1導電型コレクタ短絡層を形成する工程と、この第1導電型コレクタ短絡層及び前記第2導電型コレクタ層表面上に第2の主電極を形成する工程とを有することを特徴とする。
【0014】
上記解決手段によって、第2導電型コレクタ層が第1導電型半導体層と接する部分のアスペクト比の大きい、すなわち低オン電圧化と高速化を同時に実現することができる半導体素子を製造することができる。
【0015】
【発明の実施の形態】
本発明の実施形態について図を参照して説明する。なお、本実施形態は総て第1導電型としてn型、第2導電型としてp型であるIGBTを用いて説明する。したがって、本発明を実施するにあたり第1導電型としてp型、第2導電型としてn型であるIGBTであっても当然に可能である。
【0016】
[第1の実施形態]図1は本発明の第1の実施形態に係る縦型のパワー半導体素子の構造を示す断面図である。この実施形態は縦型のコレクタ短絡型IGBTに対して本発明を適用した実施形態である。
【0017】
図1に示すように、n型バッファ層1の一方の表面上には高抵抗のn型ベース層2が形成されている。このn型ベース層2の表面に選択的にp型ウェル層3が形成され、p型ウェル層3表面に選択的にn型エミッタ層4が形成されている。隣り合うn型エミッタ層4の間をn型ベース層2及びp型ウェル層3表面上にゲート絶縁膜5を介して絶縁ゲート電極6が配設されている。これらn型エミッタ層4、p型ウェル層3、n型ベース層2、絶縁ゲート電極6によって、絶縁ゲート電極6直下のp型ウェル層3をチャネル領域とするn型チャネルMOSFETが構成されている。また、n型エミッタ層4とp型ウェル層3の表面には両層に同時にコンタクトするようにエミッタ電極10が設けられている。
【0018】
一方、n型バッファ層1の他方の表面上には選択的にn型半導体層7とp型コレクタ層9が形成されており、n型半導体層7の表面にはn型コレクタ短絡層8が形成されている。ここで、n型半導体層7の層厚(Lns)は、p型コレクタ層9の横幅の半分(Wp)より厚く形成され、またp型コレクタ層9の横幅の半分(Wp)はn型ベース層2の層厚(Lnb)より十分狭く形成されている。n型コレクタ短絡層8とp型コレクタ層9の表面上には両層に同時にコンタクトするようにコレクタ電極11が設けられている。
【0019】
次に図1に示す縦型のパワー半導体素子の構造の製造方法について図2〜図3を用いて説明する。
【0020】
図2(a)に示すように、低濃度のn型半導体層7にトレンチ溝7aを形成する。次に図2(b)に示すように、(a)において形成したトレンチ溝7aを埋め込むようにp型コレクタ層9を堆積し、余分なp型コレクタ層をCMP(Chemical Mechanical Polish)等により研磨除去する。次に図2(c)に示すように、n型半導体層7及びp型コレクタ層9の表面上にn型バッファ層1、続けてn型バッファ層1上にn型ベース層2をエピタキシャル成長させる。
【0021】
次に図3(d)に示すように、n型ベース層2の表面に選択的にp型ウェル層3を形成する。更にこのp型ウェル層3の表面に選択的にn型エミッタ層4を形成する。隣り合うn型エミッタ層4の間をn型ベース層2及びp型ウェル層3の表面上にゲート絶縁膜5を介して絶縁ゲート電極6が配設されている。更にn型エミッタ層4とp型ウェル層3の両層に同時にコンタクトするようにエミッタ電極10を形成する。また、n型半導体層7の裏面を選択的に形成されているp型コレクタ層9が露出するまでCMP等によって研磨除去し、n型半導体層7及びp型コレクタ層9を所定の層厚にする。次に図3(e)に示すように、n型半導体層7及びp型コレクタ層9の全表面に対してn型不純物イオン12を注入する。この場合、p型コレクタ層9の不純物濃度は予め5×1019cm-3程度の比較的高濃度とし、注入するn型不純物イオン12の濃度をp型コレクタ層9の不純物濃度より低い、例えば2×1019cm-3を用いればよい。また、p型コレクタ層9をレジストによってマスクをし、n型半導体層7のみにn型不純物イオン12を注入することによってもn型コレクタ短絡層8を形成することができる。
【0022】
なお、上記製造方法ではn型ベース層2の表面にn型チャネルMOSFETを形成した後にn型コレクタ短絡層8を形成したが、n型コレクタ短絡層8の形成は上記方法に限定されず、例えばn型バッファ層1のエピタキシャル成長する前であっても良い。
【0023】
図4は図1に示す縦型のパワー半導体素子の通電初期或いは低電流通電時の電子13の流れを示したものであり、図5はオン状態でのキャリアの流れを示す図である。絶縁ゲート電極6に所定電圧を印加すると、図4に示すようにn型半導体層7を電子電流が流れる。p型コレクタ層9に接するn型半導体層7に流れる電子電流によって図4に示す点Aの電位が確実に上昇し、pn接合が順バイアスされた状態となり、図5に示すようにp型コレクタ層9からn型ベース層2へ正孔14が注入される。これは、p型コレクタ層9の横幅の半分(Wp)に依存するのではなく、p型コレクタ層9とn型半導体層7との接する距離(Lns)を長くすることによって図1に示す点Aの電位上昇を早めることができることを示している。したがって、p型コレクタ層9及びn型半導体層7を横方向に微細化することができる。すなわち、コレクタ電極11の面積当りのp型コレクタ層9の密度及びn型コレクタ短絡率を共に増やすことが可能になり、低オン電圧化と高速化を同時に実現することができるのである。
【0024】
また、上記説明した縦型のコレクタ短絡型IGBTはn型ベース層2とp型コレクタ層9並びにn型半導体層7との間にn型バッファ層1を介在させているが、図6に示すようにn型バッファ層1を介在させなくとも本発明の実施は可能である。
【0025】
ここで、本発明の実施形態を実施するための不純物濃度と電子電流が流れる距離との関係を表わせば、n型バッファ層1及びn型半導体層7の不純物濃度をそれぞれNn1及びNn2と置くと、Lns/Nn2>Wp/Nn1の関係が成り立つ。なお、上記図6に示すようなn型バッファ層1を介在させないIGBTは上述した関係式のNn1はn型ベース層2の不純物濃度に置きかえることによって発明の実施が可能となる。上述した関係式は以下において説明する本発明の実施形態においても成り立たなければならない。
【0026】
また、絶縁ゲート電極6をn型ベース層2の表面に形成したが、これに限定されず図7に示すようにn型エミッタ層4、p型ウェル層3及びn型ベース層2にトレンチ溝を形成し、このトレンチ溝にゲート絶縁膜5を介して絶縁ゲート電極6を埋め込みことも可能であり、以下において説明する本発明の実施形態も同様である。
【0027】
[第2の実施形態]図8は本発明の第2の実施形態に係る縦型のパワー半導体素子の構造を示す断面図である。この実施形態も縦型のコレクタ短絡型IGBTに対して本発明を適用した実施形態である。
【0028】
図8に示すように、n型バッファ層1上にはn型ベース層21とp型ベース層22が交互に繰返し配列されたストライプ状のベース層を形成している。すなわち、隣接するn型ベース層21でp型ベース層22を挟み込み、また隣接するp型ベース層22でn型ベース層21を挟み込む構成になっている。このn型ベース層21とp型ベース層22の横幅と濃度の関係は共に、例えば各ベース層の横幅が5μmの場合で不純物濃度がおよそ4×1015cm-3または横幅が1μmの場合で不純物濃度がおよび2×1016cm-3に設定するとよい。
【0029】
p型ベース層22及びn型ベース層21の表面に選択的にp型ウェル層3が形成され、このp型ウェル層3の表面に選択的にn型エミッタ層4が形成されている。隣り合うn型エミッタ層4の間をn型ベース層21及びp型ウェル層3の表面上にゲート絶縁膜5を介して絶縁ゲート電極6が配設されている。これらn型エミッタ層4、p型ウェル層3、n型ベース層21、絶縁ゲート電極6によって、絶縁ゲート電極6直下のp型ウェル層3をチャネル領域とするn型チャネルMOSFETが構成されている。また、n型エミッタ層4とp型ウェル層3の表面上には両層に同時にコンタクトするようにエミッタ電極10が設けられている。
【0030】
一方、n型バッファ層1の表面には選択的にn型半導体層7とp型コレクタ層9が形成されており、n型半導体層7の表面にはn型コレクタ短絡層8が形成されている。n型コレクタ短絡層8とp型コレクタ層9の表面上には両層に同時にコンタクトするようにコレクタ電極11が設けられている。
【0031】
次に図8の縦型のパワー半導体素子の構造の製造方法について図9〜図11を用いて説明する。
【0032】
図9(a)に示すように、低濃度のn型半導体層7にトレンチ溝7aを形成する。次に図9(b)に示すように、(a)において形成したトレンチ溝7aを埋め込むようにp型コレクタ層9を堆積し、余分なp型コレクタ層をCMP等により研磨除去する。次に図9(c)に示すように、n型半導体層7及びp型コレクタ層9の表面上にn型バッファ層1、続けてn型バッファ層1上に不純物濃度がおよそ2×1015cm-3程度のn型ベース層21をエピタキシャル成長させる。
【0033】
次に図10(d)に示すように、図9(c)において形成したn型ベース層21をn型バッファ層1が露出するまで複数のトレンチ溝21aを形成する。次に図10(e)に示すように、(d)において形成したトレンチ溝21aを埋め込むようにp型ベース層22を堆積し、余分なp型ベース層をCMP等により研磨除去する。
【0034】
次に図11(f)に示すように、p型ベース層22及びn型ベース層21の表面に選択的にp型ウェル層3を形成する。更にこのp型ウェル層3の表面に選択的にn型エミッタ層4を形成する。このn型ベース層21を介して隣り合うn型エミッタ層4に接するようにp型ウェル層4及びn型ベース層21表面にゲート絶縁膜5を形成し、このゲート絶縁膜5上に絶縁ゲート電極6を形成する。更にn型エミッタ層4とp型ウェル層3の両層に同時にコンタクトするようにエミッタ電極10を形成する。また、n型半導体層7の裏面は選択的に形成されているp型コレクタ層9が露出するまでCMP等によって研磨除去する。次に図11(g)に示すように、n型半導体層7及びp型コレクタ層9の全表面に対してn型不純物イオン12を注入する。この場合、p型コレクタ層9の不純物濃度は予め5×1019cm-3程度の比較的高濃度とし、注入するn型不純物イオン12の濃度をp型コレクタ層9の不純物濃度より低い、例えば2×1019cm-3を用いればよい。また、p型コレクタ層9をレジストによってマスクをし、n型半導体層7のみにn型不純物イオン12を注入することによってもn型コレクタ短絡層8を形成することができる。
【0035】
なお、上記製造方法ではn型ベース層21及びp型ベース層22の表面にn型チャネルMOSFETを形成した後にn型コレクタ短絡層8を形成したが、n型コレクタ短絡層8の形成は上記方法に限定されず、例えばn型バッファ層1のエピタキシャル成長する前であっても良い。
【0036】
図12は、図8に示す縦型のパワー半導体装置のコレクタ・エミッタ間電圧印加(Vce≦50V)した場合の初期の空乏層15の広がりを示した図である。n型ベース層21とp型ベース層22との境界を接合面として、図8の矢印方向へ空乏層15が広がり始まる。
【0037】
図13は、図8に示す縦型パワー半導体装置のオフ状態(阻止状態)での電位分布(等電位線)を示す図である。また、図14は図13の線分B−B’の断面における、オフ状態での電界強度分布を示し、図15は線分C−C’の断面における電界強度分布を示すものである。
【0038】
図15からp型ウェル層3とn型バッファ層1との間のn型ベース層21及びp型ベース層22における電界強度がほぼフラットになっていることがわかる。これは、図12に示すようにn型ベース層21とp型ベース層22の接合面に沿って空乏層が広がるため、C1−C2方向の電界強度がほぼ一定になることによって生じる現象である。したがって、n型ベース層21の不純物濃度を高濃度に設定してもブレークダウンする前にn型ベース層21、p型ベース層22が共に完全に空乏化することによって高耐圧を得ることができる。
【0039】
図8に示すコレクタ短絡型IGBTも第1の実施形態と同様に、通電初期はMOSFETとして動作するが、p型コレクタ層9の近傍のn型半導体層7を流れる電子電流により、n型半導体層7の点Aにおける電位が上昇しpn接合部が順バイアスされp型コレクタ層9からn型ベース層21に正孔が注入されIGBTとしての動作を開始する。このpn接合部の順バイアスされるのに必要な電流はp型コレクタ層9とn型半導体層7との接する距離(Lns)に依存するため、Lnsを所定の長さに設定することによって順バイアスに必要な電流を調整することができる。したがって、p型コレクタ層9及びn型半導体層7を横方向に微細化することができ、コレクタ電極11の面積当りのp型コレクタ層9の密度及びn型コレクタ短絡率を共に増やすことが可能となり、低オン電圧化と高速化を同時に実現することができる。また、本実施形態におけるIGBTのn型ベース層21は通常のIGBTと比較して数倍から1桁以上高い不純物濃度に設定することができるため、MOSFET動作時のオン抵抗を著しく低減することができる。したがって、高速性を維持したまま、更に低オン抵抗化を図ることができる。
【0040】
ここで図16は、半導体素子のエミッタ・コレクタ間電圧(オン電圧)−コレクタ電圧電流密度特性(Vce−Jc特性)を示した特性図である。点線は従来のIGBT、一点鎖線は従来のSJ−MOSFET(Super Junction − MOSFET)、太実線は第2の実施形態に係るコレクタ短絡型IGBT及び細実線は第1の実施形態に係るコレクタ短絡型IGBTの特性を示している。なお、図16に示す半導体素子は600V耐圧のSi素子を例示している。図16より第2の実施形態に係るコレクタ短絡型IGBTは、低電流密度領域ではSJ−MOSFETと同様の低オン抵抗を示している。一方、高電流密度領域では、SJ−MOSFETより著しく低オン抵抗化されていることがわかる。
【0041】
また、従来のIGBTはp型コレクタ層の横幅の半分(Wp)を狭くするとp型コレクタ層から正孔が注入されず従来のMOSFETと同様な特性を示し、逆にWpを広くすると比較的低電流密度領域でp型コレクタ層から正孔が注入されるがn型コレクタ短絡率が低くなるため高速性が阻害されてしまう。これに対して、第1の実施形態に係るIGBTは、従来のIGBTと同様な高速性を維持したまま、従来のIGBTと比較して著しく低オン抵抗化されていることがわかる。さらに、第2の実施形態に係るIGBTは、MOSFETとして動作する低電流密度領域においても従来のIGBTと比較して著しく低オン抵抗化されている。
【0042】
このように低電流から高電流の密度領域において低オン電圧化を可能とする本発明は、高負荷(高電流)と低負荷(低電流)とが繰返されるような例えば電源機器やインバータ装置への利用に有効である。
【0043】
[第3の実施形態]図17は本発明の第3の実施形態に係る縦型のパワー半導体素子の構造を示す断面図である。この実施形態も縦型のコレクタ短絡型IGBTに対して本発明を適用した実施形態である。
【0044】
図17に示すように、n型バッファ層1上にn型バッファ層1の面に対して垂直方向に凸凹を有したn型ベース層21とp型ベース層22が交互に繰返し配列されたストライプ状のベース層を形成している。すなわち、隣接するn型ベース層21でp型ベース層22を挟み込み、また隣接するp型ベース層22でn型ベース層21を挟み込む構成になっている。
【0045】
p型ベース層22及びn型ベース層21の表面に選択的にp型ウェル層3が形成され、このp型ウェル層3の表面に選択的にn型エミッタ層4が形成されている。隣り合うn型エミッタ層4間をn型ベース層21及びp型ウェル層3表面にゲート絶縁膜5を介して絶縁ゲート電極6が配設されている。これらn型エミッタ層4、p型ウェル層3、n型ベース層21、絶縁ゲート電極6によって、絶縁ゲート電極6直下のp型ウェル層3をチャネル領域とするn型チャネルMOSFETが構成されている。また、n型エミッタ層4とp型ウェル層3の表面上には両層に同時にコンタクトするようにエミッタ電極10が設けられている。
【0046】
一方、n型バッファ層1の表面には選択的にn型半導体層7とp型コレクタ層9が形成されており、n型半導体層7の表面にはn型コレクタ短絡層8が形成されている。n型コレクタ短絡層8とp型コレクタ層9の表面には両層に同時にコンタクトするようにコレクタ電極11が設けられている。
【0047】
次に図17の縦型のパワー半導体素子の構造の製造方法について図18〜図19を用いて説明する。
【0048】
図18(a)に示すように、n型半導体層7の表面に選択的にボロン等のp型不純物16をイオン注入する。次に図18(b)に示すように、イオン注入されたn型半導体層7上にn型バッファ層1とn型ベース層21を続けてエピタキシャル成長させ、n型ベース層21の表面に選択的にボロン等のp型不純物16をイオン注入する。次に図18(c)に示すように、更にn型ベース層21aをエピタキシャル成長させ、新しくエピタキシャル成長されたn型ベース層21aの表面に選択的にボロン等のp型不純物16をイオン注入する。なお、本実施形態では、この工程を2回繰返したが、これに限定されず3回以上繰返しても良い。
次いで、これらのp型不純物16を熱処理によりドライブイン拡散して、p型コレクタ層9及びp型ベース層22を形成する。
【0049】
なお、上述のようにn型半導体層7及びn型ベース層21に対しp型不純物16を続けてイオン注入後、最終的に一括して熱処理によりドライブイン拡散するのではなく、p型不純物16のイオン注入毎にp型不純物16を熱処理によりドライブイン拡散してp型コレクタ層9若しくはp型ベース層22を形成してもよい。
【0050】
次に図19(d)に示すように、p型ベース層22及びn型ベース層21aの表面に選択的にp型ウェル層3を形成する。更にこのp型ウェル層3に選択的にn型エミッタ層4を形成する。隣り合うn型エミッタ層4の間をn型ベース層21a及びp型ウェル層3の表面上にゲート絶縁膜5を介して絶縁ゲート電極6が配設されている。更にn型エミッタ層4とp型ウェル層3の両層に同時にコンタクトするようにエミッタ電極10を形成する。また、n型半導体層7に選択的に形成されたp型コレクタ層9が露出するまで、CMP等によって研磨除去する。
次に図19(e)に示すように、n型半導体層7及びp型コレクタ層9の全表面に対してn型不純物イオン12を注入する。この場合、p型コレクタ層9の不純物濃度は予め5×1019cm-3程度の比較的高濃度とし、注入するn型不純物イオン12の濃度をp型コレクタ層9の不純物濃度より低い、例えば2×1019cm-3を用いればよい。また、p型コレクタ層9をレジストによってマスクをし、n型半導体層7のみにn型不純物イオン12を注入することによってもn型コレクタ短絡層8を形成することができる。
【0051】
なお、上記製造方法ではn型ベース層21及びp型ベース層22の表面にn型チャネルMOSFETを形成した後にn型コレクタ短絡層8を形成したが、n型コレクタ短絡層8の形成は上記方法に限定されず、例えばn型バッファ層1のエピタキシャル成長する前であっても良い。
【0052】
第2の実施形態と同様にn型ベース層21,21aとp型ベース層22は交互に繰返し配列されたストライプ状のベース層を形成しているので、
n型ベース層21,21aの不純物濃度を高くすることができるので高耐圧を得られ、高速性を維持したまま更に低オン抵抗化の素子を得ることができる。
【0053】
[第4の実施形態]図20は本発明の第4の実施形態に係る縦型のパワー半導体素子の構造を示す断面図である。この実施形態も縦型のコレクタ短絡型IGBTに対して本発明を適用した実施形態である。
【0054】
図20に示す縦型のコレクタ短絡型IGBTの製造方法について図21〜図23を用いて説明する。
【0055】
図21(a)に示すように、低濃度のn型半導体層7にトレンチ溝7aを形成する。次に図21(b)に示すように、(a)において形成したトレンチ溝7aを埋め込むようにp型コレクタ層9を堆積し、余分なp型コレクタ層をCMP等により研磨除去する。次に図21(c)に示すように、n型半導体層7及びp型コレクタ層9の表面にn型バッファ層1、続けてn型バッファ層1上に不純物濃度およそ2×1015cm-3程度のn型ベース層21をエピタキシャル成長させる。
【0056】
次に図22(d)に示すように、図21(c)において形成したn型ベース層21をn型バッファ層1が露出しない程度に複数のトレンチ溝21bを形成する。第2の実施形態のようにn型バッファ層1が露出するまでn型ベース層21をエッチングすると、エッチングの必要の無いn型バッファ層1までもダメージを受ける可能性が有るが、本実施形態ではその前でn型ベース層21のエッチングを停止するためn型バッファ層1にダメージをかけることが無く、より良好な半導体素子の形成が可能となる。次に図22(e)に示すように、(d)において形成したトレンチ溝21bを埋め込むようにp型ベース層22を堆積し、余分なp型ベース層をCMP等により研磨除去する。
【0057】
次に図23(f)に示すように、p型ベース層22及びn型ベース層21の表面に選択的にp型ウェル層3を形成する。更にこのp型ウェル層3の表面に選択的にn型エミッタ層4を形成する。隣り合うn型エミッタ層4の間をn型ベース層21a及びp型ウェル層3の表面上にゲート絶縁膜5を介して絶縁ゲート電極6が配設されている。更にn型エミッタ層4とp型ウェル層3の両層に同時にコンタクトするようにエミッタ電極10を形成する。また、n型半導体層7は選択的に形成されているp型コレクタ層9が露出するまでCMP等によって研磨除去する。次に図23(g)に示すように、n型半導体層7及びp型コレクタ層9の全表面に対してn型不純物イオン12を注入する。この場合、p型コレクタ層9の不純物濃度は予め5×1019cm-3程度の比較的高濃度とし、注入するn型不純物イオン12の濃度をp型コレクタ層9の不純物濃度より低い、例えば2×1019cm-3を用いればよい。また、p型コレクタ層9をレジストによってマスクをし、n型半導体層7のみにn型不純物イオン12を注入することによってもn型コレクタ短絡層8を形成することができる。
【0058】
なお、上記製造方法ではn型ベース層21及びp型ベース層22の表面にn型チャネルMOSFETを形成した後にn型コレクタ短絡層8を形成したが、n型コレクタ短絡層8の形成は上記方法に限定されず、例えばn型バッファ層1のエピタキシャル成長する前であっても良い。
【0059】
上述した本発明の第1乃至第4の実施形態は縦型のコレクタ短絡型IGBTについて説明したが、図24に示すようにSOI(Silicon On Insulator)基板上に本発明に係るコレクタ短絡型IGBTを形成する横型素子の構成することによっても本発明を実施することが可能である。図24は上記第2の実施形態のコレクタ短絡型IGBTの横型半導体素子であるが、当然に第1、3並びに4の実施形態のコレクタ短絡型IGBTを用いた横型半導体素子を構成することも可能である。
【0060】
以上説明した実施形態は本発明の一例であり、係る実施形態に限定されるものではなく、特許請求の範囲に記載した要旨内において様々な変形・変更が可能である。
【0061】
【発明の効果】
以上詳述したように本発明によると、低オン電圧特性と高速スイッチング性能を同時に備えたパワー半導体素子を提供することができる。
【図面の簡単な説明】
【図1】 本発明の第1の実施形態に係る縦型パワー半導体素子の構造を示す断面図である。
【図2】 本発明の第1の実施形態に係る縦型パワー半導体素子の製造方法を示す図である(その1)。
【図3】 本発明の第1の実施形態に係る縦型パワー半導体素子の製造方法を示す図である(その2)。
【図4】 図1に示す縦型パワー半導体素子における通電初期或いは低電流通電時の電子の流れを示す図である。
【図5】 図1に示す縦型パワー半導体素子におけるオン状態でのキャリアの流れを示す図である。
【図6】 本発明の第1の実施形態に係る縦型パワー半導体素子の変形例の構造を示す断面図である。
【図7】 本発明の第1の実施形態に係る縦型パワー半導体素子の変形例の構造を示す断面図である。
【図8】 本発明の第2の実施形態に係る縦型パワー半導体素子の構造を示す断面図である。
【図9】 本発明の第2の実施形態に係る縦型パワー半導体素子の製造方法を示す図である(その1)。
【図10】 本発明の第2の実施形態に係る縦型パワー半導体素子の製造方法を示す図である(その2)。
【図11】 本発明の第2の実施形態に係る縦型パワー半導体素子の製造方法を示す図である(その3)。
【図12】 図8に示す縦型パワー半導体素子におけるコレクタ・エミッタ間電圧印加初期の空乏層の広がりを示す図である。
【図13】 図8に示す縦型パワー半導体素子におけるオフ状態(阻止状態)での電位分布(等電位線)を示す図である。
【図14】 図8に示す縦型パワー半導体素子における線分B−B’間の電界強度分布を示す図である。
【図15】 図8に示す縦型パワー半導体素子における線分C−C’間の電界強度分布を示す図である。
【図16】 図1並びに図8に示す縦型パワー半導体素子、従来のIGBT及び従来のSJ−MOSFETのエミッタ・コレクタ間電圧―コレクタ電流密度特性を表した特性図である。
【図17】 本発明の第3の実施形態に係る縦型パワー半導体素子の構造を示す断面図である。
【図18】 本発明の第3の実施形態に係る縦型パワー半導体素子の製造方法を示す図である(その1)。
【図19】 本発明の第3の実施形態に係る縦型パワー半導体素子の製造方法を示す図である(その2)。
【図20】 本発明の第4の実施形態に係る縦型パワー半導体素子の構造を示す断面図である。
【図21】 本発明の第4の実施形態に係る縦型パワー半導体素子の製造方法を示す図である(その1)。
【図22】 本発明の第4の実施形態に係る縦型パワー半導体素子の製造方法を示す図である(その2)。
【図23】 本発明の第4の実施形態に係る縦型パワー半導体素子の製造方法を示す図である(その3)。
【図24】 本発明のパワー半導体素子をSOI基板に形成した横型半導体素子の構成を示した斜視図である。
【図25】 従来技術に係る縦型パワー半導体素子の構造を示す断面図である。
【図26】 図25に示す縦型パワー半導体素子の線分D−D’間の電界強度分布を示す図である。
【符号の説明】
1…n型バッファ層、2,21…n型ベース層、22…p型ベース層、3…p型ウェル層、4…n型エミッタ層、5…ゲート絶縁膜、6…絶縁ゲート電極、7…n型半導体層、8…n型コレクタ短絡層、9…p型コレクタ層、10…エミッタ電極、11…コレクタ電極
Claims (16)
- 第1導電型ベース層と、
この第1導電型ベース層の一方の表面に選択的に形成された第2導電型ウェル層と、
この第2導電型ウェル層表面に選択的に形成された第1導電型エミッタ層と、
この第1導電型エミッタ層及び前記第2導電型ウェル層上に形成された第1の主電極と、
前記第1導電型ベース層及び前記第2導電型ウェル層上にゲート絶縁膜を介して形成され、且つ隣接する前記第1導電型エミッタ層の間に形成された絶縁ゲート電極と、
前記第1導電型ベース層の他方の表面上に選択的に複数形成された第1導電型半導体層と、
これら第1導電型半導体層の表面に形成された第1導電型コレクタ短絡層と、
前記第1導電型ベース層の他方の表面上、且つ隣り合う前記第1導電型半導体層及び前記第1導電型コレクタ短絡層との間に接触して形成され、前記第1導電型半導体層の層厚を前記第1導電型半導体層の不純物濃度で除した値に前記第1導電型ベース層の不純物濃度を掛けた値の2倍に未たない横幅の第2導電型コレクタ層と、
この第2導電型コレクタ層及び前記第1導電型コレクタ短絡層の表面上に形成された第2の主電極とを有することを特徴とする半導体素子。 - 第1導電型バッファ層と、
この第1導電型バッファ層の一方の表面上に形成され、前記第1導電型バッファ層よりも低い不純物濃度を有する第1導電型ベース層と、
この第1導電型ベース層表面に選択的に形成された第2導電型ウェル層と、
この第2導電型ウェル層表面に選択的に形成された第1導電型エミッタ層と、
この第1導電型エミッタ層及び前記第2導電型ウェル層上に形成された第1の主電極と、
前記第1導電型ベース層及び前記第2導電型ウェル層上にゲート絶縁膜を介して形成され、且つ隣接する前記第1導電型エミッタ層の間に形成された絶縁ゲート電極と、
前記第1導電型バッファ層の他方の表面上に選択的に複数形成された第1導電型半導体層と、
これら第1導電型半導体層の表面に形成された第1導電型コレクタ短絡層と、
前記第1導電型バッファ層の他方の表面上、且つ隣り合う前記第1導電型半導体層及び前記第1導電型コレクタ短絡層との間に接触して形成され、前記第1導電型半導体層の層厚を前記第1導電型半導体層の不純物濃度で除した値に前記第1導電型バッファ層の不純物濃度を掛けた値の2倍に未たない横幅の第2導電型コレクタ層と、
この第2導電型コレクタ層及び前記第1導電型コレクタ短絡層の表面上に形成された第2の主電極とを有することを特徴とする半導体素子。 - 第1導電型バッファ層と、
この第1導電型バッファ層の一方の表面上に選択的に形成された複数の第1導電型ベース層と、
前記第1導電型バッファ層の一方の表面上で、且つ隣り合う前記第1導電型ベース層の間に形成された複数の第2導電型ベース層と、
これら第2導電型ベース層及び前記第1導電型ベース層表面に選択的に形成された第2導電型ウェル層と、
この第2導電型ウェル層の表面に選択的に形成された第1導電型エミッタ層と、
この第1導電型エミッタ層及び前記第2導電型ウェル層上に形成された第1の主電極と、
前記第1導電型ベース層及び前記第2導電型ウェル層上にゲート絶縁膜を介して形成され、且つ隣接する前記第1導電型エミッタ層の間に形成された絶縁ゲート電極と、
前記第1導電型バッファ層の他方の表面上に選択的に形成された複数の第1導電型半導体層と、
これら第1導電型半導体層の表面に形成された第1導電型コレクタ短絡層と、
前記第1導電型バッファ層の他方の表面上、且つ隣り合う前記第1導電型半導体層及び前記第1導電型コレクタ短絡層との間に接触して形成された第2導電型コレクタ層と、
この第2導電型コレクタ層及び前記第1導電型コレクタ短絡層の表面上に形成された第2の主電極とを有することを特徴とする半導体素子。 - 前記第1導電型ベース層の横幅と前記第1導電型ベース層の不純物濃度との積と、前記第2導電型ベース層の横幅と前記第2導電型ベース層の不純物濃度との積とがほぼ等しいことを特徴とする請求項3に記載の半導体素子。
- 第1導電型バッファ層と、
この第1導電型バッファ層の一方の表面上に形成された第1の第1導電型ベース層と、
この第1の第1導電型ベース層の表面上に選択的に形成された複数の第2の第1導電型ベース層と、
前記第1の第1導電型ベース層の表面上で、且つ隣り合う前記第2の第1導電型ベース層の間に形成された複数の第2導電型ベース層と、
これらの第2導電型ベース層及び前記第2の第1導電型ベース層の表面に選択的に形成された第2導電型ウェル層と、
この第2導電型ウェル層表面に選択的に形成された第1導電型エミッタ層と、
この第1導電型エミッタ層及び前記第2導電型ウェル層上に形成された第1の主電極と、
前記第2の第1導電型ベース層及び前記第2導電型ウェル層上にゲート絶縁膜を介して形成され、且つ隣接する前記第1導電型エミッタ層の間に形成された絶縁ゲート電極と、
前記第1導電型バッファ層の他方の表面上に選択的に形成された複数の第1導電型半導体層と、
これら第1導電型半導体層の表面に形成された第1導電型コレクタ短絡層と、
前記第1導電型バッファ層の他方の表面上、且つ隣り合う前記第1導電型半導体層及び前記第1導電型コレクタ短絡層との間に接触して形成された第2導電型コレクタ層と、
この第2導電型コレクタ層及び前記第1導電型コレクタ短絡層の表面上に形成された第2の主電極とを有することを特徴とする半導体素子。 - 前記第2の第1導電型ベース層の横幅と前記第2の第1導電型ベース層の不純物濃度との積と、前記第2導電型ベース層の横幅と前記第2導電型ベース層の不純物濃度との積とがほぼ等しいことを特徴とする請求項5に記載の半導体素子。
- 前記第1導電型半導体層及び前記第2導電型コレクタ層の前記第2の主電極面と平行の長手方向と、前記絶縁ゲート電極の前記第2の主電極面と平行の長手方向とが互いに直交していることを特徴とする請求項1乃至6のいずれか1項に記載の半導体素子。
- 前記第1導電型ベース層及び前記第2導電型ベース層の前記第2の主電極面と平行の長手方向と、前記絶縁ゲート電極の前記第2の主電極面と平行の長手方向とが互いに直交していることを特徴とする請求項3乃至6のいずれか1項に記載の半導体素子。
- 前記絶縁ゲート電極は、前記ゲート絶縁膜を介して両側面が前記第1導電型エミッタ層及び前記第2導電型ウェル層と接し、且つ前記ゲート絶縁膜を介して底面が前記第1導電型ベース層と接することを特徴とする請求項1乃至8のいずれか1項に記載の半導体素子。
- 前記第1導電型半導体層の層厚を前記第1導電型半導体層の不純物濃度で除した値は、前記第2導電型コレクタ層の横幅の半分を前記第1導電型バッファ層の不純物濃度で除した値よりも大きいことを特徴とする請求項3又は5に記載の半導体素子。
- 第1導電型半導体層の一方に複数のトレンチ溝を形成し、これらのトレンチ溝に第2導電型コレクタ層を埋め込み形成する工程と、
前記第2導電型コレクタ層が形成された第1導電型半導体層上に、前記第1導電型半導体層の不純物濃度を前記第1導電型半導体層の層厚で除した値に前記第2導電型コレクタ層の横幅の半分の値を掛けた値を越えた不純物濃度の第1導電型バッファ層を形成する工程と、
この第1導電型バッファ層上に第1導電型ベース層を形成する工程と、
この第1導電型ベース層表面に選択的に第2導電型ウェル層を形成し、この第2導電型ウェル層表面に選択的に第1導電型エミッタ層を形成する工程と、
前記第1導電型エミッタ層及び前記第2導電型ウェル層上に第1の主電極を形成する工程と、
隣接する前記第1導電型エミッタ層の間の前記第1導電型ベース層及び前記第2導電型ウェル層上にゲート絶縁膜を介して絶縁ゲート電極を形成する工程と、
前記第1導電型半導体層を所定の厚さまで薄膜化する工程と、
前記第1導電型半導体層の表面に第1導電型コレクタ短絡層を形成する工程と、
この第1導電型コレクタ短絡層及び前記第2導電型コレクタ層表面上に第2の主電極を形成する工程とを有することを特徴とする半導体素子の製造方法。 - 第1導電型半導体層の一方に複数のトレンチ溝を形成し、これらのトレンチ溝に第2導電型コレクタ層を埋め込み形成する工程と、
前記第2導電型コレクタ層が形成された第1導電型半導体層上に、前記第1導電型半導体層の不純物濃度を前記第1導電型半導体層の層厚で除した値に前記第2導電型コレクタ層の横幅の半分の値を掛けた値を越えた不純物濃度の第1導電型ベース層を形成する工程と、
この第1導電型ベース層表面に選択的に第2導電型ウェル層を形成し、この第2導電型ウェル層表面に選択的に第1導電型エミッタ層を形成する工程と、
前記第1導電型エミッタ層及び前記第2導電型ウェル層上に第1の主電極を形成する工程と、
隣接する前記第1導電型エミッタ層の間の前記第1導電型ベース層及び前記第2導電型ウェル層上にゲート絶縁膜を介して絶縁ゲート電極を形成する工程と、
前記第1導電型半導体層を所定の厚さまで薄膜化する工程と、
前記第1導電型半導体層の表面上に第1導電型コレクタ短絡層を形成する工程と、
この第1導電型コレクタ短絡層及び前記第2導電型コレクタ層表面上に第2の主電極を形成する工程とを有することを特徴とする半導体素子の製造方法。 - 第1導電型半導体層の一方の表面に第2導電型不純物を選択的にイオン注入し、この第2導電型不純物を熱処理により前記第1導電型半導体層中にドライブイン拡散し、複数の第2導電型コレクタ層を形成する工程と、
前記第2導電型コレクタ層が形成された第1導電型半導体層上に、前記第1導電型半導体層の不純物濃度を前記第1導電型半導体層の層厚で除した値に前記第2導電型コレクタ層の横幅の半分の値を掛けた値を越えた不純物濃度の第1導電型バッファ層を形成する工程と、
この第1導電型バッファ層上に第1導電型ベース層を形成する工程と、
この第1導電型ベース層表面に選択的に第2導電型ウェル層を形成し、この第2導電型ウェル層表面に選択的に第1導電型エミッタ層を形成する工程と、
前記第1導電型エミッタ層及び前記第2導電型ウェル層上に第1の主電極を形成する工程と、
隣接する前記第1導電型エミッタ層の間の前記第1導電型ベース層及び前記第2導電型ウェル層上にゲート絶縁膜を介して絶縁ゲート電極を形成する工程と、
前記第1導電型半導体層を所定の厚さまで薄膜化する工程と、
前記第1導電型半導体層の表面に第1導電型コレクタ短絡層を形成する工程と、
この第1導電型コレクタ短絡層及び前記第2導電型コレクタ層表面上に第2の主電極を形成する工程とを有することを特徴とする半導体素子の製造方法。 - 第1導電型半導体層の一方の表面に第2導電型不純物を選択的にイオン注入し、この第2導電型不純物を熱処理により前記第1導電型半導体層中にドライブイン拡散し、複数の第2導電型コレクタ層を形成する工程と、
前記第2導電型コレクタ層が形成された第1導電型半導体層上に、前記第1導電型半導体層の不純物濃度を前記第1導電型半導体層の層厚で除した値に前記第2導電型コレクタ層の横幅の半分の値を掛けた値を越えた不純物濃度の第1導電型ベース層を形成する工程と、
この第1導電型ベース層表面に選択的に第2導電型ウェル層を形成し、この第2導電型ウ ェル層表面に選択的に第1導電型エミッタ層を形成する工程と、
前記第1導電型エミッタ層及び前記第2導電型ウェル層上に第1の主電極を形成する工程と、
隣接する前記第1導電型エミッタ層の間の前記第1導電型ベース層及び前記第2導電型ウェル層上にゲート絶縁膜を介して絶縁ゲート電極を形成する工程と、
前記第1導電型半導体層を所定の厚さまで薄膜化する工程と、
前記第1導電型半導体層の表面上に第1導電型コレクタ短絡層を形成する工程と、
この第1導電型コレクタ短絡層及び前記第2導電型コレクタ層表面上に第2の主電極を形成する工程とを有することを特徴とする半導体素子の製造方法。 - 前記第1導電型コレクタ短絡層を形成する工程は、前記第2導電型コレクタ層をマスクして、前記第1導電型半導体層に第1導電型不純物をイオン注入し、この第1導電型不純物を熱処理により前記第1導電型半導体層にドライブイン拡散する工程であることを特徴とする請求項11乃至14のいずれか1項に記載の半導体素子の製造方法。
- 前記第1導電型コレクタ短絡層を形成する工程は、前記第1導電型半導体層及び前記第2導電型コレクタ層に第1導電型不純物をイオン注入し、この第1導電型不純物を熱処理により第1導電型半導体層にドライブイン拡散する工程であることを特徴とする請求項11乃至14のいずれか1項に記載の半導体素子の製造方法。
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