JP2003297824A - 応力緩和層を有する半導体素子及びその製造方法 - Google Patents
応力緩和層を有する半導体素子及びその製造方法Info
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- 239000004065 semiconductor Substances 0.000 title claims abstract description 29
- 238000004519 manufacturing process Methods 0.000 title claims abstract description 16
- 229910052751 metal Inorganic materials 0.000 claims abstract description 42
- 239000002184 metal Substances 0.000 claims abstract description 42
- 238000002161 passivation Methods 0.000 claims abstract description 41
- 239000000758 substrate Substances 0.000 claims abstract description 26
- 229910044991 metal oxide Inorganic materials 0.000 claims abstract description 14
- 150000004706 metal oxides Chemical class 0.000 claims abstract description 14
- 238000000034 method Methods 0.000 claims description 15
- XAGFODPZIPBFFR-UHFFFAOYSA-N aluminium Chemical compound [Al] XAGFODPZIPBFFR-UHFFFAOYSA-N 0.000 claims description 7
- 239000000203 mixture Substances 0.000 claims description 7
- 238000000137 annealing Methods 0.000 claims description 6
- 239000010409 thin film Substances 0.000 claims description 5
- 229910052782 aluminium Inorganic materials 0.000 claims description 4
- TWNQGVIAIRXVLR-UHFFFAOYSA-N oxo(oxoalumanyloxy)alumane Chemical compound O=[Al]O[Al]=O TWNQGVIAIRXVLR-UHFFFAOYSA-N 0.000 claims description 4
- 239000007789 gas Substances 0.000 claims description 3
- 239000011261 inert gas Substances 0.000 claims description 3
- 238000009832 plasma treatment Methods 0.000 claims description 3
- 238000000151 deposition Methods 0.000 claims description 2
- 230000001590 oxidative effect Effects 0.000 claims 2
- 238000012858 packaging process Methods 0.000 abstract description 6
- 239000000470 constituent Substances 0.000 abstract description 2
- 239000010410 layer Substances 0.000 description 70
- 238000000623 plasma-assisted chemical vapour deposition Methods 0.000 description 5
- 238000010438 heat treatment Methods 0.000 description 4
- 230000015556 catabolic process Effects 0.000 description 3
- 150000004767 nitrides Chemical class 0.000 description 3
- 229920002120 photoresistant polymer Polymers 0.000 description 3
- 239000011253 protective coating Substances 0.000 description 2
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 description 1
- BOTDANWDWHJENH-UHFFFAOYSA-N Tetraethyl orthosilicate Chemical compound CCO[Si](OCC)(OCC)OCC BOTDANWDWHJENH-UHFFFAOYSA-N 0.000 description 1
- 238000006243 chemical reaction Methods 0.000 description 1
- 238000005229 chemical vapour deposition Methods 0.000 description 1
- 238000005260 corrosion Methods 0.000 description 1
- 230000007797 corrosion Effects 0.000 description 1
- 238000005336 cracking Methods 0.000 description 1
- 238000005137 deposition process Methods 0.000 description 1
- 238000004090 dissolution Methods 0.000 description 1
- 230000007613 environmental effect Effects 0.000 description 1
- 238000005530 etching Methods 0.000 description 1
- 238000002513 implantation Methods 0.000 description 1
- 239000012535 impurity Substances 0.000 description 1
- 239000011229 interlayer Substances 0.000 description 1
- 238000012986 modification Methods 0.000 description 1
- 230000004048 modification Effects 0.000 description 1
- 238000005192 partition Methods 0.000 description 1
- 229910052710 silicon Inorganic materials 0.000 description 1
- 239000010703 silicon Substances 0.000 description 1
- 238000004544 sputter deposition Methods 0.000 description 1
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- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L23/00—Details of semiconductor or other solid state devices
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- H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
- H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
- H01L21/76838—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the conductors
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- H01L21/76888—By rendering at least a portion of the conductor non conductive, e.g. oxidation
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- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/02104—Forming layers
- H01L21/02107—Forming insulating materials on a substrate
- H01L21/02225—Forming insulating materials on a substrate characterised by the process for the formation of the insulating layer
- H01L21/02227—Forming insulating materials on a substrate characterised by the process for the formation of the insulating layer formation by a process other than a deposition process
- H01L21/0223—Forming insulating materials on a substrate characterised by the process for the formation of the insulating layer formation by a process other than a deposition process formation by oxidation, e.g. oxidation of the substrate
- H01L21/02244—Forming insulating materials on a substrate characterised by the process for the formation of the insulating layer formation by a process other than a deposition process formation by oxidation, e.g. oxidation of the substrate of a metallic layer
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- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/02104—Forming layers
- H01L21/02107—Forming insulating materials on a substrate
- H01L21/02225—Forming insulating materials on a substrate characterised by the process for the formation of the insulating layer
- H01L21/02227—Forming insulating materials on a substrate characterised by the process for the formation of the insulating layer formation by a process other than a deposition process
- H01L21/02252—Forming insulating materials on a substrate characterised by the process for the formation of the insulating layer formation by a process other than a deposition process formation by plasma treatment, e.g. plasma oxidation of the substrate
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- H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
- H01L21/76801—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing
- H01L21/76822—Modification of the material of dielectric layers, e.g. grading, after-treatment to improve the stability of the layers, to increase their density etc.
- H01L21/76828—Modification of the material of dielectric layers, e.g. grading, after-treatment to improve the stability of the layers, to increase their density etc. thermal treatment
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- H01L21/76801—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing
- H01L21/76829—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing characterised by the formation of thin functional dielectric layers, e.g. dielectric etch-stop, barrier, capping or liner layers
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- H01L21/76801—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing
- H01L21/76829—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing characterised by the formation of thin functional dielectric layers, e.g. dielectric etch-stop, barrier, capping or liner layers
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Abstract
(57)【要約】
【課題】 パッケージング工程でパッシベーション
層に亀裂が入ることを防止するための応力緩和層を備え
る半導体素子及びその半導体素子の製造方法を提供す
る。 【解決手段】 内部に１つ以上の構成要素を備える基板
１０と、基板１０の一部上に形成された金属配線１２
と、金属配線１２を覆う応力緩和層１４と、応力緩和層
１４及び基板１０の残り部上に堆積されたパッシベーシ
ョン層１６とを含み、パッシベーション層１６は金属酸
化物層から成り、応力緩和層１４は金属配線１２とパッ
シベーション層１６との間の応力を緩和する。
層に亀裂が入ることを防止するための応力緩和層を備え
る半導体素子及びその半導体素子の製造方法を提供す
る。 【解決手段】 内部に１つ以上の構成要素を備える基板
１０と、基板１０の一部上に形成された金属配線１２
と、金属配線１２を覆う応力緩和層１４と、応力緩和層
１４及び基板１０の残り部上に堆積されたパッシベーシ
ョン層１６とを含み、パッシベーション層１６は金属酸
化物層から成り、応力緩和層１４は金属配線１２とパッ
シベーション層１６との間の応力を緩和する。
Description
【０００１】
【発明の属する技術分野】本発明は、半導体素子のパッ
シベーション層に関し、さらに詳しくは、パッケージン
グ工程でパッシベーション層に亀裂が入ることを防止す
るための応力緩和（ｓｔｒｅｓｓ ｒｅｄｕｃｔｉｏ
ｎ）層を備える半導体素子及びその製造方法に関する。
シベーション層に関し、さらに詳しくは、パッケージン
グ工程でパッシベーション層に亀裂が入ることを防止す
るための応力緩和（ｓｔｒｅｓｓ ｒｅｄｕｃｔｉｏ
ｎ）層を備える半導体素子及びその製造方法に関する。
【０００２】
【従来の技術】一般に、半導体素子のパッシベーション
層は、パッケージング工程中に、下部表面にスクラッ
チ、腐食、電子溶解のような物理的・化学的反応が起こ
らないようにするための保護コーティングとして作用す
る。このようなパッシベーション層は、半導体素子が外
部の湿気のような環境的要因により汚染されないように
保護する。このようなパッシベーション層は、応力緩和
のための１つ以上の酸化物層と、保護コーティングのた
めの１つ以上の窒化物層との組合せから成る。
層は、パッケージング工程中に、下部表面にスクラッ
チ、腐食、電子溶解のような物理的・化学的反応が起こ
らないようにするための保護コーティングとして作用す
る。このようなパッシベーション層は、半導体素子が外
部の湿気のような環境的要因により汚染されないように
保護する。このようなパッシベーション層は、応力緩和
のための１つ以上の酸化物層と、保護コーティングのた
めの１つ以上の窒化物層との組合せから成る。
【０００３】例えば、プラズマエンハンスドオルトケイ
酸テトラエチル（plasma enhancedtetra ethyl ortho s
ilicate：ＰＥＴＥＯＳ）酸化物層がプラズマ気相化学
気相成長（plasma enhanced chemical vapor depositio
n：ＰＥＣＶＤ）法を用いて金属配線を備える基板上に
蒸着された後、ＳｉＨ４窒化物層がＰＥＣＶＤ法を用い
てＰＥＴＥＯＳ酸化物層上に蒸着されたパッシベーショ
ン層を形成する。または、ＳｉＨ４酸化物層が高密度プ
ラズマ（high density plasma：ＨＤＰ）ＣＶＤ法を用
いて蒸着された後、ＳｉＨ４窒化物層がＰＥＣＶＤ法を
用いてＳｉＨ４酸化物層上に蒸着され、別のパッシベー
ション層を形成する。
酸テトラエチル（plasma enhancedtetra ethyl ortho s
ilicate：ＰＥＴＥＯＳ）酸化物層がプラズマ気相化学
気相成長（plasma enhanced chemical vapor depositio
n：ＰＥＣＶＤ）法を用いて金属配線を備える基板上に
蒸着された後、ＳｉＨ４窒化物層がＰＥＣＶＤ法を用い
てＰＥＴＥＯＳ酸化物層上に蒸着されたパッシベーショ
ン層を形成する。または、ＳｉＨ４酸化物層が高密度プ
ラズマ（high density plasma：ＨＤＰ）ＣＶＤ法を用
いて蒸着された後、ＳｉＨ４窒化物層がＰＥＣＶＤ法を
用いてＳｉＨ４酸化物層上に蒸着され、別のパッシベー
ション層を形成する。
【０００４】通常の半導体素子の最上層金属配線は約５
０００〜６０００Åの比較的薄い厚さを有する一方、多
層配線素子またはパワーデバイスのような半導体素子の
最上層金属配線は約８０００〜１００００Åの厚い厚さ
を有する。さらに、パワーデバイスの最上層金属配線は
広い領域に形成される。
０００〜６０００Åの比較的薄い厚さを有する一方、多
層配線素子またはパワーデバイスのような半導体素子の
最上層金属配線は約８０００〜１００００Åの厚い厚さ
を有する。さらに、パワーデバイスの最上層金属配線は
広い領域に形成される。
【０００５】多層配線素子またはパワーデバイスの最上
層金属配線上に形成されたパッシベーション層は下部に
存在する厚くて広い金属配線から受ける応力が小さく、
パッシベーション層に亀裂が入りやすい。従って、下部
の金属配線に対する応力が低く、外部衝撃に強い応力耐
性を有するパッシベーション層が要求されてきている。
層金属配線上に形成されたパッシベーション層は下部に
存在する厚くて広い金属配線から受ける応力が小さく、
パッシベーション層に亀裂が入りやすい。従って、下部
の金属配線に対する応力が低く、外部衝撃に強い応力耐
性を有するパッシベーション層が要求されてきている。
【０００６】
【発明が解決しようとする課題】本発明は、上述した問
題を解決するために案出されたものであり、本発明の目
的は、パッケージング工程でパッシベーション層に亀裂
が入ることを防止するための応力緩和層を備える半導体
素子及びその製造方法を提供することにある。
題を解決するために案出されたものであり、本発明の目
的は、パッケージング工程でパッシベーション層に亀裂
が入ることを防止するための応力緩和層を備える半導体
素子及びその製造方法を提供することにある。
【０００７】
【課題を解決するための手段】本発明の目的を達成する
ための本発明の一実施例によれば、半導体素子は、内部
に１つ以上の構成要素を備える基板と、前記基板の一部
上に形成された金属配線と、前記金属配線を覆う応力緩
和層と、前記応力緩和層及び前記基板の残り部上に堆積
されたパッシベーション層とを含み、前記パッシベーシ
ョン層は金属酸化物層から成り、前記応力緩和層は前記
金属配線と前記パッシベーション層との間の応力を緩和
する。
ための本発明の一実施例によれば、半導体素子は、内部
に１つ以上の構成要素を備える基板と、前記基板の一部
上に形成された金属配線と、前記金属配線を覆う応力緩
和層と、前記応力緩和層及び前記基板の残り部上に堆積
されたパッシベーション層とを含み、前記パッシベーシ
ョン層は金属酸化物層から成り、前記応力緩和層は前記
金属配線と前記パッシベーション層との間の応力を緩和
する。
【０００８】本発明の目的を達成するための本発明の他
の実施例によれば、半導体素子の製造方法は、（Ａ）基
板の一部上に金属配線を形成する工程と、（Ｂ）前記金
属配線を応力緩和層で覆う工程と、（Ｃ）前記応力緩和
層及び前記基板の残り部上にパッシベーション層を堆積
させる工程とを含み、前記パッシベーション層は金属酸
化物層で形成され、前記応力緩和層は前記金属配線と前
記パッシベーション層との間の応力を緩和する。
の実施例によれば、半導体素子の製造方法は、（Ａ）基
板の一部上に金属配線を形成する工程と、（Ｂ）前記金
属配線を応力緩和層で覆う工程と、（Ｃ）前記応力緩和
層及び前記基板の残り部上にパッシベーション層を堆積
させる工程とを含み、前記パッシベーション層は金属酸
化物層で形成され、前記応力緩和層は前記金属配線と前
記パッシベーション層との間の応力を緩和する。
【０００９】
【発明の実施の形態】図１〜図３は、本発明による応力
緩和層を備える半導体素子の製造方法を示す。図１を参
照すれば、好ましくはシリコン基板である基板１０を備
える。図示されていないが、ソース及びドレインのよう
な不純物注入層、ゲート電極、層間絶縁層及び金属配線
が基板１０内に形成されると仮定する。
緩和層を備える半導体素子の製造方法を示す。図１を参
照すれば、好ましくはシリコン基板である基板１０を備
える。図示されていないが、ソース及びドレインのよう
な不純物注入層、ゲート電極、層間絶縁層及び金属配線
が基板１０内に形成されると仮定する。
【００１０】例えば、スパッタリング工程のような蒸着
工程を用いて、基板１０上に金属配線１２用アルミニウ
ム金属層（図示せず）を蒸着する。アルミニウム金属層
は約８０００〜１００００Åの厚さを有するのが望まし
い。アルミニウム金属層上にフォトレジストマスクパタ
ーン（図示せず）が形成されるが、フォトレジストマス
クパターンは、後述するように、金属配線１２に対応す
る。フォトレジストマスクパターンを用いてアルミニウ
ム金属層を基板１０までエッチングすることで、基板１
０の一部上に金属配線１２を形成し、基板１０の残り部
は露出させる。図１には、説明の便宜上、２つの金属配
線１２のみが図示されているが、多数の金属配線１２が
基板１０上に形成される。
工程を用いて、基板１０上に金属配線１２用アルミニウ
ム金属層（図示せず）を蒸着する。アルミニウム金属層
は約８０００〜１００００Åの厚さを有するのが望まし
い。アルミニウム金属層上にフォトレジストマスクパタ
ーン（図示せず）が形成されるが、フォトレジストマス
クパターンは、後述するように、金属配線１２に対応す
る。フォトレジストマスクパターンを用いてアルミニウ
ム金属層を基板１０までエッチングすることで、基板１
０の一部上に金属配線１２を形成し、基板１０の残り部
は露出させる。図１には、説明の便宜上、２つの金属配
線１２のみが図示されているが、多数の金属配線１２が
基板１０上に形成される。
【００１１】図２を参照すれば、金属配線１２はＮ２Ｏ
雰囲気中またはＯ２雰囲気中でプラズマ処理されるの
で、金属配線１２上に例えばアルミニウム酸化物層のよ
うな薄膜金属酸化物層が約１００Å以下の厚さで形成さ
れる。その後、薄膜金属酸化物層がアニールされて応力
緩和層１４を形成する。例えば、ＡｌまたはＨｅの不活
性ガス雰囲気でアルミニウム酸化物層がアニールされ
る。Ｎ２Ｏ、Ｏ２、Ｎ２、Ｈ２またはその混合物のガス
雰囲気でアルミニウム酸化物層がアニールされることも
ある。アニール工程は、約４００℃以下の比較的低い温
度で約１０分〜約２４時間、好ましくは約４時間続けら
れる。急速熱処理工程または通常の炉熱処理工程を用い
ることもある。従って、応力緩和層１４で被覆した金属
配線１２が基板１０の一部上に形成され、基板１０の残
り部は露出される。
雰囲気中またはＯ２雰囲気中でプラズマ処理されるの
で、金属配線１２上に例えばアルミニウム酸化物層のよ
うな薄膜金属酸化物層が約１００Å以下の厚さで形成さ
れる。その後、薄膜金属酸化物層がアニールされて応力
緩和層１４を形成する。例えば、ＡｌまたはＨｅの不活
性ガス雰囲気でアルミニウム酸化物層がアニールされ
る。Ｎ２Ｏ、Ｏ２、Ｎ２、Ｈ２またはその混合物のガス
雰囲気でアルミニウム酸化物層がアニールされることも
ある。アニール工程は、約４００℃以下の比較的低い温
度で約１０分〜約２４時間、好ましくは約４時間続けら
れる。急速熱処理工程または通常の炉熱処理工程を用い
ることもある。従って、応力緩和層１４で被覆した金属
配線１２が基板１０の一部上に形成され、基板１０の残
り部は露出される。
【００１２】図３を参照すれば、ＰＥＣＶＤ法を用いて
応力緩和層１４及び基板１０の残り部、即ち露出された
部分上にパッシベーション層１６を形成する。パッシベ
ーション層１６の厚さは金属配線１２の厚さと実質的に
同じであることが好ましいので、パッシベーション層１
６は約８０００Å〜１００００Åの厚さを有する。金属
配線１２がアルミニウムで作られる場合、パッシベーシ
ョン層１６はＡｌｘＯ ｙ組成からなるのが好ましい。Ａ
ｌｘＯｙ組成は熱的に安定し、アルミニウムに対して低
い応力を有するＡｌ２Ｏ３を主成分とするのが好まし
い。
応力緩和層１４及び基板１０の残り部、即ち露出された
部分上にパッシベーション層１６を形成する。パッシベ
ーション層１６の厚さは金属配線１２の厚さと実質的に
同じであることが好ましいので、パッシベーション層１
６は約８０００Å〜１００００Åの厚さを有する。金属
配線１２がアルミニウムで作られる場合、パッシベーシ
ョン層１６はＡｌｘＯ ｙ組成からなるのが好ましい。Ａ
ｌｘＯｙ組成は熱的に安定し、アルミニウムに対して低
い応力を有するＡｌ２Ｏ３を主成分とするのが好まし
い。
【００１３】パッシベーション層１６は、ＡｒまたはＨ
ｅのような不活性ガス雰囲気でアニールされる。また
は、Ｎ２Ｏ、Ｏ２、Ｎ２、Ｈ２またはその混合物のガス
雰囲気でパッシベーション層１６をアニールすることも
ある。アニール工程は、約４００℃以下の比較的低い温
度で約１０分〜約２４時間、好ましくは約４時間続けら
れる。急速熱処理工程または通常の炉熱処理工程を用い
ることもある。アニール工程が終了された後、パッシベ
ーション層１６の密度が増大し、パッシベーション層１
６の降伏電圧が増大する。
ｅのような不活性ガス雰囲気でアニールされる。また
は、Ｎ２Ｏ、Ｏ２、Ｎ２、Ｈ２またはその混合物のガス
雰囲気でパッシベーション層１６をアニールすることも
ある。アニール工程は、約４００℃以下の比較的低い温
度で約１０分〜約２４時間、好ましくは約４時間続けら
れる。急速熱処理工程または通常の炉熱処理工程を用い
ることもある。アニール工程が終了された後、パッシベ
ーション層１６の密度が増大し、パッシベーション層１
６の降伏電圧が増大する。
【００１４】応力緩和層１４が金属配線１２によるパッ
シベーション層１６での応力を、高い硬度を有しながら
緩和することができる。応力緩和層１４は、パッケージ
ング工程でパッシベーション層１６に亀裂が入ることを
防止するので、半導体素子の漏洩電流が減少され、半導
体素子の降伏電圧が増加される。上記において、本発明
の好適な実施の形態について説明したが、本発明の精神
及び請求範囲から逸脱することなく、種々の変更及び修
正がなされてもよいことは当業者にはご理解いただける
であろう。
シベーション層１６での応力を、高い硬度を有しながら
緩和することができる。応力緩和層１４は、パッケージ
ング工程でパッシベーション層１６に亀裂が入ることを
防止するので、半導体素子の漏洩電流が減少され、半導
体素子の降伏電圧が増加される。上記において、本発明
の好適な実施の形態について説明したが、本発明の精神
及び請求範囲から逸脱することなく、種々の変更及び修
正がなされてもよいことは当業者にはご理解いただける
であろう。
【００１５】
【発明の効果】以上で説明したように、本発明により金
属配線１２上に金属酸化物からなる応力緩和層１４を有
する半導体を製造することで、金属配線１２とパッシベ
ーション層１６との間の応力を緩和し、パッケージング
工程でパッシベーション層１６に亀裂が入ることを防止
し、究極的には半導体素子の降伏電圧を増加させること
ができる。
属配線１２上に金属酸化物からなる応力緩和層１４を有
する半導体を製造することで、金属配線１２とパッシベ
ーション層１６との間の応力を緩和し、パッケージング
工程でパッシベーション層１６に亀裂が入ることを防止
し、究極的には半導体素子の降伏電圧を増加させること
ができる。
【図１】本発明による応力緩和層を有する半導体素子の
製造工程を説明するための断面図である
製造工程を説明するための断面図である
【図２】本発明による応力緩和層を有する半導体素子の
製造工程を説明するための断面図である
製造工程を説明するための断面図である
【図３】本発明による応力緩和層を有する半導体素子の
製造工程を説明するための断面図である
製造工程を説明するための断面図である
１０：基板
１２：金属配線
１４：応力緩和層
１６：パッシベーション層
Claims (11)
- 【請求項１】 内部に１つ以上の構成要素を備える基板
と、 前記基板の一部上に形成された金属配線と、 前記金属配線を覆う応力緩和層と、 前記応力緩和層及び前記基板の残り部上に堆積されたパ
ッシベーション層とを含み、 前記パッシベーション層は金属酸化物層から成り、前記
応力緩和層は前記金属配線と前記パッシベーション層と
の間の応力を緩和することを特徴とする半導体素子。 - 【請求項２】 前記応力緩和層は、前記金属配線の表面
を酸化させて生成された薄膜金属酸化物層から成ること
を特徴とする請求項１に記載の半導体素子。 - 【請求項３】 前記応力緩和層は、約１００Å以下の厚
さを有することを特徴とする請求項１に記載の半導体素
子。 - 【請求項４】 前記金属配線はアルミニウムから成り、
前記パッシベーション層はアルミニウム酸化物から成る
ことを特徴とする請求項１に記載の半導体素子。 - 【請求項５】 （Ａ）基板の一部上に金属配線を形成す
る工程と、 （Ｂ）前記金属配線を応力緩和層で覆う工程と、 （Ｃ）前記応力緩和層及び前記基板の残り部上にパッシ
ベーション層を堆積させる工程とを含み、 前記パッシベーション層は金属酸化物層で形成され、前
記応力緩和層は前記金属配線と前記パッシベーション層
との間の応力を緩和することを特徴とする半導体素子の
製造方法。 - 【請求項６】 前記工程（Ｂ）が、 （Ｂ１）前記金属配線の表面を酸化させて薄膜金属酸化
物層を形成する工程と、 （Ｂ２）前記薄膜金属酸化物層をアニールして前記応力
緩和層を形成する工程とを含むことを特徴とする請求項
５に記載の半導体素子の製造方法。 - 【請求項７】 前記金属配線の前記表面がＮ２Ｏ雰囲気
中でのプラズマ処理により酸化されることを特徴とする
請求項６に記載の半導体素子の製造方法。 - 【請求項８】 前記金属配線の前記表面がＯ２雰囲気中
でのプラズマ処理により酸化されることを特徴とする請
求項６に記載の半導体素子の製造方法。 - 【請求項９】 前記薄膜金属酸化物層が約４００℃以下
の温度でアニールされることを特徴とする請求項６に記
載の半導体素子の製造方法。 - 【請求項１０】 前記薄膜金属酸化物層がＡｒ、Ｈｅ、
及びその混合物を含むグループから選ばれた不活性ガス
雰囲気でアニールされることを特徴とする請求項６に記
載の半導体素子の製造方法。 - 【請求項１１】 前記薄膜金属酸化物層がＮ２Ｏ、
Ｏ２、Ｎ２、Ｈ２、及びそれらによる混合物を含むグル
ープから選ばれたガス雰囲気でアニールされることを特
徴とする請求項６に記載の半導体素子の製造方法。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1020010074628A KR20030043446A (ko) | 2001-11-28 | 2001-11-28 | 반도체소자 및 그 제조방법 |
| KR2001-074628 | 2001-11-28 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JP2003297824A true JP2003297824A (ja) | 2003-10-17 |
| JP3908158B2 JP3908158B2 (ja) | 2007-04-25 |
Family
ID=19716400
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2002345700A Expired - Fee Related JP3908158B2 (ja) | 2001-11-28 | 2002-11-28 | 応力緩和層を有する半導体素子及びその製造方法 |
Country Status (3)
| Country | Link |
|---|---|
| US (1) | US6657299B2 (ja) |
| JP (1) | JP3908158B2 (ja) |
| KR (1) | KR20030043446A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2006148046A (ja) * | 2004-11-24 | 2006-06-08 | Hynix Semiconductor Inc | 半導体素子の製造方法 |
Families Citing this family (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| TW200534366A (en) * | 2004-03-05 | 2005-10-16 | Koninkl Philips Electronics Nv | Electronic device with stress relief element |
| US20050242444A1 (en) * | 2004-04-30 | 2005-11-03 | Taiwan Semiconductor Manufacturing Company, Ltd. | Integrated circuit having a strengthened passivation structure |
| KR100584485B1 (ko) * | 2004-07-20 | 2006-05-29 | 동부일렉트로닉스 주식회사 | 반도체 소자의 금속 부식 방지 방법 |
| KR100955832B1 (ko) * | 2007-12-24 | 2010-05-06 | 주식회사 동부하이텍 | 반도체 소자의 층간 절연막 형성 방법 |
| US9076804B2 (en) * | 2013-08-23 | 2015-07-07 | Taiwan Semiconductor Manufacturing Co., Ltd. | Systems and methods to enhance passivation integrity |
| CN104851778B (zh) * | 2014-02-17 | 2018-02-06 | 中芯国际集成电路制造(上海)有限公司 | 一种晶圆级封装工艺中致密化钝化层的方法 |
Family Cites Families (7)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS62145822A (ja) * | 1985-12-20 | 1987-06-29 | Nec Corp | 半導体装置の製造方法 |
| JPH0338039A (ja) * | 1989-07-05 | 1991-02-19 | Nippondenso Co Ltd | 金属配線層を有する装置とその製造方法 |
| KR980005807A (ko) * | 1996-06-21 | 1998-03-30 | 김주용 | 반도체 소자의 보호막 형성 방법 |
| WO1999025906A1 (fr) * | 1997-11-18 | 1999-05-27 | Mitsubishi Chemical Corporation | Fluide de conversion chimique destine a la formation d'une couche mince d'oxyde metallique |
| US5962344A (en) * | 1997-12-29 | 1999-10-05 | Vanguard International Semiconductor Corporation | Plasma treatment method for PECVD silicon nitride films for improved passivation layers on semiconductor metal interconnections |
| KR100550505B1 (ko) * | 2001-03-01 | 2006-02-13 | 가부시끼가이샤 도시바 | 반도체 장치 및 반도체 장치의 제조 방법 |
| JP4523194B2 (ja) * | 2001-04-13 | 2010-08-11 | 富士通セミコンダクター株式会社 | 半導体装置とその製造方法 |
-
2001
- 2001-11-28 KR KR1020010074628A patent/KR20030043446A/ko not_active Application Discontinuation
-
2002
- 2002-11-27 US US10/304,697 patent/US6657299B2/en not_active Expired - Fee Related
- 2002-11-28 JP JP2002345700A patent/JP3908158B2/ja not_active Expired - Fee Related
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2006148046A (ja) * | 2004-11-24 | 2006-06-08 | Hynix Semiconductor Inc | 半導体素子の製造方法 |
Also Published As
| Publication number | Publication date |
|---|---|
| US20030098501A1 (en) | 2003-05-29 |
| US6657299B2 (en) | 2003-12-02 |
| KR20030043446A (ko) | 2003-06-02 |
| JP3908158B2 (ja) | 2007-04-25 |
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