JP4523194B2 - 半導体装置とその製造方法 - Google Patents

半導体装置とその製造方法 Download PDF

Info

Publication number
JP4523194B2
JP4523194B2 JP2001115501A JP2001115501A JP4523194B2 JP 4523194 B2 JP4523194 B2 JP 4523194B2 JP 2001115501 A JP2001115501 A JP 2001115501A JP 2001115501 A JP2001115501 A JP 2001115501A JP 4523194 B2 JP4523194 B2 JP 4523194B2
Authority
JP
Japan
Prior art keywords
wiring
layer
insulating layer
alignment
damascene
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Expired - Fee Related
Application number
JP2001115501A
Other languages
English (en)
Other versions
JP2002313910A (ja
Inventor
健一 渡邉
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Fujitsu Semiconductor Ltd
Original Assignee
Fujitsu Semiconductor Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Fujitsu Semiconductor Ltd filed Critical Fujitsu Semiconductor Ltd
Priority to JP2001115501A priority Critical patent/JP4523194B2/ja
Priority to TW090121798A priority patent/TW516177B/zh
Priority to US09/955,336 priority patent/US6492734B2/en
Priority to KR1020010061458A priority patent/KR100671805B1/ko
Priority to US10/242,623 priority patent/US6689681B2/en
Publication of JP2002313910A publication Critical patent/JP2002313910A/ja
Application granted granted Critical
Publication of JP4523194B2 publication Critical patent/JP4523194B2/ja
Anticipated expiration legal-status Critical
Expired - Fee Related legal-status Critical Current

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
    • H01L21/31—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to form insulating layers thereon, e.g. for masking or by using photolithographic techniques; After treatment of these layers; Selection of materials for these layers
    • H01L21/3205—Deposition of non-insulating-, e.g. conductive- or resistive-, layers on insulating layers; After-treatment of these layers
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76801—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing
    • H01L21/76802—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing by forming openings in dielectrics
    • H01L21/76807—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing by forming openings in dielectrics for dual damascene structures
    • H01L21/76808—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing by forming openings in dielectrics for dual damascene structures involving intermediate temporary filling with material
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76838—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the conductors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/52—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
    • H01L23/522—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body
    • H01L23/528—Geometry or layout of the interconnection structure
    • H01L23/5283—Cross-sectional geometry
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/52—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
    • H01L23/522—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body
    • H01L23/532—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body characterised by the materials
    • H01L23/53204—Conductive materials
    • H01L23/53209—Conductive materials based on metals, e.g. alloys, metal silicides
    • H01L23/53228—Conductive materials based on metals, e.g. alloys, metal silicides the principal metal being copper
    • H01L23/53238—Additional layers associated with copper layers, e.g. adhesion, barrier, cladding layers
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/544—Marks applied to semiconductor devices or parts, e.g. registration marks, alignment structures, wafer maps
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2223/00—Details relating to semiconductor or other solid state devices covered by the group H01L23/00
    • H01L2223/544—Marks applied to semiconductor devices or parts
    • H01L2223/54426—Marks applied to semiconductor devices or parts for alignment
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2223/00—Details relating to semiconductor or other solid state devices covered by the group H01L23/00
    • H01L2223/544—Marks applied to semiconductor devices or parts
    • H01L2223/54453—Marks applied to semiconductor devices or parts for use prior to dicing
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/52—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
    • H01L23/522—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body
    • H01L23/525—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body with adaptable interconnections
    • H01L23/5256—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body with adaptable interconnections comprising fuses, i.e. connections having their state changed from conductive to non-conductive
    • H01L23/5258—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body with adaptable interconnections comprising fuses, i.e. connections having their state changed from conductive to non-conductive the change of state resulting from the use of an external beam, e.g. laser beam or ion beam
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/0001—Technical content checked by a classifier
    • H01L2924/0002—Not covered by any one of groups H01L24/00, H01L24/00 and H01L2224/00
    • Y—GENERAL TAGGING OF NEW TECHNOLOGICAL DEVELOPMENTS; GENERAL TAGGING OF CROSS-SECTIONAL TECHNOLOGIES SPANNING OVER SEVERAL SECTIONS OF THE IPC; TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
    • Y10—TECHNICAL SUBJECTS COVERED BY FORMER USPC
    • Y10S—TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
    • Y10S438/00—Semiconductor device manufacturing: process
    • Y10S438/975—Substrate or mask aligning feature

Landscapes

  • Engineering & Computer Science (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Manufacturing & Machinery (AREA)
  • Geometry (AREA)
  • Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)
  • Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)

Description

【０００１】
【発明の属する技術分野】
本発明は、半導体装置とその製造方法に関し、特にダマシン配線を有する半導体装置とその製造方法に関する。
【０００２】
【従来の技術】
半導体装置において、集積度の向上と共に、設計ルールは縮小されていく。絶縁層表面上にアルミニウム、タングステン等の表面メタル配線層を形成し、その上にレジストパターンを形成して表面メタル配線層を直接エッチングする方法は、技術的な限界が生じ始めている。
【０００３】
エッチングで表面配線層をパターニングする方法に代り、層間絶縁層を先に形成し、配線用溝およびビア孔を層間絶縁層中にエッチングで形成し、配線用溝、ビア孔に配線材料を埋め込むダマシンプロセスが利用され始めている。ダマシンプロセスは、シリコン酸化膜に幅の狭い配線を形成するのに好適な方法である。
【０００４】
また、配線材料としては、従来主に用いられたＡｌは、抵抗、エレクトロマイグレーションの面で限界があり、より低抵抗でエレクトロマイグレーション耐性の高いＣｕの利用が増加している。Ｃｕは、エッチングでパターニングすることは困難であるが、ダマシンプロセスで配線を形成することができる。
【０００５】
Ｃｕ配線は、Ａｌ配線よりも硬質であり、腐蝕性が高い性質を有する。例えば、Ａｌ配線の場合、大気中に放置していても、安定なＡｌ2Ｏ3が表面に形成され、それ以上腐蝕を進行させない自己制限機能を有する。Ｃｕ配線の場合、大気中に放置するとＣｕＯxを表面に形成するが、この酸化膜は自己制限機能が低く、腐蝕性が高い。
【０００６】
また、Ｃｕ配線は硬質なため、従来のボンディング作業が困難となる。バンプ形成用プロセスやワイヤーボンディング用にＡｌのパッドを形成するプロセス等が利用される。これらは工程数の増加となり、コスト増大、欠陥率の増大、歩留まりの低下等を招く原因となる。
【０００７】
【発明が解決しようとする課題】
配線形成工程としてダマシンプロセスが利用され始めているが、ダマシンプロセス固有の問題もある。
【０００８】
本発明の目的は、ダマシンプロセスで作成するのに適した新規な多層配線構造を有する半導体装置を提供することである。
【０００９】
本発明の他の目的は、多層配線構造を作成するのに適した新規な半導体装置の製造方法を提供することである。
【００１０】
【課題を解決するための手段】
本発明の１観点によれば、
複数の半導体素子を有する半導体基板と、
前記半導体基板上方に形成された第２絶縁層と、
前記第２絶縁層の表面から形成され、第１の幅を有するダマシン配線用凹部と、
前記第２絶縁層の表面から形成され、前記第１の幅より大きい第２の幅を有する位置合わせ溝と、
前記ダマシン配線用凹部を埋め込んで形成され、前記第２絶縁層表面とほぼ面一の表面を有するＣｕダマシン配線と、
前記Ｃｕダマシン配線と同一の配線層で前記位置合わせ溝内に形成され、第1の段差を残すＣｕ位置合わせ配線パターンと、
前記第２絶縁層表面上に形成され、前記Ｃｕダマシン配線に接続されたＡｌ表面配線パターンと、
前記Ａｌ表面配線パターンと同一の表面配線層で前記Ｃｕ位置合わせ配線パターンの上に形成され、前記第1の段差を反映する第２の段差を有する第１Ａｌ位置合わせ表面配線パターンと、
前記第２絶縁層上に形成され、下層と電気的接続を有さない第２Ａｌ位置合わせ表面配線パターンと、
前記Ａｌ表面配線パターンと前記第１Ａｌ位置合わせ表面配線パターンと前記第２Ａｌ位置合わせ表面配線パターンとを覆い、前記第２絶縁層上に形成された第３絶縁層と
を有し、前記Ｃｕダマシン配線の表面が、全て前記Ａｌ表面配線パターンで覆われている半導体装置
が提供される。
【００１１】
本発明の他の観点によれば、
（ａ）複数の半導体素子を形成した半導体基板を含む下地上に第２の絶縁層を形成する工程と、
（ｂ）前記第２の絶縁層の表面から第１の幅を有するダマシン配線用凹部と、第１の幅よりも大きい第２の幅を有する位置合わせ溝とを形成する工程と、
（ｃ）前記ダマシン配線用凹部を平坦に埋め込むＣｕダマシン配線と、前記位置合わせ溝内に形成され、第１の段差を残すＣｕ位置合わせ配線パターンとを形成する工程と、
（ｄ）前記第２の絶縁層上に、前記位置合わせ溝上で前記第１の段差を反映する第２の段差を形成するＡｌ表面配線層を形成する工程と、
（ｅ）前記Ａｌ表面配線層上にレジスト膜を形成し、前記第２の段差を位置合わせ用マーカとして用いて該レジスト膜を露光、現像し、レジストパターンを形成する工程と、
（ｆ）前記レジストパターンをエッチングマスクとし、前記Ａｌ表面配線層をエッチングして、前記Ｃｕダマシン配線に接続されたＡｌ表面配線パターンと、前記Ｃｕ位置合わせ配線パターン上に形成され、第２の段差を有する第１のＡｌ位置合わせ表面配線パターンと、下層と電気的接続を有さない第２のＡｌ位置合わせ表面配線パターンと、を形成する工程と、
（ｇ）前記Ａｌ表面配線パターンと前記第１及び第２のＡｌ位置合わせ表面配線パターンを覆って、第２の絶縁層上に第３の絶縁層を形成する工程と、
を含み、前記Ｃｕダマシン配線の表面を、全て前記Ａｌ表面配線パターンで覆う半導体装置の製造方法
が提供される。
【００１２】
ダマシン配線上に表面配線パターンを形成するためのプロセスをマスク１枚で行なうことができる。
【００１３】
【発明の実施の形態】
以下、図面を参照して本発明の実施例を説明する。
【００１４】
図１（Ａ）〜（Ｄ）、図２（Ｅ）〜（Ｈ）、図３（Ｉ）〜（Ｋ）は、本発明の実施例による半導体装置の製造方法の主要工程を説明するための半導体基板の部分的断面図および平面図である。
【００１５】
図１（Ａ）に示すように、複数の半導体素子および一部の配線を形成した下地１０の上に、例えば厚さ約５０ｎｍのＳｉＮ層で下層エッチングストッパ層ｓ１、例えば厚さ約５００ｎｍのシリコン酸化層で下層第１層間絶縁層ｄ１、例えば厚さ約５０ｎｍのＳｉＮ層で上層エッチングストッパ層ｓ２、例えば厚さ約１１００ｎｍのシリコン酸化層で上層層間絶縁層ｄ２を成膜する。なお、図中左側に回路パターン領域ＣＰＲを示し，右側に位置合わせマーク領域ＡＭＲを示す。回路パターン領域ＣＰＲでの下地１０の構造は、例えば図５に示すような構造である。
【００１６】
図５は、半導体集積回路装置の最上配線層以外の構成例を示す断面図である。シリコン基板１１０の表面には、シャロートレンチアイソレーションにより素子分離領域ＳＴＩが形成され、活性領域が画定されている。図に示す構造においては、１つの活性領域内にｎチャネルＭＯＳトランジスタｎ‐ＭＯＳが形成され、他の活性領域内にｐチャネルＭＯＳトランジスタｐ‐ＭＯＳが形成されている。
【００１７】
各トランジスタは、基板表面上に絶縁ゲート電極構造を有し、ゲート電極の両側の基板内にｎ型又はｐ型のソース／ドレイン領域１１１が形成されている。これらのソース／ドレイン領域は、上層配線に対し、下層の導電性領域となる。
【００１８】
シリコン基板１１０表面上に第１エッチストッパ層１１２、第１層間絶縁膜１１５の積層が形成され、バリアメタル層１１９、主配線層１２０のデュアルダマシン第１配線構造が形成されている。これらのデュアルダマシン配線も、その上方に形成される配線に対しては下層の導電性領域となる。
【００１９】
図においては、両端の導電性領域１１１上にそれぞれ引き出し配線構造が形成され、中央の２つの導電領域１１１上に相互を接続する他の配線構造が形成されている。すなわち、図に示す２つのＭＯＳトランジスタは、コンプリメンタリＭＯＳ（ＣＭＯＳ）トランジスタを構成している。
【００２０】
以上説明した第１配線層の上に、第２エッチストッパ層１２２、第２層間絶縁膜１２５の積層が形成され、この積層内に、第１配線層同様、バリアメタル層１２９、主配線層１３０のデュアルダマシン第２配線構造が形成されている。
【００２１】
さらに上層には、第３エッチストッパ層１３２、第３層間絶縁膜１３５が積層され、この積層内にバリアメタル層１３９、主配線層１４０のデュアルダマシン第３配線構造が形成されている。
【００２２】
さらに上層には、第４エッチストッパ層１４２、第４層間絶縁膜１４５の積層が形成され、この積層内にバリアメタル層１４９、主配線層１５０のデュアルダマシン第４配線構造が形成されている。下層デュアルダマシン配線構造の数は、任意に選択できる。
【００２３】
このように、多層配線構造をデュアルダマシン配線構造を用いて形成することにより、高集積度で付随容量が小さく、配線抵抗の小さい配線構造を形成することができる。下層デュアルダマシン配線構造の表面を覆って、最上層デュアルダマシン配線構造用の下層エッチングストッパ層ｓ１が形成されている。
【００２４】
なお、１配線層当り１つのエッチングストッパ層と１つの層間絶縁膜を用いる場合を説明したが、後述するようにビア導電体および配線パターンのそれぞれに対してエッチングストッパ層と層間絶縁膜を形成してもよい。デュアルダマシン配線の代りにシングルダマシン配線を用いてもよい。
【００２５】
図１（Ａ）は、下地１０の表面に露出した２つの配線ｗ１１、ｗ１２を示している。上層層間絶縁層ｄ２の上に、ホトレジスト層ＰＲ１を塗布し、下層配線ｗ１１、ｗ１２等の有無を位置合わせマーカとして露光、現像してビア孔用開口ｖｏおよび位置合わせ溝用開口ｔｏを形成する。ビア孔用開口ｖｏは、下層配線ｗ１１上に位置合わせされている。位置合わせ溝用開口ｔｏは、下層に導電層パターンを有さない。
【００２６】
図１（Ｂ）は、ホトレジストパターンの平面図を示す。ビア孔用開口ｖｏは、円筒状の開口である。位置合わせ溝用開口ｔｏは、位置合わせ作業を可能とするよう細長い溝の形状を有する。
【００２７】
ホトレジストパターンＰＲ１をエッチングマスクとして用い、上層層間絶縁層ｄ２、上層エッチングストッパ層ｓ２、下層層間絶縁層ｄ１をエッチングし、下層エッチングストッパ層ｓ１でエッチングを自動停止させる。その後、ホトレジストパターンをアッシングで除去する。
【００２８】
図１（Ｃ）は、エッチング後の絶縁層の構造を示す。下層配線ｗ１１に位置合わせされ、下層エッチングストッパ層ｓ１に達するビア孔ｖｈと下層エッチングストッパ層ｓ１に達する位置合わせ溝ｍｔ１が形成されている。なお、1本の位置合わせ溝ｍｔ１を図示したが、位置合わせ溝ｍｔ１は、たとえばＸ方向、Ｙ方向それぞれに複数本形成することが好ましい。
【００２９】
図１（Ｄ）に示すように、ビア孔ｖｈと位置合わせ溝ｍｔ１が形成されている上層層間絶縁層ｄ２上に次のホトレジストパターンＰＲ２を形成する。ホトレジストパターンＰＲ２は、配線溝用開口ｗｏと位置合わせ溝開口ｍｏ２を有する。ホトレジストパターンＰＲ２の露光時に、位置合わせ溝ｍｔ１を位置合わせ用マーカとして用いる。
【００３０】
直前のマスクで形成したマーカを用いることにより、引き続くマスク間の相対的位置合わせ誤差を低減することができる。すなわち、ホトレジストパターンＰＲ１とＰＲ２とを、共に下層配線ｗ１１、ｗ１２等をマーカとして位置合わせし、位置あわせ誤差が逆方向に生じた場合、ホトレジストパターンＰＲ１とＰＲ２との相対的位置合わせ誤差は２倍にもなる。
【００３１】
これに対し、直前のマスクで形成したマーカを用いれば、相対的位置合わせ誤差は最大位置合わせ誤差以内となる。従って、ビア孔と配線溝のように関連の強いパターンを形成する場合は、直前のマスクで形成したマーカを用いることが好ましい。
【００３２】
図２（Ｅ）に示すように、配線溝用開口ｗｏはビア孔ｖｈを内包する細長い平面形状を有する。これに対し、位置合わせ溝用開口ｍｏ２は、関連するビア孔を有さず、幅の広い矩形平面形状を有する。回路パターン領域の配線溝用開口の幅は、位置合わせパターン領域の位置合わせ溝用開口の幅よりも小さくする。例えば、配線パターンの幅を１．５μｍ以下、たとえば１．４μｍとし、位置合わせパターンの幅を４μｍ以上、たとえば５μｍとする。
【００３３】
図１（Ｄ）に示すように、先に形成したビア孔ｖｈ内に感光材を抜いたレジスト材料等で形成した保護有機詰物ｐｆを詰め、ホトレジストパターンＰＲ２をエッチングマスクとし、その下の上層層間絶縁層ｄ２をエッチングする。上層エッチングストッパ層ｓ２でエッチングを自動停止し、ホトレジストパターンＰＲ２をアッシングで除去する。保護有機詰物ｐｆもアッシングで除去される。アッシングで除去されないものを保護詰物とし、アッシングとは別工程で除去してもよい。
【００３４】
図２（Ｆ）に示すように、配線溝ｗｔ、位置合わせ溝ｍｔ２内に露出したエッチングストッパ層ｓ２、および位置合わせ溝ｍｔ１内に露出したエッチングストッパ層ｓ１をエッチングで除去する。このようにして、回路パターン領域にはデュアルダマシン用凹部ｗｔ、ｖｈが形成され、位置合わせパターン領域には位置合わせ溝ｍｔ２（およびｍｔ１）が形成される。
【００３５】
なお、下地表面が酸素によるダメージを受けない場合には、層間絶縁層ｄ、エッチングストッパｓを連続的にエッチングし、その後ホトレジストパターンを除去してもよい。
【００３６】
図２（Ｇ）に示すように、配線溝ｗｔ、ビア孔ｖｈ、位置合わせ溝ｍｔ２等が形成された層間絶縁層ｄ２の上に、配線層ｗ２を等方的に形成する。配線層は積層構造でも単層構造でも良い。積層構造の場合は、主たる層を等方的に形成すればよい。
【００３７】
図４（Ａ）は、積層配線構造の例を示す。例えばスパッタリングにより厚さ約５０ｎｍのＴｉＮ層で第１バリアメタル層ｂ１を、例えばメッキにより厚さ８００ｎｍのＣｕ層で主配線層ｍｗ１を成膜する。スパッタリングでＣｕシード層ｓｄ１を形成した後、メッキでＣｕの主配線層ｍｗ１を形成してもよい。メッキは、等方的に成膜が進むため、底面からの成長と同時に側面からも成長が生じる。なお、等方的配線層の成膜方法として、化学気相堆積（ＣＶＤ）を用いることもできる。
【００３８】
なお、回路パターン領域の開口は幅１．４μｍのため、両側面から堆積した配線層が７００ｎｍ以上となった時、開口内はすべて埋め戻され、回路パターン領域上の配線層はほぼ平坦な表面を形成する。
【００３９】
位置合わせパターン領域の位置合わせ用溝の幅は約５μｍのため、約８００ｎｍの第１主配線層ｍｗ１を製膜しても、開口部には段差が形成されている。この段差は、次の工程において位置合わせ用マーカーとして利用することができる。
【００４０】
図２（Ｈ）に示すように、層間絶縁層ｄ２上に堆積した配線層ｗ２を化学機械研磨（ＣＭＰ）により除去する。回路パターン領域においては、配線溝、ビア孔内に配線パターンｗｐ、ビア導電体ｖｃが形成され、層間絶縁層ｄ２表面とほぼ均一な表面が形成される。
【００４１】
位置合わせパターン領域においては、層間絶縁層ｄ２上の配線層ｗ２が除去されるが、位置合わせ用溝内の導電パターンｍｃ１には段差が残る。段差の肩部１２が上層に転写され位置合わせマーカとして機能する。ここで、ＣＭＰ後に段差を残すための条件を検討する。
【００４２】
図６（Ａ）は、ＣＭＰ前の配線層の諸寸法を示す概略断面図である。層間絶縁層ｄ２とエッチングストッパ層ｓ２の厚さの和をＤとする。その上に堆積する配線層ｗ２の厚さの和をｔとする。全体に均一に厚さｔの配線層が形成されたとすると、位置合わせ用マーカーとして用いる溝部分には、深さＤの凹部が形成されている。
【００４３】
ＣＭＰにおいて、配線層最表面から化学的エッチング及び機械的研磨が行なわれるが、凹部内においては、機械的研磨は行なわれず、化学的エッチングのみが行なわれる。化学機械的研磨のエッチングレートをｒとし、化学的なエッチングレートのみをｅ＝ｒ×ｃとすると、最表面から厚さｔが化学機械的に研磨された時、凹部底面で進行する化学的エッチングは深さｔｃ進む。
【００４４】
化学的エッチングレートの化学機械的エッチングレートに対する比を１／２、１／３とすると、凹部底面は下方にｔ／２、ｔ／３エッチングされる。凹部底面に残る配線層の厚さが、厚さＤ以下となれば、ＣＭＰ終了後も段差は残る。
【００４５】
図６（Ｂ）は、化学的エッチングレートが化学機械的エッチングレートの１／３および１／２である場合、ＣＭＰ後に段差が残る領域と段差が残らない領域を示すグラフである。横軸は配線層堆積前に形成された溝の深さを単位Åで示し、縦軸は段差上に堆積された配線層の厚さを示す。位置合わせパターン領域に形成するマーカー用溝の寸法およびその上に堆積する配線層の厚さを、図６（Ｂ）に示す段差が残る領域に選択することにより、ＣＭＰ後にも段差を残し、その後の工程において位置合わせ用マーカーとして利用することができる。
【００４６】
このようにして、ダマシン配線を形成する工程において、同時に位置合わせ用マーカーを形成することができる。
【００４７】
図３（Ｉ）に示すように、ダマシン配線を形成した層間絶縁層ｄ２表面上に、表面配線層ｗ３を異方的に又は等方的に形成する。異方的堆積を用いる場合、通常段差は上方に反映される。等方的堆積を用いる場合、段差が消滅しないように凹部寸法、堆積層の厚さ等を選択する。異方的体積を用いる場合も、段差が減少する可能性がある場合は、十分認識できる段差が残るように凹部寸法や堆積条件を選択する。このようにして、下層の肩部１２が転写された肩部１３が形成される。肩部１３又は一対の肩部１３の中央を位置合わせマーカとして用いることができる。表面配線層ｗ３は、例えばボンディングパッドを形成するため、Ａｌ（Ａｌ合金を含む）層を主配線層とする。
【００４８】
図４（Ｂ）は、表面配線層の構成例を示す。例えば厚さ約５０ｎｍのＴｉＮ層で下側バリアメタル層ｂ２を、厚さ約８００ｎｍのＡｌ層で主配線層ｍｗ２を、厚さ約５０ｎｍのＴｉＮ層で上側バリアメタル層ｂ３を形成する。これらの各層は、例えばスパッタリングで成膜する。
【００４９】
下側バリアメタル層ｂ２は、ダマシン配線のＣｕと上に形成した主配線のＡｌとの固相拡散を防止する機能を有する。上側バリアメタル層ｂ３表面には、下地の凹凸を反映した段差が形成される。
【００５０】
図３（Ｉ）において、配線層ｗ３の上に、ホトレジスト層を塗布し、露光現像することにより表面配線パターン形成用のレジストパターンＰＲ３を形成する。レジストパターンＰＲ３は、表面配線パターン用のパターンと共に、新たな位置合わせマーカー用パターンＰＲ３ｍを含む。
【００５１】
なお、レジストパターン形成の際、配線層ｗ３表面に形成された段差の肩部１３を位置合わせマーカーとして用いる。このようにして全面が高反射率の金属層に対して段差を利用して位置合わせを行なうことができる。
【００５２】
レジストパターンＰＲ３をエッチングマスクとし、配線層ｗ３をエッチングする。回路パターン領域においては、ダマシン配線パターンｗｐを覆う表面配線パターンが形成され、位置合わせパターン領域においては、先の位置合わせ配線パターンｍｃ１を覆う表面配線パターンｍｃ２と新たな位置合わせ表面配線パターンｍｃ３が形成される。
【００５３】
なお、位置合わせ用パターンｍｃ３は、平坦な表面を有し、肩部１４を次の工程において位置合わせマーカーとして用いることができる。なお、パターンｍｃ２を位置合わせマーカーとして用いることが可能な場合には、パターンｍｃ３は省略してもよい。
【００５４】
また、表面配線パターンｗｔ、ｍｃ２は、ダマシン配線で形成された配線パターンｗｐ、位置合わせ配線パターンｍｃ１の上面を内包する形状を有する。ダマシン配線がＣｕを主配線層とする場合、Ｃｕの表面が表面配線（そのうち特に下側バリアメタル層）により完全に覆われるため、後の工程においてＣｕ層が腐蝕等を受けることが防止される。
【００５５】
図３（Ｊ）に示すように、表面配線層を形成した層間絶縁層ｄ２表面上に、例えば厚さ４００ｎｍのＳｉＯ2層で下層保護絶縁層１６、その上に例えば厚さ３００ｎｍのＳｉＮ層で上層保護絶縁層１７を成膜する。
【００５６】
図３（Ｋ）に示すように、上層保護絶縁層１７の上に、ホトレジスト層ＰＲ４を塗布し、例えばパッドを形成すべき領域に開口ｐｏを露光、現像する。このリソグラフィー工程において、位置合わせ表面配線パターンｍｃ３又はｍｃ２を位置合わせ用マーカーとして用いる。
【００５７】
開口ｐｏを形成したレジストパターンＰＲ４をエッチングマスクとし、その下の上層保護絶縁層１７、下層保護絶縁層１６をエッチングし、表面配線層ｗｔを露出する。
【００５８】
図４（Ｃ）に示すように、表面配線層ｗ３が下側バリアメタル層ｂ２、Ａｌ主配線層ｍｗ２、上側バリアメタル層ｂ３の積層構造の場合、さらに上側バリアメタル層ｂ３をエッチングし、Ａｌ主配線層ｍｗ２の表面を露出する。このようにして、Ａｌ表面を有するボンディングパッドが形成される。
【００５９】
なお、同一の層構造を用い、配線やフューズを形成することもできる。フューズの場合、その上の下層層間絶縁層、上層層間絶縁層は、除去してもしなくてもよい。
【００６０】
図７は、最上配線層により形成する配線、フューズ、ボンディングパッドの構成を概略的に示す。実線で示す領域がたとえばＣｕ層ｍｗ１、ＴｉＮ層ｂ１で形成されたダマシン配線パターンｗ２（ｗｐ、ｍｃ１）である。一点鎖線で示された領域は、例えば下側バリアメタル層ｂ２、主配線層ｍｗ２、上側バリアメタル層ｂ３で形成された表面配線層ｗ３である。
【００６１】
表面配線層ｗ３は、配線Ｗ、フューズＦ、ボンディングパッドＢＰ、位置合わせマーカーＡＭ２を構成している。なお、ボンディングパッドＢＰにおいては、上層の絶縁層が除去された開口部ｐｏが実効的なボンディングパッド領域となる。フューズＦは、両側にダマシン配線と表面配線との積層、中央に表面配線のみの領域を有する。中央の表面配線を電流、レーザなどで断線することにより、電気的接続を断つことができる。配線領域Ｗは、ダマシン配線に表面配線を重ねることで抵抗を低減している。なお、図中右側に示した表面配線領域ＰＣは、Ｃｕ層とＴｉＮ層で形成された位置合わせマーカーＡＭ１の上面を覆い、Ｃｕを保護する保護カバー層である。
【００６２】
このような配線構造により、Ｃｕを用いたダマシン配線上にＡｌを用いたボンディングパッド、フューズ等を作成することができる。また補助配線により抵抗を低減できる。
【００６３】
ダマシン配線の形成と同時に位置合わせマーカー用の段差を形成する。又、表面配線形成と同時に位置合わせ表面配線パターンを形成する。従って、マスク数、工程数を増加させることなく、その上に形成するレジストパターンに対し位置合わせを行なうことができる。
【００６４】
以上デュアルダマシン配線を用いる構成を説明した。同様の位置合わせマーカをシングルダマシン配線においても用いることができる。
【００６５】
図８（Ａ）に示すように、下地１０上にエッチングストッパ層ｓ１と下側層間絶縁層ｄ１を成膜する。下側層間絶縁層ｄ１上にホトレジスト層を塗布し、下地内の配線を位置合わせマーカとしてビア孔用開口ｖｏ、位置合わせ溝用開口ｍｏ１を有するレジストパターンＰＲ１ａを形成する。レジストパターンＰＲ１ａは、図１（Ｂ）に示したレジストパターンＰＲ１同様の平面形状を有する。
【００６６】
このホトレジストパターンＰＲ１ａをエッチングマスクとし、層間絶縁層ｄ１をエッチングする。ホトレジストパターンＰＲ１ａをアッシングで除去した後、エッチングストッパ層ｓ１をエッチングで除去する。
【００６７】
図８（Ｂ）に示すように、ＴｉＮバリア層、Ｃｕ主配線層を堆積し、層間絶縁層ｄ１表面上の不要配線層をＣＭＰで除去し、ビア導電体ｖｃ、位置合わせ溝導電体ｍｃを残す。
【００６８】
図８（Ｃ）に示すように、下側層間絶縁層ｄ１上に、上側エッチングストッパ層ｓ２、上側層間絶縁層ｄ２を堆積する。その上にホトレジスト層を塗布し、位置合わせ溝導電体ｍｃを位置合わせマーカとして露光現像しホトレジストパターンＰＲ２ａを形成する。ホトレジストパターンＰＲ２ａは、図２（Ｅ）示したホトレジストパターンＰＲ２同様の平面形状を有する。
【００６９】
ホトレジストパターンＰＲ２ａをエッチングマスクとし、上側層間絶縁層ｄ２をエッチングする。ホトレジストパターンＰＲ２ａをアッシングで除去した後、露出した上側エッチングストッパ層ｓ２をエッチングで除去する。
【００７０】
図８（Ｄ）に示すように、ＴｉＮバリア層、Ｃｕ層を堆積し、ＣＭＰで上側層間絶縁層ｄ２上の不要部を除去する。回路パターン領域にビア導電体ｖｃと配線パターンｗｐで形成されたシングルダマシン配線パターン、位置合わせパターン領域に段差を有する位置合わせ配線パターンｍｃ１が形成される。この後は、図３（Ｉ）〜（Ｋ）の工程と同様である。
【００７１】
以上実施例に沿って本発明を説明したが、本発明はこれらに制限されるものではない。
【００７２】
配線層としてＣｕ、ＴｉＮ、Ａｌを用いる場合を説明したが、配線層は金、銀、銅、タングステン、アルミニウム、チタン、タンタル、モリブデン、ジルコニウム等の金属、アルミニウム銅等の金属合金、チタンナイトライド、タングステンナイトライド、タンタルナイトライド、モリブデンナイトライド等の金属化合物を用いて形成することができる。主配線層としては、金、銀、銅、タングステン、アルミニウム（アルミニウム合金を含む）等を用いることが好ましい。
【００７３】
バリアメタル層としては、チタン、タンタル、モリブデン、チタンナイトライド、タンタルナイトライド、タングステンナイトライド、モリブデンナイトライド等を用いることができる。
【００７４】
絶縁層としては、シリコン酸化物、フッ素添加シリコン酸化物、シリコンオキシナイトライド、シリコン窒化物、シリコンオキシカーバイド、無機化合物、有機化合物、ポーラス化合物等を用いることができる。エッチングストッパ層と層間絶縁層を用いる場合、エッチングストッパ層としては、シリコンナイトライド、シリコンカーバイド、シリコンオキシナイトライド等を用いることができる。
【００７５】
銅配線を用いた高速動作可能な半導体集積回路装置を説明したが、デュアルダマシン配線はアルミニウム配線を高密度に形成するのにも有効である。高速動作の要求が緩和される場合、配線材料、層間絶縁膜材料等は、より広い範囲から選択できる。
【００７６】
例えば層間絶縁膜は、シリコン酸化膜、弗素、燐、ボロン等を添加した添加物含有シリコン酸化膜、水素シルセスキオキサン（ＨＳＱ），テトラエトキシシラン（ＴＥＯＳ）など原料の異なるシリコン酸化膜、シリコン窒化膜、シリコン酸化窒化膜、シロキサン結合を有する無機化合物膜、有機化合物膜等から選択することができる。エッチングストッパ層として、シリコン窒化膜の他、シリコン酸化窒化膜、シリコンカーバイド（ＳｉＣ，ＳｉＣ：Ｈ）等を用いてもよい。
【００７７】
その他種々の変更、改良、組み合わせが可能なことは当業者に自明であろう。
【００７８】
以下、本発明の特徴を付記する。
【００７９】
（付記１） 複数の半導体素子を有する半導体基板と、
前記半導体基板上に形成された第２絶縁層と、
前記第２絶縁層の表面から形成され、第１の幅を有するダマシン配線用凹部と、
前記第２絶縁層の表面から形成され、前記第１の幅より大きい第２の幅を有する位置合わせ溝と、
前記ダマシン配線用凹部を埋め込んで形成され、前記第２絶縁層表面とほぼ面一の表面を有するダマシン配線と、
前記ダマシン配線と同一の配線層で前記位置合わせ溝内に形成され、第1の段差を形成する位置合わせ配線パターンと、
前記第２絶縁層表面上に形成され、前記ダマシン配線に接続された表面配線パターンと、
前記表面配線パターンと同一の表面配線層で前記位置合わせ配線パターンの上に形成され、前記第1の段差を反映する第２の段差を有する第１位置合わせ表面配線パターンと、
前記表面配線パターンと前記第１位置合わせ表面配線パターンとを覆い、前記第２絶縁層上に形成された第３絶縁層と
を有する半導体装置。
【００８０】
（付記２） さらに、前記第２絶縁体層の下に形成された第１絶縁体層と、前記第１絶縁層中に埋め込まれ、第１絶縁層表面に露出した表面を有する下層ダマシン配線と
を有し、前記ダマシン配線用凹部が前記第１の幅を有する配線溝と、前記配線溝の底面から前記第２絶縁層の残りの厚さを貫通して前記下層ダマシン配線に達するように形成されたビア孔とを含む付記１記載の半導体装置。
【００８１】
（付記３） 前記ダマシン配線の表面が、全て前記表面配線パターンで覆われている付記１又は２記載の半導体装置。
【００８２】
（付記４） 前記第１位置合わせ配線パターンの表面が、全て前記位置合わせ表面配線パターンで覆われている付記１〜３のいずれか１項記載の半導体装置。
【００８３】
（付記５） さらに、前記第２絶縁層上に形成され、下層と電気的接続を有さない第２位置合わせ表面配線パターンを有し、前記第３絶縁層が、前記表面配線パターンの一部表面上に開口を有する付記１〜４のいずれか１項記載の半導体装置。
【００８４】
（付記６） 前記下層ダマシン配線およびダマシン配線が、それぞれ、第１バリアメタル層とその上に形成された第１主配線層の積層を含む付記１〜５のいずれか１項記載の半導体装置。
【００８５】
（付記７） 前記表面配線層が、第２主配線層とその上に形成された第２バリアメタル層の積層を含む付記６記載の半導体装置。
【００８６】
（付記８） 前記開口内で、前記第２バリアメタル層が除去されている付記７記載の半導体装置。
【００８７】
（付記９） 前記第１主配線層が銅層を含み、前記第２主配線層が、アルミニウム層を含む付記７または８記載の半導体装置。
【００８８】
（付記１０） 前記表面配線パターンが、ボンディングパッド、又はフューズを構成する付記１〜９のいずれか１項記載の半導体装置。
【００８９】
（付記１１） 前記第１および第２絶縁層がエッチングストッパ層とその上の層間絶縁層とを含み、エッチングストッパ層が、シリコン窒化物、シリコンオキシカーバイド、これらの組合わせのいずれかを用いて形成されている付記１〜１０のいずれか１項記載の半導体装置。
【００９０】
（付記１２） 複数の半導体素子を有する半導体基板と、
前記半導体基板上に形成された第１絶縁層と、
前記第１絶縁層中に埋め込まれ、第１絶縁層表面に露出した表面を有する下層ダマシン配線と、
前記第１絶縁層上に形成された第２絶縁層と、
前記第２絶縁層の表面から途中の深さまで形成された配線溝と、前記配線溝の底面から前記第２絶縁層の残りの厚さを貫通して前記下層ダマシン配線に達するように形成されたビア孔とを含むダマシン配線用凹部と、
前記ダマシン配線用凹部を埋め込んで形成され、前記第２絶縁層表面とほぼ面一の表面を有するダマシン配線と、
前記第２絶縁層表面上に形成され、前記ダマシン配線に接続された表面配線パターンと、
前記表面配線パターンを覆い、前記第２絶縁層上に形成された第３絶縁層と
を有する半導体装置。
【００９１】
（付記１３） 前記ダマシン配線の表面が、全て前記表面配線パターンで覆われている付記１２記載の半導体装置。
【００９２】
（付記１４） 前記第３絶縁層が、前記表面配線パターンの一部表面上に開口を有する付記１２又は１３記載の半導体装置。
【００９３】
（付記１５） （ａ）複数の半導体素子を形成した半導体基板を含む下地上に第２の絶縁層を形成する工程と、
（ｂ）前記第２の絶縁層の表面から第１の幅を有する配線溝と、第１の幅よりも大きい第２の幅を有する位置合わせ溝とを形成する工程と、
（ｃ）前記配線溝を平坦に埋め込む第２のダマシン配線と、前記位置あわせ溝内に形成され、第１の段差を有する位置合わせ配線パターンとを形成する工程と、
（ｄ）前記第２の絶縁層上に、前記位置合わせ溝上で前記第１の段差を反映する第２の段差を形成する表面配線層を形成する工程と、
（ｅ）前記表面配線層上にレジスト膜を形成し、前記第２の段差を位置合わせ用マーカとして用いて該レジスト膜を露光、現像し、レジストパターンを形成する工程と、
（ｆ）前記レジストパターンをエッチングマスクとし、前記表面配線層をエッチングして、前記配線パターンと接続された表面配線パターンを形成する工程とを含む半導体装置の製造方法。
【００９４】
（付記１６） 前記工程（ｃ）が、前記第１の幅の１／２以上、かつ前記第２の幅の１／２以下の厚さの配線層を等方的に堆積する工程と、第２の絶縁層上の配線層をＣＭＰにより除去する工程とを含む付記１５記載の半導体装置の製造方法。
【００９５】
（付記１７） 前記工程（ｆ）が、位置合わせ表面配線パターンも形成し、さらに、
（ｇ）前記表面配線を覆って、第２の絶縁層上に第３の絶縁層を形成する工程と、
（ｈ）前記位置合わせ表面配線パターンを位置合わせ用マーカとして用い、前記表面配線パターンの一部領域上の第３の絶縁層を除去する工程と
（ｘ）前記工程（ａ）の前に、前記下地に第１ダマシン配線を埋め込んだ第１の絶縁層を形成する工程と
を含み、前記配線溝は、その下方に前記第１のダマシン配線に達するビア孔を有す付記１５又は１６記載の半導体装置の製造方法。
【００９６】
（付記１８） 前記工程（ｄ）が、主配線層とその上の上側バリアメタル層との積層を含む表面配線層を形成し、前記工程（ｈ）が前記上側バリアメタル層も除去する付記１７記載の半導体装置の製造方法。
【００９７】
（付記１９） 前記工程（ｂ）が、ビア孔を有する下層層間絶縁層と、前記ビア孔を埋めるビア導電体と、下層層間絶縁層の上に形成され、配線溝を有する上層層間絶縁層とを形成する付記１５〜１８のいずれか１項記載の半導体装置の製造方法。
【００９８】
（付記２０） 前記工程（ｂ）が、第２の絶縁層にビア孔と位置合わせ用溝とを形成する工程と、第２の絶縁層上にレジスト膜を形成する工程と、前記位置合わせ用溝を位置あわせマーカとして用い、レジスト膜に配線溝及び位置合わせ溝用の開口を形成する工程とを含む付記１５〜１９のいずれか１項記載の半導体装置の製造方法。
【００９９】
【発明の効果】
以上説明したように、本発明によれば、少ない工程数で多層ダマシン配線と表面配線とを有する半導体装置を作成することができる。
【０１００】
ダマシン配線の上に、Ａｌ層を用いたボンディングパッド、フューズ等を作成することができる。配線パターンを同時に作成することもできる。
【図面の簡単な説明】
【図１】 本発明の実施例による半導体装置の製造工程を示す半導体基板の概略断面図および平面図である。
【図２】 本発明の実施例による半導体装置の製造工程を示す半導体基板の概略断面図および平面図である。
【図３】 本発明の実施例による半導体装置の製造工程を示す半導体基板の概略断面図である。
【図４】本発明の実施例による半導体装置の製造工程を示す半導体基板の概略断面図である。
【図５】 本発明の実施例による半導体装置の下層構造を概略的に示す断面図である。
【図６】 位置合わせ用マーカーに段差を形成するための条件を示す概略断面図及びグラフである。
【図７】 本発明の実施例による半導体装置の上面構造を示す平面図である。
【図８】 本発明の他の実施例による半導体装置の製造工程を示す半導体基板の断面図である。
【符号の説明】
１０ 下地
ｗ 配線
ｓ エッチングストッパ層
ｄ 層間絶縁層
ｖｏ ビア孔用開口
ｍｏ 位置合わせ溝用開口
ｖｈ ビア孔
ｍｔ 位置合わせ溝
ｗｏ 配線溝用開口
ｐｆ 保護詰物
ｗｔ 配線溝
ｗｐ 配線パターン
ｍｃ位置合わせ配線パターン
ｂ バリアメタル層
ｍｗ 主配線層
ＰＲ ホトレジストパターン
ｐｏ パッド用開口

Claims (10)

  1. 複数の半導体素子を有する半導体基板と、
    前記半導体基板上方に形成された第２絶縁層と、
    前記第２絶縁層の表面から形成され、第１の幅を有するダマシン配線用凹部と、
    前記第２絶縁層の表面から形成され、前記第１の幅より大きい第２の幅を有する位置合わせ溝と、
    前記ダマシン配線用凹部を埋め込んで形成され、前記第２絶縁層表面とほぼ面一の表面を有するＣｕダマシン配線と、
    前記Ｃｕダマシン配線と同一の配線層で前記位置合わせ溝内に形成され、第1の段差を残すＣｕ位置合わせ配線パターンと、
    前記第２絶縁層表面上に形成され、前記Ｃｕダマシン配線に接続されたＡｌ表面配線パターンと、
    前記Ａｌ表面配線パターンと同一の表面配線層で前記Ｃｕ位置合わせ配線パターンの上に形成され、前記第1の段差を反映する第２の段差を有する第１Ａｌ位置合わせ表面配線パターンと、
    前記第２絶縁層上に形成され、下層と電気的接続を有さない第２Ａｌ位置合わせ表面配線パターンと、
    前記Ａｌ表面配線パターンと前記第１Ａｌ位置合わせ表面配線パターンと前記第２Ａｌ位置合わせ表面配線パターンとを覆い、前記第２絶縁層上に形成された第３絶縁層と
    を有し、前記Ｃｕダマシン配線の表面が、全て前記Ａｌ表面配線パターンで覆われている半導体装置。
  2. さらに、前記第２絶縁層の下に形成された第１絶縁層と、
    前記第１絶縁層中に埋め込まれ、第１絶縁層表面に露出した表面を有するＣｕ下層ダマシン配線と
    を有し、前記ダマシン配線用凹部が前記第１の幅を有する配線溝と、前記配線溝の底面から前記第２絶縁層の残りの厚さを貫通して前記Ｃｕ下層ダマシン配線に達するように形成されたビア孔とを含む請求項１記載の半導体装置。
  3. 前記Ａｌ表面配線パターンは、前記Ｃｕダマシン配線の表面を内包する形状を有する請求項１又は２記載の半導体装置。
  4. 前記第３絶縁層が、前記Ａｌ表面配線パターンの一部表面上に開口を有する請求項１〜３のいずれか１項記載の半導体装置。
  5. 前記Ａｌ表面配線パターンが、第２主配線層とその上に形成された第２バリアメタル層の積層を含み、前記開口内で、前記第２バリアメタル層が除去されている請求項４記載の半導体装置。
  6. （ａ）複数の半導体素子を形成した半導体基板を含む下地上に第２の絶縁層を形成する工程と、
    （ｂ）前記第２の絶縁層の表面から第１の幅を有するダマシン配線用凹部と、第１の幅よりも大きい第２の幅を有する位置合わせ溝とを形成する工程と、
    （ｃ）前記ダマシン配線用凹部を平坦に埋め込むＣｕダマシン配線と、前記位置合わせ溝内に形成され、第１の段差を残すＣｕ位置合わせ配線パターンとを形成する工程と、
    （ｄ）前記第２の絶縁層上に、前記位置合わせ溝上で前記第１の段差を反映する第２の段差を形成するＡｌ表面配線層を形成する工程と、
    （ｅ）前記Ａｌ表面配線層上にレジスト膜を形成し、前記第２の段差を位置合わせ用マーカとして用いて該レジスト膜を露光、現像し、レジストパターンを形成する工程と、
    （ｆ）前記レジストパターンをエッチングマスクとし、前記Ａｌ表面配線層をエッチングして、前記Ｃｕダマシン配線に接続されたＡｌ表面配線パターンと、前記Ｃｕ位置合わせ配線パターン上に形成され、第２の段差を有する第１のＡｌ位置合わせ表面配線パターンと、下層と電気的接続を有さない第２のＡｌ位置合わせ表面配線パターンと、を形成する工程と、
    （ｇ）前記Ａｌ表面配線パターンと前記第１及び第２のＡｌ位置合わせ表面配線パターンを覆って、第２の絶縁層上に第３の絶縁層を形成する工程と、
    を含み、前記Ｃｕダマシン配線の表面を、全て前記Ａｌ表面配線パターンで覆う半導体装置の製造方法。
  7. 前記工程（ｃ）は、前記位置合わせ溝内において前記第２の絶縁層表面よりも低い表面を有するＣｕ層をメッキする工程を含む請求項６記載の半導体装置の製造方法。
  8. さらに、
    （ｈ）前記第１のＡｌ位置合わせ表面配線パターン又は第２のＡｌ位置合わせ表面配線パターンを位置合わせ用マーカとして用い、前記表面配線パターンの一部領域上の第３の絶縁層を除去する工程と、
    （ｘ）前記工程（ａ）の前に、前記下地にＣｕ下層ダマシン配線を埋め込んだ第１の絶縁層を形成する工程と
    を含み、前記ダマシン配線用凹部は、その下方に前記第１のダマシン配線に達するビア孔を有する請求項６又は７記載の半導体装置の製造方法。
  9. 前記工程（ｄ）が、前記Ｃｕダマシン配線の表面を内包する形状を有するＡｌ主配線層とその上の上側バリアメタル層との積層を含む表面配線層を形成し、前記工程（ｈ）が前記上側バリアメタル層も除去する請求項８記載の半導体装置の製造方法。
  10. 前記工程（ｂ）が、第２の絶縁層にビア孔と位置合わせ用溝とを形成する工程と、第２の絶縁層上にレジスト膜を形成する工程と、前記位置合わせ用溝を位置合わせマーカとして用い、レジスト膜に配線溝及び位置合わせ溝用の開口を形成する工程とを含む請求項７〜９のいずれか１項記載の半導体装置の製造方法。
JP2001115501A 2001-04-13 2001-04-13 半導体装置とその製造方法 Expired - Fee Related JP4523194B2 (ja)

Priority Applications (5)

Application Number Priority Date Filing Date Title
JP2001115501A JP4523194B2 (ja) 2001-04-13 2001-04-13 半導体装置とその製造方法
TW090121798A TW516177B (en) 2001-04-13 2001-09-03 A semiconductor device and a method of manufacturing the same
US09/955,336 US6492734B2 (en) 2001-04-13 2001-09-19 Semiconductor device including damascene wiring and a manufacturing method thereof
KR1020010061458A KR100671805B1 (ko) 2001-04-13 2001-10-05 반도체 장치와 그 제조 방법
US10/242,623 US6689681B2 (en) 2001-04-13 2002-09-13 Semiconductor device and a method of manufacturing the same

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
JP2001115501A JP4523194B2 (ja) 2001-04-13 2001-04-13 半導体装置とその製造方法

Publications (2)

Publication Number Publication Date
JP2002313910A JP2002313910A (ja) 2002-10-25
JP4523194B2 true JP4523194B2 (ja) 2010-08-11

Family

ID=18966390

Family Applications (1)

Application Number Title Priority Date Filing Date
JP2001115501A Expired - Fee Related JP4523194B2 (ja) 2001-04-13 2001-04-13 半導体装置とその製造方法

Country Status (4)

Country Link
US (2) US6492734B2 (ja)
JP (1) JP4523194B2 (ja)
KR (1) KR100671805B1 (ja)
TW (1) TW516177B (ja)

Families Citing this family (30)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6657303B1 (en) * 2000-12-18 2003-12-02 Advanced Micro Devices, Inc. Integrated circuit with low solubility metal-conductor interconnect cap
TW531893B (en) * 2001-03-13 2003-05-11 Sanyo Electric Co Semiconductor device and manufacture method therefor
JP2003017520A (ja) * 2001-06-28 2003-01-17 Sanyo Electric Co Ltd 半導体装置とその製造方法
JP4198906B2 (ja) * 2001-11-15 2008-12-17 株式会社ルネサステクノロジ 半導体装置および半導体装置の製造方法
KR20030043446A (ko) * 2001-11-28 2003-06-02 동부전자 주식회사 반도체소자 및 그 제조방법
US7183195B2 (en) 2002-02-22 2007-02-27 Samsung Electronics, Co., Ltd. Method of fabricating dual damascene interconnections of microelectronic device using hybrid low k-dielectric and carbon-free inorganic filler
JP3716218B2 (ja) * 2002-03-06 2005-11-16 富士通株式会社 配線構造及びその形成方法
TWI300971B (en) * 2002-04-12 2008-09-11 Hitachi Ltd Semiconductor device
JP4250006B2 (ja) * 2002-06-06 2009-04-08 富士通マイクロエレクトロニクス株式会社 半導体装置及びその製造方法
US6849504B2 (en) * 2002-06-27 2005-02-01 Macronix International Co., Ltd Method for fabricating flash memory
US6780762B2 (en) 2002-08-29 2004-08-24 Micron Technology, Inc. Self-aligned, integrated circuit contact and formation method
US7048992B2 (en) * 2003-02-05 2006-05-23 Paratek Microwave, Inc. Fabrication of Parascan tunable dielectric chips
WO2005007034A1 (en) 2003-07-08 2005-01-27 The Children's Hospital Of Philadelphia Steroid lipid-modified polyurethane as an implantable biomaterial, the preparation and uses thereof
JP2005064226A (ja) * 2003-08-12 2005-03-10 Renesas Technology Corp 配線構造
DE10337569B4 (de) * 2003-08-14 2008-12-11 Infineon Technologies Ag Integrierte Anschlussanordnung und Herstellungsverfahren
JP4866609B2 (ja) 2003-10-23 2012-02-01 富士通セミコンダクター株式会社 半導体装置の製造方法
KR100519250B1 (ko) * 2003-12-04 2005-10-06 삼성전자주식회사 반도체 소자의 금속배선용 패턴 형성방법
US7232731B2 (en) * 2003-12-31 2007-06-19 Dongbu Electronics Co., Ltd. Method for fabricating transistor of semiconductor device
KR100560941B1 (ko) * 2004-01-09 2006-03-14 매그나칩 반도체 유한회사 고전압 소자의 금속 배선 형성 방법
EP2312174B1 (en) * 2004-10-29 2012-05-23 Hitachi Construction Machinery Co., Ltd. Slide bearing with grease
JP4476171B2 (ja) * 2005-05-30 2010-06-09 富士通マイクロエレクトロニクス株式会社 半導体装置の製造方法
JP2007019188A (ja) * 2005-07-06 2007-01-25 Renesas Technology Corp 半導体集積回路装置およびその製造方法
JP4959267B2 (ja) 2006-03-07 2012-06-20 ルネサスエレクトロニクス株式会社 半導体装置および電気ヒューズの抵抗値の増加方法
JP2007299947A (ja) * 2006-04-28 2007-11-15 Toshiba Corp 半導体装置の製造方法
US7291564B1 (en) * 2006-04-28 2007-11-06 Hewlett-Packard Development Company, L.P. Method and structure for facilitating etching
US7994639B2 (en) * 2007-07-31 2011-08-09 International Business Machines Corporation Microelectronic structure including dual damascene structure and high contrast alignment mark
JP5324829B2 (ja) * 2008-06-05 2013-10-23 ルネサスエレクトロニクス株式会社 半導体装置
CN103199057B (zh) * 2013-03-14 2015-04-08 上海华力微电子有限公司 一组应用于双大马士革金属互连工艺的光掩模
US20150228538A1 (en) * 2014-02-11 2015-08-13 Kabushiki Kaisha Toshiba Semiconductor device and manufacturing method thereof
KR20170134039A (ko) * 2016-05-27 2017-12-06 삼성전자주식회사 수직형 메모리 장치

Citations (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS63271958A (ja) * 1987-04-28 1988-11-09 Matsushita Electric Ind Co Ltd 多層配線形成方法
JPH01281722A (ja) * 1988-05-07 1989-11-13 Seiko Epson Corp アライメント・マーク
JPH0766200A (ja) * 1993-08-24 1995-03-10 Fujitsu Ltd 半導体装置の製造方法
JPH11238732A (ja) * 1998-02-19 1999-08-31 Sony Corp 配線構造およびボンディングパッド開口の形成法
JPH11330381A (ja) * 1998-05-13 1999-11-30 Denso Corp 半導体装置の製造方法
JP2000068269A (ja) * 1998-08-24 2000-03-03 Rohm Co Ltd 半導体装置および半導体装置の製造方法
JP2001060589A (ja) * 1999-08-20 2001-03-06 Matsushita Electronics Industry Corp 半導体装置の製造方法
JP2002296760A (ja) * 2001-04-02 2002-10-09 Nec Corp フォトマスク及びそれを用いた半導体装置の製造方法

Family Cites Families (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH05267336A (ja) 1992-03-18 1993-10-15 Toshiba Corp 位置合わせマークを用いた配線層の形成方法
JPH07283302A (ja) * 1994-04-05 1995-10-27 Kawasaki Steel Corp 半導体集積回路装置の製造方法
US6333519B1 (en) * 1998-08-12 2001-12-25 Canon Kabushiki Kaisha Semiconductor apparatus process for production thereof and liquid crystal apparatus
TW439204B (en) * 1998-09-18 2001-06-07 Ibm Improved-reliability damascene interconnects and process of manufacture
KR20000043052A (ko) * 1998-12-28 2000-07-15 김영환 반도체 소자의 금속 배선 형성 방법
JP2000306822A (ja) 1999-04-26 2000-11-02 Hitachi Ltd 半導体装置の製造方法
JP4094174B2 (ja) * 1999-06-04 2008-06-04 株式会社ルネサステクノロジ 半導体装置の製造方法

Patent Citations (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS63271958A (ja) * 1987-04-28 1988-11-09 Matsushita Electric Ind Co Ltd 多層配線形成方法
JPH01281722A (ja) * 1988-05-07 1989-11-13 Seiko Epson Corp アライメント・マーク
JPH0766200A (ja) * 1993-08-24 1995-03-10 Fujitsu Ltd 半導体装置の製造方法
JPH11238732A (ja) * 1998-02-19 1999-08-31 Sony Corp 配線構造およびボンディングパッド開口の形成法
JPH11330381A (ja) * 1998-05-13 1999-11-30 Denso Corp 半導体装置の製造方法
JP2000068269A (ja) * 1998-08-24 2000-03-03 Rohm Co Ltd 半導体装置および半導体装置の製造方法
JP2001060589A (ja) * 1999-08-20 2001-03-06 Matsushita Electronics Industry Corp 半導体装置の製造方法
JP2002296760A (ja) * 2001-04-02 2002-10-09 Nec Corp フォトマスク及びそれを用いた半導体装置の製造方法

Also Published As

Publication number Publication date
US20020149109A1 (en) 2002-10-17
KR100671805B1 (ko) 2007-01-19
TW516177B (en) 2003-01-01
KR20020079332A (ko) 2002-10-19
US20030015802A1 (en) 2003-01-23
US6689681B2 (en) 2004-02-10
US6492734B2 (en) 2002-12-10
JP2002313910A (ja) 2002-10-25

Similar Documents

Publication Publication Date Title
JP4523194B2 (ja) 半導体装置とその製造方法
JP4250006B2 (ja) 半導体装置及びその製造方法
JP4858895B2 (ja) 半導体装置の製造方法
JP4118029B2 (ja) 半導体集積回路装置とその製造方法
JP2910713B2 (ja) 半導体装置の製造方法
US8759192B2 (en) Semiconductor device having wiring and capacitor made by damascene method and its manufacture
KR20030053055A (ko) 반도체 장치의 상호 접속 구조체 형성 방법
US20100155949A1 (en) Low cost process flow for fabrication of metal capping layer over copper interconnects
US20020084526A1 (en) Semiconductor device and manufacturing method thereof
JP4050876B2 (ja) 半導体集積回路装置とその製造方法
JP2006253645A (ja) 半導体装置の製造方法および半導体装置
JP3588582B2 (ja) 半導体装置の製造方法
JP4278497B2 (ja) 半導体装置の製造方法
US20120309164A1 (en) Method for manufacturing semiconductor device
KR20140052731A (ko) 반도체 장치 및 이의 형성 방법
JP2009200256A (ja) 半導体装置の製造方法
JP4211910B2 (ja) 半導体装置の製造方法
CN101419935B (zh) 半导体器件中的金属线及其制造方法
KR100613283B1 (ko) 반도체 소자의 배선 형성방법
JP4376030B2 (ja) Ｍｉｍ容量素子を備えた半導体装置の製造方法
JP2007299939A (ja) 半導体装置
CN116936523A (zh) 半导体器件
KR100778852B1 (ko) 반도체 소자 및 그 제조방법
CN111261579A (zh) 电子元件及其制造方法
JPWO2006126536A1 (ja) 半導体装置及びその製造方法

Legal Events

Date Code Title Description
A621 Written request for application examination

Free format text: JAPANESE INTERMEDIATE CODE: A621

Effective date: 20080121

A711 Notification of change in applicant

Free format text: JAPANESE INTERMEDIATE CODE: A712

Effective date: 20080729

A977 Report on retrieval

Free format text: JAPANESE INTERMEDIATE CODE: A971007

Effective date: 20091208

A131 Notification of reasons for refusal

Free format text: JAPANESE INTERMEDIATE CODE: A131

Effective date: 20091215

A521 Written amendment

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20100215

A131 Notification of reasons for refusal

Free format text: JAPANESE INTERMEDIATE CODE: A131

Effective date: 20100316

A521 Written amendment

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20100507

TRDD Decision of grant or rejection written
A01 Written decision to grant a patent or to grant a registration (utility model)

Free format text: JAPANESE INTERMEDIATE CODE: A01

Effective date: 20100525

A01 Written decision to grant a patent or to grant a registration (utility model)

Free format text: JAPANESE INTERMEDIATE CODE: A01

A61 First payment of annual fees (during grant procedure)

Free format text: JAPANESE INTERMEDIATE CODE: A61

Effective date: 20100527

R150 Certificate of patent or registration of utility model

Free format text: JAPANESE INTERMEDIATE CODE: R150

Ref document number: 4523194

Country of ref document: JP

Free format text: JAPANESE INTERMEDIATE CODE: R150

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20130604

Year of fee payment: 3

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20140604

Year of fee payment: 4

S531 Written request for registration of change of domicile

Free format text: JAPANESE INTERMEDIATE CODE: R313531

R350 Written notification of registration of transfer

Free format text: JAPANESE INTERMEDIATE CODE: R350

LAPS Cancellation because of no payment of annual fees