JP2003282731A - 半導体装置 - Google Patents
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- 239000004065 semiconductor Substances 0.000 title claims abstract description 49
- 238000004519 manufacturing process Methods 0.000 claims description 7
- 230000008054 signal transmission Effects 0.000 claims description 2
- 239000010410 layer Substances 0.000 description 15
- 238000009792 diffusion process Methods 0.000 description 14
- 239000000758 substrate Substances 0.000 description 7
- 230000000694 effects Effects 0.000 description 4
- 230000003287 optical effect Effects 0.000 description 4
- 239000011229 interlayer Substances 0.000 description 3
- 229910021420 polycrystalline silicon Inorganic materials 0.000 description 3
- 229920005591 polysilicon Polymers 0.000 description 3
- 230000015572 biosynthetic process Effects 0.000 description 2
- 230000007547 defect Effects 0.000 description 2
- 238000010438 heat treatment Methods 0.000 description 2
- 230000002093 peripheral effect Effects 0.000 description 2
- 101000634707 Homo sapiens Nucleolar complex protein 3 homolog Proteins 0.000 description 1
- 102100029099 Nucleolar complex protein 3 homolog Human genes 0.000 description 1
- 238000006073 displacement reaction Methods 0.000 description 1
- 238000000034 method Methods 0.000 description 1
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- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
- H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
- H01L27/04—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body
- H01L27/10—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including a plurality of individual components in a repetitive configuration
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Abstract
(57)【要約】
【課題】 ＤＲＡＭ等、半導体装置のパターンの微細化
によって生じる配線（特に、ワード線、ビット線）端部
における傾き、倒れの現象を見出し、この現象の原因を
解明すると共に、この現象によって生じる問題を解決す
ることである。 【解決手段】 一方向に延びるワード線の端部に、非対
称なコンタクトを設けたＤＲＡＭセルアレイパターンに
おいて、当該非対称なコンタクトによって、コンタクト
近傍に生じるワード線の傾きをコンタクトとワード線と
の間に、張り出し部を設けることによって是正する。張
り出し部は、ワード線に対して対称となるように設けて
も良いし、非対称なコンタクトの張り出し方向と反対側
に設けても良い。ワード線だけでなく、ビット線に対し
ても同様な張り出し部が設けられても良い。
によって生じる配線（特に、ワード線、ビット線）端部
における傾き、倒れの現象を見出し、この現象の原因を
解明すると共に、この現象によって生じる問題を解決す
ることである。 【解決手段】 一方向に延びるワード線の端部に、非対
称なコンタクトを設けたＤＲＡＭセルアレイパターンに
おいて、当該非対称なコンタクトによって、コンタクト
近傍に生じるワード線の傾きをコンタクトとワード線と
の間に、張り出し部を設けることによって是正する。張
り出し部は、ワード線に対して対称となるように設けて
も良いし、非対称なコンタクトの張り出し方向と反対側
に設けても良い。ワード線だけでなく、ビット線に対し
ても同様な張り出し部が設けられても良い。
Description
【０００１】
【発明の属する技術分野】本発明は、半導体装置、特
に、ＤＲＡＭ等のように、微細加工を要する半導体装置
に関するものである。
に、ＤＲＡＭ等のように、微細加工を要する半導体装置
に関するものである。
【０００２】
【従来の技術】一般に、製造プロセスの微細化により、
プロセスのマージンが極めて少なくなっている。この傾
向は、大容量化が要求されているメモリデバイス、特
に、ＤＲＡＭにおいて顕著である。ここで、図７を参照
して、従来のＤＲＡＭセルアレイパターンについて具体
的に説明する。図示されたＤＲＡＭセルアレイパターン
は、二次元平面上に、メモリセル領域２１と、メモリセ
ル領域２１の外周部に設けられたダミーセル領域２２と
を有し、図示されたダミーセル領域２２はメモリセル領
域２１の上下左右に配置されている。このダミーセル領
域２２は製造プロセスの微細化により、メモリセル領域
２１の外周部に生じる光近接効果による形状の乱れによ
る影響を軽減するために配置されている。
プロセスのマージンが極めて少なくなっている。この傾
向は、大容量化が要求されているメモリデバイス、特
に、ＤＲＡＭにおいて顕著である。ここで、図７を参照
して、従来のＤＲＡＭセルアレイパターンについて具体
的に説明する。図示されたＤＲＡＭセルアレイパターン
は、二次元平面上に、メモリセル領域２１と、メモリセ
ル領域２１の外周部に設けられたダミーセル領域２２と
を有し、図示されたダミーセル領域２２はメモリセル領
域２１の上下左右に配置されている。このダミーセル領
域２２は製造プロセスの微細化により、メモリセル領域
２１の外周部に生じる光近接効果による形状の乱れによ
る影響を軽減するために配置されている。
【０００３】また、図７の上下に示された各ダミーセル
領域２２の外側には、ワードドライバ部２３が配置さ
れ、他方、図の左右両側にはセンスアンプ部２４（図で
は右側のセンスアンプ部のみが示されている）が配置さ
れている。
領域２２の外側には、ワードドライバ部２３が配置さ
れ、他方、図の左右両側にはセンスアンプ部２４（図で
は右側のセンスアンプ部のみが示されている）が配置さ
れている。
【０００４】ワードドライバ部２３を構成する各ワード
ドライバに接続されるコンタクト部分（ワードドライバ
用コンタクト部と呼ぶ）３８は、ダミーセル領域２２上
を介してメモリ領域２１に延びるワード線３２にそれぞ
れ接続され、他方、センスアンプ部２４の各センスアン
プはダミーセル領域２２を介してビット線３３に接続さ
れている。ここで、ビット線３３の延在する方向をＸ方
向、ワード線３２の延在する方向をＹ方向とすれば、各
ワードドライバ部２３はＹ方向のワード線３２の両端部
に配置されていることが分る。
ドライバに接続されるコンタクト部分（ワードドライバ
用コンタクト部と呼ぶ）３８は、ダミーセル領域２２上
を介してメモリ領域２１に延びるワード線３２にそれぞ
れ接続され、他方、センスアンプ部２４の各センスアン
プはダミーセル領域２２を介してビット線３３に接続さ
れている。ここで、ビット線３３の延在する方向をＸ方
向、ワード線３２の延在する方向をＹ方向とすれば、各
ワードドライバ部２３はＹ方向のワード線３２の両端部
に配置されていることが分る。
【０００５】図示されているように、各ワードドライバ
用コンタクト部３８及びセンスアンプの占有する面積
は、メモリセル、ワード線３２のピッチより不可避的に
広くなってしまう。ここで、各ワード線３２に対して対
称的な形状を有するワードドライバ用コンタクト部３８
をＹ方向の一端部にだけ配置したのでは、隣接するワー
ドドライバの間隔を充分に取るために、ワードドライバ
部２３の占有面積が大きくなってしまう。このため、図
示された例では、ワードドライバ用コンタクト部３８を
ワード線３２のＹ方向の両端に交互に配置する構成、即
ち、オルタ―ネート型構成が採用されている。この構成
を採用した場合，ワード線３２の一端部には、１本置き
のワード線３２に、ワードドライバ用コンタクト部３８
が配置されることになる。また、ワード線３２の上部に
配置されたワードドライバ用コンタクト部３８の形状
は、各ワード線３２のＹ方向中心に対して、非対称であ
り、図示された例の場合、図の左側に張り出すようなパ
ターンを有している。この結果、ワードドライバ用コン
タクト部３８は、当該ワードドライバ用コンタクト部３
８のワード線３２の左側に位置するワード線３２の端部
と平面的に対向する部分を有している。他方、ワード線
３２の下部に配置されたワードドライバ用コンタクト部
３８の形状は、各ワード線３２のＹ方向中心に対して、
非対称であり、図示された例の場合、図の右側に張り出
すようなパターンを有している。この結果、ワードドラ
イバ用コンタクト部３８は、当該コンタクト部３８のワ
ード線３２の右側に位置するワード線３２の端部と平面
的に対向する部分を有している。
用コンタクト部３８及びセンスアンプの占有する面積
は、メモリセル、ワード線３２のピッチより不可避的に
広くなってしまう。ここで、各ワード線３２に対して対
称的な形状を有するワードドライバ用コンタクト部３８
をＹ方向の一端部にだけ配置したのでは、隣接するワー
ドドライバの間隔を充分に取るために、ワードドライバ
部２３の占有面積が大きくなってしまう。このため、図
示された例では、ワードドライバ用コンタクト部３８を
ワード線３２のＹ方向の両端に交互に配置する構成、即
ち、オルタ―ネート型構成が採用されている。この構成
を採用した場合，ワード線３２の一端部には、１本置き
のワード線３２に、ワードドライバ用コンタクト部３８
が配置されることになる。また、ワード線３２の上部に
配置されたワードドライバ用コンタクト部３８の形状
は、各ワード線３２のＹ方向中心に対して、非対称であ
り、図示された例の場合、図の左側に張り出すようなパ
ターンを有している。この結果、ワードドライバ用コン
タクト部３８は、当該ワードドライバ用コンタクト部３
８のワード線３２の左側に位置するワード線３２の端部
と平面的に対向する部分を有している。他方、ワード線
３２の下部に配置されたワードドライバ用コンタクト部
３８の形状は、各ワード線３２のＹ方向中心に対して、
非対称であり、図示された例の場合、図の右側に張り出
すようなパターンを有している。この結果、ワードドラ
イバ用コンタクト部３８は、当該コンタクト部３８のワ
ード線３２の右側に位置するワード線３２の端部と平面
的に対向する部分を有している。
【０００６】上記したオルタ―ネート型構成を採用する
ことにより、ワードドライバ領域２３の全体的な面積を
縮小することができると共に、メモリセル領域２１の上
下両側に配置されるワードドライバ領域２３を共通の設
計ルールで設計できる。
ことにより、ワードドライバ領域２３の全体的な面積を
縮小することができると共に、メモリセル領域２１の上
下両側に配置されるワードドライバ領域２３を共通の設
計ルールで設計できる。
【０００７】このような構成では、パターンはメモリ領
域２１に比較して、ワードドライバ領域２３で疎とな
る。換言すれば、上に述べた構成の場合、メモリセルア
レイ端部等において、パターンの密度は密から疎に変化
することになる。
域２１に比較して、ワードドライバ領域２３で疎とな
る。換言すれば、上に述べた構成の場合、メモリセルア
レイ端部等において、パターンの密度は密から疎に変化
することになる。
【０００８】一方、図７に示すＤＲＡＭセルアレイパタ
ーンのＸ１線における断面を図８に示す。半導体基板２
６内に島状に形成された拡散層３１上に、絶縁膜を介し
て、ワード線３２がＹ方向に配列されており、他方、ワ
ード線３２上には、絶縁膜を介してＸ方向にビット線３
３が配列されている。更に、ビット線３３上には、層間
絶縁膜を介して、ポリシリコン等によって形成された対
向電極３５が配置されており、ワード線３２とビット線
３３との交差部分に形成されたメモリセルに対して所定
の容量を与えるために、当該対向電極３５とメモリセル
の一部を構成する拡散層３１とが、ストレージノード３
４のストレージコンタクト部分３６により電気的に接続
されている。更に、ビット線３３はビット線コンタクト
３７により、拡散層３１に接続されている。
ーンのＸ１線における断面を図８に示す。半導体基板２
６内に島状に形成された拡散層３１上に、絶縁膜を介し
て、ワード線３２がＹ方向に配列されており、他方、ワ
ード線３２上には、絶縁膜を介してＸ方向にビット線３
３が配列されている。更に、ビット線３３上には、層間
絶縁膜を介して、ポリシリコン等によって形成された対
向電極３５が配置されており、ワード線３２とビット線
３３との交差部分に形成されたメモリセルに対して所定
の容量を与えるために、当該対向電極３５とメモリセル
の一部を構成する拡散層３１とが、ストレージノード３
４のストレージコンタクト部分３６により電気的に接続
されている。更に、ビット線３３はビット線コンタクト
３７により、拡散層３１に接続されている。
【０００９】前述したストレージコンタクト部分３６
は、ワード線３２及びビット線３３の近傍における半導
体基板２６に形成された拡散層３１まで達するコンタク
ト孔内に形成されており、図８に示されているように、
２つのストレージコンタクト部分３６によって、挟まれ
た状態になるワード線３２も生じる。
は、ワード線３２及びビット線３３の近傍における半導
体基板２６に形成された拡散層３１まで達するコンタク
ト孔内に形成されており、図８に示されているように、
２つのストレージコンタクト部分３６によって、挟まれ
た状態になるワード線３２も生じる。
【００１０】
【発明が解決しようとする課題】パターンの微細化と共
にワード線３２の間隔が狭くなると、ワード線３２の中
には、端部において倒れたり、或いは、傾いたりするも
のが観察された。更に、よく観察すると、倒れたり、傾
いたりするワード線３２は、ワードドライバを接続する
コンタクト部３８に接続されたワード線３２に限られ、
コンタクト部３８に接続されない状態で終端されたワー
ド線３２には傾き等は生じないことが分った。
にワード線３２の間隔が狭くなると、ワード線３２の中
には、端部において倒れたり、或いは、傾いたりするも
のが観察された。更に、よく観察すると、倒れたり、傾
いたりするワード線３２は、ワードドライバを接続する
コンタクト部３８に接続されたワード線３２に限られ、
コンタクト部３８に接続されない状態で終端されたワー
ド線３２には傾き等は生じないことが分った。
【００１１】また、倒れたり、傾いたりするワード線３
２部分は、図７に示されたコンタクト部３８に隣接して
いることも分かった。このため、コンタクト部３８に接
続され、傾いた状態にあるワード線３２に隣接したスト
レージコンタクト部分３６では、図８の破線で囲まれた
部分のように、ストレージコンタクト部分３６が充分に
は開かなくなり、最悪の状態では、オープン状態になる
ことが判明した。この結果、ストレージコンタクト部分
３６におけるコンタクト抵抗が上昇して、ＤＲＡＭの歩
留まりを低下させていることが分った。このことは、ワ
ード線に限らず、ビット線においても同様であった。
２部分は、図７に示されたコンタクト部３８に隣接して
いることも分かった。このため、コンタクト部３８に接
続され、傾いた状態にあるワード線３２に隣接したスト
レージコンタクト部分３６では、図８の破線で囲まれた
部分のように、ストレージコンタクト部分３６が充分に
は開かなくなり、最悪の状態では、オープン状態になる
ことが判明した。この結果、ストレージコンタクト部分
３６におけるコンタクト抵抗が上昇して、ＤＲＡＭの歩
留まりを低下させていることが分った。このことは、ワ
ード線に限らず、ビット線においても同様であった。
【００１２】このように、本発明は、メモリセルアレイ
端部等のようにパターン密度が密から疎へ変化する個
所、即ち、図９の部分１０におけるパターンの構成が歩
留まりに影響を与えることを見出し、その改善策を提案
するものである。
端部等のようにパターン密度が密から疎へ変化する個
所、即ち、図９の部分１０におけるパターンの構成が歩
留まりに影響を与えることを見出し、その改善策を提案
するものである。
【００１３】したがって、本発明の目的は、ワード線、
ビット線等における傾きの現象を見出し、その原因を究
明して、ワード線、ビット線等の傾きによる影響の無い
半導体装置を提供することである。
ビット線等における傾きの現象を見出し、その原因を究
明して、ワード線、ビット線等の傾きによる影響の無い
半導体装置を提供することである。
【００１４】本発明の他の目的は、製造プロセスが微細
化しても、歩留まりを改善できる半導体装置を提供する
ことである。
化しても、歩留まりを改善できる半導体装置を提供する
ことである。
【００１５】
【課題を解決するための手段】本発明者等の研究によれ
ば、前述したように、ＤＲＡＭ等の半導体装置では、メ
モリセルアレイ端部におけるパターンの倒れ、傾きが観
察されることが多くなってきたが、このうち、ワード線
の端部におけるパターンの倒れ、傾きは、ワードドライ
バへの接続部分の形状に依存していることが分った。即
ち、図７に示すように、ワード線３２に接続されたコン
タクト部３８のパターンがワード線３２の延在方向、
（Ｙ方向）に対して非対称である場合、ワード線３２の
倒れ、傾きは、コンタクト部３８の張り出し方向に発生
することが観察された。このことは、パターンの倒れ、
傾きは、メモリセルアレイの外周に配置されたワードド
ライバの形状のアンバランス、即ち、ワードドライバの
張り出し形状に起因することが判明した。
ば、前述したように、ＤＲＡＭ等の半導体装置では、メ
モリセルアレイ端部におけるパターンの倒れ、傾きが観
察されることが多くなってきたが、このうち、ワード線
の端部におけるパターンの倒れ、傾きは、ワードドライ
バへの接続部分の形状に依存していることが分った。即
ち、図７に示すように、ワード線３２に接続されたコン
タクト部３８のパターンがワード線３２の延在方向、
（Ｙ方向）に対して非対称である場合、ワード線３２の
倒れ、傾きは、コンタクト部３８の張り出し方向に発生
することが観察された。このことは、パターンの倒れ、
傾きは、メモリセルアレイの外周に配置されたワードド
ライバの形状のアンバランス、即ち、ワードドライバの
張り出し形状に起因することが判明した。
【００１６】このことを、図９により更に説明すると、
図９に示すように、ワード線３２の延在方向に対して非
対称なコンタクト部３８にワード線３２が接続される
と、コンタクト部３８に近接した位置のワード線３２の
破線部分が、製造プロセスにおけるワード線３２形成後
の熱処理により、形状的なアンバランスにより、コンタ
クト部３８の張り出し方向に（図９では右側）に引っ張
られ、セルアレイ端部において、１本置きにワード線３
２が傾く現象が確認され、その結果として、図８に示す
ように、ワード線３２の間隔が狭くなってしまうことが
分った。
図９に示すように、ワード線３２の延在方向に対して非
対称なコンタクト部３８にワード線３２が接続される
と、コンタクト部３８に近接した位置のワード線３２の
破線部分が、製造プロセスにおけるワード線３２形成後
の熱処理により、形状的なアンバランスにより、コンタ
クト部３８の張り出し方向に（図９では右側）に引っ張
られ、セルアレイ端部において、１本置きにワード線３
２が傾く現象が確認され、その結果として、図８に示す
ように、ワード線３２の間隔が狭くなってしまうことが
分った。
【００１７】このことを考慮して、本発明の好ましい実
施形態では、メモリセルアレイのダミーセル部分でワー
ドドライバーと接続する側のワード線に均等の張り出し
を設け、これにより、コンタクト部３８によるアンバラ
ンスが内側のメモリセル領域には影響しないようにし、
外側のワードドライバへは、張り出しの範囲内で接続可
能になるようにする。張り出しの大きさについては、光
近接効果を考慮して決定する。これはビット線とセンス
アンプとの接続部においても、同様な構成を採用するこ
とが可能である。
施形態では、メモリセルアレイのダミーセル部分でワー
ドドライバーと接続する側のワード線に均等の張り出し
を設け、これにより、コンタクト部３８によるアンバラ
ンスが内側のメモリセル領域には影響しないようにし、
外側のワードドライバへは、張り出しの範囲内で接続可
能になるようにする。張り出しの大きさについては、光
近接効果を考慮して決定する。これはビット線とセンス
アンプとの接続部においても、同様な構成を採用するこ
とが可能である。
【００１８】更に、本発明者等の研究によれば、コンタ
クト部３８の形状をワード線３２のＹ方向に対して対称
的なパターンにすれば、上記のようにワード線に均等な
張り出し部を追加しなくても傾きを防止できることも確
認された。この場合、メモリ領域から引き出されたコン
タクト部３８を上下から挟むワードドライバ領域２３の
位置がずれてしまい、一方のワードドライバ領域におけ
る配線ルールをそのまま他方のワードドライバ領域の配
線ルールには適用できなくなるが、０.１５μｍ以下の
設計ルールでは、ピッチのずれに伴う位置ずれ、及び、
位置すれによる面積の拡大は極めて小さい。
クト部３８の形状をワード線３２のＹ方向に対して対称
的なパターンにすれば、上記のようにワード線に均等な
張り出し部を追加しなくても傾きを防止できることも確
認された。この場合、メモリ領域から引き出されたコン
タクト部３８を上下から挟むワードドライバ領域２３の
位置がずれてしまい、一方のワードドライバ領域におけ
る配線ルールをそのまま他方のワードドライバ領域の配
線ルールには適用できなくなるが、０.１５μｍ以下の
設計ルールでは、ピッチのずれに伴う位置ずれ、及び、
位置すれによる面積の拡大は極めて小さい。
【００１９】以下、本発明を特徴付ける態様を列挙す
る。
る。
【００２０】本発明の第１の態様によれば、ワード線、
ビット線、及び、これらワード線及びビット線に隣接し
て配置されるストレージノードとを備えた半導体装置に
おいて、前記ワード線及びビット線の少なくとも一方に
は、その端部における傾きを防止する平面パターンが設
けられていることを特徴とする半導体装置が得られる。
ビット線、及び、これらワード線及びビット線に隣接し
て配置されるストレージノードとを備えた半導体装置に
おいて、前記ワード線及びビット線の少なくとも一方に
は、その端部における傾きを防止する平面パターンが設
けられていることを特徴とする半導体装置が得られる。
【００２１】本発明の第２の態様によれば、第１の態様
において、前記傾きを防止する平面バターンは、前記ワ
ード線に設けられていることを特徴とする半導体装置が
得られる。
において、前記傾きを防止する平面バターンは、前記ワ
ード線に設けられていることを特徴とする半導体装置が
得られる。
【００２２】本発明の第３の態様によれば、第２の態様
において、前記張り出し部は、それぞれ矩形形状を有し
ていることを特徴とする半導体装置が得られる。
において、前記張り出し部は、それぞれ矩形形状を有し
ていることを特徴とする半導体装置が得られる。
【００２３】本発明の第４の態様によれば、第２の態様
において、前記張り出し部は、両側に対称的な形状のテ
ーパを有していることを特徴とする半導体装置が得られ
る。
において、前記張り出し部は、両側に対称的な形状のテ
ーパを有していることを特徴とする半導体装置が得られ
る。
【００２４】本発明の第５の態様によれば、第２乃至第
４の態様のいずれかにおいて、前記張り出し部はワード
ドライバ接続用コンタクト部とダミーセル部との境界部
に設けられていることを特徴とする半導体装置が得られ
る。
４の態様のいずれかにおいて、前記張り出し部はワード
ドライバ接続用コンタクト部とダミーセル部との境界部
に設けられていることを特徴とする半導体装置が得られ
る。
【００２５】本発明の第６の態様によれば、複数のメモ
リセルを含むメモリセル領域と、該メモリセル領域を互
いに対向する両側から挟む２つのワードドライバ領域と
を備えた半導体装置において、前記メモリ領域は、前記
２つのワードドライバ領域間に一方向に延びる複数のワ
ード線と、該ワード線と交差する方向に延びるビット線
と、前記各ワードドライバ領域に配置され、前記ワード
線に対して１本置きに接続された非対称形状のワードド
ライバ用コンタクト部とを備え、前記ワード線のワード
ドライバ用コンタクト部に隣接した位置には、前記非対
称形状のワードドライバ用コンタクト部によって生じる
当該ワード線の傾きを防止する平面パターンが配置され
ていることを特徴とする半導体装置が得られる。
リセルを含むメモリセル領域と、該メモリセル領域を互
いに対向する両側から挟む２つのワードドライバ領域と
を備えた半導体装置において、前記メモリ領域は、前記
２つのワードドライバ領域間に一方向に延びる複数のワ
ード線と、該ワード線と交差する方向に延びるビット線
と、前記各ワードドライバ領域に配置され、前記ワード
線に対して１本置きに接続された非対称形状のワードド
ライバ用コンタクト部とを備え、前記ワード線のワード
ドライバ用コンタクト部に隣接した位置には、前記非対
称形状のワードドライバ用コンタクト部によって生じる
当該ワード線の傾きを防止する平面パターンが配置され
ていることを特徴とする半導体装置が得られる。
【００２６】本発明の第７の態様によれば、第６の態様
において、前記非対称形状のワードドライバ用コンタク
ト部は、対応するワード線の片側に突出した形状を備
え、前記平面パターンは、前記コンタクトの突出側と
は、反対側に前記ワード線から張り出した張り出し部を
少なくとも備えていることを特徴とする半導体装置が得
られる。
において、前記非対称形状のワードドライバ用コンタク
ト部は、対応するワード線の片側に突出した形状を備
え、前記平面パターンは、前記コンタクトの突出側と
は、反対側に前記ワード線から張り出した張り出し部を
少なくとも備えていることを特徴とする半導体装置が得
られる。
【００２７】本発明の第８の態様によれば、第７の態様
において、前記張り出し部は前記ワード線の両側に均等
に張り出していることを特徴とする半導体装置が得られ
る。
において、前記張り出し部は前記ワード線の両側に均等
に張り出していることを特徴とする半導体装置が得られ
る。
【００２８】本発明の第９の態様によれば、第８の態様
において、前記張り出し部は、前記ワード線に対して対
称的な矩形形状を有していることを特徴とする半導体装
置が得られる。
において、前記張り出し部は、前記ワード線に対して対
称的な矩形形状を有していることを特徴とする半導体装
置が得られる。
【００２９】本発明の第１０の態様によれば、第９の態
様において、前記張り出し部は、前記ワード線に対して
対照的なテーパ形状部分を備えていることを特徴とする
半導体装置が得られる。
様において、前記張り出し部は、前記ワード線に対して
対照的なテーパ形状部分を備えていることを特徴とする
半導体装置が得られる。
【００３０】本発明の第１１の態様によれば、第６乃至
１０の態様のいずれかにおいて、前記ビット線の端部
に、ビット線の傾きを防止する平面パターンを備えてい
ることを特徴とする半導体装置が得られる。
１０の態様のいずれかにおいて、前記ビット線の端部
に、ビット線の傾きを防止する平面パターンを備えてい
ることを特徴とする半導体装置が得られる。
【００３１】本発明の第１２の態様によれば、複数のメ
モリセルを含むメモリセル領域と、該メモリセル領域を
互いに対向する両側から挟む２つのワードドライバ領域
とを備え、０.１５μｍ以下の設計ルールによって製作
された半導体装置において、前記メモリ領域は、前記２
つのワードドライバ領域間に一方向に延びる複数のワー
ド線と、該ワード線と交差する方向に延びるビット線
と、前記各ワードドライバ領域に配置され、前記ワード
線に対して１本置きに接続されたワードドライバ用コン
タクト部とを備え、前記ワード線のワードドライバ用コ
ンタクト部は、前記ワード線に対して対称的な形状を備
え、これによって、当該ワード線の傾きを防止すること
を特徴とする半導体装置が得られる。
モリセルを含むメモリセル領域と、該メモリセル領域を
互いに対向する両側から挟む２つのワードドライバ領域
とを備え、０.１５μｍ以下の設計ルールによって製作
された半導体装置において、前記メモリ領域は、前記２
つのワードドライバ領域間に一方向に延びる複数のワー
ド線と、該ワード線と交差する方向に延びるビット線
と、前記各ワードドライバ領域に配置され、前記ワード
線に対して１本置きに接続されたワードドライバ用コン
タクト部とを備え、前記ワード線のワードドライバ用コ
ンタクト部は、前記ワード線に対して対称的な形状を備
え、これによって、当該ワード線の傾きを防止すること
を特徴とする半導体装置が得られる。
【００３２】本発明の第１３の態様によれば、電極配
線、信号伝送用配線を有する半導体装置において、前記
配線に当該配線の延在方向に対して非対称な形状のパタ
ーンが存在する場合、前記配線の延在方向に対して対称
的な形状の張り出し部からなる平面パターンを前記配線
に設けて、半導体装置の製造プロセスにおいて前記非対
称な形状のパターンが原因となって生じる応力が、前記
平面パターンの先の前記配線に伝わることを抑制したこ
とを特徴とする半導体装置が得られる。
線、信号伝送用配線を有する半導体装置において、前記
配線に当該配線の延在方向に対して非対称な形状のパタ
ーンが存在する場合、前記配線の延在方向に対して対称
的な形状の張り出し部からなる平面パターンを前記配線
に設けて、半導体装置の製造プロセスにおいて前記非対
称な形状のパターンが原因となって生じる応力が、前記
平面パターンの先の前記配線に伝わることを抑制したこ
とを特徴とする半導体装置が得られる。
【００３３】尚、実施の形態では、ＤＲＡＭについての
み説明するが、本発明は、微細加工によって製造される
他の半導体装置、例えば、ＳＲＡＭ、ＲＯＭ、フラッシ
ュメモリや、メモリを有するＭＰＵ等にも適用できる。
み説明するが、本発明は、微細加工によって製造される
他の半導体装置、例えば、ＳＲＡＭ、ＲＯＭ、フラッシ
ュメモリや、メモリを有するＭＰＵ等にも適用できる。
【００３４】
【発明の実施の形態】図１及び図２を参照して、本発明
の一実施の形態に係るＤＲＡＭセルアレイパターンを説
明する。図１は当該ＤＲＡＭセルアレイパターンの平面
図であり、図２は図１のＸ１に沿う断面図である。
の一実施の形態に係るＤＲＡＭセルアレイパターンを説
明する。図１は当該ＤＲＡＭセルアレイパターンの平面
図であり、図２は図１のＸ１に沿う断面図である。
【００３５】図１及び図２において、図７及び８と対応
する部分は、同一の参照番号で示されている。図からも
明らかな通り、図示されたＤＲＡＭセルアレイパターン
は、図７と同様に、メモリセル領域２１、ダミーセル領
域２２、ワードドライバ部２３、センスアンプ部２４、
メモリセルトランジスタを形成する拡散層３１とを備え
ている。更に、ワード線３２、ビット線３３、データを
蓄積する容量となるストレージノード３４、ストレージ
ノードの対向電極３５、ストレージノードと拡散層を接
続するストレージノードコンタクト３６、ビット線３３
と拡散層３１を接続するビット線コンタクト３７、ワー
ド線３２とワードドライバ（図示せず）を接続するコン
タクト部３８が設けられている。ワードドライバ部２３
はオルターネート方式でワード線２本につき、１台ワー
ドドライバが接続され、図１の上下から１本置きに、コ
ンタクト部３８を介してワード線３２へ接続されてい
る。
する部分は、同一の参照番号で示されている。図からも
明らかな通り、図示されたＤＲＡＭセルアレイパターン
は、図７と同様に、メモリセル領域２１、ダミーセル領
域２２、ワードドライバ部２３、センスアンプ部２４、
メモリセルトランジスタを形成する拡散層３１とを備え
ている。更に、ワード線３２、ビット線３３、データを
蓄積する容量となるストレージノード３４、ストレージ
ノードの対向電極３５、ストレージノードと拡散層を接
続するストレージノードコンタクト３６、ビット線３３
と拡散層３１を接続するビット線コンタクト３７、ワー
ド線３２とワードドライバ（図示せず）を接続するコン
タクト部３８が設けられている。ワードドライバ部２３
はオルターネート方式でワード線２本につき、１台ワー
ドドライバが接続され、図１の上下から１本置きに、コ
ンタクト部３８を介してワード線３２へ接続されてい
る。
【００３６】図示された例では、メモリセル領域２１の
外周に、ダミーセル領域２２が設けられており、更に、
その外側にワードドライバ部２３及びセンスアンプ部２
４が配置されている。
外周に、ダミーセル領域２２が設けられており、更に、
その外側にワードドライバ部２３及びセンスアンプ部２
４が配置されている。
【００３７】図１からも明らかなように、本発明に係る
ＤＲＡＭセルアレイパターンは、図１の上下に配置され
たワードドライバ２３とダミーセル領域２２との境界領
域にあるワード線３２に、ワード線３２の左右に均等に
張り出した張り出し部（即ち、平面パターン）４０を設
けている点で、図６〜図８に示された従来のＤＲＡＭメ
モリセルアレイパターンと異なっている。即ち、パター
ン密度が疎から密に変化するメモリセル領域２１の外周
で、ワードドライバと接続するコンタクト部３８を備え
た側のワード線３２に、その中心に対し任意の長さで対
称的な形状を有する張り出し４０が設けられている。こ
の張り出し部４０を設けることにより、この張り出し部
４０より内側に設けられたメモリセル領域２１上へのワ
ード線３２にアンバランスな応力が加わらないようにし
ている。
ＤＲＡＭセルアレイパターンは、図１の上下に配置され
たワードドライバ２３とダミーセル領域２２との境界領
域にあるワード線３２に、ワード線３２の左右に均等に
張り出した張り出し部（即ち、平面パターン）４０を設
けている点で、図６〜図８に示された従来のＤＲＡＭメ
モリセルアレイパターンと異なっている。即ち、パター
ン密度が疎から密に変化するメモリセル領域２１の外周
で、ワードドライバと接続するコンタクト部３８を備え
た側のワード線３２に、その中心に対し任意の長さで対
称的な形状を有する張り出し４０が設けられている。こ
の張り出し部４０を設けることにより、この張り出し部
４０より内側に設けられたメモリセル領域２１上へのワ
ード線３２にアンバランスな応力が加わらないようにし
ている。
【００３８】図１に示された張り出し部４０は、矩形形
状を有し、ワード線３２の両側に、それぞれ突出した２
つの角型の突出部によって構成している。これら突出部
は隣接するワード線３２に達しない程度の幅だけ、ワー
ド線３２から張り出している。この場合、張り出し部４
０のワード線３２の片側への突出幅は、ワード線３２と
ワードドライバを接続するコンタクト部３８のＸ方向へ
の幅と同等又は狭ければ、ワード線３２のピッチに影響
を与えない。したがって、この構成では、各ワード線３
２に張り出し部４０を設けても、面積の拡大は生じな
い。
状を有し、ワード線３２の両側に、それぞれ突出した２
つの角型の突出部によって構成している。これら突出部
は隣接するワード線３２に達しない程度の幅だけ、ワー
ド線３２から張り出している。この場合、張り出し部４
０のワード線３２の片側への突出幅は、ワード線３２と
ワードドライバを接続するコンタクト部３８のＸ方向へ
の幅と同等又は狭ければ、ワード線３２のピッチに影響
を与えない。したがって、この構成では、各ワード線３
２に張り出し部４０を設けても、面積の拡大は生じな
い。
【００３９】また、図示されているように、ダミーセル
領域２２上に配置されたワード線３２の一方の端部に
は、張り出し部４０と同一形状の張り出し部４０’だけ
が設けられており、コンタクト部３８は設けられていな
い。
領域２２上に配置されたワード線３２の一方の端部に
は、張り出し部４０と同一形状の張り出し部４０’だけ
が設けられており、コンタクト部３８は設けられていな
い。
【００４０】上記したように、張り出し部４０の大きさ
はワード線３２のピッチに影響を与えないため、コンタ
クト部３８の大きさにも影響を与えず、結果的に、コン
タクト部３８より外側に設けられるワードドライバは、
ワード線３２のピッチを変更することなく接続可能にな
る。
はワード線３２のピッチに影響を与えないため、コンタ
クト部３８の大きさにも影響を与えず、結果的に、コン
タクト部３８より外側に設けられるワードドライバは、
ワード線３２のピッチを変更することなく接続可能にな
る。
【００４１】張り出し部４０の大きさについては、マス
クパターンと当該マスクパターンによって形成されたる
パターンとが形状的に変化してしまう光近接効果を考慮
し、配線のオープンやショートが起こらない範囲で最大
限に広げるようにする。例えば、幅０．１５μｍ、間隔
０．１５μｍピッチのワード線３２の場合、片側０．１
５μｍの張り出しを設け、間隔は全て０．１５μｍにな
るようにすれば良い。
クパターンと当該マスクパターンによって形成されたる
パターンとが形状的に変化してしまう光近接効果を考慮
し、配線のオープンやショートが起こらない範囲で最大
限に広げるようにする。例えば、幅０．１５μｍ、間隔
０．１５μｍピッチのワード線３２の場合、片側０．１
５μｍの張り出しを設け、間隔は全て０．１５μｍにな
るようにすれば良い。
【００４２】図1に示すように、メモリセル領域２１の
外周でワード線３２の延在方向（Ｙ方向）の両側に均等
の張り出しを設けている。この構成により、図１に示す
ように、ワードドライバとのコンタクト部３８の形状
が、ワード線３２の延在方向に対して対称でなくても、
製造時の熱処理でワード線３２の倒れ、傾きを防止でき
る。これは、張り出し部４０により内側のメモリセル領
域２１へは張り出しが橋桁の役目を果たし、ワード線３
２の倒れが起こらないようにする。
外周でワード線３２の延在方向（Ｙ方向）の両側に均等
の張り出しを設けている。この構成により、図１に示す
ように、ワードドライバとのコンタクト部３８の形状
が、ワード線３２の延在方向に対して対称でなくても、
製造時の熱処理でワード線３２の倒れ、傾きを防止でき
る。これは、張り出し部４０により内側のメモリセル領
域２１へは張り出しが橋桁の役目を果たし、ワード線３
２の倒れが起こらないようにする。
【００４３】この結果、図２に示すように、ポリシリコ
ン等によって形成されたワード線３２には、コンタクト
部３８の近傍においても、図８に示されたような傾きが
生じないことが観測された。このことは、図１に示すよ
うな張り出し部４０、４０’を非対称なコンタクト部３
８に隣接して設けることにより、非対称なコンタクト部
３８によって各ワード線３２に加わる応力をバランスさ
せることができるためであると考えられる。このことを
考慮すると、張り出し部４０は、ワード線３２の両側に
設ける必要はなく、コンタクト部３８の張り出し方向と
逆方向に設けるだけでも良い。
ン等によって形成されたワード線３２には、コンタクト
部３８の近傍においても、図８に示されたような傾きが
生じないことが観測された。このことは、図１に示すよ
うな張り出し部４０、４０’を非対称なコンタクト部３
８に隣接して設けることにより、非対称なコンタクト部
３８によって各ワード線３２に加わる応力をバランスさ
せることができるためであると考えられる。このことを
考慮すると、張り出し部４０は、ワード線３２の両側に
設ける必要はなく、コンタクト部３８の張り出し方向と
逆方向に設けるだけでも良い。
【００４４】図２に示すように、ワード線３２には、張
り出し部４０、４０’の形成によって傾きが生じないた
め、ストレージノード３４から、半導体基板２６に形成
された拡散層３１に達するストレージノードコンタクト
３６が、ワード線３２の傾きによって影響を受けること
が無い。したがって、ストレージノードコンタクト３６
の大きさを一定に保つことができ、コンタクト抵抗を一
定に維持することができる。
り出し部４０、４０’の形成によって傾きが生じないた
め、ストレージノード３４から、半導体基板２６に形成
された拡散層３１に達するストレージノードコンタクト
３６が、ワード線３２の傾きによって影響を受けること
が無い。したがって、ストレージノードコンタクト３６
の大きさを一定に保つことができ、コンタクト抵抗を一
定に維持することができる。
【００４５】また、図示されたパターンでは、メモリセ
ル領域２１でワード線３２の倒れ、傾きが起こらないた
め、ワード線３２の間隔を均等にすることができる。こ
の構成によれば、従来のように、ワード線３２の間隔が
狭くなった場合、ワード線３２間に開口しているストレ
ージノードコンタクト３６が、所望サイズを確保できな
いために発生していた、高抵抗での接続又はオープンに
よる不良を無くすことができる。したがって、本発明に
係るＤＲＡＭメモリセルアレイパターンは歩留まりの向
上を図ることができる。
ル領域２１でワード線３２の倒れ、傾きが起こらないた
め、ワード線３２の間隔を均等にすることができる。こ
の構成によれば、従来のように、ワード線３２の間隔が
狭くなった場合、ワード線３２間に開口しているストレ
ージノードコンタクト３６が、所望サイズを確保できな
いために発生していた、高抵抗での接続又はオープンに
よる不良を無くすことができる。したがって、本発明に
係るＤＲＡＭメモリセルアレイパターンは歩留まりの向
上を図ることができる。
【００４６】図３を参照して、図２に示された構造を単
一のメモリセルを例にとって説明する。半導体基板２６
には、ＳＴＩ（ｓｈａｌｌｏｗ ｔｒｅｎｃｈ ｉｓｏ
ｌａｔｉｏｎ）により絶縁領域２６１が設けられてお
り、この間には、拡散層３１が形成されている。図示さ
れた例では、絶縁領域２６１は半導体基板２６中に拡散
層３１よりも深く形成されている。
一のメモリセルを例にとって説明する。半導体基板２６
には、ＳＴＩ（ｓｈａｌｌｏｗ ｔｒｅｎｃｈ ｉｓｏ
ｌａｔｉｏｎ）により絶縁領域２６１が設けられてお
り、この間には、拡散層３１が形成されている。図示さ
れた例では、絶縁領域２６１は半導体基板２６中に拡散
層３１よりも深く形成されている。
【００４７】半導体基板２６上には、図２と同様に、所
定幅を有するワード線３２が設計ルールによって定まる
間隔で配列されており、各ワード線３２は絶縁膜４２に
よって覆われている。図示されたワード線３２は、当該
ワード線３２の厚さより薄い厚さの絶縁膜によって覆わ
れた状態で半導体基板２６上に配列されている。各ワー
ド線３２の上部には、絶縁膜４２よりも厚い絶縁膜が堆
積され、当該絶縁膜上には、ワード線３２と交叉する方
向に配置されたビット線３３が破線で示すように配列さ
れている。
定幅を有するワード線３２が設計ルールによって定まる
間隔で配列されており、各ワード線３２は絶縁膜４２に
よって覆われている。図示されたワード線３２は、当該
ワード線３２の厚さより薄い厚さの絶縁膜によって覆わ
れた状態で半導体基板２６上に配列されている。各ワー
ド線３２の上部には、絶縁膜４２よりも厚い絶縁膜が堆
積され、当該絶縁膜上には、ワード線３２と交叉する方
向に配置されたビット線３３が破線で示すように配列さ
れている。
【００４８】更に、ビット線３３上には、厚い層間絶縁
膜が設けられ、この層間絶縁膜上には、所定厚さの対向
電極３５が配置されている。対向電極３５はストレージ
ノード３４を介して拡散層３１に接続されている。ここ
で、対向電極３５はポリシリコンによって形成されてい
る。この構成において、ストレージノード３４は、拡散
層３１と、ワード線３２間に設けられた非常に狭いコン
タクト領域に達するストレージノードコンタクト３６に
より接続されている。ここで、ストレージノードコンタ
クト３６はセルフアライメントにより形成されるが、本
発明では、ワード線３２に倒れ、傾き等が生じないた
め、当該ストレージノードコンタクト３６を確実に拡散
層３１上に形成することができる。
膜が設けられ、この層間絶縁膜上には、所定厚さの対向
電極３５が配置されている。対向電極３５はストレージ
ノード３４を介して拡散層３１に接続されている。ここ
で、対向電極３５はポリシリコンによって形成されてい
る。この構成において、ストレージノード３４は、拡散
層３１と、ワード線３２間に設けられた非常に狭いコン
タクト領域に達するストレージノードコンタクト３６に
より接続されている。ここで、ストレージノードコンタ
クト３６はセルフアライメントにより形成されるが、本
発明では、ワード線３２に倒れ、傾き等が生じないた
め、当該ストレージノードコンタクト３６を確実に拡散
層３１上に形成することができる。
【００４９】図４は本発明の他の実施形態に係るＤＲＡ
Ｍセルアレイバターンを示す平面図である。図４に示さ
れたアレイパターンは、ワード線３２に設けた張り出し
部４０ａの形状が図１の張り出し部４０の形状と異なる
以外、図１のアレイパターンと同様である。即ち、図４
に示された張り出し部４０ａは、張り出し部４０ａのメ
モリセル側をテーパ状にしている点で、図１の矩形形状
の張り出し部４０とは異なっている。光近接効果を考慮
すると、図４のように、張り出し部４０ａをテーパ形状
にした方が、張り出し部の形状が良くなる場合もあるこ
とが確認された。
Ｍセルアレイバターンを示す平面図である。図４に示さ
れたアレイパターンは、ワード線３２に設けた張り出し
部４０ａの形状が図１の張り出し部４０の形状と異なる
以外、図１のアレイパターンと同様である。即ち、図４
に示された張り出し部４０ａは、張り出し部４０ａのメ
モリセル側をテーパ状にしている点で、図１の矩形形状
の張り出し部４０とは異なっている。光近接効果を考慮
すると、図４のように、張り出し部４０ａをテーパ形状
にした方が、張り出し部の形状が良くなる場合もあるこ
とが確認された。
【００５０】図５は本発明の他の実施形態に係るＤＲＡ
Ｍセルアレイパターンを示す図である。図５に示された
パターンは、ビット線３３の端部に、張り出し部４５を
設けた以外、図１と同様である。この例では、ワード線
３２のコンタクト部３８近傍に、張り出し部４０が設け
られると共に、ダミー領域２２のワード線３２の端部に
も張り出し部４０’が設けられている。このパターン構
成によれば、ストレージノードコンタクト３６は、ビッ
ト線３３の間も通過するので、ビット線３３の傾き対策
も行っていることが分る。したがって、この構成では、
ワード線３２だけでなく、ビット線３３における傾き、
倒れを防止でき、より均一にストレージノードコンタク
ト３６を形成することができる。
Ｍセルアレイパターンを示す図である。図５に示された
パターンは、ビット線３３の端部に、張り出し部４５を
設けた以外、図１と同様である。この例では、ワード線
３２のコンタクト部３８近傍に、張り出し部４０が設け
られると共に、ダミー領域２２のワード線３２の端部に
も張り出し部４０’が設けられている。このパターン構
成によれば、ストレージノードコンタクト３６は、ビッ
ト線３３の間も通過するので、ビット線３３の傾き対策
も行っていることが分る。したがって、この構成では、
ワード線３２だけでなく、ビット線３３における傾き、
倒れを防止でき、より均一にストレージノードコンタク
ト３６を形成することができる。
【００５１】図示された張り出し部４５は、ビット線３
３の延在方向（Ｘ方向）に対して対称的な矩形形状を有
している。
３の延在方向（Ｘ方向）に対して対称的な矩形形状を有
している。
【００５２】図６は本発明の更に他の実施形態に係るＤ
ＲＡＭセルアレイパターンを示す平面図である．図６で
は、０.１５μｍ以下の設計ルールを採用したＤＲＡＭ
セルアレイパターンに対して、本発明を適用した例であ
る。図示されているように、ワード線３２及びビット線
３３には張り出し部を設けず、ワード線３２とワードド
ライバを接続するコンタクト部３８をワード線３２方向
に対称的な形状にしている。この構成は、ダミーセルを
使用しない場合でもメモリセルアレイ端部の形状を均一
にすることができる。
ＲＡＭセルアレイパターンを示す平面図である．図６で
は、０.１５μｍ以下の設計ルールを採用したＤＲＡＭ
セルアレイパターンに対して、本発明を適用した例であ
る。図示されているように、ワード線３２及びビット線
３３には張り出し部を設けず、ワード線３２とワードド
ライバを接続するコンタクト部３８をワード線３２方向
に対称的な形状にしている。この構成は、ダミーセルを
使用しない場合でもメモリセルアレイ端部の形状を均一
にすることができる。
【００５３】この構成では、図６の上側に配置されるワ
ードドライバ部２３と、下側に配置されるワードドライ
バ部２３とが、レイアウト上、ワード線３２の１ピッチ
に相当する分だけ、互いにずれることになるが、ワード
線３２のピッチが小さい場合には、実際上、問題とはな
らない。
ードドライバ部２３と、下側に配置されるワードドライ
バ部２３とが、レイアウト上、ワード線３２の１ピッチ
に相当する分だけ、互いにずれることになるが、ワード
線３２のピッチが小さい場合には、実際上、問題とはな
らない。
【００５４】上記した実施形態は、半導体装置として、
ＤＲＡＭのセルアレイパターンを例に取って説明した
が、本発明はＤＲＡＭに限らず、ＳＲＡＭ、ＲＯＭ、フ
ラッシュメモリ、ＭＰＵ等、多層配線構造を有し、０.
１５μｍ程度のピッチで配線が行われる半導体装置に適
用できる。
ＤＲＡＭのセルアレイパターンを例に取って説明した
が、本発明はＤＲＡＭに限らず、ＳＲＡＭ、ＲＯＭ、フ
ラッシュメモリ、ＭＰＵ等、多層配線構造を有し、０.
１５μｍ程度のピッチで配線が行われる半導体装置に適
用できる。
【００５５】
【発明の効果】本発明によれば、メモリセルアレイ端で
発生するワード線の傾きが起こらなくなり、ストレージ
ノードコンタクトのスペースが確保されるため、メモリ
セルアレイ端でのビット不良が改善され、歩留まりが向
上する。
発生するワード線の傾きが起こらなくなり、ストレージ
ノードコンタクトのスペースが確保されるため、メモリ
セルアレイ端でのビット不良が改善され、歩留まりが向
上する。
【図１】本発明の一実施形態に係るＤＲＡＭメモリセル
アレイパターンを説明する平面図である。
アレイパターンを説明する平面図である。
【図２】図１に示したパターンをＸ１に沿って断面した
場合を示す断面図である。
場合を示す断面図である。
【図３】図２を更に具体的に説明するための詳細断面図
である。
である。
【図４】本発明の他の実施形態に係るＤＲＡＭセルアレ
イパターンを示す平面図である。
イパターンを示す平面図である。
【図５】本発明の更に他の実施形態に係るＤＲＡＭセル
アレイパターンを示す平面図である。
アレイパターンを示す平面図である。
【図６】本発明の他の実施形態に係るＤＲＡＭセルアレ
イパターンを示す平面図である。
イパターンを示す平面図である。
【図７】従来のＤＲＡＭセルアレイパターンの一例を示
す平面図である。
す平面図である。
【図８】図７に示したアレイパターンにおける問題点を
明らかにする一部断面図である。
明らかにする一部断面図である。
【図９】図７及び図８において生じる問題発生個所を明
らかにするための一部平面図である。
らかにするための一部平面図である。
２１ メモリセル領域
２２ ダミーセル領域
２３ ワードドライバ部
２４ センスアンプ部
３１ 拡散層
３２ ワード線
３３ ビット線
３４ ストレージノード
３５ 対向電極
３６ ストレージノードコンタクト
３７ ビット線コンタクト
３８ ワード線とワードドライバとを
接続するコンタクト部 ４０、４０’、４０ａ 張り出し部
接続するコンタクト部 ４０、４０’、４０ａ 張り出し部
─────────────────────────────────────────────────────
フロントページの続き
(72)発明者 関根 順一
神奈川県川崎市中原区小杉町一丁目403番
53 エヌイーシーマイクロシステム株式会
社内
(72)発明者 石塚 一輝
神奈川県川崎市中原区小杉町一丁目403番
53 エヌイーシーマイクロシステム株式会
社内
Ｆターム(参考） 5F033 MM21 VV16
5F083 AD24 AD48 AD49 GA27 KA05
LA12 LA16 MA06 MA17 ZA28
Claims (9)
- 【請求項１】 ワード線、ビット線、及び、これらワー
ド線及びビット線に隣接して配置されるストレージノー
ドとを備えた半導体装置において、前記ワード線及びビ
ット線の少なくとも一方には、その端部における傾きを
防止する平面パターンが設けられていることを特徴とす
る半導体装置． - 【請求項２】 請求項１において、前記ワード線及びビ
ット線の少なくとも一方に設けられた平面パターンは、
前記ワード線及びビット線の少なくとも一方の両側に互
いに等しい形状を有する張り出し部によって構成されて
いることを特徴とする半導体装置。 - 【請求項３】 請求項２において、前記張り出し部は、
それぞれ矩形形状を有していることを特徴とする半導体
装置。 - 【請求項４】 請求項２において、前記張り出し部は、
両側に対称的な形状のテーパを有していることを特徴と
する半導体装置。 - 【請求項５】 請求項２乃至４のいずれかにおいて、前
記張り出し部はワードドライバ接続用コンタクト部とダ
ミーセル部との境界部に設けられていることを特徴とす
る半導体装置。 - 【請求項６】 複数のメモリセルを含むメモリセル領域
と、該メモリセル領域を互いに対向する両側から挟む２
つのワードドライバ領域とを備えた半導体装置におい
て、前記メモリ領域は、前記２つのワードドライバ領域
間に一方向に延びる複数のワード線と、該ワード線と交
差する方向に延びるビット線と、前記各ワードドライバ
領域に配置され、前記ワード線に対して１本置きに接続
された非対称形状のワードドライバ用コンタクト部とを
備え、前記ワード線のワードドライバ用コンタクト部に
隣接した位置には、前記非対称形状のワードドライバ用
コンタクト部によって生じる当該ワード線の傾きを防止
する平面パターンが配置されていることを特徴とする半
導体装置。 - 【請求項７】 請求項６において、前記非対称形状のワ
ードドライバ用コンタクト部は、対応するワード線の片
側に突出した形状を備え、前記平面パターンは、前記コ
ンタクトの突出側とは、反対側に前記ワード線から張り
出した張り出し部を少なくとも備えていることを特徴と
する半導体装置。 - 【請求項８】 複数のメモリセルを含むメモリセル領域
と、該メモリセル領域を互いに対向する両側から挟む２
つのワードドライバ領域とを備え、０.１５μｍ以下の
設計ルールによって製作された半導体装置において、前
記メモリ領域は、前記２つのワードドライバ領域間に一
方向に延びる複数のワード線と、該ワード線と交差する
方向に延びるビット線と、前記各ワードドライバ領域に
配置され、前記ワード線に対して１本置きに接続された
ワードドライバ用コンタクト部とを備え、前記ワード線
のワードドライバ用コンタクト部は、前記ワード線に対
して対称的な形状を備え、これによって、当該ワード線
の傾きを防止することを特徴とする半導体装置。 - 【請求項９】 電極配線、信号伝送用配線を有する半導
体装置において、前記配線に当該配線の延在方向に対し
て非対称な形状のパターンが存在する場合、前記配線の
延在方向に対して対称的な形状の張り出し部からなる平
面パターンを前記配線に設けて、半導体装置の製造プロ
セスにおいて前記非対称な形状のパターンが原因となっ
て生じる応力が、前記平面パターンの先の前記配線に伝
わることを抑制したことを特徴とする半導体装置。
Priority Applications (4)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2002081838A JP3866599B2 (ja) | 2002-03-22 | 2002-03-22 | 半導体装置 |
| KR1020030017076A KR100541127B1 (ko) | 2002-03-22 | 2003-03-19 | 워드선 및 비트선의 경사에 의한 악영향이 없는 반도체 장치 |
| TW092106454A TWI222213B (en) | 2002-03-22 | 2003-03-21 | Semiconductor device without adverse effects caused by inclinations of word line and bit line |
| US10/393,257 US6839264B2 (en) | 2002-03-22 | 2003-03-21 | Semiconductor device without adverse effects caused by inclinations of word line and bit line |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2002081838A JP3866599B2 (ja) | 2002-03-22 | 2002-03-22 | 半導体装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JP2003282731A true JP2003282731A (ja) | 2003-10-03 |
| JP3866599B2 JP3866599B2 (ja) | 2007-01-10 |
Family
ID=29230304
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2002081838A Expired - Fee Related JP3866599B2 (ja) | 2002-03-22 | 2002-03-22 | 半導体装置 |
Country Status (4)
| Country | Link |
|---|---|
| US (1) | US6839264B2 (ja) |
| JP (1) | JP3866599B2 (ja) |
| KR (1) | KR100541127B1 (ja) |
| TW (1) | TWI222213B (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
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| JP2004015056A (ja) * | 2002-06-05 | 2004-01-15 | Samsung Electronics Co Ltd | ライン型パターンを有する半導体素子及びそのレイアウト方法 |
| JP2013258287A (ja) * | 2012-06-13 | 2013-12-26 | Mitsubishi Electric Corp | 半導体装置の製造方法 |
Families Citing this family (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100693879B1 (ko) * | 2005-06-16 | 2007-03-12 | 삼성전자주식회사 | 비대칭 비트 라인들을 갖는 반도체 장치 및 이를 제조하는방법 |
| JP4364226B2 (ja) * | 2006-09-21 | 2009-11-11 | 株式会社東芝 | 半導体集積回路 |
| US8072023B1 (en) * | 2007-11-12 | 2011-12-06 | Marvell International Ltd. | Isolation for non-volatile memory cell array |
| JP2011023646A (ja) * | 2009-07-17 | 2011-02-03 | Renesas Electronics Corp | 半導体装置及び半導体装置の製造管理方法 |
Family Cites Families (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0888162A (ja) | 1994-09-19 | 1996-04-02 | Fujitsu Ltd | 半導体装置の製造方法 |
| JP3526981B2 (ja) | 1995-09-13 | 2004-05-17 | 株式会社ルネサステクノロジ | 半導体集積回路の配線構造 |
| US6094370A (en) * | 1996-06-10 | 2000-07-25 | Kabushiki Kaisha Toshiba | Semiconductor memory device and various systems mounting them |
| JPH10135426A (ja) | 1996-10-28 | 1998-05-22 | Hitachi Ltd | 半導体集積回路装置と情報処理システム |
| JP2930110B2 (ja) * | 1996-11-14 | 1999-08-03 | 日本電気株式会社 | 半導体記憶装置およびその製造方法 |
| JP3485739B2 (ja) | 1996-12-09 | 2004-01-13 | 株式会社日立製作所 | 半導体記憶装置 |
-
2002
- 2002-03-22 JP JP2002081838A patent/JP3866599B2/ja not_active Expired - Fee Related
-
2003
- 2003-03-19 KR KR1020030017076A patent/KR100541127B1/ko not_active IP Right Cessation
- 2003-03-21 US US10/393,257 patent/US6839264B2/en not_active Expired - Fee Related
- 2003-03-21 TW TW092106454A patent/TWI222213B/zh not_active IP Right Cessation
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| JP2013258287A (ja) * | 2012-06-13 | 2013-12-26 | Mitsubishi Electric Corp | 半導体装置の製造方法 |
Also Published As
| Publication number | Publication date |
|---|---|
| KR100541127B1 (ko) | 2006-01-10 |
| US20030235091A1 (en) | 2003-12-25 |
| KR20030076375A (ko) | 2003-09-26 |
| TWI222213B (en) | 2004-10-11 |
| JP3866599B2 (ja) | 2007-01-10 |
| TW200402143A (en) | 2004-02-01 |
| US6839264B2 (en) | 2005-01-04 |
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Legal Events
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| A977 | Report on retrieval |
Free format text: JAPANESE INTERMEDIATE CODE: A971007 Effective date: 20040408 |
|
| A131 | Notification of reasons for refusal |
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|
| A521 | Request for written amendment filed |
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|
| A131 | Notification of reasons for refusal |
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|
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| A711 | Notification of change in applicant |
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| TRDD | Decision of grant or rejection written | ||
| A01 | Written decision to grant a patent or to grant a registration (utility model) |
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| A61 | First payment of annual fees (during grant procedure) |
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|
| R150 | Certificate of patent or registration of utility model |
Free format text: JAPANESE INTERMEDIATE CODE: R150 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20091013 Year of fee payment: 3 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20101013 Year of fee payment: 4 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
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|
| S533 | Written request for registration of change of name |
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|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20101013 Year of fee payment: 4 |
|
| R350 | Written notification of registration of transfer |
Free format text: JAPANESE INTERMEDIATE CODE: R350 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20111013 Year of fee payment: 5 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20121013 Year of fee payment: 6 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20131013 Year of fee payment: 7 |
|
| R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
| R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
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