JPH0888162A - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
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- JPH0888162A JPH0888162A JP6223283A JP22328394A JPH0888162A JP H0888162 A JPH0888162 A JP H0888162A JP 6223283 A JP6223283 A JP 6223283A JP 22328394 A JP22328394 A JP 22328394A JP H0888162 A JPH0888162 A JP H0888162A
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- wiring film
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Abstract
(57)【要約】
【目的】 本発明は、０.5μｍ以下のライン＆スペー
スを有する半導体装置、特にスタックトキャパシタを有
するＤ−ＲＡＭのように、第１層目の金属配線形成時の
グローバル段差がキャパシタの高さに依存し、且つ、第
２層目の金属配線を有する半導体装置の製造方法に関
し、第１層配線形成時の下地段差等に起因する障害を克
服する膜厚の限界値を設定し、高品質のデバイスを得
る。 【構成】 ０．５μｍ以下のライン＆スペースの配線
パターンを有する半導体装置において、第１層配線膜が
形成される下地層の段差を、第１層配線膜形成用フォト
レジスト膜の露光焦点深度以下にするため、第１層配線
膜の下地層の段差は１．０μｍ以下であり、下地層がス
タックトキャパシタからなり、第１層配線膜の膜厚が
０．５μｍ以下であり、第１層配線膜形成用フォトレジ
スト膜の膜厚が１．５μｍ以下であること。
スを有する半導体装置、特にスタックトキャパシタを有
するＤ−ＲＡＭのように、第１層目の金属配線形成時の
グローバル段差がキャパシタの高さに依存し、且つ、第
２層目の金属配線を有する半導体装置の製造方法に関
し、第１層配線形成時の下地段差等に起因する障害を克
服する膜厚の限界値を設定し、高品質のデバイスを得
る。 【構成】 ０．５μｍ以下のライン＆スペースの配線
パターンを有する半導体装置において、第１層配線膜が
形成される下地層の段差を、第１層配線膜形成用フォト
レジスト膜の露光焦点深度以下にするため、第１層配線
膜の下地層の段差は１．０μｍ以下であり、下地層がス
タックトキャパシタからなり、第１層配線膜の膜厚が
０．５μｍ以下であり、第１層配線膜形成用フォトレジ
スト膜の膜厚が１．５μｍ以下であること。
Description
【０００１】
【産業上の利用分野】本発明は、０.5μｍ以下のライン
＆スペースを有する半導体装置、特にスタックトキャパ
シタを有するＤ−ＲＡＭのように、第１層目の金属配線
形成時のグローバル段差がキャパシタの高さに依存し、
且つ、第２層目の金属配線を有する半導体装置の製造方
法に関する。
＆スペースを有する半導体装置、特にスタックトキャパ
シタを有するＤ−ＲＡＭのように、第１層目の金属配線
形成時のグローバル段差がキャパシタの高さに依存し、
且つ、第２層目の金属配線を有する半導体装置の製造方
法に関する。
【０００２】近年、半導体装置の製造において、高集積
化、微細化により、多層配線の段差に起因する工程の困
難さが増大し、これを克服する技術が必要とされてき
た。
化、微細化により、多層配線の段差に起因する工程の困
難さが増大し、これを克服する技術が必要とされてき
た。
【０００３】
【従来の技術】図５〜７は従来例の説明図である。図に
おいて、11は半導体ウェーハ、12は下地電極膜、 12aは
蓄積電極、 12bは対向電極、13は下地絶縁膜、14は第１
層配線膜、15はレジストパターン、16はワード線、17は
ビット線である。
おいて、11は半導体ウェーハ、12は下地電極膜、 12aは
蓄積電極、 12bは対向電極、13は下地絶縁膜、14は第１
層配線膜、15はレジストパターン、16はワード線、17は
ビット線である。
【０００４】従来の半導体装置においては、特に、図５
（ｂ）に示すようなスタックトキャパシタを有するＤ−
ＲＡＭにおいて、第１層配線膜14形成時の下地電極12、
或いは下地絶縁膜13の下地層の段差Ｄの高さは、ほぼス
タックドキャパシタのセルのフィンの高さは０．６〜
１．０μｍ程度となり、このことは、第１層配線膜14の
形成時のフォトレジストの露光の焦点深度（Depth of F
ocus) により決定され、実際の量産工程で限界となる焦
点深度余裕度（マージン）の限界までに制限される。
（ｂ）に示すようなスタックトキャパシタを有するＤ−
ＲＡＭにおいて、第１層配線膜14形成時の下地電極12、
或いは下地絶縁膜13の下地層の段差Ｄの高さは、ほぼス
タックドキャパシタのセルのフィンの高さは０．６〜
１．０μｍ程度となり、このことは、第１層配線膜14の
形成時のフォトレジストの露光の焦点深度（Depth of F
ocus) により決定され、実際の量産工程で限界となる焦
点深度余裕度（マージン）の限界までに制限される。
【０００５】更に、図５（ａ）に示すようなシリンダキ
ャパシタの場合にはキャパシタのシリンダの高さが図５
（ｂ）に示したフィンキャパシタの２倍程度の高さも
１．２〜２．０μｍもあり、従って下地層の段差Ｄもほ
ぼ１．２〜２．０μｍの高さとなる。
ャパシタの場合にはキャパシタのシリンダの高さが図５
（ｂ）に示したフィンキャパシタの２倍程度の高さも
１．２〜２．０μｍもあり、従って下地層の段差Ｄもほ
ぼ１．２〜２．０μｍの高さとなる。
【０００６】すなわち、従来の露光焦点深度は第１層配
線膜が１．０μｍ以上のライン＆スペースの配線パター
ンからなる場合においては、従来の焦点深度は２．５μ
ｍ程度であり、焦点深度の余裕度を上下に０．５μｍ程
度を考慮して、キャパシタセルのフィンの高さは１．５
μｍ以下の段差が許容されており、実際のセルの高さも
各種のキャパシタで、１．０μｍ以上が可能である。
線膜が１．０μｍ以上のライン＆スペースの配線パター
ンからなる場合においては、従来の焦点深度は２．５μ
ｍ程度であり、焦点深度の余裕度を上下に０．５μｍ程
度を考慮して、キャパシタセルのフィンの高さは１．５
μｍ以下の段差が許容されており、実際のセルの高さも
各種のキャパシタで、１．０μｍ以上が可能である。
【０００７】また、第一層配線膜14の膜厚に関しても、
その配線抵抗の要求値により決められ、かなり厚い膜厚
でも使用可能であった。
その配線抵抗の要求値により決められ、かなり厚い膜厚
でも使用可能であった。
【０００８】
【発明が解決しようとする課題】ところが、ライン＆ス
ペースが０.5μｍ以下となり、また、第１層配線膜とし
て高融点金属膜を用いるケースにおいては、その下地層
の段差の高さはフォトレジスト形成時のみならず、第１
層配線膜のエッチング能力にも大きな影響を与えること
がわかってきた。
ペースが０.5μｍ以下となり、また、第１層配線膜とし
て高融点金属膜を用いるケースにおいては、その下地層
の段差の高さはフォトレジスト形成時のみならず、第１
層配線膜のエッチング能力にも大きな影響を与えること
がわかってきた。
【０００９】また、高融点金属によって形成された第１
層配線膜の膜厚が０.5μｍを越えると、第１層配線膜間
の電流リークが生じること、及びその上に形成された第
２層配線膜のリーク電流の増大や歩留りの低下等の影響
を与えることも判ってきた。すなわち、図６の左に示す
ような下地電極膜の高さが０．５μｍ以下の場合に対し
て、図６の右に示すような１.0μｍ以上の下地電極膜の
高さを有する時には、段差の部分においてその上にパタ
ーニングされた第１層配線膜のエッチング残渣を生じ、
第１層配線膜間のショートを引き起こす原因となる。
層配線膜の膜厚が０.5μｍを越えると、第１層配線膜間
の電流リークが生じること、及びその上に形成された第
２層配線膜のリーク電流の増大や歩留りの低下等の影響
を与えることも判ってきた。すなわち、図６の左に示す
ような下地電極膜の高さが０．５μｍ以下の場合に対し
て、図６の右に示すような１.0μｍ以上の下地電極膜の
高さを有する時には、段差の部分においてその上にパタ
ーニングされた第１層配線膜のエッチング残渣を生じ、
第１層配線膜間のショートを引き起こす原因となる。
【００１０】また、図７（ａ）に示すような、ライン＆
スペースが１μｍの場合に従来用いてきた１.7μｍ程度
のフォトレジスト膜の膜厚では、０.5μｍ以下のライン
＆スペース形成時ではレジストパターン15の抜き幅のア
スペクト比が図７（ｂ）に示すように、３を越え、レジ
ストパターン15が倒れるといった現象も起こっている。
スペースが１μｍの場合に従来用いてきた１.7μｍ程度
のフォトレジスト膜の膜厚では、０.5μｍ以下のライン
＆スペース形成時ではレジストパターン15の抜き幅のア
スペクト比が図７（ｂ）に示すように、３を越え、レジ
ストパターン15が倒れるといった現象も起こっている。
【００１１】すなわち、フォトリソグラフィ工程にてフ
ォトレジスト膜を塗布するが、ここで、そのフォトレジ
スト膜の膜厚による第１層配線膜14の形成時には図７に
示すような問題点が生じていた。すなわち、この時、
１．５μｍ以上の膜厚のフォトレジストではレジストパ
ターン倒れが発生し、第１層配線膜間のショートが発生
する。
ォトレジスト膜を塗布するが、ここで、そのフォトレジ
スト膜の膜厚による第１層配線膜14の形成時には図７に
示すような問題点が生じていた。すなわち、この時、
１．５μｍ以上の膜厚のフォトレジストではレジストパ
ターン倒れが発生し、第１層配線膜間のショートが発生
する。
【００１２】更に、０.5μｍ以上の第１層配線膜14につ
いては、従来用いてきたＣＶＤによる層間絶縁膜や、薄
いＳＯＧ膜においては、第１層配線膜14の端部の絶縁膜
形状に起因するフォトレジスト膜の膜厚の増大が、第１
層配線膜14と同様に、アスペクトの増大によるレジスト
パターン倒れを引き起こす。
いては、従来用いてきたＣＶＤによる層間絶縁膜や、薄
いＳＯＧ膜においては、第１層配線膜14の端部の絶縁膜
形状に起因するフォトレジスト膜の膜厚の増大が、第１
層配線膜14と同様に、アスペクトの増大によるレジスト
パターン倒れを引き起こす。
【００１３】本発明は、上記の問題点に鑑み、０．５μ
ｍ以下のライン＆スペースを有する半導体装置の第１層
配線膜の形成時の下地層の段差等に起因する障害を克服
する各種膜厚の限界値を設定し、高品質のデバイスを得
ることを目的として提供される。
ｍ以下のライン＆スペースを有する半導体装置の第１層
配線膜の形成時の下地層の段差等に起因する障害を克服
する各種膜厚の限界値を設定し、高品質のデバイスを得
ることを目的として提供される。
【００１４】
【課題を解決するための手段】図１は本発明の原理説明
図である。図において、１は半導体ウェーハ、２は下地
電極膜、３は下地絶縁膜、４は第１層配線膜、５は第１
層配線膜形成用フォトレジスト膜である。
図である。図において、１は半導体ウェーハ、２は下地
電極膜、３は下地絶縁膜、４は第１層配線膜、５は第１
層配線膜形成用フォトレジスト膜である。
【００１５】前述したように、半導体デバイスの多層配
線において、キャパシタセル等の下地電極や下地絶縁膜
等の下地層の段差Ｄの高さは、微細パターンの第１層配
線膜４を形成するための第１層配線膜形成用レジスト膜
５の露光の焦点深度Ｂにより決定され、実際の量産工程
で限界となる焦点深度のマージンＣの限界まで、その高
さが制限されることとなる。
線において、キャパシタセル等の下地電極や下地絶縁膜
等の下地層の段差Ｄの高さは、微細パターンの第１層配
線膜４を形成するための第１層配線膜形成用レジスト膜
５の露光の焦点深度Ｂにより決定され、実際の量産工程
で限界となる焦点深度のマージンＣの限界まで、その高
さが制限されることとなる。
【００１６】すなわち、図１に示すように、露光装置の
焦点深度Ａそのものは露光技術とフォトレジスト膜のパ
ターンの線巾により決まるものであるが、或る点におい
てパターン寸法が、細くなったり太くなったり変形した
りせず、一定の適正範囲に内に形成出来る焦点深度であ
る露光焦点深度Ｂは下地層の段差Ｄと量産余裕度（ばら
つきの許容範囲）Ｃとの和であり、例えば０．４±０．
０４μｍ巾のレジストパターンが形成出来る焦点深度の
量が２．０μｍであれば、量産時のばらつきである量産
余裕度Ｃを上側Ｃ1 と下側Ｃ2 に０．５μｍづつ、合わ
せて１．０μｍとすれば、下地層の段差Ｄは焦点深度Ａ
から量産余裕度Ｃを差し引いた露光焦点深度Ｂの１．０
μｍより低く例えば０．９μｍ以下にする必要がある。
焦点深度Ａそのものは露光技術とフォトレジスト膜のパ
ターンの線巾により決まるものであるが、或る点におい
てパターン寸法が、細くなったり太くなったり変形した
りせず、一定の適正範囲に内に形成出来る焦点深度であ
る露光焦点深度Ｂは下地層の段差Ｄと量産余裕度（ばら
つきの許容範囲）Ｃとの和であり、例えば０．４±０．
０４μｍ巾のレジストパターンが形成出来る焦点深度の
量が２．０μｍであれば、量産時のばらつきである量産
余裕度Ｃを上側Ｃ1 と下側Ｃ2 に０．５μｍづつ、合わ
せて１．０μｍとすれば、下地層の段差Ｄは焦点深度Ａ
から量産余裕度Ｃを差し引いた露光焦点深度Ｂの１．０
μｍより低く例えば０．９μｍ以下にする必要がある。
【００１７】このように、本発明は、第１層配線膜形成
時の下地層の段差が何μｍであれば、第１層配線膜形成
が可能であるか、また、第１層配線の膜厚が何μｍであ
れば第１層配線膜及び第２層配線膜のリーク問題が解決
できるかを実験的に明らかにし、その限界値を明らかに
することで、第１層配線膜の下地のグローバル段差の許
容値、第１層配線膜のトータル膜厚、また第１層配線膜
形成のためのフォトレジスト膜厚の限界値を示す。ま
た、第２層配線膜のリーク電流を減らす方法について
は、滑らかな下地層の形成のための厚いＳＯＧ膜を使用
する。
時の下地層の段差が何μｍであれば、第１層配線膜形成
が可能であるか、また、第１層配線の膜厚が何μｍであ
れば第１層配線膜及び第２層配線膜のリーク問題が解決
できるかを実験的に明らかにし、その限界値を明らかに
することで、第１層配線膜の下地のグローバル段差の許
容値、第１層配線膜のトータル膜厚、また第１層配線膜
形成のためのフォトレジスト膜厚の限界値を示す。ま
た、第２層配線膜のリーク電流を減らす方法について
は、滑らかな下地層の形成のための厚いＳＯＧ膜を使用
する。
【００１８】すなわち、本発明の目的は、図１に示すよ
うに、０．５μｍ以下のライン＆スペースの配線パター
ンを有する半導体装置において、第１層配線膜が形成さ
れる下地層の段差Ｄを、第１層配線膜形成用フォトレジ
スト膜の露光焦点深度Ｂ以下にすることにより達成され
る。
うに、０．５μｍ以下のライン＆スペースの配線パター
ンを有する半導体装置において、第１層配線膜が形成さ
れる下地層の段差Ｄを、第１層配線膜形成用フォトレジ
スト膜の露光焦点深度Ｂ以下にすることにより達成され
る。
【００１９】
【作用】上記のように、本発明では０.5μｍ以下のライ
ン＆スペースを有するスタックトキャパシタ形のＤ−Ｒ
ＡＭにおいて、その第１層配線膜の形成時の下地層の段
差を１.0μｍ以下に限定することで、第１層配線膜のフ
ォトレジスト膜の形成や、エッチング性能を向上し、そ
の第１層配線膜そのもののトータル膜厚を０.5μｍとす
ることで、第１層配線膜、及び第２層配線膜間のリーク
電流を下げることが可能となる。
ン＆スペースを有するスタックトキャパシタ形のＤ−Ｒ
ＡＭにおいて、その第１層配線膜の形成時の下地層の段
差を１.0μｍ以下に限定することで、第１層配線膜のフ
ォトレジスト膜の形成や、エッチング性能を向上し、そ
の第１層配線膜そのもののトータル膜厚を０.5μｍとす
ることで、第１層配線膜、及び第２層配線膜間のリーク
電流を下げることが可能となる。
【００２０】また、第１層配線膜形成時のフォトレジス
ト膜の膜厚を１.5μｍ以下にすることで、レジストパタ
ーンのアスペクト比を軽減し、レジストパターン倒れを
防止する。但し、この技術はエッチング時のレジストア
ッシングレートに大きく影響するため、第１層配線膜の
トータル膜厚制限と併せて用いることが必要となる。
ト膜の膜厚を１.5μｍ以下にすることで、レジストパタ
ーンのアスペクト比を軽減し、レジストパターン倒れを
防止する。但し、この技術はエッチング時のレジストア
ッシングレートに大きく影響するため、第１層配線膜の
トータル膜厚制限と併せて用いることが必要となる。
【００２１】更に、第１層配線膜として、１μｍ以上の
膜厚を用いざるを得ない場合においては、問題点となる
第２層配線膜のリーク電流が、第２層配線膜端部のレジ
スト膜厚の変動に起因するものであるから、ＣＶＤ層間
絶縁膜上に厚いＳＯＧ膜を塗布することで、滑らかなフ
ォトレジスト膜の下地を形成し、フォトレジストの膜厚
の変動を極力抑えるという手段を用いることで、リーク
電流の問題を回避することが可能となる。
膜厚を用いざるを得ない場合においては、問題点となる
第２層配線膜のリーク電流が、第２層配線膜端部のレジ
スト膜厚の変動に起因するものであるから、ＣＶＤ層間
絶縁膜上に厚いＳＯＧ膜を塗布することで、滑らかなフ
ォトレジスト膜の下地を形成し、フォトレジストの膜厚
の変動を極力抑えるという手段を用いることで、リーク
電流の問題を回避することが可能となる。
【００２２】
【実施例】図２〜図４は本発明の実施例の説明図であ
る。図において、３は下地絶縁膜、４は第１層配線膜、
６は層間絶縁膜、７は第２層配線膜、８はカバー絶縁
膜、９はＳＯＧ膜である。
る。図において、３は下地絶縁膜、４は第１層配線膜、
６は層間絶縁膜、７は第２層配線膜、８はカバー絶縁
膜、９はＳＯＧ膜である。
【００２３】一般に半導体デバイスの電極配線パターン
において、高密度、高集積の場合、信号線は極端に密集
して配線する必要があるため、製造技術のレベルぎりぎ
で配線巾及び配線間隔をとるので、配線巾及び配線間隔
が同じ寸法のものを繰り返すパターンが多い。
において、高密度、高集積の場合、信号線は極端に密集
して配線する必要があるため、製造技術のレベルぎりぎ
で配線巾及び配線間隔をとるので、配線巾及び配線間隔
が同じ寸法のものを繰り返すパターンが多い。
【００２４】本発明では、０．５μｍ巾の配線パターン
と０．５μｍ巾の配線間隔を交互に繰り返したパターン
の場合を０．５μｍのライン＆スペースと定義する。本
発明ではライン＆スペースが０．５μｍ以下の配線パタ
ーンに限定して、下地層の段差を露光焦点深度以下とし
ているが、根拠としては、実際にフォトレジストの塗布
膜厚は２μｍ以下の場合が多く、実験的にフォトレジス
トの露光装置の焦点深度（ＤＯＦ）が図２に示すよう
に、焦点深度が２μｍ以下に狭まるのはライン＆スペー
スが０．５μｍ以下の場合となるためである。
と０．５μｍ巾の配線間隔を交互に繰り返したパターン
の場合を０．５μｍのライン＆スペースと定義する。本
発明ではライン＆スペースが０．５μｍ以下の配線パタ
ーンに限定して、下地層の段差を露光焦点深度以下とし
ているが、根拠としては、実際にフォトレジストの塗布
膜厚は２μｍ以下の場合が多く、実験的にフォトレジス
トの露光装置の焦点深度（ＤＯＦ）が図２に示すよう
に、焦点深度が２μｍ以下に狭まるのはライン＆スペー
スが０．５μｍ以下の場合となるためである。
【００２５】本発明の第１の実施例として６４ＭのＤ−
ＲＡＭの多層配線形成プロセスの例を示す。従来例で述
べた図５（ａ）に示すようなシリンダ構造や単純スタッ
ク構造においては２．０μｍ以上の下地段差を有する
が、図５（ｂ）に示すようなフィン構造を有するスタッ
クトキャパシタにおいては第１層配線膜４形成時の下地
層の段差として、約１μｍの下地層の段差を有していた
が、本発明のキャパシタにおいてはフィンの段差を０．
５μｍ以下に抑え、第１層配線膜も０．５μｍ以下とす
ることが必要となる。
ＲＡＭの多層配線形成プロセスの例を示す。従来例で述
べた図５（ａ）に示すようなシリンダ構造や単純スタッ
ク構造においては２．０μｍ以上の下地段差を有する
が、図５（ｂ）に示すようなフィン構造を有するスタッ
クトキャパシタにおいては第１層配線膜４形成時の下地
層の段差として、約１μｍの下地層の段差を有していた
が、本発明のキャパシタにおいてはフィンの段差を０．
５μｍ以下に抑え、第１層配線膜も０．５μｍ以下とす
ることが必要となる。
【００２６】図３（ａ）の従来例に対比して示す図３
（ｂ）の本発明の実施例では、下地層の段差の状況は図
１や図５で説明したので省略し、下地絶縁膜３上に第１
層配線膜４を形成するところから説明する。
（ｂ）の本発明の実施例では、下地層の段差の状況は図
１や図５で説明したので省略し、下地絶縁膜３上に第１
層配線膜４を形成するところから説明する。
【００２７】微細パターンのため、第１層配線膜４とし
てポリSi膜やAl膜に代わって、高融点金属配線を用い
る。例えば、スパッタ法によりＴｉ膜を 100〜300 Å、
その後グルーレイヤー（バリア膜）として連続してＴｉ
Ｎ膜を 400〜600 Åの厚さにスパッタ法により形成す
る。
てポリSi膜やAl膜に代わって、高融点金属配線を用い
る。例えば、スパッタ法によりＴｉ膜を 100〜300 Å、
その後グルーレイヤー（バリア膜）として連続してＴｉ
Ｎ膜を 400〜600 Åの厚さにスパッタ法により形成す
る。
【００２８】続いて、ＣＶＤ法により下地絶縁膜３上の
全面にＷ膜を 3,000〜 4,000Åの厚さに被覆形成する。
またＷ膜のパターニングのために、反射防止膜としてア
モルファスカーボン（α−Ｃ）膜を 500〜600 Åの厚さ
にスパッタ法にて被覆し、フォトリソグラフィ工程に進
める。この時の第１層配線膜４のグローバルの厚さは
０．５μｍ以下となる。
全面にＷ膜を 3,000〜 4,000Åの厚さに被覆形成する。
またＷ膜のパターニングのために、反射防止膜としてア
モルファスカーボン（α−Ｃ）膜を 500〜600 Åの厚さ
にスパッタ法にて被覆し、フォトリソグラフィ工程に進
める。この時の第１層配線膜４のグローバルの厚さは
０．５μｍ以下となる。
【００２９】フォトリソグラフィ工程にて第１層配線膜
膜形成用のフォトレジスト膜を塗布するが、ここで、そ
のフォトレジスト膜の膜厚による第１層配線膜４の形成
時には従来例でのべたような図３に示す問題点が生じて
いた。すなわち、この時、１．５μｍ以上のフォトレジ
スト膜ではレジストパターン倒れが発生し、第１層配線
膜４間のショートが発生する。
膜形成用のフォトレジスト膜を塗布するが、ここで、そ
のフォトレジスト膜の膜厚による第１層配線膜４の形成
時には従来例でのべたような図３に示す問題点が生じて
いた。すなわち、この時、１．５μｍ以上のフォトレジ
スト膜ではレジストパターン倒れが発生し、第１層配線
膜４間のショートが発生する。
【００３０】この問題は１.5μｍ以下の厚さのフォトレ
ジスト膜を用いる本発明で解消することが可能となる。
この場合、ブランケットＷ膜厚が、4,500 Åを越えると
グルーレイヤーを含めた第１層配線膜４のグローバル膜
厚が０．5 μｍを越えてしまい、対レジスト選択比の問
題からフォトレジスト膜を充分残したままエッチングを
完了することが困難となり、実際の出来上り配線形状が
悪化する。
ジスト膜を用いる本発明で解消することが可能となる。
この場合、ブランケットＷ膜厚が、4,500 Åを越えると
グルーレイヤーを含めた第１層配線膜４のグローバル膜
厚が０．5 μｍを越えてしまい、対レジスト選択比の問
題からフォトレジスト膜を充分残したままエッチングを
完了することが困難となり、実際の出来上り配線形状が
悪化する。
【００３１】次に、１.0μｍ以上の下地層の段差を有す
る時も従来例の図５で示したように、段差部においてエ
ッチング残渣を生じ、第１層配線膜の間ショートとなっ
てしまう。また、同時に、０.5μｍ程度の段差では問題
ないことも分り、図３（ｃ）に示すような本発明の第２
の実施例のように、ここで０．５μｍの下地層の段差で
抑えられるフィン形キャパシタ以外の、下地層の段差が
１．０μｍにもなるシリンダキャパシタ等を採用する場
合においても、下地層の段差は１.0μｍ以下に抑えるこ
とが必要である。
る時も従来例の図５で示したように、段差部においてエ
ッチング残渣を生じ、第１層配線膜の間ショートとなっ
てしまう。また、同時に、０.5μｍ程度の段差では問題
ないことも分り、図３（ｃ）に示すような本発明の第２
の実施例のように、ここで０．５μｍの下地層の段差で
抑えられるフィン形キャパシタ以外の、下地層の段差が
１．０μｍにもなるシリンダキャパシタ等を採用する場
合においても、下地層の段差は１.0μｍ以下に抑えるこ
とが必要である。
【００３２】第１層配線膜形成後、層間絶縁膜６を形成
する。層間絶縁膜６としては、例えば、ＰＥ−ＣＶＤ法
によるＳｉＯＮ膜を 1,000〜2,000 Åの厚さに、続いて
常圧Ｏ3 −ＴＥＯＳ法によるＮＳＧ膜を 6,000〜8,000
Åの厚さに形成する。
する。層間絶縁膜６としては、例えば、ＰＥ−ＣＶＤ法
によるＳｉＯＮ膜を 1,000〜2,000 Åの厚さに、続いて
常圧Ｏ3 −ＴＥＯＳ法によるＮＳＧ膜を 6,000〜8,000
Åの厚さに形成する。
【００３３】次に、ビアホール窓の開口、及びビアホー
ルのエッチング後に、第２層配線膜７を成膜する。ここ
では、バリアメタル膜としてＴｉＮ膜を 1,000Åの厚さ
に、次にAl膜を１.0μｍの厚さに、反射防止膜としての
ＴｉＮ膜を 350Åの厚さに連続してスパッタ法により形
成する。
ルのエッチング後に、第２層配線膜７を成膜する。ここ
では、バリアメタル膜としてＴｉＮ膜を 1,000Åの厚さ
に、次にAl膜を１.0μｍの厚さに、反射防止膜としての
ＴｉＮ膜を 350Åの厚さに連続してスパッタ法により形
成する。
【００３４】こうして形成した第２層金属配線膜７をエ
ッチングした後、この第２層配線膜７のリーク電流の第
１層配線膜４の膜厚依存性は、図４に示すように、第１
層金属配線膜４の膜厚が０.5μｍより厚い場合が、０.5
μｍより薄い場合に比べてリーク電流が高く、歩留りが
悪くなっている。
ッチングした後、この第２層配線膜７のリーク電流の第
１層配線膜４の膜厚依存性は、図４に示すように、第１
層金属配線膜４の膜厚が０.5μｍより厚い場合が、０.5
μｍより薄い場合に比べてリーク電流が高く、歩留りが
悪くなっている。
【００３５】そこで、第２層配線膜７の問題からも第１
層配線膜４のグローバルな膜厚は薄い方が望ましいこと
が分る。すなわち、薄くすることで、第１層配線膜４の
端部での常圧Ｏ3 −ＴＥＯＳ法により形成したＮＳＧ膜
の形状が滑らかになり、レジストの厚膜化を抑制するこ
とができるためである。
層配線膜４のグローバルな膜厚は薄い方が望ましいこと
が分る。すなわち、薄くすることで、第１層配線膜４の
端部での常圧Ｏ3 −ＴＥＯＳ法により形成したＮＳＧ膜
の形状が滑らかになり、レジストの厚膜化を抑制するこ
とができるためである。
【００３６】次に、本発明の第２の実施例として、第１
配線膜４の膜厚が０.5μｍを越える場合の層間絶縁膜６
の形成方法を示す。上記常圧Ｏ3 −ＴＥＯＳ膜成膜後、
ＳＯＧ膜９を 4,000〜5,000 Åの厚さに塗布し、キュア
することで、常圧Ｏ3 −ＴＥＯＳの段差を緩和すること
ができる。
配線膜４の膜厚が０.5μｍを越える場合の層間絶縁膜６
の形成方法を示す。上記常圧Ｏ3 −ＴＥＯＳ膜成膜後、
ＳＯＧ膜９を 4,000〜5,000 Åの厚さに塗布し、キュア
することで、常圧Ｏ3 −ＴＥＯＳの段差を緩和すること
ができる。
【００３７】この緩和目的は、図３（ｃ）に示すよう
に、第１層配線膜４が密な場所に対するものではなく、
第１層配線膜４の粗な部分において特に強調される適正
に近い形状により生じた段差によるレジスト膜厚の厚膜
化の防止であり、この段差部において滑らかなＳＯＧ膜
９を形成することが肝心となる。
に、第１層配線膜４が密な場所に対するものではなく、
第１層配線膜４の粗な部分において特に強調される適正
に近い形状により生じた段差によるレジスト膜厚の厚膜
化の防止であり、この段差部において滑らかなＳＯＧ膜
９を形成することが肝心となる。
【００３８】
【発明の効果】以上説明したように、本発明によれば、
スタックトキャパシタを有するＤ−ＲＡＭのように、下
地層にセル等の下地電極の段差のある半導体デバイスの
０．５μｍ以下のライン＆スペースを有する第１層配線
膜、及び第２層配線膜のパターン形成に効果を奏し、係
る半導体デバイスの歩留り向上、及び性能向上に寄与す
るところが大きい。
スタックトキャパシタを有するＤ−ＲＡＭのように、下
地層にセル等の下地電極の段差のある半導体デバイスの
０．５μｍ以下のライン＆スペースを有する第１層配線
膜、及び第２層配線膜のパターン形成に効果を奏し、係
る半導体デバイスの歩留り向上、及び性能向上に寄与す
るところが大きい。
【図１】 本発明の原理説明図
【図２】 本発明の実施例の説明図（その１）
【図３】 本発明の実施例の説明図（その２）
【図４】 本発明の実施例の説明図（その３）
【図５】 従来例の説明図（その１）
【図６】 従来例の説明図（その２）
【図７】 従来例の説明図（その３）
図において １ 半導体ウェーハ ２ 下地電極膜 ３ 下地絶縁膜 ４ 第１層配線膜 ５ 第１層配線膜形成用フォトレジスト膜 ６ 層間絶縁膜 ７ 第２層配線膜 ８ カバー絶縁膜 ９ ＳＯＧ膜
───────────────────────────────────────────────────── フロントページの続き (72)発明者 松永 大輔 神奈川県川崎市中原区上小田中1015番地 富士通株式会社内 (72)発明者 田中 裕之 神奈川県川崎市中原区上小田中1015番地 富士通株式会社内
Claims (5)
- 【請求項１】 半導体ウェーハ露光時のフォトレジスト
膜の焦点深度から焦点深度余裕度を差し引いた値を露光
焦点深度と定義した場合、 ０．５μｍ以下のライン＆スペースの配線パターンを有
する半導体装置において、第１層配線膜が形成される下
地層の段差を、該第１層配線膜形成用フォトレジスト膜
の露光焦点深度以下にすることを特徴とする半導体装置
の製造方法。 - 【請求項２】 前記下地層の段差が１．０μｍ以下であ
ることを特徴とする請求項１記載の半導体装置の製造方
法。 - 【請求項３】 前記下地層がスタックトキャパシタから
なることを特徴とする請求項１または２記載の半導体装
置の製造方法。 - 【請求項４】 前記第１層配線膜の膜厚が０．５μｍ以
下であることを特徴とする請求項１、２または３記載の
半導体装置の製造方法。 - 【請求項５】 前記第１層配線膜形成用フォトレジスト
膜の膜厚が１．５μｍ以下であることを特徴とする請求
項１〜４記載の半導体装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP6223283A JPH0888162A (ja) | 1994-09-19 | 1994-09-19 | 半導体装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP6223283A JPH0888162A (ja) | 1994-09-19 | 1994-09-19 | 半導体装置の製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0888162A true JPH0888162A (ja) | 1996-04-02 |
Family
ID=16795707
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP6223283A Withdrawn JPH0888162A (ja) | 1994-09-19 | 1994-09-19 | 半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0888162A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6839264B2 (en) | 2002-03-22 | 2005-01-04 | Nec Electronics Corporation | Semiconductor device without adverse effects caused by inclinations of word line and bit line |
| CN112158794A (zh) * | 2020-09-04 | 2021-01-01 | 杭州探真纳米科技有限公司 | 一种采用等离子体刻蚀制备原子力显微镜探针阶梯型基底的方法 |
-
1994
- 1994-09-19 JP JP6223283A patent/JPH0888162A/ja not_active Withdrawn
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6839264B2 (en) | 2002-03-22 | 2005-01-04 | Nec Electronics Corporation | Semiconductor device without adverse effects caused by inclinations of word line and bit line |
| CN112158794A (zh) * | 2020-09-04 | 2021-01-01 | 杭州探真纳米科技有限公司 | 一种采用等离子体刻蚀制备原子力显微镜探针阶梯型基底的方法 |
| CN112158794B (zh) * | 2020-09-04 | 2024-03-22 | 杭州探真纳米科技有限公司 | 一种采用等离子体刻蚀制备原子力显微镜探针阶梯型基底的方法 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A300 | Application deemed to be withdrawn because no request for examination was validly filed |
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