JP3234709B2 - 不揮発性半導体記憶装置 - Google Patents
不揮発性半導体記憶装置Info
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- G11C16/02—Erasable programmable read-only memories electrically programmable
- G11C16/06—Auxiliary circuits, e.g. for writing into memory
- G11C16/26—Sensing or reading circuits; Data output circuits
- G11C16/28—Sensing or reading circuits; Data output circuits using differential sensing or reference cells, e.g. dummy cells
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- Engineering & Computer Science (AREA)
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- Semiconductor Memories (AREA)
Description
【０００１】
【産業上の利用分野】本発明は不揮発性半導体記憶装置
に関する。特には、フローティングゲートを備え、該フ
ローティングゲートに於ける電荷蓄積状態によりデータ
を記憶するようにした不揮発性半導体記憶装置に関する
ものである。
に関する。特には、フローティングゲートを備え、該フ
ローティングゲートに於ける電荷蓄積状態によりデータ
を記憶するようにした不揮発性半導体記憶装置に関する
ものである。
【０００２】
【従来の技術】従来、この種の不揮発性半導体記憶装置
としては、図１２に示すようなものがある。図中、ＳＡ
はセンスアンプ、ＹＤはＹ方向のデコーダ、ＭＣは不揮
発性メモリセル（２個のセルを含む）、ＷＬ１〜ｎはワ
ード線、ＢＬ１〜ｍはビット線、ＳＯは不揮発性メモリ
セルのソース線を示す。ワード線はＸ方向デコーダ（図
示せず）により選択される。図１３はセンスアンプＳＡ
の回路例を示す。ＩＮには選択ビット線ＢＬｉ（ｉ＝
１，…，ｍ）の電位が印加される。一方、ＶREFは所定
の参照電位である。ＳＳは制御信号であり、ＳＳがＬレ
ベルの期間にプリチャージが行われ、ＳＳがＨレベルの
期間にセンス動作が行われて、出力信号（記憶データ）
がＤＯＵＴとして出力される。
としては、図１２に示すようなものがある。図中、ＳＡ
はセンスアンプ、ＹＤはＹ方向のデコーダ、ＭＣは不揮
発性メモリセル（２個のセルを含む）、ＷＬ１〜ｎはワ
ード線、ＢＬ１〜ｍはビット線、ＳＯは不揮発性メモリ
セルのソース線を示す。ワード線はＸ方向デコーダ（図
示せず）により選択される。図１３はセンスアンプＳＡ
の回路例を示す。ＩＮには選択ビット線ＢＬｉ（ｉ＝
１，…，ｍ）の電位が印加される。一方、ＶREFは所定
の参照電位である。ＳＳは制御信号であり、ＳＳがＬレ
ベルの期間にプリチャージが行われ、ＳＳがＨレベルの
期間にセンス動作が行われて、出力信号（記憶データ）
がＤＯＵＴとして出力される。
【０００３】この半導体記憶装置は、フローティングゲ
ートに蓄積された電荷量により不揮発性メモリセルトラ
ンジスタのしきい値が変化する現象を利用してデータの
読み出しを行なうものであり、ソース線ＳＯを接地して
ビット線ＢＬを任意の電圧レベルに充電し、ワード線Ｗ
Ｌの電圧レベルを上昇させた時に、ビット線に充電され
た電荷のソース側への流出による減少量の違いにより、
不揮発性メモリセルトランジスタのしきい値レベルを判
定し、“１”または“０”のデータを読み出す。
ートに蓄積された電荷量により不揮発性メモリセルトラ
ンジスタのしきい値が変化する現象を利用してデータの
読み出しを行なうものであり、ソース線ＳＯを接地して
ビット線ＢＬを任意の電圧レベルに充電し、ワード線Ｗ
Ｌの電圧レベルを上昇させた時に、ビット線に充電され
た電荷のソース側への流出による減少量の違いにより、
不揮発性メモリセルトランジスタのしきい値レベルを判
定し、“１”または“０”のデータを読み出す。
【０００４】
【発明が解決しようとする課題】しかしながら、上記従
来の回路では、読み出し時に不揮発性メモリセルトラン
ジスタのソース線を接地する必要があるため、不揮発性
メモリセルトランジスタにソース拡散領域及びそのソー
ス拡散領域に電位を供給するためのコンタクト領域がメ
モリセルアレー内に必要となり、チップ面積が増大する
という問題があった。また、不揮発性メモリセルのデー
タを過剰消去すると、不揮発性メモリセルトランジスタ
のしきい値が負となり、読み出し動作前のビット線を予
め任意のレベルにプリチャージするときに非選択のワー
ド線に連なる不揮発性メモリセルトランジスタがオンし
てしまうため、ビット線をプリチャージすることが不可
能か、選択されたワード線に連なる不揮発性メモリセル
トランジスタがオフしているにもかかわらず非選択のワ
ード線に連なる不揮発性メモリセルトランジスタがオン
してしまうため誤ったデータ読み出しをする可能性があ
った。
来の回路では、読み出し時に不揮発性メモリセルトラン
ジスタのソース線を接地する必要があるため、不揮発性
メモリセルトランジスタにソース拡散領域及びそのソー
ス拡散領域に電位を供給するためのコンタクト領域がメ
モリセルアレー内に必要となり、チップ面積が増大する
という問題があった。また、不揮発性メモリセルのデー
タを過剰消去すると、不揮発性メモリセルトランジスタ
のしきい値が負となり、読み出し動作前のビット線を予
め任意のレベルにプリチャージするときに非選択のワー
ド線に連なる不揮発性メモリセルトランジスタがオンし
てしまうため、ビット線をプリチャージすることが不可
能か、選択されたワード線に連なる不揮発性メモリセル
トランジスタがオフしているにもかかわらず非選択のワ
ード線に連なる不揮発性メモリセルトランジスタがオン
してしまうため誤ったデータ読み出しをする可能性があ
った。
【０００５】これらの問題を解決する手段として、公開
特許公報昭５９−１４７４６１に示される回路が従来提
案されているが、該文献の第２図に示される回路では、
メモリセルのデータ読み出し時にツェナー又はアバラン
シェ降伏により発生するキャリアにより浮遊ゲートへの
データ書込みが行われるために、書込みデータが変化す
るという欠点があり、不揮発性メモリにも拘らずデータ
のリフレッシュが必要となる。又、該文献の第４図に示
される回路では、ビット線が制御ゲートの役目を兼ねて
おり、同一ビット線には２個以上のメモリセルを配置す
ることが不可能なため、従来の制御ゲート方向のデコー
ドができないのでメモリアレーの高集積化が不可能であ
る。
特許公報昭５９−１４７４６１に示される回路が従来提
案されているが、該文献の第２図に示される回路では、
メモリセルのデータ読み出し時にツェナー又はアバラン
シェ降伏により発生するキャリアにより浮遊ゲートへの
データ書込みが行われるために、書込みデータが変化す
るという欠点があり、不揮発性メモリにも拘らずデータ
のリフレッシュが必要となる。又、該文献の第４図に示
される回路では、ビット線が制御ゲートの役目を兼ねて
おり、同一ビット線には２個以上のメモリセルを配置す
ることが不可能なため、従来の制御ゲート方向のデコー
ドができないのでメモリアレーの高集積化が不可能であ
る。
【０００６】本発明は、以上の問題点を解決するために
考案されたものであり、不揮発性メモリセルの制御ゲー
トの電圧レベルを変化させた時、制御ゲート−フローテ
ィングゲート間容量、フローティングゲート−ドレイン
拡散間容量、及びフローティングゲート−チャネル間容
量により変化するビット線電圧レベルの、フローティン
グゲートに蓄積された電荷量の変化に伴い変化するフロ
ーティングゲート−チャネル間容量分と内部発生した電
圧レベルを比較増幅して読み出し動作を行なう事によ
り、不揮発性メモリセルトランジスタのソース拡散領域
が不必要となり、データ読み出し時にメモリセルに書か
れてあるデータに変化のない不揮発性半導体記憶装置の
提供を目的とする。また、本発明の不揮発性メモリセル
に、多値データを不揮発性メモリセルトランジスタの制
御ゲート−チャネル間容量値に変換して記憶し、複数の
蓄積電荷量の異なる不揮発性メモリセルからの読み出し
レベルと比較することにより、不揮発性メモリセルに書
き込まれた多値データを読み出すという手法を用いるこ
とにより、単位データあたりの占有面積をさらに低減す
ることができる。
考案されたものであり、不揮発性メモリセルの制御ゲー
トの電圧レベルを変化させた時、制御ゲート−フローテ
ィングゲート間容量、フローティングゲート−ドレイン
拡散間容量、及びフローティングゲート−チャネル間容
量により変化するビット線電圧レベルの、フローティン
グゲートに蓄積された電荷量の変化に伴い変化するフロ
ーティングゲート−チャネル間容量分と内部発生した電
圧レベルを比較増幅して読み出し動作を行なう事によ
り、不揮発性メモリセルトランジスタのソース拡散領域
が不必要となり、データ読み出し時にメモリセルに書か
れてあるデータに変化のない不揮発性半導体記憶装置の
提供を目的とする。また、本発明の不揮発性メモリセル
に、多値データを不揮発性メモリセルトランジスタの制
御ゲート−チャネル間容量値に変換して記憶し、複数の
蓄積電荷量の異なる不揮発性メモリセルからの読み出し
レベルと比較することにより、不揮発性メモリセルに書
き込まれた多値データを読み出すという手法を用いるこ
とにより、単位データあたりの占有面積をさらに低減す
ることができる。
【０００７】
【課題を解決するための手段】本発明に係る不揮発性半
導体記憶装置は、半導体基板と、該半導体基板上に絶縁
膜を介して形成されたフローティングゲートと、該フロ
ーティングゲートと絶縁膜を介して容量結合される制御
ゲートと、上記半導体基板内に設けられ、上記フローテ
ィングゲート下の基板部分と接続される、基板と反対導
電型の不純物拡散領域と、該領域に接続されたデータ線
とを備えて成るメモリセルがマトリックス状に配列され
て成る不揮発性半導体記憶装置であって、上記制御ゲー
トに読み出し用制御電圧を印加する手段と、上記制御電
圧印加時に於ける、上記フローティングゲート蓄積電荷
量の相違に基づく上記フローティングゲート・上記半導
体基板間容量の相違に起因する上記データ線電位の相違
に基づき、記憶データを判定して出力する手段とを設け
て成ることを特徴とするものである。
導体記憶装置は、半導体基板と、該半導体基板上に絶縁
膜を介して形成されたフローティングゲートと、該フロ
ーティングゲートと絶縁膜を介して容量結合される制御
ゲートと、上記半導体基板内に設けられ、上記フローテ
ィングゲート下の基板部分と接続される、基板と反対導
電型の不純物拡散領域と、該領域に接続されたデータ線
とを備えて成るメモリセルがマトリックス状に配列され
て成る不揮発性半導体記憶装置であって、上記制御ゲー
トに読み出し用制御電圧を印加する手段と、上記制御電
圧印加時に於ける、上記フローティングゲート蓄積電荷
量の相違に基づく上記フローティングゲート・上記半導
体基板間容量の相違に起因する上記データ線電位の相違
に基づき、記憶データを判定して出力する手段とを設け
て成ることを特徴とするものである。
【０００８】また、上記読み出し用制御電圧印加時の上
記データ線電位と所定の参照電位との大小関係を検出し
て、記憶データを判定・出力する手段を設けて成ること
を特徴とするものである。
記データ線電位と所定の参照電位との大小関係を検出し
て、記憶データを判定・出力する手段を設けて成ること
を特徴とするものである。
【０００９】さらに、上記所定の参照電位出力手段とし
て、データ記憶用メモリセルと同一構造を有し、且つ、
そのフローティングゲートに所定量の電荷が蓄積された
ダミーセルを設けて成ることを特徴とするものである。
て、データ記憶用メモリセルと同一構造を有し、且つ、
そのフローティングゲートに所定量の電荷が蓄積された
ダミーセルを設けて成ることを特徴とするものである。
【００１０】また、本発明に係る不揮発性半導体記憶装
置は、上記フローティングゲートに、書き込みデータに
応じて、互いに異なる複数量の電荷が選択的に蓄積され
ると共に、上記読み出し用制御電圧印加時の上記データ
線電位と、互いに異なる複数の参照電位との大小関係を
検出して記憶データを判定・出力する手段を設けて成る
ことを特徴とするものである。
置は、上記フローティングゲートに、書き込みデータに
応じて、互いに異なる複数量の電荷が選択的に蓄積され
ると共に、上記読み出し用制御電圧印加時の上記データ
線電位と、互いに異なる複数の参照電位との大小関係を
検出して記憶データを判定・出力する手段を設けて成る
ことを特徴とするものである。
【００１１】また、上記複数の参照電位の出力手段とし
て、データ記憶用メモリセルと同一構造を有し、且つ、
そのフローティングゲートに、それぞれ互いに異なる所
定量の電荷が蓄積された複数のダミーセルを設けて成る
ことを特徴とするものである。
て、データ記憶用メモリセルと同一構造を有し、且つ、
そのフローティングゲートに、それぞれ互いに異なる所
定量の電荷が蓄積された複数のダミーセルを設けて成る
ことを特徴とするものである。
【００１２】さらに、本発明に係る不揮発性半導体記憶
装置は、上記不揮発性半導体記憶装置に於いて、各メモ
リセル毎に、上記フローティングゲート下の基板部分と
上記不純物拡散領域との間の領域上に絶縁膜を介して形
成された選択ゲートを設けて成ることを特徴とするもの
である。
装置は、上記不揮発性半導体記憶装置に於いて、各メモ
リセル毎に、上記フローティングゲート下の基板部分と
上記不純物拡散領域との間の領域上に絶縁膜を介して形
成された選択ゲートを設けて成ることを特徴とするもの
である。
【００１３】本発明に係る不揮発性半導体記憶装置は、
不揮発性メモリセルの制御ゲートと該不揮発性メモリセ
ルのチャネル間の容量により、ワード線レベルの上昇を
反映したチャネルレベルの上昇のフローティングゲート
の蓄積電荷量比例分を増幅して読み出し動作を行なうこ
とにより、不揮発性メモリセルトランジスタのソース拡
散領域が不必要となる。また、本発明の不揮発性メモリ
セルに多値データを不揮発性メモリセルトランジスタの
制御ゲート−チャネル間容量値に変換して記憶し、複数
の蓄積電荷量の異なる不揮発性メモリセルからの読み出
しレベルと比較することにより、不揮発性メモリセルに
書き込まれた多値データを読み出すという手法を用いる
ことにより、単位データあたりの占有面積をさらに低減
することができる。また、メモリセルの過剰消去による
該読み出しの問題も、読み出し時にソースを接地しない
か、またはソース拡散領域を持たない為、本発明では発
生しない。
不揮発性メモリセルの制御ゲートと該不揮発性メモリセ
ルのチャネル間の容量により、ワード線レベルの上昇を
反映したチャネルレベルの上昇のフローティングゲート
の蓄積電荷量比例分を増幅して読み出し動作を行なうこ
とにより、不揮発性メモリセルトランジスタのソース拡
散領域が不必要となる。また、本発明の不揮発性メモリ
セルに多値データを不揮発性メモリセルトランジスタの
制御ゲート−チャネル間容量値に変換して記憶し、複数
の蓄積電荷量の異なる不揮発性メモリセルからの読み出
しレベルと比較することにより、不揮発性メモリセルに
書き込まれた多値データを読み出すという手法を用いる
ことにより、単位データあたりの占有面積をさらに低減
することができる。また、メモリセルの過剰消去による
該読み出しの問題も、読み出し時にソースを接地しない
か、またはソース拡散領域を持たない為、本発明では発
生しない。
【００１４】以下、図１により本発明の動作原理を説明
する。図１（ａ）及び（ｃ）において、ＢＬはビット
線、ＣＧは制御ゲート（ワード線）、ＦＧはフローティ
ングゲート、ＤＲはＮ型ドレイン拡散領域、ＳｉＯ2は
素子分離領域、ＳＵＢはＰ型Ｓｉ基板、ＣＨＮはチャネ
ル領域を表す。図１（ｂ）及び（ｄ）において、Ｃ
CG-FGは制御ゲートフローティングゲート容量、ＣFG-DR
はフローティングゲート−ドレイン拡散容量、ＣFG-CHN
はフローティングゲート−チャネル領域容量、ＣPRはビ
ット線ＢＬの寄生容量を示す。図１（ａ）のごとく、メ
モリセルのフローティングゲートＦＧに電子が注入され
ている場合、フローティングゲート下のチャネル領域に
は電子が励起しないので、フローティングゲート−基板
容量はＣFG-DRのみとなる。ここで、制御ゲートＣＧの
電圧をΔＶＣＧだけ変化させた時のビット線ＢＬの電圧
レベルの変化ΔＶＢＬ１は以下の式（１）で表される。
する。図１（ａ）及び（ｃ）において、ＢＬはビット
線、ＣＧは制御ゲート（ワード線）、ＦＧはフローティ
ングゲート、ＤＲはＮ型ドレイン拡散領域、ＳｉＯ2は
素子分離領域、ＳＵＢはＰ型Ｓｉ基板、ＣＨＮはチャネ
ル領域を表す。図１（ｂ）及び（ｄ）において、Ｃ
CG-FGは制御ゲートフローティングゲート容量、ＣFG-DR
はフローティングゲート−ドレイン拡散容量、ＣFG-CHN
はフローティングゲート−チャネル領域容量、ＣPRはビ
ット線ＢＬの寄生容量を示す。図１（ａ）のごとく、メ
モリセルのフローティングゲートＦＧに電子が注入され
ている場合、フローティングゲート下のチャネル領域に
は電子が励起しないので、フローティングゲート−基板
容量はＣFG-DRのみとなる。ここで、制御ゲートＣＧの
電圧をΔＶＣＧだけ変化させた時のビット線ＢＬの電圧
レベルの変化ΔＶＢＬ１は以下の式（１）で表される。
【００１５】ΔＶＢＬ１＝ΔＶＣＧ／｛１＋（１／Ｃ
CG-FG＋１／ＣFG-DR）×ＣPR｝ 図１（ｃ）のごとく、メモリセルのフローティングゲー
トＦＧに電子が注入されていない場合、フローティング
ゲート下のチャネル領域ＣＨＮには電子が励起するの
で、フローティングゲート−基板容量はＣFG-DR＋Ｃ
FG-CHNとなる。ここで、制御ゲートＣＧの電圧をΔＶＣ
Ｇだけ変化させた時のビット線ＢＬの電圧レベルの変化
ΔＶＢＬ２は以下の式（２）で表される。
CG-FG＋１／ＣFG-DR）×ＣPR｝ 図１（ｃ）のごとく、メモリセルのフローティングゲー
トＦＧに電子が注入されていない場合、フローティング
ゲート下のチャネル領域ＣＨＮには電子が励起するの
で、フローティングゲート−基板容量はＣFG-DR＋Ｃ
FG-CHNとなる。ここで、制御ゲートＣＧの電圧をΔＶＣ
Ｇだけ変化させた時のビット線ＢＬの電圧レベルの変化
ΔＶＢＬ２は以下の式（２）で表される。
【００１６】ΔＶＢＬ２＝ΔＶＣＧ／［１＋｛１／Ｃ
CG-FG＋１／（ＣFG-DR＋ＣFG-CHN）｝×ＣPR］ よって、このΔＶＢＬ１とΔＶＢＬ２の差分を内部発生
したレベルＶREFと比較増幅することにより、メモリセ
ルに書き込まれている“１”または“０”のデータを読
み出すことができる。この動作の概念図を図１（ｅ）に
示す。
CG-FG＋１／（ＣFG-DR＋ＣFG-CHN）｝×ＣPR］ よって、このΔＶＢＬ１とΔＶＢＬ２の差分を内部発生
したレベルＶREFと比較増幅することにより、メモリセ
ルに書き込まれている“１”または“０”のデータを読
み出すことができる。この動作の概念図を図１（ｅ）に
示す。
【００１７】メモリセル構造の他の例を図２に示す。
【００１８】
【作用】本発明の不揮発性半導体記憶装置においては、
不揮発性メモリセルの制御ゲートと該不揮発性メモリセ
ルのチャネル間の容量により、ワード線レベルの上昇を
反映したチャネルレベルの上昇のフローティングゲート
の蓄積電荷量比例分を増幅して読み出し動作を行なうこ
とにより、不揮発性メモリセルトランジスタのソース拡
散領域が不必要となるのでチップ面積を小さくすること
ができる。かつ、読み出し時に不揮発性メモリセルトラ
ンジスタにて電流を流さないので、過剰消去のメモリセ
ルが存在しても誤読み出しはしなくなる。また、本発明
の不揮発性メモリセルに、多値データを不揮発性メモリ
セルトランジスタの制御ゲート−チャネル間容量値に変
換して記憶し、複数の蓄積電荷量の異なる不揮発性メモ
リセルからの読み出しレベルと比較することにより、不
揮発性メモリセルに書き込まれた多値データを読み出す
という手法を用いることにより、単位データあたりの占
有面積をさらに低減することができる。
不揮発性メモリセルの制御ゲートと該不揮発性メモリセ
ルのチャネル間の容量により、ワード線レベルの上昇を
反映したチャネルレベルの上昇のフローティングゲート
の蓄積電荷量比例分を増幅して読み出し動作を行なうこ
とにより、不揮発性メモリセルトランジスタのソース拡
散領域が不必要となるのでチップ面積を小さくすること
ができる。かつ、読み出し時に不揮発性メモリセルトラ
ンジスタにて電流を流さないので、過剰消去のメモリセ
ルが存在しても誤読み出しはしなくなる。また、本発明
の不揮発性メモリセルに、多値データを不揮発性メモリ
セルトランジスタの制御ゲート−チャネル間容量値に変
換して記憶し、複数の蓄積電荷量の異なる不揮発性メモ
リセルからの読み出しレベルと比較することにより、不
揮発性メモリセルに書き込まれた多値データを読み出す
という手法を用いることにより、単位データあたりの占
有面積をさらに低減することができる。
【００１９】
【実施例】以下、本発明を、その実施例を示す図面に基
づき具体的に詳述する。
づき具体的に詳述する。
【００２０】図３は本発明に係る不揮発性半導体記憶装
置の図であり、図中、ＳＡはセンスアンプ、ＹＤはＹ方
向のデコーダ、ＷＬ（ＷＬ1〜ＷＬn）はワード線、ＢＬ
（ＢＬ1〜ＢＬm）はビット線、ＭＣは不揮発性メモリセ
ル（２個分）、ＷＣは書き込み回路、ＥＣは消去回路、
ＢＧはメモリセルのバックゲートを示す。ワード線ＷＬ
はＸ方向のデコーダにより選択されるが、該Ｘ方向のデ
コーダは簡単化のため省略してある。各々の不揮発性メ
モリセルＭＣは、制御ゲートＣＧがワード線ＷＬに、ド
レインＤＲがビット線ＢＬに接続されておればよく、ソ
ース拡散領域はどこにも接続されていないか、もしくは
ソース拡散領域を持たなくても良い。メモリセル構造図
を図４に示す。また、センスアンプＳＡの構成は図１３
と同様である。
置の図であり、図中、ＳＡはセンスアンプ、ＹＤはＹ方
向のデコーダ、ＷＬ（ＷＬ1〜ＷＬn）はワード線、ＢＬ
（ＢＬ1〜ＢＬm）はビット線、ＭＣは不揮発性メモリセ
ル（２個分）、ＷＣは書き込み回路、ＥＣは消去回路、
ＢＧはメモリセルのバックゲートを示す。ワード線ＷＬ
はＸ方向のデコーダにより選択されるが、該Ｘ方向のデ
コーダは簡単化のため省略してある。各々の不揮発性メ
モリセルＭＣは、制御ゲートＣＧがワード線ＷＬに、ド
レインＤＲがビット線ＢＬに接続されておればよく、ソ
ース拡散領域はどこにも接続されていないか、もしくは
ソース拡散領域を持たなくても良い。メモリセル構造図
を図４に示す。また、センスアンプＳＡの構成は図１３
と同様である。
【００２１】もし、不揮発性メモリセルのフローティン
グゲートＦＧに電子が多数蓄積されていた場合（プログ
ラム状態）、制御ゲートＣＧがオフ状態で不揮発性メモ
リセルトランジスタのチャネル領域には正孔が励起して
おり、従って、制御ゲート−基板間の容量は図１（ｂ）
のごとくＣFG-DRとなるので、制御ゲートＷＬレベルの
上昇に伴うビット線ＢＬレベルの上昇は式（１）のΔＶ
ＢＬ１となる。逆に、イレース状態では、制御ゲートＣ
Ｇがオフ状態で不揮発性メモリセルトランジスタのチャ
ネル領域には電子が励起しており、従って、制御ゲート
−基板間の容量は図１（ｄ）のごとくＣFG-DR＋Ｃ
FG-CHNとなるので、制御ゲートＷＬレベルの上昇に伴う
ビット線ＢＬレベルの上昇は式（２）のΔＶＢＬ２とな
る。よって、制御ゲートＷＬレベルの上昇に伴うビット
線ＢＬレベルの上昇は、不揮発性メモリセルがプログラ
ム状態よりもイレース状態にあるほうが大きくなる（図
１（ｅ）参照）。したがって、センスアンプＳＡの比較
参照レベルＶREFを、図１（ｅ）のごとく、プログラム
状態とイレース状態の中間値となるように抵抗分割等で
発生し、ビット線ＢＬの電圧レベルと比較増幅すること
により、メモリセルに書き込まれているデータを読み出
すことができる。
グゲートＦＧに電子が多数蓄積されていた場合（プログ
ラム状態）、制御ゲートＣＧがオフ状態で不揮発性メモ
リセルトランジスタのチャネル領域には正孔が励起して
おり、従って、制御ゲート−基板間の容量は図１（ｂ）
のごとくＣFG-DRとなるので、制御ゲートＷＬレベルの
上昇に伴うビット線ＢＬレベルの上昇は式（１）のΔＶ
ＢＬ１となる。逆に、イレース状態では、制御ゲートＣ
Ｇがオフ状態で不揮発性メモリセルトランジスタのチャ
ネル領域には電子が励起しており、従って、制御ゲート
−基板間の容量は図１（ｄ）のごとくＣFG-DR＋Ｃ
FG-CHNとなるので、制御ゲートＷＬレベルの上昇に伴う
ビット線ＢＬレベルの上昇は式（２）のΔＶＢＬ２とな
る。よって、制御ゲートＷＬレベルの上昇に伴うビット
線ＢＬレベルの上昇は、不揮発性メモリセルがプログラ
ム状態よりもイレース状態にあるほうが大きくなる（図
１（ｅ）参照）。したがって、センスアンプＳＡの比較
参照レベルＶREFを、図１（ｅ）のごとく、プログラム
状態とイレース状態の中間値となるように抵抗分割等で
発生し、ビット線ＢＬの電圧レベルと比較増幅すること
により、メモリセルに書き込まれているデータを読み出
すことができる。
【００２２】ＶREF発生回路の構成例を図５に示す。抵
抗Ｒ1とＲ2の値は、ＶREFレベルが上記中間値となる値
に設定される。
抗Ｒ1とＲ2の値は、ＶREFレベルが上記中間値となる値
に設定される。
【００２３】本発明では、読み出し時のドレイン拡散領
域ＤＲの電位は〜１Ｖ程度であり、上記特開昭５９−１
４７４６１に於けるようなツェナー降伏又はアバランシ
ェ降伏によるキャリア発生は生じないので、書き込みデ
ータが変化してしまうという問題点も生じない。
域ＤＲの電位は〜１Ｖ程度であり、上記特開昭５９−１
４７４６１に於けるようなツェナー降伏又はアバランシ
ェ降伏によるキャリア発生は生じないので、書き込みデ
ータが変化してしまうという問題点も生じない。
【００２４】尚、本発明に於いて、読み出し時に制御ゲ
ートに印加する電圧の下限は、センスアンプの感度によ
って決まる。また、上限は、各部の耐圧によって決ま
る。その範囲内に於いて、適当な値が設定される。
ートに印加する電圧の下限は、センスアンプの感度によ
って決まる。また、上限は、各部の耐圧によって決ま
る。その範囲内に於いて、適当な値が設定される。
【００２５】メモリセルへのデータプログラムは、ワー
ド線ＷＬレベルを電源電圧（通常５Ｖ程度）の２倍程度
以上とし、データ書き込み回路ＷＣをアクティブとし
て、Ｙ方向デコーダＹＤによってデコードされたビット
線ＢＬに電源電圧以上の電圧を印加（Ｐ型Ｓｉ基板ＳＵ
Ｂは接地、または所定の負電位が印加）することによ
り、ホットエレクトロンによって、選択されたメモリセ
ルのデータプログラムを行える。一般的に、電源電圧が
５Ｖでは、ワード線を１０〜１５Ｖ程度、ビット線を５
〜８Ｖとすることにより、メモリセルへのプログラムが
できる。但し、電圧を印加した時のドレイン−チャネル
間の電界が急峻となり、ホットエレクトロンが発生しや
すくなるように、ドレイン拡散領域の不純物打ち込みを
行う必要がある。その他のプログラム方法としては、電
源電圧が５Ｖでワード線を２１Ｖ程度として、書き込む
メモリセルのドレイン電圧を０Ｖ（書き込まないメモリ
セルのドレイン電圧は１０Ｖ程度）としてトンネル電流
によるフローティングゲートへの電子注入が考えられ
る。
ド線ＷＬレベルを電源電圧（通常５Ｖ程度）の２倍程度
以上とし、データ書き込み回路ＷＣをアクティブとし
て、Ｙ方向デコーダＹＤによってデコードされたビット
線ＢＬに電源電圧以上の電圧を印加（Ｐ型Ｓｉ基板ＳＵ
Ｂは接地、または所定の負電位が印加）することによ
り、ホットエレクトロンによって、選択されたメモリセ
ルのデータプログラムを行える。一般的に、電源電圧が
５Ｖでは、ワード線を１０〜１５Ｖ程度、ビット線を５
〜８Ｖとすることにより、メモリセルへのプログラムが
できる。但し、電圧を印加した時のドレイン−チャネル
間の電界が急峻となり、ホットエレクトロンが発生しや
すくなるように、ドレイン拡散領域の不純物打ち込みを
行う必要がある。その他のプログラム方法としては、電
源電圧が５Ｖでワード線を２１Ｖ程度として、書き込む
メモリセルのドレイン電圧を０Ｖ（書き込まないメモリ
セルのドレイン電圧は１０Ｖ程度）としてトンネル電流
によるフローティングゲートへの電子注入が考えられ
る。
【００２６】メモリセルのデータ消去は、（１）ソース
消去法（ゲートに０Ｖ、ソースに１２Ｖを印加）、
（２）ソース・ゲート消去法（ゲートに−１０Ｖ、ソー
スに＋５Ｖを印加）、（３）基板消去法（ゲートに−１
８Ｖ）、などにより電気的に消去可能である。但し、ソ
ースをもたない構造では、ソースの代わりにドレインに
上記電圧を印加することにより、メモリセルのデータ消
去が可能である。また、ＥＰＲＯＭ等と同様に、紫外線
をメモリセルに照射することにより、フローティングゲ
ート内の電子を励起させ、絶縁膜のエネルギーバリアを
越えさせることにより、メモリセルのデータ消去が可能
である。
消去法（ゲートに０Ｖ、ソースに１２Ｖを印加）、
（２）ソース・ゲート消去法（ゲートに−１０Ｖ、ソー
スに＋５Ｖを印加）、（３）基板消去法（ゲートに−１
８Ｖ）、などにより電気的に消去可能である。但し、ソ
ースをもたない構造では、ソースの代わりにドレインに
上記電圧を印加することにより、メモリセルのデータ消
去が可能である。また、ＥＰＲＯＭ等と同様に、紫外線
をメモリセルに照射することにより、フローティングゲ
ート内の電子を励起させ、絶縁膜のエネルギーバリアを
越えさせることにより、メモリセルのデータ消去が可能
である。
【００２７】図６は、リファレンスレベルＶREFの発生
手段としてダミーセルを使用した場合の本発明に係る不
揮発性半導体記憶装置の図であり、図中、ＤＭＣはダミ
ーの不揮発性メモリセル（２個分）、ＤＢＬはダミーの
ビット線を示す。ダミーの不揮発性メモリセルＤＭＣの
フローティングゲートに蓄積される電荷量は、内部回路
にて不揮発性メモリセルＭＣのフローティングゲートに
注入される電荷量に対して、予め外部装置（デバイステ
スター等）にて少なく設定しておく。もし、不揮発性メ
モリセルのフローティングゲートに電子が多数蓄積され
ていた場合（プログラム状態）、制御ゲートがオフ状態
で不揮発性メモリセルトランジスタのチャネル領域には
正孔が励起しており、従って制御ゲート−基板間の容量
は、図１（ｂ）のごとくＣFG-DRとなるので、制御ゲー
トＷＬレベルの上昇に伴うビット線ＢＬレベルの上昇
は、式（１）のΔＶＢＬ１となる。逆に、イレース状態
では、制御ゲートがオフ状態で不揮発性メモリセルトラ
ンジスタのチャネル領域には電子が励起しており、従っ
て、制御ゲート−基板間の容量は、図１（ｄ）のごとく
ＣFG-DR＋ＣFG-CHNとなるので、制御ゲートＷＬレベル
の上昇に伴うビット線ＢＬレベルの上昇は、式（２）の
ΔＶＢＬ２となる。よって、制御ゲートＷＬレベルの上
昇に伴うビット線ＢＬレベルの上昇は、不揮発性メモリ
セルがプログラム状態よりもイレース状態にあるほうが
大きくなる（図７参照）。ところで、センスアンプＳＡ
の比較レベルを、図６のごとく、ダミーのビット線ＤＢ
Ｌを介してダミーの不揮発性メモリセルからの読み出し
レベルとする。ダミーの不揮発性メモリセルのフローテ
ィングゲートには、内部回路にて不揮発性メモリセルＭ
Ｃのフローティングゲートに注入される電荷量に対し
て、予め外部装置（デバイステスター等）にて少なく設
定しているので、そのメモリセルからの読み出し電圧
は、図７のごとく、イレース状態とプログラム状態のビ
ット線ＢＬの電圧レベルの中間値をとることになる。こ
のＤＢＬの電圧レベルとＢＬの電圧レベルを比較増幅す
ることにより、メモリセルに書き込まれているデータを
読み出すことができる。この方式の特徴は、リファレン
スレベルにダミーの不揮発性メモリセルからの読み出し
電圧を使用しているので、抵抗分割等による一定電圧と
ビット線ＢＬレベルとの比較増幅に較べて読み出しマー
ジンを大きくでき、読み出し速度の高速化が図れる（図
１（ｅ）では、読み出し初期状態では、イレース状態の
ビット線ＢＬレベルは抵抗分割等による一定電圧とほぼ
同じレベルであり、誤読み出ししてしまう可能性があ
る）。
手段としてダミーセルを使用した場合の本発明に係る不
揮発性半導体記憶装置の図であり、図中、ＤＭＣはダミ
ーの不揮発性メモリセル（２個分）、ＤＢＬはダミーの
ビット線を示す。ダミーの不揮発性メモリセルＤＭＣの
フローティングゲートに蓄積される電荷量は、内部回路
にて不揮発性メモリセルＭＣのフローティングゲートに
注入される電荷量に対して、予め外部装置（デバイステ
スター等）にて少なく設定しておく。もし、不揮発性メ
モリセルのフローティングゲートに電子が多数蓄積され
ていた場合（プログラム状態）、制御ゲートがオフ状態
で不揮発性メモリセルトランジスタのチャネル領域には
正孔が励起しており、従って制御ゲート−基板間の容量
は、図１（ｂ）のごとくＣFG-DRとなるので、制御ゲー
トＷＬレベルの上昇に伴うビット線ＢＬレベルの上昇
は、式（１）のΔＶＢＬ１となる。逆に、イレース状態
では、制御ゲートがオフ状態で不揮発性メモリセルトラ
ンジスタのチャネル領域には電子が励起しており、従っ
て、制御ゲート−基板間の容量は、図１（ｄ）のごとく
ＣFG-DR＋ＣFG-CHNとなるので、制御ゲートＷＬレベル
の上昇に伴うビット線ＢＬレベルの上昇は、式（２）の
ΔＶＢＬ２となる。よって、制御ゲートＷＬレベルの上
昇に伴うビット線ＢＬレベルの上昇は、不揮発性メモリ
セルがプログラム状態よりもイレース状態にあるほうが
大きくなる（図７参照）。ところで、センスアンプＳＡ
の比較レベルを、図６のごとく、ダミーのビット線ＤＢ
Ｌを介してダミーの不揮発性メモリセルからの読み出し
レベルとする。ダミーの不揮発性メモリセルのフローテ
ィングゲートには、内部回路にて不揮発性メモリセルＭ
Ｃのフローティングゲートに注入される電荷量に対し
て、予め外部装置（デバイステスター等）にて少なく設
定しているので、そのメモリセルからの読み出し電圧
は、図７のごとく、イレース状態とプログラム状態のビ
ット線ＢＬの電圧レベルの中間値をとることになる。こ
のＤＢＬの電圧レベルとＢＬの電圧レベルを比較増幅す
ることにより、メモリセルに書き込まれているデータを
読み出すことができる。この方式の特徴は、リファレン
スレベルにダミーの不揮発性メモリセルからの読み出し
電圧を使用しているので、抵抗分割等による一定電圧と
ビット線ＢＬレベルとの比較増幅に較べて読み出しマー
ジンを大きくでき、読み出し速度の高速化が図れる（図
１（ｅ）では、読み出し初期状態では、イレース状態の
ビット線ＢＬレベルは抵抗分割等による一定電圧とほぼ
同じレベルであり、誤読み出ししてしまう可能性があ
る）。
【００２８】不揮発性メモリセルＭＣへのデータプログ
ラム及びイレースは図３と同様の方法により行うことが
できる。なお、紫外線照射によるデータイレースは、ダ
ミーの不揮発性メモリセルＤＭＣのデータも消去してし
まうので、この方式では紫外線照射によるデータイレー
スは不可能である。
ラム及びイレースは図３と同様の方法により行うことが
できる。なお、紫外線照射によるデータイレースは、ダ
ミーの不揮発性メモリセルＤＭＣのデータも消去してし
まうので、この方式では紫外線照射によるデータイレー
スは不可能である。
【００２９】以上、アレー構造での本発明に係る不揮発
性半導体記憶装置を説明したが、アレー構造としたとき
には、選択されたメモリセルとビット線を共通とするメ
モリセルのドレイン−フローティングゲート容量も付加
しており、この容量がプログラムかイレース状態かによ
りその容量値が変化しているので、ビット線ＢＬへの読
み出しレベルがビット線により異なることになる。よっ
て、１本のビット線に連なるメモリセルの数を多くした
場合、図８に示す様にメモリセルのドレインとビット線
の間にセレクトゲートＳＧｉｊを挿入する必要がある。
セレクトゲートは、そのゲートを、当該セレクトゲート
によって選択されるメモリセルの制御ゲートと同じにす
ればよいので、図９に示す断面構造となる。この構造に
より、セレクトゲートを挿入する為の面積増大を抑える
ことができる。勿論、セレクトゲートＳＧのゲートをフ
ローティングゲートＦＧと同層のポリシリコン等で形成
して、制御ゲートＣＧとは別体とする構成でもよい。
性半導体記憶装置を説明したが、アレー構造としたとき
には、選択されたメモリセルとビット線を共通とするメ
モリセルのドレイン−フローティングゲート容量も付加
しており、この容量がプログラムかイレース状態かによ
りその容量値が変化しているので、ビット線ＢＬへの読
み出しレベルがビット線により異なることになる。よっ
て、１本のビット線に連なるメモリセルの数を多くした
場合、図８に示す様にメモリセルのドレインとビット線
の間にセレクトゲートＳＧｉｊを挿入する必要がある。
セレクトゲートは、そのゲートを、当該セレクトゲート
によって選択されるメモリセルの制御ゲートと同じにす
ればよいので、図９に示す断面構造となる。この構造に
より、セレクトゲートを挿入する為の面積増大を抑える
ことができる。勿論、セレクトゲートＳＧのゲートをフ
ローティングゲートＦＧと同層のポリシリコン等で形成
して、制御ゲートＣＧとは別体とする構成でもよい。
【００３０】さらに、各メモリセル１個に記憶するデー
タ量を２値を越える多値（４値等）とすることにより、
データ１個あたりのチップ面積を減少させることができ
る。
タ量を２値を越える多値（４値等）とすることにより、
データ１個あたりのチップ面積を減少させることができ
る。
【００３１】図１０は本発明に係る不揮発性半導体記憶
装置の図であり、図中、ＳＡ（ＳＡ1〜ＳＡｇ）はセン
スアンプ、ＹＤはＹ方向のデコーダ、ＭＣは不揮発性メ
モリセル、ＷＬ（ＷＬ1〜ＷＬｎ）はワード線、ＢＬ
（ＢＬ1〜ＢＬｍ）はビット線、ＤＢＬ（ＤＢＬ1〜ＤＢ
Ｌｇ）はダミーのビット線、ＤＭＣはダミーの不揮発性
メモリセルを示す。Ｘ方向のデコーダは簡単化のため省
略してある。また同様に、データ書き込み回路ＷＣ及び
データ消去回路ＥＣも省略している。また、不揮発性メ
モリセル１個に記憶できるデータ数を（ｇ＋１）個とす
る。各々の不揮発性メモリセルＭＣ及びダミーの不揮発
性メモリセルＤＭＣは、制御ゲートがワード線ＷＬに、
ドレインがビット線ＢＬ１〜ｍまたはダミーのビット線
ＤＢＬ１〜ｇに接続されておればよく、ソース拡散領域
はどこにも接続されていないか、もしくはソース拡散領
域を持たなくても良い。ダミーの不揮発性メモリセルＤ
ＭＣのフローティングゲートに蓄積される電荷量は、同
一ビット線に連なるダミーの不揮発性メモリセルＤＭＣ
については同一とし、同一ワード線に連なるダミーの不
揮発性メモリセルＤＭＣについては、ダミーのビット線
ＤＢＬ１〜ｇへの読み出し電圧レベルがそれぞれ異なる
ように、異なった値の電子注入を予め外部装置（デバイ
ステスター等）にて設定する。今、ダミーのビット線へ
の読み出し電圧レベルがＶＤＢＬ１＜ＶＤＢＬ２＜…＜
ＶＤＢＬｇ＜ＶＥＲ（ＶＥＲはイレース状態のメモリセ
ルの読み出し電圧レベル）とすると、イレース状態のメ
モリセルからの読み出し電圧は全ダミーのビット線への
読み出し電圧レベルより大きくなるので、全センスアン
プＳＡ（ＳＡ１〜ＳＡｇ）の出力ＤＯＵＴ（ＤＯＵＴ１
〜ｇ）は全て“１”となる。また、ビット線への読み出
し電圧レベルがＶＤＢＬ１＜ＶＢＬ＜ＶＤＢＬ２となる
ようにメモリセルＭＣへのプログラムを行ったとする
と、各センスアンプＳＡの出力はＤＯＵＴ１のみ“１”
となり、その他の出力は“０”となる。従って、メモリ
セルにプログラムされたデータが、その読み出し電圧の
違いによって、それぞれのセンスアンプから出力される
“１”データの数となって出力されるため、多値データ
の読み出しが可能となる。センスアンプＳＡ１〜ＳＡｇ
の出力ＤＯＵＴ１〜ＤＯＵＴｇを入力とするエンコーダ
等を設けることにより、所定ビット数の２値信号（例え
ば４値であれば２ビットの２値信号）を得ることができ
る。
装置の図であり、図中、ＳＡ（ＳＡ1〜ＳＡｇ）はセン
スアンプ、ＹＤはＹ方向のデコーダ、ＭＣは不揮発性メ
モリセル、ＷＬ（ＷＬ1〜ＷＬｎ）はワード線、ＢＬ
（ＢＬ1〜ＢＬｍ）はビット線、ＤＢＬ（ＤＢＬ1〜ＤＢ
Ｌｇ）はダミーのビット線、ＤＭＣはダミーの不揮発性
メモリセルを示す。Ｘ方向のデコーダは簡単化のため省
略してある。また同様に、データ書き込み回路ＷＣ及び
データ消去回路ＥＣも省略している。また、不揮発性メ
モリセル１個に記憶できるデータ数を（ｇ＋１）個とす
る。各々の不揮発性メモリセルＭＣ及びダミーの不揮発
性メモリセルＤＭＣは、制御ゲートがワード線ＷＬに、
ドレインがビット線ＢＬ１〜ｍまたはダミーのビット線
ＤＢＬ１〜ｇに接続されておればよく、ソース拡散領域
はどこにも接続されていないか、もしくはソース拡散領
域を持たなくても良い。ダミーの不揮発性メモリセルＤ
ＭＣのフローティングゲートに蓄積される電荷量は、同
一ビット線に連なるダミーの不揮発性メモリセルＤＭＣ
については同一とし、同一ワード線に連なるダミーの不
揮発性メモリセルＤＭＣについては、ダミーのビット線
ＤＢＬ１〜ｇへの読み出し電圧レベルがそれぞれ異なる
ように、異なった値の電子注入を予め外部装置（デバイ
ステスター等）にて設定する。今、ダミーのビット線へ
の読み出し電圧レベルがＶＤＢＬ１＜ＶＤＢＬ２＜…＜
ＶＤＢＬｇ＜ＶＥＲ（ＶＥＲはイレース状態のメモリセ
ルの読み出し電圧レベル）とすると、イレース状態のメ
モリセルからの読み出し電圧は全ダミーのビット線への
読み出し電圧レベルより大きくなるので、全センスアン
プＳＡ（ＳＡ１〜ＳＡｇ）の出力ＤＯＵＴ（ＤＯＵＴ１
〜ｇ）は全て“１”となる。また、ビット線への読み出
し電圧レベルがＶＤＢＬ１＜ＶＢＬ＜ＶＤＢＬ２となる
ようにメモリセルＭＣへのプログラムを行ったとする
と、各センスアンプＳＡの出力はＤＯＵＴ１のみ“１”
となり、その他の出力は“０”となる。従って、メモリ
セルにプログラムされたデータが、その読み出し電圧の
違いによって、それぞれのセンスアンプから出力される
“１”データの数となって出力されるため、多値データ
の読み出しが可能となる。センスアンプＳＡ１〜ＳＡｇ
の出力ＤＯＵＴ１〜ＤＯＵＴｇを入力とするエンコーダ
等を設けることにより、所定ビット数の２値信号（例え
ば４値であれば２ビットの２値信号）を得ることができ
る。
【００３２】不揮発性メモリセルＭＣへのデータプログ
ラム及びイレースは図３と同様の方法により行うことが
できる。なお、紫外線照射によるデータイレースは、ダ
ミーの不揮発性メモリセルＤＭＣのデータも消去してし
まうので、この方式では紫外線照射によるデータイレー
スは不可能である。また、多値データを扱う場合には、
その比較増幅するレベルが微小となるので、アレー構成
とする場合には図８のごとくセレクトゲートを挿入する
ことが好ましい。
ラム及びイレースは図３と同様の方法により行うことが
できる。なお、紫外線照射によるデータイレースは、ダ
ミーの不揮発性メモリセルＤＭＣのデータも消去してし
まうので、この方式では紫外線照射によるデータイレー
スは不可能である。また、多値データを扱う場合には、
その比較増幅するレベルが微小となるので、アレー構成
とする場合には図８のごとくセレクトゲートを挿入する
ことが好ましい。
【００３３】図１０に於いてはダミーセルにより複数
（ｇ個）の参照電位を発生させているが、抵抗分割によ
って発生させることも可能である。この場合の回路を図
１１に示す。
（ｇ個）の参照電位を発生させているが、抵抗分割によ
って発生させることも可能である。この場合の回路を図
１１に示す。
【００３４】
【発明の効果】以上、詳述した如く、本発明に係る不揮
発性半導体記憶装置においては、不揮発性メモリセルの
制御ゲートと該不揮発性メモリセルのチャネル間の容量
により、ワード線レベルの上昇を反映したチャネルレベ
ルの上昇のフローティングゲートの蓄積電荷量比例分を
増幅して読み出し動作を行なうことにより、不揮発性メ
モリセルトランジスタのソース拡散領域が不必要となる
ので、チップ面積を小さくすることができる。かつ、読
み出し時に不揮発性メモリセルトランジスタにて電流を
流さないので、過剰消去のメモリセルが存在しても誤読
み出しはしなくなる。さらに、読み出しに伴う、書き込
みデータの変化という問題点も全く生じないものであ
る。また、本発明の不揮発性メモリセルに、多値データ
を不揮発性メモリセルトランジスタの制御ゲート−チャ
ネル間容量値に変換して記憶し、複数の蓄積電荷量の異
なる不揮発性メモリセルからの読み出しレベルと比較す
ることにより、不揮発性メモリセルに書き込まれた多値
データを読み出すという手法を用いることにより、単位
データあたりの占有面積をさらに低減することができ
る。
発性半導体記憶装置においては、不揮発性メモリセルの
制御ゲートと該不揮発性メモリセルのチャネル間の容量
により、ワード線レベルの上昇を反映したチャネルレベ
ルの上昇のフローティングゲートの蓄積電荷量比例分を
増幅して読み出し動作を行なうことにより、不揮発性メ
モリセルトランジスタのソース拡散領域が不必要となる
ので、チップ面積を小さくすることができる。かつ、読
み出し時に不揮発性メモリセルトランジスタにて電流を
流さないので、過剰消去のメモリセルが存在しても誤読
み出しはしなくなる。さらに、読み出しに伴う、書き込
みデータの変化という問題点も全く生じないものであ
る。また、本発明の不揮発性メモリセルに、多値データ
を不揮発性メモリセルトランジスタの制御ゲート−チャ
ネル間容量値に変換して記憶し、複数の蓄積電荷量の異
なる不揮発性メモリセルからの読み出しレベルと比較す
ることにより、不揮発性メモリセルに書き込まれた多値
データを読み出すという手法を用いることにより、単位
データあたりの占有面積をさらに低減することができ
る。
【図１】本発明の動作原理図である。
【図２】メモリセル構造図である。
【図３】本発明に係る不揮発性半導体記憶装置のブロッ
ク図である。
ク図である。
【図４】メモリセル構造図である。
【図５】参照電位発生回路図である。
【図６】本発明に係る他の不揮発性半導体記憶装置のブ
ロック図である。
ロック図である。
【図７】図６の不揮発性半導体記憶装置の動作説明に供
する図である。
する図である。
【図８】セレクトゲートを設けた場合の回路図である。
【図９】メモリセル構造図である。
【図１０】本発明の更に他の不揮発性半導体記憶装置の
ブロック図である。
ブロック図である。
【図１１】参照電位発生回路図である。
【図１２】従来の不揮発性半導体記憶装置のブロック図
である。
である。
【図１３】センスアンプ回路図である。
ＢＬ ビット線 ＣＧ 制御ゲート ＦＧ フローティングゲート ＤＲ ドレイン拡散領域 ＳＵＢ 基板 ＣＨＮ チャネル領域 ＭＣ メモリセル ＤＭＣ ダミーメモリセル ＤＢＬ ダミービット線 ＳＧ セレクトゲート
───────────────────────────────────────────────────── フロントページの続き (58)調査した分野(Int.Cl.7，ＤＢ名) H01L 21/8247 H01L 27/115 H01L 29/788 H01L 29/792
Claims (4)
- 【請求項１】 半導体基板と、該半導体基板上に絶縁膜
を介して形成されるフローティングゲートと、該フロー
ティングゲートと絶縁膜を介して容量結合される制御ゲ
ートと、上記半導体基板内に設けられ、上記フローティ
ングゲート下の基板部分と接続される、基板と反対導電
型の不純物拡散領域と、該領域に接続されるデータ線と
を備えて成るメモリセルがマトリックス状に配列されて
成る不揮発性半導体記憶装置であって、 上記制御ゲートに読み出し用制御電圧を印加する手段
と、上記読み出し用制御電圧印加時に於ける、上記デー
タ線電位と所定の参照電位との大小関係を検出して、記
憶データを判定・出力する手段とを設けて成る不揮発性
半導体記憶装置に於いて、 上記所定の参照電位出力手段として、データ記憶用メモ
リセルと同一構造を有し、且つ、そのフローティングゲ
ートに所定量の電荷が蓄積されるダミーセルを設けて成
ることを特徴とする不揮発性半導体記憶装置。 - 【請求項２】 半導体基板と、該半導体基板上に絶縁膜
を介して形成されるフローティングゲートと、該フロー
ティングゲートと絶縁膜を介して容量結合される制御ゲ
ートと、上記半導体基板内に設けられ、上記フローティ
ングゲート下の基板部分と接続される、基板と反対導電
型の不純物拡散領域と、該領域に接続されるデータ線と
を備えて成るメモリセルがマトリックス状に配列されて
成る不揮発性半導体記憶装置であって、 上記制御ゲートに読み出し用制御電圧を印加する手段
と、上記読み出し用制御電圧印加時に於ける、上記デー
タ線電位と所定の参照電位との大小関係を検出して、記
憶データを判定・出力する手段とを設けて成る不揮発性
半導体記憶装置に於いて、 上記フローティングゲートに、書き込みデータに応じ
て、互いに異なる複数量の電荷が選択的に蓄積されると
共に、 上記読み出し用制御電圧印加時に於ける、上記データ線
電位と、互いに異なる複数の参照電位との大小関係を検
出して、記憶データを判定・出力する手段を設けて成る
ことを特徴とする不揮発性半導体記憶装置。 - 【請求項３】 上記複数の参照電位の出力手段として、
データ記憶用メモリセルと同一構造を有し、且つ、その
フローティングゲートに、それぞれ互いに異なる所定量
の電荷が蓄積される複数のダミーセルを設けて成ること
を特徴とする、請求項２に記載の不揮発性半導体記憶装
置。 - 【請求項４】 各メモリセル毎に、上記フローティング
ゲート下の基板部分と上記不純物拡散領域との間の領域
上に絶縁膜を介して形成される選択ゲートを設けて成る
ことを特徴とする、請求項１、２または３に記載の不揮
発性半導体記憶装置。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP05715794A JP3234709B2 (ja) | 1994-03-28 | 1994-03-28 | 不揮発性半導体記憶装置 |
| US08/371,008 US5526308A (en) | 1994-03-28 | 1995-01-10 | Nonvolatile semiconductor memory device |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP05715794A JP3234709B2 (ja) | 1994-03-28 | 1994-03-28 | 不揮発性半導体記憶装置 |
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| JP3234709B2 true JP3234709B2 (ja) | 2001-12-04 |
Family
ID=13047741
Family Applications (1)
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|---|---|---|---|
| JP05715794A Expired - Lifetime JP3234709B2 (ja) | 1994-03-28 | 1994-03-28 | 不揮発性半導体記憶装置 |
Country Status (2)
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Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
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Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP4190238B2 (ja) * | 2002-09-13 | 2008-12-03 | 株式会社ルネサステクノロジ | 不揮発性半導体記憶装置 |
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|---|---|---|---|---|
| JPH0586675A (ja) * | 1991-09-30 | 1993-04-06 | Asahi Chem Ind Co Ltd | 合成床構造及びその施工方法 |
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-
1995
- 1995-01-10 US US08/371,008 patent/US5526308A/en not_active Expired - Lifetime
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US7906599B2 (en) | 2006-04-19 | 2011-03-15 | Japan Polypropylene Corporation | Transition metal compound, catalyst for olefin polymerization containing the same, and method for producing propylene/ethylene-α-olefin block copolymer by using the catalyst |
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| Publication number | Publication date |
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| JPH07273228A (ja) | 1995-10-20 |
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