JP2003280616A - 液晶表示装置のデータ駆動装置及び方法 - Google Patents
液晶表示装置のデータ駆動装置及び方法Info
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Abstract
でデータ・ドライバICの数を減らすことができるよう
にする液晶表示装置のデータ駆動装置及び方法に関する
ものである。 【解決手段】 本発明による液晶表示装置のデータ駆動
装置は入力された画素データを時分割して供給するため
の第1マルチプレクサ・アレイと;時分割された画素デ
ータを画素電圧信号に変換するためのディジタルーアナ
ログ変換アレイと;データラインを時分割して画素電圧
信号に供給するためのディマルチプレクサ・アレイとを
具備することを特徴とする。
Description
るもので、特にデータラインを時分割駆動でデータ・ド
ライバ集積回路を節減しながらも画像の表示品質を向上
させることができる液晶表示装置のデータ駆動装置及び
方法に関するものである。
晶の光透過率を調節することで画像を表示するようにな
る。このために、液晶表示装置は液晶セルなどがマトリ
ックス形態に配列された液晶パネルとこの液晶パネルを
駆動するための駆動回路とを具備する。
ようにデータTCP(Tape Carrier Pakage)(6)
を通して液晶パネル(2)と接続されたデータ・ドライ
バIC(Integrated Circuit)など(4)と、ゲート
TCP(10)を通して液晶パネル(2)と接続された
ゲート・ドライバICなど(8)とを具備する。
ータラインの交差部毎に形成された薄膜トランジスタ
と、薄膜トランジスタに接続された液晶セルとを具備す
る。薄膜トランジスタのゲート電極は水平ライン単位の
ゲートラインなどの中のいずれか一つと接続されて、ソ
ース電極は垂直ライン単位のデータラインのいずれか一
つと接続される。このような薄膜トランジスタはゲート
ラインからのスキャン信号に応答してデータラインから
の画素電圧信号を液晶セルに供給する。液晶セルは薄膜
トランジスタのドレーン電極と接続された画素電極と、
その画素電極と液晶を間に置いて対面する共通電極とを
具備する。このような液晶セルは画素電極に供給される
画素電圧信号に応答して液晶を駆動することで光透過率
を調節することができるようになる。
ゲートTCP(10)のそれぞれに実装される。ゲート
TCP(10)に実装されたゲート・ドライバIC
(8)はゲートTCP(10)を通じて液晶パネル
(2)のゲートパッドと電気的に接続される。このよう
なゲート・ドライバIC(8)は液晶パネル(2)のゲ
ートラインなどを1水平期間(1H)単位に順次駆動す
るようになる。
データTCP(6)のそれぞれに実装される。データT
CP(6)に実装されたデータ・ドライバIC(4)は
データTCP(6)を通じて液晶パネル(2)のデータ
パッドなどと電気的に接続される。このようなデータ・
ドライバIC(4)はディジタル画素データをアナログ
画素電圧信号に変換して1水平期間(1H)単位に液晶
パネル(2)のデータラインに供給する。
のそれぞれは図2に図示されたようにサンプリング信号
を順次供給するシフト・レジスタ・アレイ(12)と、
サンプリング信号に応答して画素データをラッチして出
力する第1及び第2ラッチ・アレイ(16、18)と、
第1及び第2ラッチ・アレイ(16、18)の間に配置
された第1マルチプレクサ(Multiplexer;以下、MU
Xという)・アレイ(15)と、第2ラッチ・アレイ
(18)からの画素データを画素電圧信号に変換するデ
ィジタルーアナログ変換(以下、DACという)・アレ
イ(20)と、DAC(20)からの画素電圧信号を緩
衝して出力するバッファ・アレイ(26)と、バッファ
・アレイ(26)の出力の進行経路を選択する第2MU
Xアレイ(30)とを具備する。
ミング制御部(図示しない)から供給される画素データ
(R、G、B)を中継するデータ・レジスタ(34)
と、DACアレイ(20)で必要とする正極性及び負極
性のガンマ電圧などを供給するガンマ電圧部(36)と
を更に具備する。
IC(4)のそれぞれはn個ずつのデータラインを駆動
するためのnチャンネル(例えば、384または480
チャンネル)のデータ出力を有する。図2はこのような
データ・ドライバIC(4)のnチャンネルの中の6チ
ャンネル(DL1乃至DL6)部分だけを図示する。
御部からの画素データを中継して第1ラッチ・アレイ
(16)に供給する。特にタイミング制御部は転送周波
数の減少のために画素データを偶数画素データ(RGB
even)と奇数画素データ(RGBodd)に分離してそれ
ぞれの転送ラインを通してデータ・レジスタ(34)に
供給するようになる。
数画素データ(RGBeven)と奇数画素データ(RGB
odd)をそれぞれの転送ラインを通して第1ラッチ・ア
レイ(16)に出力する。ここで、偶数画素データ(R
GBeven)と奇数画素データ(RGBodd)のそれぞれ
は赤(R)、緑(G)、青(B)画素データを含む。
発生部(図示しない)から入力される多数個のガンマ基
準電圧をグレイ別に細分化して出力する。
プリング信号を順次発生して第1ラッチ・アレイ(1
6)に供給するもので、このためにn/6個のシフト・
レジスタ(14)を具備する。図2に図示された1番目
の段のシフト・レジスタ(14)はタイミング制御部か
ら入力されるソース・スタート・パルス(SSP)をソ
ース・サンプリング・クロック信号(SSC)によりシ
フトさせサンプリング信号を出力すると同時に次の段の
シフト・レジスタ(14)にキャリ信号(CAR)を供
給する。ソース・スタート・パルス(SSP)は図3a
及び図3bに図示されたように1水平期間(1H)単位
に供給されてソース・サンプリング・クロック信号(S
SC)毎にシフトされてサンプリング信号を出力され
る。
ジスタ・アレイ(12)からのサンプリング信号に応答
してデータ・レジスタ(34)からの画素データ(RG
Beven、RGBodd)を一定の単位ずつサンプリングし
てラッチする。第1ラッチ・アレイ(16)はn個の画
素データ(R、G、B)をラッチするためにn個の第1
ラッチ(13)で構成されて、その第1ラッチ(13)
のそれぞれは画素データ(R、G、B)のビット数(3
ビットまたは6ビット)に対応する大きさを有する。こ
のような第1ラッチ・アレイ(16)はサンプリング信
号毎に偶数画素データ(RGBeven)と奇数画素データ
(RGBodd)、即ち6個ずつの画素データをサンプリ
ングしてラッチした後、同時に出力する。
御からの極性制御信号(POL)に応答して第1ラッチ
・アレイ(16)から供給される画素データ(R、G、
B)の進行経路を決定するようになる。このために第1
MUXアレイ(15)はn−1個の第1MUXなど(1
7)を具備する。
二つの第1ラッチ(13)の出力を入力して極性制御信
号(POL)により選択的に出力するようになる。ここ
で、1番目と最後の第1ラッチ(13)を除いた残りの
第1ラッチ(13)のそれぞれの出力は隣接した二つの
第1MUX(17)に共に入力される。1番目と最後の
第1ラッチ(13)の出力は第2ラッチ・アレイ(1
8)と第1MUX(17)に共に入力される。
(15)は極性制御信号(POL)により第1ラッチ
(13)のそれぞれからの画素データ(R、G、B)が
そのまま第2ラッチ部(18)に進行されるように制御
するか、一段ずつ右の方にシフトされて第2ラッチ・ア
レイ(18)へ進行されるように制御する。
bに図示されたように1水平期間(1H)毎にその極性
が反転される。結果的に第1MUXアレイ(15)は第
1ラッチ・アレイ(16)からの画素データ(R、G、
B)のそれぞれが極性制御信号(POL)に応答して第
2ラッチ・アレイ(18)を経由してDACアレイ(2
0)のP(Positive)DAC(22)またはN(Negati
ve)DAC(24)へ出力されるようにすることで画素
データ(R、G、B)の極性を制御するようになる。
・アレイ(16)から第1MUXアレイ(15)を経由
して入力される画素データ(R、G、B)をタイミング
制御部からのソース出力イネーブル信号(SOE)に応
答して同時にラッチした後、出力する。特に第2ラッチ
・アレイ(18)は第1ラッチ・アレイ(16)からの
画素データ(R、G、B)がライト・シフトされて入力
される場合を考慮してn+1個の第2ラッチ(19)を
具備する。
3a及び図3bに図示されたように1水平期間(1H)
単位に発生する。第2ラッチ・アレイ(18)はソース
出力イネーブル信号(SOE)のライジング・エッジで
入力される画素データ(R、G、B)を同時にラッチし
てポーリング・エッジで同時に出力する。
イ(18)からの画素データ(R、G、B)をガンマ電
圧部(36)からの正極性及び負極性ガンマ電圧(G
H、GL)を利用して画素電圧信号に変換して出力する
ようになる。このために、DACアレイ(20)はn+
1個のPDAC(22)及びNDAC(24)を具備し
て、ドット・インバージョン駆動のためにPDAC(2
2)及びNDAC(24)が交互に配置される。
(18)からの画素データ(R、G、B)を正極性ガン
マ電圧など(GH)を利用して正極性の画素電圧信号に
変換する。NDAC(24)は第2ラッチ・アレイ(1
8)からの画素データ(R、G、B)を負極性ガンマ電
圧など(GL)を利用して負極性の画素電圧信号に変換
する。
1個のバッファなど(28)のそれぞれはDACアレイ
(20)のPDAC(22)及びNDAC(24)のそ
れぞれから出力される画素電圧信号を信号緩衝して出力
する。
(38)からの極性制御信号(POL)に応答してバッ
ファ・アレイ(26)から供給される画素電圧信号の進
行経路を決定するようになる。このために、第2MUX
アレイ(30)はn個の第2マルチプレクサ(32)を
具備する。
制御信号(POL)に応答して隣接した2個のバッファ
(28)の中のいずれか一つの出力を選択してデータラ
イン(DL)に出力する。ここで、1番目と最後のバッ
ファ(28)を除いた残りのバッファ(28)の出力は
隣接した2個の第2MUX(32)に共に入力される。
(30)は極性制御信号(POL)に応答して最後のバ
ッファ(28)を除いたバッファ(28)のそれぞれか
らの画素電圧信号がそのままデータライン(DL1乃至
DL6)と一対一対応して出力されるようにする。ま
た、第2MUXアレイ(30)は極性制御信号(PO
L)に応答して1番目のバッファ(28)を除いた残り
のバッファ(28)のそれぞれからの画素電圧信号が1
行目ずつ左側にシフトされてデータライン(DL1乃至
DL6)と一対一対応して出力されるようにする。
イ(15)に供給されると共に図3a及び図3bに図示
されたように1水平期間(1H)毎にその極性が反転さ
れる。このように第2MUXアレイ(30)は第1MU
Xアレイ(15)と共に極性制御信号(POL)に応答
してデータライン(DL1乃至DL6)に供給される画
素電圧信号の極性を決定するようになる。
してデータライン(DL1乃至DL6)のそれぞれに供
給される画素電圧信号は隣接した画素電圧信号と相反し
た極性を有する。換言すると、図3a及び図3bに図示
されたようにDL1、DL3、DL5のような奇数デー
タライン(DLodd)に出力される画素電圧信号とDL
2、DL4、DL6のような偶数データライン(DLev
en)に出力される画素電圧信号は相互に相反する極性を
有するようになる。
d)と偶数データライン(DLeven)の極性はゲートラ
イン(GL1、GL2、GL3、・・・)が順次駆動さ
れる1水平周期(1H)毎に反転されると共にフレーム
単位で反転されるようになる。
(4)のそれぞれはn個のデータラインを駆動するため
にn+1個ずつのDAC及びバッファを含むべきであ
る。この結果、従来のデータ・ドライバIC(4)はそ
の構成が複雑で製造単価が相対的に高い短所を有する。
はデータラインを時分割駆動してデータ・ドライバIC
の数を減らすことができるようにする液晶表示装置のデ
ータ駆動装置及び方法を提供することである。
割駆動する場合、画素電圧の充電時間の差による画素電
圧の充電量の差を補償することができる液晶表示装置の
データ駆動装置及び方法を提供することである。
に、本発明による液晶表示装置のデータ駆動装置は入力
された画素データを時分割して供給するための第1マル
チプレクサ・アレイと;時分割された画素データを画素
電圧信号に変換するためのディジタルーアナログ変換ア
レイと;データラインを時分割して前記画素電圧信号を
供給するためのディマルチプレクサ・アレイとを具備す
ることを特徴とする。
ためのシフト・レジスタ・アレイと;前記サンプリング
信号に応答して前記画素データを所定の単位ずつ順次ラ
ッチして前記マルチプレクサ・アレイへ第1同時に出力
するためのラッチ・アレイと;前記画素電圧信号をバッ
ファバッファリングしてディマルチプレクサ・アレイへ
供給するためのバッファ・アレイとを更に具備すること
を特徴とする。
は少なくともn(nは正数)個のマルチプレクサを具備
して多数個の入力画素データを少なくともn個ずつ時分
割して供給し、前記ディジタルーアナログ変換アレイは
前記n個ずつ時分割された画素データを画素電圧信号に
変換し、前記ディマルチプレクサ・アレイは少なくとも
n個のディマルチプレクサを具備して多数個のデータラ
インを少なくともn個ずつ時分割して前記画素電圧信号
を供給することを特徴とする。
記少なくともn個ずつ時分割された画素データを画素電
圧信号に変換するための少なくともn+1個の正極性及
び負極性のディジタルーアナログ変換機を具備して、前
記正極性のディジタルーアナログ変換機と負極性のディ
ジタルーアナログ変換機は交互に配置されたことを特徴
とする。
制御信号に応答して前記少なくともn個ずつ時分割され
た画素データの進行経路を決定して前記少なくともn+
1個の正極性及び負極性のディジタルーアナログ変換器
の中の少なくともn個の正極性及び負極性のディジタル
ーアナログ変換器に入力されるようにする第2マルチプ
レクサ・アレイと;前記極性制御信号に応答して前記少
なくともn個ずつの画素電圧信号の進行経路を決定して
前記ディマルチプレクサ・アレイに入力されるようにす
る第3マルチプレクサ・アレイとを更に具備することを
特徴とする。
なくとも2個の前記第1マルチプレクサの出力の中のい
ずれか一つを選択するための少なくともn−1個の第2
マルチプレクサを具備し、前記第3マルチプレクサ・ア
レイは少なくとも2個の前記ディジタルーアナログ変換
器の出力の中のいずれか一つを選択するための少なくと
もn個の第3マルチプレクサを具備し、前記第1マルチ
プレクサのそれぞれの出力は前記少なくとも2個の第2
マルチプレクサに共に入力され、前記ディジタルーアナ
ログ変換器のそれぞれの出力は前記少なくとも2個の第
3マルチプレクサに共に入力されることを特徴とする。
の中の奇数番目のマルチプレクサは入力第1選択制御信
号に応答して奇数番目の画素データを、偶数番目のマル
チプレクサは入力第2選択制御信号に応答して偶数番画
素データを時分割して出力することを特徴とする。
の中の奇数番目のディマルチプレクサは前記第1選択制
御信号に応答して奇数番目のデータラインを、偶数番目
のディマルチプレクサは前記第2選択制御信号に応答し
て偶数番目のデータラインを時分割駆動することを特徴
とする。
反する論理状態を有してその論理状態は少なくとも1/
2水平期間毎に反転されることを特徴とする。
毎に論理状態が反転されることを特徴とする。
ィマルチプレクサ・アレイは前記第1及び第2選択制御
信号に応答して時分割された画素データと画素電圧信号
の供給順序を特定の単位毎に交互に変えることを特徴と
する。
ィマルチプレクサ・アレイは前記第1及び第2選択制御
信号に応答して時分割された画素データと画素電圧信号
の供給順序を少なくともフレーム単位に変えることを特
徴とする。
ィマルチプレクサ・アレイは前記第1及び第2選択制御
信号に応答して時分割された画素データと画素電圧信号
の供給順序を少なくとも一つ以上のライン単位に変える
ことを特徴とする。
ィマルチプレクサ・アレイは前記第1及び第2選択制御
信号に応答して時分割された画素データと画素電圧信号
の供給順序を少なくとも一つ以上のライン単位及びフレ
ーム単位に変えることを特徴とする。
を再整列して前記第1マルチプレクサ・アレイに出力す
るデータ・レジスタ部と;前記極性制御信号に応答して
前記ディジタルーアナログ変換アレイで出力される前記
少なくともn個の画素電圧信号の進行経路を決定してデ
ィマルチプレクサ・アレイに入力されるようにする第2
マルチプレクサ・アレイとを更に具備することを特徴と
する。
素データをそれらの中の4k−3(kは偶の正数)番目
の画素データと4k−2番目の画素データを相互に交換
して再整列することを特徴とする。
は前記再整列された画素データを前記第1マルチプレク
サ・アレイに出力して、第2水平期間では前記再整列さ
れた画素データを2チャンネルずつ遅延させて前記第1
マルチプレクサ・アレイに出力して、前記第1及び第2
水平期間が交互になるようにすることを特徴とする。
とも2個の前記正極性及び負極性のディジタルーアナロ
グ変換機の出力の中のいずれか一つを選択するための少
なくともn個の第2マルチプレクサとを具備して、前記
正極性及び負極性のディジタルーアナログ変換機のそれ
ぞれの出力は前記少なくとも2個の第2マルチプレクサ
に共に入力されることを特徴とする。
の奇数番目のディマルチプレクサは入力の選択制御信号
に応答して奇数番目の画素データを、偶数番目のマルチ
プレクサは偶数番目の画素データを時分割して出力する
ことを特徴とする。
の中の奇数番目のディマルチプレクサは前記選択制御信
号に応答して奇数番目のデータラインを、偶数番目のデ
ィマルチプレクサは偶数番目のデータラインを時分割駆
動することを特徴とする。
期間毎にその論理状態が反転されることを特徴とする。
態が反転されることを特徴とする。
ディマルチプレクサ・アレイは前記選択制御信号に応答
して前記時分割された画素データと画素電圧信号の供給
順序を特定の単位毎に交互に変えることを特徴とする。
ディマルチプレクサ・アレイは前記選択制御信号に応答
して前記時分割された画素データと画素電圧信号の供給
順序を少なくともフレーム単位に変えることを特徴とす
る。
ディマルチプレクサ・アレイは前記選択制御信号に応答
して前記時分割された画素データと前記画素電圧信号の
供給順序を少なくとも一つ以上のライン単位に変えるこ
とを特徴とする。
ディマルチプレクサ・アレイは前記選択制御信号に応答
して前記時分割された画素データと前記画素電圧信号の
供給順序を少なくとも一つ以上のライン単位及びフレー
ム単位に変えることを特徴とする。
力極性制御信号に応答して隣接した画素データを相互に
相反する極性の画素電圧信号に変換することを特徴とす
る。
法は入力された画素データを時分割して供給する段階
と;前記画素データを画素電圧信号に変換する段階と;
データラインを時分割駆動して前記画素電圧信号を供給
する段階を含むことを特徴とする。
段階と;前記画素データの時分割する段階の以前に前記
サンプリング信号に応答して前記画素データを所定単位
ずつ順次ラッチして同時に供給する段階と;前記データ
ラインを時分割する段階の以前に前記画素電圧信号をバ
ッファリングする段階を更に含むことを特徴とする。
素データのそれぞれが隣接した画素データと相互に異な
る極性を有する画素電圧信号に変換されるようにする段
階であることを特徴とする。
入力制御信号に応答して時分割された画素データを交互
に配置された正極性及び負極性のディジタルーアナログ
変換器に入力されるようにする入力経路を決定する段階
と、前記画素電圧信号に変換する段階以後に前記極性制
御信号に応答して前記画素電圧信号の出力経路を決定し
て前記画素電圧信号の極性が決定されるようにする段階
を更に含むことを特徴とする。
毎に論理状態が反転されることを特徴とする。
素データを少なくともn個のマルチプレクサの中の奇数
番目のマルチプレクサが入力第1選択制御信号に応答し
て奇数番目の画素データを、偶数番目のマルチプレクサ
が入力第2選択制御信号に応答して偶数番目の画素デー
タを時分割する段階であることを特徴とする。
前記少なくともn個のディマルチプレクサの中の奇数番
目のディマルチプレクサが前記第1選択制御信号に応答
して奇数番目のデータラインを、偶数番目のディマルチ
プレクサが前記第2選択制御信号に応答して偶数番目の
データラインを時分割駆動することを特徴とする。
反する論理状態を有し、その論理状態は少なくとも1/
2水平期間毎に反転されることを特徴とする。
分割された画素データの供給順序を特定の単位毎に交互
に変えて、前記データラインを時分割駆動する段階で前
記画素電圧信号の供給順序を前記特定の単位毎に交互に
変えることを特徴とする。
号の供給順序を前記第1及び第2選択制御信号に応答し
て少なくともフレーム単位に変えることを特徴とする。
圧信号の供給順序を前記第1及び第2選択制御信号に応
答して少なくとも一つ以上のライン単位に変えることを
特徴とする。
圧信号の供給順序を前記第1及び第2選択制御信号に応
答して少なくとも一つ以上のライン単位及びフレーム単
位に変えることを特徴とする。
データを時分割する段階の以前に前記入力画素データを
再整列する段階と;前記画素電圧信号に変換する段階以
後に入力極性制御信号に応答して前記画素電圧信号の出
力経路を決定して前記画素電圧信号の極性が決定される
ようにする段階を更に含むことを特徴とする。
素データをそれらの中の4k−3(kは偶の正数)番目
の画素データと4k−2番目の画素データを相互に交換
して再整列することを特徴とする。
ータを出力して、第2水平期間では前記再整列された画
素データを2チャンネルずつ遅延させ出力して、前記第
1及び第2水平期間が交互になるようにすることを特徴
とする。
択制御信号に応答して前記画素データを少なくともn個
のマルチプレクサの中の奇数番目のディマルチプレクサ
が奇数番目の画素データを、偶数番目のマルチプレクサ
が偶数番目の画素データを時分割して出力することを特
徴とする。
前記選択制御信号に応答して少なくともn個のディマル
チプレクサの中の奇数番目のディマルチプレクサが奇数
番目のデータラインを、偶数番目のディマルチプレクサ
が偶数番目のデータラインを時分割駆動することを特徴
とする。
とも1/2水平期間毎に反転されることを特徴とする。
態が反転されることを特徴とする。
された画素データの供給順序を前記選択制御信号に応答
して特定の単位毎に交互に変えて、前記データラインを
時分割駆動する段階で前記画素電圧信号の供給順序を前
記選択制御信号に応答して特定の単位毎に交互に変える
ことを特徴とする。
号の供給順序を前記選択制御信号に応答して少なくとも
一つ以上のライン単位に変えることを特徴とする。
圧信号の供給順序を前記選択制御信号に応答して少なく
とも一つ以上のライン単位及びフレーム単位に変えるこ
とを特徴とする。
置及び方法ではDAC部を時分割駆動することでn+1
個のDAC部を利用して少なくとも2n個のデータライ
ンを駆動することができるようになる。これにより、本
発明による液晶表示装置のデータ駆動装置及び方法によ
ると、データ・ドライバICの数を従来対比の半分に減
らすことができるので製造単価を節減することができる
ようになる。
装置及び方法では時分割駆動の際に画素電圧の充電順序
をライン単位、複数個のライン単位、フレーム単位、ラ
イン単位及びフレーム単位、または複数個のライン単位
及びフレーム単位に変えて駆動するようになる。これに
より、時分割駆動による充電時間の差により発生される
画素電圧の充電の差を補償してフリッカ現象を防止する
ことができるようになる。
て本発明の好ましい実施の形態に対して説明する。図4
は本発明の実施の形態による液晶表示装置のデータ・ド
ライバICの構成を図示したブロック図であり、図5a
及び5bは図4に図示されたデータ・ドライバICによ
る奇数フレーム及び偶数フレームの駆動波形図である。
サンプリング信号を順次供給するシフト・レジスタ・ア
レイ(42)と、サンプリング信号に応答して画素デー
タ(R、G、B)をラッチして出力する第1及び第2ラ
ッチ・アレイ(46、50)と、第2ラッチ・アレイ
(50)からの画素データ(R、G、B)を時分割して
出力するための第1MUXアレイ(54)と、第1MU
Xアレイ(54)から供給される画素データ(R、G、
B)の進行経路を制御する第2MUXアレイ(58)
と、第2MUXアレイ(58)からの画素データ(R、
G、B)を画素電圧信号にDAC・アレイ(62)と、
DAC・アレイ(62)からの画素電圧信号を緩衝して
出力するバッファ・アレイ(68)と、バッファ・アレ
イ(68)の出力の進行経路を選択する第3MUX(8
0)と、第3MUX(80)からの画素電圧信号を2n
個のデータライン(DL1乃至DL2n)に時分割して
出力するためのディマルチプレクサ・アレイ(84)と
を具備する。
制御部(図示しない)から供給される画素データ(R、
G、B)を中継するデータ・レジスタ(88)と、DA
Cアレイ(62)で必要とする正極性及び負極性のガン
マ電圧を供給するガンマ電圧部(90)とを更に具備す
る。
ICは第1MUXアレイ(54)とDEMUXアレイ
(84)を利用してDACアレイ(50)を時分割駆動
することでn+1個のDAC(64、66)及びバッフ
ァ(70)を利用して従来対比の2倍である2n個のデ
ータラインを駆動するようになる。このようにデータ・
ドライバICは2n個のデータラインを駆動するために
2nチャンネルのデータ出力を有するが、図4では12
チャンネル(DL1乃至DL12)部分だけを図示す
る。
御部からの画素データを中継して第1ラッチ・アレイ
(46)に供給する。特にタイミング制御部は転送周波
数の減少のために画素データを偶数画素データ(RGB
even)と奇数画素データ(RGBodd)に分離してそれ
ぞれの転送ラインを通してデータ・レジスタ(88)に
供給するようになる。データ・レジスタ(88)は入力
された偶数画素データ(RGBeven)と奇数画素データ
(RGBodd)をそれぞれの転送ラインを通して第1ラ
ッチ・アレイ(46)に出力する。ここで、偶数画素デ
ータ(RGBeven)と奇数画素データ(RGBodd)の
それぞれは赤(R)、緑(G)、青(B)画素データを
含む。
発生部(図示しない)から入力される多数個のガンマ基
準電圧をグレイ別に細分化して出力する。
プリング信号を順次発生して第1ラッチ・アレイ(4
6)に供給するもので、このために2n/6(ここで、
n=6)個のシフト・レジスタ(44)を具備する。図
4に図示された1番目の段のシフト・レジスタ(44)
はタイミング制御部から入力されるソース・スタート・
パルス(SSP)をソース・サンプリング・クロック信
号(SSC)によりシフトさせサンプリング信号を出力
すると同時に次の段のシフト・レジスタ(44)にキャ
リ信号(CAR)を供給する。ソース・スタート・パル
ス(SSP)は図5a及び図5bに図示されたように水
平期間単位に供給されてソース・サンプリング・クロッ
ク信号(SSC)毎にシフトされてサンプリング信号が
出力される。
ジスタ・アレイ(42)からのサンプリング信号に応答
してデータ・レジスタ(88)からの画素データ(RG
Beven、RGBodd)を一定の単位ずつサンプリングし
てラッチする。第1ラッチ・アレイ(46)は2n(こ
こで、n=6)個の画素データ(R、G、B)をラッチ
するために2n個の第1ラッチ(48)で構成され、そ
の第1ラッチ(48)のそれぞれは画素データ(R、
G、B)のビット数(3ビットまたは6ビット)に対応
する大きさを有する。このような第1ラッチ・アレイ
(46)はサンプリング信号毎に偶数画素データ(RG
Beven)と奇数画素データ(RGBodd)、即ち6個ず
つの画素データをサンプリングしてラッチした後、同時
に出力する。
・アレイ(46)からの画素データ(R、G、B)をタ
イミング制御部からのソース出力イネーブル信号(SO
E)に応答して同時にラッチした後、出力する。特に第
2ラッチ・アレイ(50)は第1ラッチ・アレイ(4
6)と同一に2n(ここで、n=6)個の第2ラッチ
(52)とを具備する。ソース出力イネーブル信号(S
OE)は図5a及び図5bに図示されたように水平期間
単位に発生する。
御部からの第1及び第2選択制御信号(θ1、θ2)に
応答して第2ラッチ・アレイ(50)からの2n(ここ
で、n=6)個の画素データをH/2期間の単位にn個
ずつ時分割して出力する。このために、第1MUXアレ
イ(54)はn個の第1MUX(56)で構成されて、
第1MUX(56)のそれぞれは第2ラッチ・アレイ
(50)で二つの第2ラッチ(52)の中のいずれか一
つの出力を選択して出力する。換言すると、第1MUX
(56)のそれぞれは二つの第2ラッチ(52)の出力
を1/2水平期間の単位に時分割して供給する。
ン駆動のために奇数番目の第1MUX(56)は第1選
択制御信号(θ1)に応答して二つの奇数番目の第2ラ
ッチ(52)の出力の中のいずれか一つを選択して出力
し、偶数番目の第1MUX(56)は第2選択制御信号
(θ2)に応答して二つの偶番目の第2ラッチ(52)
の出力の中のいずれか一つを選択して出力する。
1選択制御信号(θ1)に応答して一水平期間の中の前
半部で1番目の第2ラッチ(52)からの第1画素デー
タを選択して出力し、後半部で3番目の第2ラッチ(5
2)からの第3画素データを選択して出力する。2番目
の第1MUX(56)は第2選択制御信号(θ2)に応
答して一水平期間の中の前半部で2番目の第2ラッチ
(52)からの第2画素データを選択して出力し、後半
部で4番目の第2ラッチ(52)からの第4画素データ
を選択して出力する。第1及び第2選択制御信号(θ
1、θ2)は図5a及び図5bに図示されたように相互
に相反した極性を有するようになり、その極性は水平期
間単位で反転される。
(92)からの極性制御信号(POL)に応答して第1
MUXアレイ(54)から供給される画素データ(R、
G、B)の進行経路を決定するようになる。このため
に、第2MUXアレイ(58)はn−1個の第2MUX
(60)を具備する。
二つの第1MUX(56)の出力を入力して極性制御信
号(POL)により選択的に出力するようになる。ここ
で、1番目と最後の第1MUX(56)を除いた残りの
第1MUX(56)のそれぞれの出力は隣接した2個の
第2MUX(60)に共に入力される。1番目と最後の
第1MUX(56)の出力はPDAC(66)と第2M
UX(60)に共に入力される。このような構成を有す
る第2MUXアレイ(58)は極性制御信号(POL)
により第1MUX(56)のそれぞれからの画素データ
(R、G、B)がそのままDACアレイ(62)へ進行
されるように制御するか、1行目ずつ右側にシフトされ
てDACアレイ(62)へ進行されるように制御する。
制御信号(POL)は図5a及び図5bに図示されたよ
うに水平期間毎に極性が反転される。結果的に第2MU
Xアレイ(58)は第1MUXアレイ(54)からの画
素データ(R、G、B)のそれぞれが極性制御信号(P
OL)に応答してDACアレイ(62)に交互に配置さ
れたPDAC(64)またはNDAC(66)へ出力さ
れるようにすることで画素データ(R、G、B)の極性
を制御するようになる。
(56)から順次出力される第1及び第3画素データは
第2MUX(60)を経由することなく直接PDAC1
(64)へ供給されて、2番目の第1MUX(56)か
ら順次出力される第2及び第4画素データは1番目の第
2MUX(60)によりNDAC1(64)へ供給され
る。そして、第2水平期間で第1及び第3画素データは
1番目の第2MUX(60)によりNDAC1(64)
へ供給され、第2及び第4画素データは2番目の第2M
UX(60)によりPDAC1(66)へ供給される。
(58)からの画素データ(R、G、B)をガンマ電圧
部(90)からの正極性及び負極性ガンマ電圧(GH、
GL)を利用して画素電圧信号に変換して出力するよう
になる。このために、DACアレイ(62)はn+1個
のPDAC(66)及びNDAC(64)を具備して、
ドット・インバージョン駆動のためにPDAC(66)
及びNDAC(64)が交互に並んで配置される。
8)からの画素データ(R、G、B)を、正極性ガンマ
電圧(GH)を利用して正極性の画素電圧信号に変換す
る。NDAC(64)は第2MUXアレイ(58)から
の画素データ(R、G、B)を、負極性ガンマ電圧(G
L)を利用して負極性の画素電圧信号に変換する。この
ようなPDAC(66)及びNDAC(64)は1/2
水平期間毎に入力される画素データを画素電圧信号に変
換する動作を遂行するようになる。
図5bに図示されたように第1水平期間で時分割されて
入力されるオッド画素データ[1、1]と[1、3]を
画素電圧信号に変換して出力する。同時にNDAC2
(64)も図5a及び図5bに図示されたようにその第
1水平期間のそれぞれで時分割されて入力されるイーブ
ン画素データ[1、2]と[1、4]を画素電圧信号に
変換して出力する。その次、第2水平期間期間でNDA
C2(64)は時分割されて入力されるオッド画素デー
タ[2、1]と[2、3]を画素電圧信号に変換して出
力する。同時にPDAC2(66)はその第2水平期間
で時分割されて入力されるイーブン画素データ[2、
2]と[2、4]を画素電圧信号に変換して出力する。
このようなDACアレイ(62)により2n個の画素デ
ータが1/2水平期間単位にn個ずつ時分割されて画素
電圧信号に変換されて出力される。
1個のバッファ(70)のそれぞれはDACアレイ(6
2)のPDAC(66)及びNDAC(64)のそれぞ
れから出力される画素電圧信号を信号緩衝して出力す
る。
御部からの極性制御信号(POL)に応答してバッファ
・アレイ(68)から供給される画素電圧信号の進行経
路を決定するようになる。このために、第3MUXアレ
イ(80)はn個(ここで、n=6)の第3MUX(8
2)を具備する。
信号(POL)に応答して隣接した2個のバッファ(7
0)の中のいずれか一つの出力を選択して出力する。こ
こで、1番目と最後のバッファ(70)を除いた残りの
バッファ(70)の出力は隣接した2個の第3MUX
(82)に共に入力される。
(82)は極性制御信号(POL)に応答して最後のバ
ッファ(70)を除いたバッファ(70)のそれぞれか
らの画素電圧信号がそのままDEMUX(86)と一対
一対応して出力されるようにする。
御信号(POL)に応答して1番目のバッファ(70)
を除いた残りのバッファ(70)のそれぞれからの画素
電圧信号が1行目ずつ左側にシフトされてDEMUX
(86)と一対一対応して出力されるようにする。
イ(58)に供給されると共に図5a及び図5bに図示
されたように水平期間毎に極性が反転される。このよう
に第3MUXアレイ(80)は第2MUXアレイ(5
8)と共に極性制御信号(POL)に応答して画素電圧
信号の極性を決定するようになる。この結果、第3MU
Xアレイ(80)で出力される画素電圧信号は隣接した
画素電圧信号と相反した極性を有するようになり、水平
期間単位で極性反転される。
御部からの第1及び第2選択制御信号(θ1、θ2)に
応答して第3MUXアレイ(80)からの画素電圧信号
を2n(ここで、n=6)個のデータラインに選択的に
供給するようになる。このために、DEMUXアレイ
(84)はn個のDEMUXアレイ(84)を具備す
る。DEMUX(86)のそれぞれは第3MUX(8
2)のそれぞれから供給される画素電圧信号を二つのデ
ータラインに時分割して供給する。
(86)は第1選択制御信号(θ1)に応答して奇数番
目の第3MUX(82)の出力を2個の奇数番目のデー
タラインに時分割して供給する。偶数番目のDEMUX
(86)は第2選択制御信号(θ2)に応答して二つの
偶数番目の第3MUX(82)の2個の偶数番目のデー
タラインに時分割して供給する。第1及び第2選択制御
信号(θ1、θ2)は図5a及び図5bに図示されたよ
うに第1MUXアレイ(54)に供給されると共に相互
に相反した極性を有して水平期間毎に極性反転される。
5a及び図5bに図示されたように第1選択制御信号
(θ1)に応答して1/2水平期間単位に1番目の第3
MUX(82)の出力を第1及び第3データライン(D
L1、DL3)に選択的に供給する。2番目のDEMU
X(86)は図5a及び図5bに図示されたように第2
選択制御信号(θ2)に応答して1/2水平期間単位に
2番目の第3MUX(82)の出力を第2及び第4デー
タライン(DL2、DL4)に選択的に供給する。
第1選択制御信号(θ1)に応答して第1ゲートライン
(GL1)が活性化される第1水平期間の中の前半部で
画素電圧信号[1、1]を第1データライン(D1)に
供給し、後半部で[1、3]を第3データライン(DL
3)に供給する。これと同時に、2番目のDEMUX
(86)は第2選択制御信号(θ2)に応答して第1水
平期間(H1)の中の前半部で画素電圧信号[1、2]
を第2データライン(D2)に供給し、後半部では画素
電圧信号[1、4]を第4データライン(D4)に供給
する。
2水平期間(H2)と第3水平期間(H3)のそれぞれ
の前半部で画素電圧信号[2、1]、[3、1]のそれ
ぞれを第1データライン(DL1)に供給し、画素電圧
信号[2、3]、[3、3]の第3データライン(DL
3)に供給する。これと同時に、2番目のDEMUX
(86)は第2水平期間(H2)と第3水平期間(H
3)のそれぞれの前半部でも画素電圧信号[2、2]、
[3、2]のそれぞれを第2データライン(DL2)に
供給し、後半部では画素電圧信号[2、4]、[3、
4]のそれぞれを第4データライン(D4)に供給す
る。
ICによりDL1、DL3のような奇数データラインに
出力される画素電圧信号とDL2、DL4のような偶数
データラインに出力される画素電圧信号は図5a及び図
5bに図示されたように相互に相反する極性を有するよ
うになる。そして、その奇数データライン(DL1、D
L3、…)と偶数データライン(DL2、DL4、…)
の極性はゲートライン(GL1、GL2、GL3、…)
が順次駆動される1水平周期(1H)毎に反転されると
共にフレーム単位で反転される。
動IC内で極性制御信号(POL)による画素データの
進行経路を表すものである。
はハイ状態)である場合、第2MUXアレイ(58)は
図6に図示されたように第1及び第2ラッチ・アレイ
(46、50)及び第1MUXアレイ(54)から出力
された6個の画素データを、PDAC4(66)を除い
た残りのPDAC4(66)乃至NDAC3(64)の
それぞれに供給して画素電圧信号に変換されるようにす
る。この場合、1番目の第1MUX(56)の出力はそ
のままにPDAC1(66)に供給されて画素電圧信号
に変換される。
(66)乃至NDAC3(64)のそれぞれからバッフ
ァアレイ(68)を経由して供給された画素電圧信号を
DEMUX(86)のそれぞれに一対一に対応させて供
給する。DEMUX(86)のそれぞれは第3MUX
(82)のそれぞれから入力される画素電圧信号を12
個のデータライン(DL1乃至DL12)に選択的に供
給する。
状態(またはロー状態)である場合、第2MUXアレイ
(58)は図7に図示されたように第1及び第2ラッチ
・アレイ(46、50)及び第1MUXアレイ(54)
から出力された6個の画素データを右側にシフトさせて
PDAC1(66)を除いた残りのPDAC1(66)
乃至NDAC3(64)のそれぞれに供給して画素電圧
信号に変換されるようにする。この場合、最後の第1M
UX(56)の出力はそのままPDAC1(66)に供
給されて画素電圧信号に変換される。
(64)乃至PDAC4(66)のそれぞれからバッフ
ァアレイ(68)を経由して供給された画素電圧信号を
右側にシフトさせてDEMUX(86)のそれぞれに一
対一に対応させて供給する。DEMUX(86)のそれ
ぞれは第3MUX(82)のそれぞれから入力される画
素電圧信号を12個のデータライン(DL1乃至DL1
2)に選択的に供給する。
の形態によるデータ・ドライバICはDACアレイが時
分割駆動されることでn+1個のDACを利用して2n
チャンネルのデータラインを駆動することができるよう
になる。換言すると、n+1個のDACとを具備するデ
ータ・ドライバICのそれぞれが2n個のデータライン
を駆動することでDAC IC数を1/2に減らすこと
ができるようになる。図8は本発明の異なる実施の形態
によるデータ・ドライバICの構成を図示したブロック
図であり、図10a及び10bは図8に図示されたデー
タ・ドライバICによる奇数フレーム及び偶数フレーム
の駆動波形図である。そして、図9a及び図9bは図8
に図示されたデータレジスタ部(148)のm−1番目
の水平期間及びm番目の水平期間の駆動波形図である。
サンプリング信号を順次供給するシフト・レジスタ・ア
レイ(102)と、サンプリング信号に応答して画素デ
ータ(R、G、B)をラッチして出力する第1及び第2
ラッチ・アレイ(106、110)と、第2ラッチ・ア
レイ(110)からの画素データ(R、G、B)を画素
電圧信号に変換するDAC・アレイ(122)とDAC
・アレイ(122)からの画素電圧信号を緩衝して出力
するバッファ・アレイ(128)と、バッファ・アレイ
(128)の出力の進行経路を選択する第2MUXアレ
イ(140)と、第2MUXアレイ(140)からの画
素電圧信号をデータライン(DL1乃至DL2n)に時
分割して出力するためのDEMUXアレイ(144)と
を具備する。
ICはタイミング制御部(図示しない)から供給される
画素データ(R、G、B)を再整列して出力するデータ
・レジスタ(148)と、DACアレイ(122)で必
要とする正極性及び負極性のガンマ電圧を供給するガン
マ電圧部(150)とを更に具備する。
ICは第1MUXアレイ(114)とDEMUXアレイ
(144)を利用してDACアレイ(122)を時分割
駆動することでn+2個のDAC(64、66)及びバ
ッファ(130)を利用して従来対比の2倍である2n
個のデータラインを駆動するようになる。このようにデ
ータ・ドライバICは2n個のデータラインを駆動する
ために2nチャンネルのデータ出力を有するが、図8で
はn=6と仮定して12チャンネル(DL1乃至DL1
2)部分だけを図示する。
生部(図示しない)から入力される多数個のガンマ基準
電圧をグレイレベル別に細分化して出力する。
グ制御部からの画素データをドット・インバージョン駆
動に適合に再整列して第1ラッチ・アレイ(106)に
供給する。データ・レジスタ部(148)は第1乃至第
6入力バス(IB1乃至IB6)を通じてタイミング制
御部からの奇数画素データ(OR、OG、OB)と偶数
画素データ(ER、EG、EB)を同時に入力する。そ
して、データ・レジスタ部(148)は入力された奇数
画素データ(OR、OG、OB)と偶数画素データ(E
R、EG、EB)を再整列して第1乃至第6入力バス
(IB1乃至IB6)を通じて出力するようになる。
は図9a及び図9bに図示されたように6個ずつの画素
データ(OR、OG、OB、ER、EG、EB)のそれ
ぞれを第1乃至第6入力バス(IB1乃至IB6)のそ
れぞれを通じて入力するようになる。この場合、データ
・レジスタ部(148)はソース・スタート・パルス
(SSP)を基準にシフト・クロック信号(SSC)の
一周期の単位毎に6個ずつの画素データ(OR、OG、
OB、ER、EG、EB)を入力するようになる。
m−1番目の水平期間で図9aに図示されたように一水
平ライン分の画素データの中の4k−2(ここで、kは
偶の正数)番のデータと4k−1番のデータを交換して
出力するようになる。例えば、図9に図示されたように
2番と3番のデータを変えて、6番と7番のデータを、
10番と11番のデータを相互に交換して出力するよう
になる。これは第1MUX(116)のそれぞれに同じ
極性の画素電圧信号に変換される一対ずつの画素データ
が入力されるようにするためである。このように、デー
タ・レジスタ部(148)で入力された画素データ(O
R、OG、OB、ER、EG、EB)を再整列して出力
することにより第1MUXアレイ(1140とDACア
レイ(122)の間で極性制御信号(POL)により画
素データの信号経路を決定するMUXアレイを除去する
ことができるようになる。
番目の水平期間では図9bに図示されたように一水平ラ
イン分の画素データの中の4k−2(ここで、kは偶の
正数)番のデータと4k−1番のデータを交換して極性
反転のための2チャンネルずつ遅延、即ちシフトさせ出
力バス(OB乃至OB6)を通じて出力するようにな
る。例えば、データ・レジスタ部(148)は1番画素
データを第3出力バス(OB3)に、交換された3番の
画素データを第4出力バス(OB4)に、交換された2
番の画素データを第5出力バス(OB5)に、4番の画
素データを第6出力バス(OB6)にシフトさせ出力す
るようになる。そして、5番の画素データは次のクロッ
クで第1出力バス(OB1)に、交換された7番の画素
データを第2出力バス(OB2)に、交換された6番の
画素データを第3出力バス(OB3)にシフトさせ出力
するようになる。
8)で再整列されて出力される画素データ(OR、O
G、OB、ER、EG、EB)は画素データの再整列の
時間を確保するために入力された画素データ(OR、O
G、OB、ER、EG、EB)より特定の時間、例えば
2/3クロック程度に遅延されて出力される。
ンプリング信号を順次発生して第1ラッチ・アレイ(1
06)に供給して、このために2n/6(ここで、n=
6)個のシフト・レジスタ(104)とを具備する。図
8に図示された1番目の段のシフト・レジスタ(10
4)はタイミング制御部から入力されるソース・スター
ト・パルス(SSP)をソース・サンプリング・クロッ
ク信号(SSC)によりシフトされてサンプリング信号
を出力すると同時に次の段のシフト・レジスタ(10
4)にキャリ信号(CAR)を供給する。ソース・スタ
ート・パルス(SSP)は図10a及び図10bに図示
されたように水平期間単位に供給されてソース・サンプ
リング・クロック信号(SSC)によりシフトされてサ
ンプリング信号を出力する。
レジスタ・アレイ(102)からのサンプリング信号に
応答してデータ・レジスタ(148)から第1乃至第6
出力バス(OB1乃至OB6)を通じて入力される6個
ずつの画素データをサンプリングしてラッチする。第1
ラッチ・アレイ(106)は2n(ここで、n=6)個
の画素データをラッチするために2n個の第1ラッチ
(108)に構成されて、その第1ラッチ(108)の
それぞれは画素データのビット数(3ビットまたは6ビ
ット)に対応する大きさを有する。また、第1ラッチ・
アレイ(106)は図9に図示されたように2チャンネ
ルずつシフトされて入力される場合に対比して2個の第
1ラッチ(図示しない)を更に具備する。
第1ラッチ(108)乃至12番の第1ラッチ(10
8)にはデータ・レジスタ部(148)で再整列された
1、3、2、4、5、7、6、8、9、11、10、1
2番の順序で画素データがラッチされる。そして、m番
目の水平期間ではデータ・レジスタ部(148)で再整
列された画素データが2チャンネルずつシフトされるこ
とにより1番目のラッチ(108)及び2番目のラッチ
(108)にはブランクデータが入力されて、三番目の
ラッチ(108)乃至12番目のラッチ(108)に2
チャンネルずつシフトされた1、3、2、4、5、7、
6、8、9、11番の順序に画素データがラッチされ
る。ここで、10番及び12番の画素データは図示しな
い2個のラッチにそれぞれ配置される。
チ・アレイ(106)からの画素データをタイミング制
御部からのソース出力イネーブル信号(SOE)に応答
して同時にラッチした後、出力する。第2ラッチ・アレ
イ(110)は第1ラッチ・アレイ(106)と共に2
n(ここで、n=6)+2個の第2ラッチ(112)を
具備する。ソース出力イネーブル信号(SOE)は図1
0a及び図10bに図示されたように水平期間単位に発
生する。
制御部からの選択制御信号(θ1)に応答して第2ラッ
チ・アレイ(110)からの2n(ここで、n=6)個
の画素データをH/2期間の単位にn個ずつ時分割して
出力する。このために、第1MUXアレイ(114)は
n個の第1MUX(116)で構成される。また、第1
MUXアレイ(114)は画素データが2チャンネルず
つシフトされる場合を考えて1個の第1MUX(図示し
ない)を更に具備する。第1MUX(116)のそれぞ
れは第2ラッチ・アレイ(110)で二つの第2ラッチ
(112)の中のいずれか一つの出力を選択して出力す
る。換言すると、第1MUX(116)のそれぞれは二
つの第2ラッチ(112)の出力を1/2水平期間の単
位で時分割して供給する。
ン駆動のために奇数番目の第1MUX(116)は選択
制御信号(θ1)に応答して二つの奇数番目の第2ラッ
チ(112)の出力の中のいずれか一つを選択してDA
Cアレイ(122)のPDAC(124)に出力する。
そして、偶数番目の第1MUX(116)は第2選択制
御信号(θ1)に応答して二つの偶番目の第2ラッチ
(112)の出力の中のいずれか一つを選択してDAC
アレイ(122)のPDAC(124)出力する。
1番目の第1MUX(116)は選択制御信号(θ1)
に応答して1番目の第2ラッチ(112)からの一番の
画素データを、後半部で2番目の第2ラッチ(112)
からの3番の画素データを選択してPDAC(124)
に出力する。2番目の第1MUX(116)は選択制御
信号(θ1)に応答して前半部で3番目の第2ラッチ
(112)からの2番の画素データを、後半部で4番目
の第2ラッチ(112)からの4番の画素データを選択
してNDAC1(126)に出力する。4番目の第1M
UX(116)は選択制御信号(θ1)に応答して前半
部で5番目の第2ラッチ(112)からの2番の画素デ
ータを、後半部で6番目の第2ラッチ(112)からの
4番の画素データを選択してPDAC(124)に出力
する。ここで、選択制御信号(θ1)は図10a及び図
10bに図示されたようにその極性は1/2水平期間
(H/2)単位に反転される。
イ(114)からの画素データをガンマ電圧部(15
0)からの正極性及び負極性ガンマ電圧(GH、GL)
を利用して画素電圧信号に変換して出力するようにな
る。このために、DACアレイ(122)はn+1個の
PDAC(124)及びNDAC(126)を具備し、
ドット・インバージョン駆動のためにPDAC(12
4)及びNDAC(126)が交互に並んで配置され
る。PDAC(124)は第1MUXアレイ(114)
からの画素データ(R、G、B)を、正極性ガンマ電圧
(GH)を利用して正極性の画素電圧信号に変換する。
NDAC(126)は第1MUXアレイ(114)から
の画素データ(R、G、B)を、負極性ガンマ電圧(G
L)を利用して負極性の画素電圧信号に変換する。この
ようなPDAC(124)及びNDAC(126)は1
/2水平期間毎に入力される画素データを画素電圧信号
に変換する動作を遂行するようになる。
及び図10bに図示されたように第1水平期間で時分割
されて入力されるオッド画素データ[1、1]と[1、
3]を画素電圧信号に変換して出力する。同時にNDA
C2(126)も図10a及び図10bに図示されたよ
うにその第1水平期間のそれぞれで時分割されて入力さ
れるイーブン画素データ[1、2]と[1、4]を画素
電圧信号に変換して出力する。その後、第2水平期間期
間でNDAC1(126)は時分割されて入力されるオ
ッド画素データ[2、1]と[2、3]を画素電圧信号
に変換して出力する。同時にPDAC2(124)はそ
の第2水平期間で時分割されて入力されるイーブン画素
データ[2、2]と[2、4]を画素電圧信号に変換し
て出力する。このようなDACアレイ(122)により
2n個の画素データが1/2水平期間単位にn個ずつ時
分割され画素電圧信号に変換されて出力される。
+1個のバッファ(130)のそれぞれはDACアレイ
(122)のPDAC(124)及びNDAC(12
6)のそれぞれから出力される画素電圧信号を信号緩衝
して出力する。
制御部からの極性制御信号(POL)に応答してバッフ
ァ・アレイ(128)から供給される画素電圧信号の進
行経路を決定するようになる。このために、第2MUX
アレイ(140)はn個(ここで、n=6)のMUX
(142)を具備する。MUX(142)のそれぞれは
極性制御信号(POL)に応答して隣接した2個のバッ
ファ(130)の中のいずれか一つの出力を選択して出
力する。ここで、1番目と最後のバッファ(130)を
除いた残りのバッファ(130)の出力は隣接した2個
のMUX(142)に共に入力される。
(142)はm−1番目の水平期間で極性制御信号(P
OL)に応答して最後のバッファ(130)を除いたバ
ッファ(130)のそれぞれからの画素電圧信号がその
ままDEMUX(146)と一対一対応して出力される
ようにする。また、第2MUXアレイ(142)はm番
目の水平期間では極性制御信号(POL)に応答して1
番目のバッファ(130)を除いた残りのバッファ(1
30)のそれぞれからの画素電圧信号が1行目ずつ左側
にシフトされてDEMUX(146)と一対一対応して
出力されるようにする。
ージョン駆動のために図10a及び図10bに図示され
たように水平期間毎に極性が反転される。このように第
2MUXアレイ(140)は極性制御信号(POL)に
応答して画素電圧信号の極性を決定するようになる。こ
の結果、第2MUXアレイ(140)で出力される画素
電圧信号は隣接した画素電圧信号と相反した極性を有す
るようになり、水平期間単位に極性反転される。
制御部からの選択制御信号(θ1)に応答して第2MU
Xアレイ(140)からの画素電圧信号を2n(ここ
で、n=6)個のデータラインに選択的に供給するよう
になる。このために、DEMUXアレイ(144)はn
個のDEMUXアレイ(146)を具備する。DEMU
X(146)のそれぞれは第2MUX(142)のそれ
ぞれから供給される画素電圧信号を二つのデータライン
に時分割して供給する。
図10a及び図10bに図示されたように選択制御信号
(θ1)に応答して1/2水平期間単位に1番目のMU
X(142)の出力を第1及び第3データライン(D
1、D3)に選択的に供給する。2番目のDEMUX
(146)は図10a及び図10bに図示されたように
選択制御信号(θ1)に応答して1/2水平期間単位に
2番目のMUX(142)の出力を第2及び第4データ
ライン(D2、D4)に選択的に供給する。
は選択制御信号(θ1)に応答して第1ゲートライン
(GL1)が活性化される第1水平期間の中の前半部で
画素電圧信号[1、1]を第1データライン(D1)に
供給し、後半部で[1、3]を第3データライン(DL
3)に供給する。これと同時に、2番目のDEMUX
(146)は選択制御信号(θ1)に応答して第1水平
期間(H1)の前半部で画素電圧信号[1、2]を第2
データライン(D2)に供給し、後半部では画素電圧信
号[1、4]を第4データライン(D4)に供給する。
そして、1番目のDEMUX(146)は第2水平期間
(H2)と第3水平期間(H3)のそれぞれの前半部で
画素電圧信号[2、1]、[3、1]のそれぞれを第1
データライン(DL1)に供給し、後半部では画素電圧
信号[2、3]、[3、3]の第3データライン(DL
3)に供給する。これと同時に、2番目のDEMUX
(146)は第2水平期間(H2)と第3水平期間(H
3)のそれぞれの前半部では画素電圧信号[2、2]、
[3、2]のそれぞれを第2データライン(DL2)に
供給し、後半部では画素電圧信号[2、4]、[3、
4]のそれぞれを第4データライン(D4)に供給す
る。
ICによりDL1、DL3のような奇数データラインに
出力される画素電圧信号とDL2、DL4のような偶数
データラインに出力される画素電圧信号は図10a及び
図10bに図示されたように相互に相反する極性を有す
るようになる。そして、その奇数データライン(DL
1、DL3、…)と偶数データライン(DL2、DL
4、…)の極性はゲートライン(GL1、GL2、GL
3、…)が順次駆動される1水平周期(1H)毎に反転
されると共にフレーム単位で反転される。
タ駆動IC内で極性制御信号(POL)による画素デー
タの進行経路を表すものである。
チ(108、110)には1、3、2、4、5、7、
6、8、9、11、10、12番の順序で画素データが
ラッチされる。極性制御信号(POL)がロー状態(ま
たはハイ状態)である場合、即ちm−1番目の水平期間
である場合、第1MUXアレイ(114)は図11に図
示されたように前半部では第2ラッチアレイ(110)
から出力された画素データの中1、2、5、6、9、1
0番目の画素データを、後半部では3、4、7、8、1
1、12番目の画素データを選択してPDAC1(12
4)乃至NDAC3(126)のそれぞれに供給して画
素電圧信号に変換されるようにする。第2MUX(14
2)はPDAC1(124)乃至NDAC3(126)
のそれぞれからバッファ・アレイ(128)を経由して
供給された画素電圧信号をDEMUX(146)のそれ
ぞれに一対一対応させ供給する。DEMUX(146)
のそれぞれは第2MUX(142)のそれぞれから入力
される画素電圧信号を12個のデータライン(DL1乃
至DL12)に選択的に供給する。
アレイ(106、110)には1、3、2、4、5、
7、6、8、9、11、10、12番の順序に画素デー
タが2チャンネルずつシフトされてラッチされる。この
場合、前段に位置する2個ずつの第1ラッチ(108)
及び第2ラッチ(112)には有効な画素データが供給
されなくブランク・データ(図示しない)が供給され
る。
はロー状態)である場合、即ちm番目の水平期間である
場合、初の段の第1MUXアレイ(116)を除いた残
りの第1MUX(116)は図12に図示されたように
前半部では第2ラッチアレイ(110)から出力された
画素データの中1、2、5、6、9、10番目の画素デ
ータを、後半部では3、4、7、8、11、12番目の
画素データを選択してPDAC1(124)乃至NDA
C3(126)のそれぞれに供給して画素電圧信号に変
換されるようにする。第2MUX(142)はPDAC
1(124)乃至NDAC3(126)のそれぞれから
バッファ・アレイ(128)を経由して供給された画素
電圧信号を左側に一チャンネルずつシフトさせDEMU
X(146)のそれぞれに一対一対応させ供給する。D
EMUX(146)のそれぞれは第2MUX(142)
のそれぞれから入力される画素電圧信号を12個のデー
タライン(DL1乃至DL12)に選択的に供給する。
の形態によるデータ・ドライバICはDACアレイが時
分割駆動されることでn+1個のDACを利用して2n
チャンネルのデータラインを駆動することができるよう
になる。換言すると、n+1個のDACとを具備するデ
ータ・ドライバICのそれぞれが2n個のデータライン
を駆動することでDAC IC数を1/2に減らすこと
ができるようになる。
・ドライバICが適用された液晶表示装置の構成を概略
的に図示したものである図示したものである。図13に
図示された液晶表示装置はデータTCP(76)を通じ
て液晶パネル(72)と接続されたデータ・ドライバI
C(74)とゲートTCP(80)を通じて液晶パネル
(72)と接続されたゲート・ドライバIC(78)と
を具備する。
はデータTCP(76)のそれぞれに実装されて、その
データTCP(76)を通じて液晶パネル(72)の上
段部に設けられたデータパッドと電気的に接続される。
ゲート・ドライバIC(78)のそれぞれもゲートTC
P(80)のそれぞれに実装されて、そのゲートTCP
(80)を通じて液晶パネル(72)の一側に設けられ
たゲートパットと電気的に接続される。ゲート・ドライ
バIC(78)は液晶パネル(72)上のゲートライン
を1水平周期(1H)毎に一つのゲートラインずつ順次
駆動する。
ル信号である画素データの信号をアナログ信号である画
素電圧信号に変換して液晶パネル(72)上のデータラ
インを1/2水平周期(H/2)に時分割して供給する。
これにより、8n個のデータラインを駆動するためにn
個ずつのデータラインを駆動する従来のデータ・ドライ
バICは8個が必要とする反面に、2n個のデータライ
ンを時分割駆動する本発明のデータ・ドライバIC(7
4)は4個だけ必要となる。
場合、1水平期間(1H)の中の前半部に供給された画
素電圧の充電量と後半部に供給された画素電圧の充電量
の間に差が発生するようになる。これは前半部に供給さ
れた画素電圧と後半部に供給された画素電圧の充電時点
の差により充電時間が相互に異なるためである。換言す
ると、前半部に供給された画素電圧は約1水平期間(1
H)に当たる液晶セルに充電される反面、後半部に供給
された画素電圧は約1/2水平期間(H/2)に当たる液
晶セルに充電されるためである。このような充電時間の
差により液晶セル間に画素電圧の充電量が異なるように
なるためにフリッカ現象が予想される。
序をライン、フィルド、フレームのような特定単位に変
えることで変えることで画素電圧の充電量の差が補償さ
れるようになる。例えば、現のフレームで特定の液晶セ
ルに1水平期間(1H)の中の前半部で画素電圧が供給
されて1水平期間(1H)にかけて画素電圧が充電され
た場合、次のフレームでは後半部に画素電圧が供給され
るようにして1/2水平期間(H/2)にかけて画素電圧
が充電されるようにする。
毎に変えることで充電時間の差によりもたらされる画素
電圧の充電量の差を補償することができるようになる。
また、画素電圧の充電順序をライン単位、複数個のライ
ン単位に変える場合にも画素電圧の充電量の差を補償す
ることができるようになる。これとは異なり、ライン単
位及びフレーム単位または複数個のライン単位及びフレ
ーム単位に画素電圧の充電順序を変える場合にも画素電
圧の充電量の差を補償することができるようになる。
分割駆動する場合、画素電圧の充電順序をフレーム単位
に変えて駆動するための駆動波形を図示したものであ
る。特に、図14aはオッド・フレームで図4及び図8
に図示された駆動装置で第1乃至第4データライン(D
L1乃至DL4)を駆動するための信号波形を図示し、
図14bはイーブン・フレームでの信号波形を図示す
る。
て、第1水平期間(H1)の中の前半部であるH/2期
間で第1及び第2選択制御信号(θ1及び/またはθ
2)により画素データ[1、1]、[1、2]が選択さ
れる。画素データ[1、1]は極性制御信号(図示しな
い)により正極性の画素電圧信号に変換されて第1デー
タライン(DL1)に供給され、画素データ[1、2]
は負極性の画素電圧信号に変換されて第2データライン
(DL2)に供給される。続いて、後半部であるH/2
期間で第1及び第2選択制御信号(θ1及び/またはθ
2)により画素データ[1、3]と[1、4]が選択さ
れる。画素データ[1、3]は極性制御信号(図示しな
い)により正極性の画素電圧信号に変換されて第3デー
タライン(DL3)に供給され、画素データ[1、4]
は負極性の画素電圧信号に変換されて第4データライン
(DL4)に供給される。
の前半部であるH/2期間で第1及び第2選択制御信号
(θ1及び/またはθ2)により画素データ[2、
1]、[2、2]が選択される。画素データ[2、1]
は極性制御信号(図示しない)により負極性の画素電圧
信号に変換されて第1データライン(DL1)に供給さ
れ、画素データ[2、2]は極性制御信号(図示しな
い)により正極性の画素電圧信号に変換されて第2デー
タライン(DL2)に供給される。続いて、後半部であ
るH/2期間で第1及び第2選択制御信号(θ1及び/ま
たはθ2)により画素データ[2、3]、[2、4]が
選択される。画素データ[2、3]は極性制御信号(図
示しない)により負極性の画素電圧信号に変換されて第
3データライン(DL3)に供給され、画素データ
[2、4]は正極性の画素電圧信号に変換されて第4デ
ータライン(DL4)に供給される。
ータ駆動装置はデータラインを時分割駆動すると共にド
ット・インバージョン方式に駆動するようになる。
いて、第1水平期間(H1)の中の前半部であるH/2
期間で第1及び第2選択制御信号(θ1及び/またはθ
2)によりオッド・フレームとは異なり画素データ
[1、3]、[1、4]が選択される。画素データ
[1、3]は極性制御信号(図示しない)により負極性
の画素電圧信号に変換されて第3データライン(DL
3)に供給され、画素データ[1、4]は正極性の画素
電圧信号に変換されて第4データライン(DL4)に供
給される。続いて、後半部であるH/2期間で第1及び
第2選択制御信号(θ1及び/またはθ2)によりオッ
ド画素データ[1、1]、[1、2]が選択される。画
素データ[1、1]は極性制御信号(図示しない)によ
り負極性の画素電圧信号に変換されて第1データライン
(DL1)に供給されて、画素データ[1、2]は正極
性の画素電圧信号に変換されて第2データライン(DL
2)に供給される。
の前半部であるH/2期間で第1及び第2選択制御信号
(θ1及び/またはθ2)により画素データ[2、
3]、[2、4]が選択される。画素データ[2、3]
は極性制御信号(図示しない)により正極性の画素電圧
信号に変換されて第3データライン(DL3)に供給さ
れ、画素データ[2、4]は負極性の画素電圧信号に変
換されて第4データライン(DL4)に供給される。続
いて、後半部であるH/2期間で選択制御信号(θ1及
び/またはθ2)により画素データ[2、1]、[2、
2]が選択される。画素データ[2、1]は極性制御信
号(図示しない)により正極性の画素電圧信号に変換さ
れて第1データライン(DL1)に供給され、画素デー
タ[2、2]は負極性の画素電圧信号に変換されて第2
データライン(DL2)に供給される。
データ駆動装置はデータラインを時分割駆動してドット
・インバージョン方式に駆動するようになる。これと共
に、本発明のデータ駆動装置はイーブン・フレームでオ
ッド・フレームと画素電圧充電順序を変えて駆動するよ
うになる。これにより、時分割駆動による充電時間の差
によりオッド・フレームで発生された画素電圧の充電量
の差をイーブン・フレームで補償することができるよう
になる。この結果、データラインを時分割駆動の際に画
素電圧の充電量の差によるフリッカ現象を防止すること
ができるようになる。
分割駆動する場合、画素電圧の充電順序をライン単位及
びフレーム単位に変えて駆動するための駆動波形を図示
したものである。特に、図15aはオッド・フレームで
図4及び図8に図示されたデータ駆動装置で第1乃至第
4データライン(DL1乃至DL4)を駆動するための
信号波形を図示して、図15bはイーブン・フレームで
の信号波形を図示する。
て、第1水平期間(H1)の中の前半部であるH/2期
間で選択制御信号(θ1及び/またはθ2)により画素
データ[1、1]、[1、2]が選択される。画素デー
タ[1、1]は極性制御信号(図示しない)により正極
性の画素電圧信号に変換されて第1データライン(DL
1)に供給され、画素データ[1、2]は負極性の画素
電圧信号に変換されて第2データライン(DL2)に供
給される。続いて、後半部であるH/2期間で選択制御
信号(θ1及び/またはθ2)により画素データ[1、
3]、[1、4]が選択される。画素データ[1、3]
は極性制御信号(図示しない)により正極性の画素電圧
信号に変換されて第3データライン(DL3)に供給さ
れて、画素データ[1、4]は負極性の画素電圧信号に
変換されて第4データライン(DL4)に供給される。
部であるH/2期間で選択制御信号(θ1及び/またはθ
2)により第1水平期間(H1)とは異なるように画素
データ[2、3]、[2、4]が選択される。画素デー
タ[2、3]は極性制御信号(図示しない)により負極
性の画素電圧信号に変換されて第3データライン(DL
3)に供給され、画素データ[2、4]は正極性の画素
電圧信号に変換されて第4データライン(DL4)に供
給される。続いて、後半部であるH/2期間で選択制御
信号(θ1及び/またはθ2)によりオッド画素データ
[2、1]、[2、2]が選択される。画素データ
[2、1]は極性制御信号(図示しない)により負極性
の画素電圧信号に変換されて第1データライン(DL
1)に供給されて、画素データ[2、2]は正極性の画
素電圧信号に変換されて第2データライン(DL2)に
供給される。
ータ駆動装置はデータラインを時分割駆動すると共にド
ット・インバージョン方式に駆動するようになる。更に
ライン単位に画素電圧の充電順序を変えて駆動するよう
になる。
いて、第1水平期間(H1)の中の前半部であるH/2
期間で択制御信号(θ1及び/またはθ2)により画素
データ[1、3]と画素データ[1、4]が選択され
る。画素データ[1、3]は極性制御信号(図示しな
い)により負極性の画素電圧信号に変換されて第3デー
タライン(DL3)に供給され、画素データ[1、4]
は正極性の画素電圧信号に変換されて第4データライン
(DL4)に供給される。続いて、後半部であるH/2
期間で選択制御信号(θ1及び/またはθ2)によりオ
ッドデータ[1、1]、[1、2]が選択される。画素
データ[1、1]は極性制御信号(図示しない)により
負極性の画素電圧信号に変換されて第1データライン
(DL1)に供給され、画素データ[1、2]は正極性
の画素電圧信号に変換されて第2データライン(DL
2)に供給される。
部であるH/2期間で選択制御信号(θ1及び/またはθ
2)により前記第1水平期間(H1)とは異なるように
画素データ[2、1]、[2、2]が選択される。画素
データ[2、1]は極性制御信号(図示しない)により
正極性の画素電圧信号に変換されて第1データライン
(DL1)に供給され、画素データ[2、2]は負極性
の画素電圧信号に変換されて第2データライン(DL
2)に供給される。続いて、後半部であるH/2期間で
選択制御信号(θ1及び/またはθ2)によりオッド画
素データ[2、3]、[2、4]が選択される。画素デ
ータ[2、3]は極性制御信号(図示しない)により正
極性の画素電圧信号に変換されて第3データライン(D
L3)に供給され、画素データ[2、4]は負極性の画
素電圧信号に変換されて第4データライン(DL4)に
供給される。
データ駆動装置はデータラインを時分割駆動してドット
・インバージョン方式に駆動するようになる。また、本
発明のデータ駆動装置はライン単位に画素電圧充電順序
を変えて駆動すると共にイーブン・フレームでオッド・
フレームと画素電圧の充電順序を変えて駆動するように
なる。これにより、時分割駆動による充電時間の差によ
り発生された画素電圧の充電量の差を補償することがで
きるようになる。これとは異なり、複数個のライン単
位、例えば2ラインの単位に画素電圧の充電順序を変え
ると共にフレーム単位に画素電圧の充電順序を変える場
合にも画素電圧の充電量の差を補償することができるよ
うになる。この結果、データラインを時分割駆動の際に
画素電圧の充電量の差によるフリッカ現象を防止するこ
とができるようになる。
ジョン方式に駆動されるデータラインを時分割駆動する
場合、画素電圧の充電順序をライン単位及びフレーム単
位に変えて駆動するための駆動波形を図示したものであ
る。特に、図16aはオッド・フレームで図4及び図8
に図示されたデータ駆動装置で第1乃至第4データライ
ン(DL1乃至DL4)を駆動するための信号波形を図
示して、図16bはイーブン・フレームでの信号波形を
図示する。
て、第1水平期間(H1)の中の前半部であるH/2期
間で選択制御信号(θ1及び/またはθ2)により画素
データ[1、1]、[1、2]が選択される。画素デー
タ[1、1]は極性制御信号(図示しない)により正極
性の画素電圧信号に変換されて第1データライン(DL
1)に供給され、画素データ[1、2]は負極性の画素
電圧信号に変換されて第2データライン(DL2)に供
給される。続いて、後半部であるH/2期間で選択制御
信号(θ1及び/またはθ2)のそれぞれにより画素デ
ータ[1、3]と画素データ[1、4]が選択される。
画素データ[1、3]は極性制御信号(図示しない)に
より正極性の画素電圧信号に変換されて第3データライ
ン(DL3)に供給され、画素データ[1、4]は負極
性の画素電圧信号に変換されて第4データライン(DL
4)に供給される。
部であるH/2期間で選択制御信号(θ1及び/またはθ
2)により前記第1水平期間(H1)とは異なるように
画素データ[2、3]、[2、4]が選択される。画素
データ[2、3]は極性制御信号(図示しない)により
正極性の画素電圧信号に変換されて第3データライン
(DL3)に供給され、画素データ[2、4]は負極性
の画素電圧信号に変換されて第4データライン(DL
4)に供給される。続いて、後半部であるH/2期間で
選択制御信号(θ1及び/またはθ2)により画素デー
タ[2、1]、画素データ[2、2]が選択される。画
素データ[2、1]は極性制御信号(図示しない)によ
り正極性の画素電圧信号に変換されて第1データライン
(DL1)に供給され、画素データ[2、2]は負極性
の画素電圧信号に変換されて第2データライン(DL
2)に供給される。
ータ駆動装置はデータラインを時分割駆動すると共にコ
ラム・インバージョン方式に駆動するようになる。更に
ライン単位に画素電圧の充電順序を変えて駆動するよう
になる。
いて、第1水平期間(H1)の中の前半部であるH/2
期間で選択制御信号(θ1及び/またはθ2)により画
素データ[1、3]、[1、4]が選択される。画素デ
ータ[1、3]は極性制御信号(図示しない)により負
極性の画素電圧信号に変換されて第3データライン(D
L3)に供給され、画素データ[1、4]は正極性の画
素電圧信号に変換されて第4データライン(DL4)に
供給される。続いて、後半部であるH/2期間で選択制
御信号(θ1及び/またはθ2)により画素データ
[1、1]、[1、2]が選択される。画素データ
[1、1]は極性制御信号(図示しない)により負極性
の画素電圧信号に変換されて第1データライン(DL
1)に供給され、画素データ[1、2]は正極性の画素
電圧信号に変換されて第2データライン(DL2)に供
給される。
部であるH/2期間で選択制御信号(θ1及び/またはθ
2)により画素データ[2、1]、[2、2]が選択さ
れる。画素データ[2、1]は極性制御信号(図示しな
い)により負極性の画素電圧信号に変換されて第1デー
タライン(DL1)に供給され、画素データ[2、2]
は正極性の画素電圧信号に変換されて第2データライン
(DL2)に供給される。続いて、後半部であるH/2
期間で選択制御信号(θ1及び/またはθ2)により画
素データ[2、3]、[2、4]が選択される。画素デ
ータ[2、3]は極性制御信号(図示しない)により負
極性の画素電圧信号に変換されて第3データライン(D
L3)に供給され、画素データ[2、4]は正極性の画
素電圧信号に変換されて第4データライン(DL4)に
供給される。
データ駆動装置はデータラインを時分割駆動してコラム
・インバージョン方式に駆動するようになる。また、本
発明のデータ駆動装置はライン単位に画素電圧充電順序
を変えて駆動すると共にイーブン・フレームでオッド・
フレームと画素電圧の充電順序を変えて駆動するように
なる。これにより、時分割駆動による充電時間の差によ
り発生された画素電圧の充電量の差を補償することがで
きるようになる。これとは異なり、複数個のライン単
位、例えば2ラインの単位に画素電圧の充電順序を変え
ると共にフレーム単位に画素電圧の充電順序を変える場
合にも画素電圧の充電量の差を補償することができるよ
うになる。この結果、データラインを時分割駆動の際に
画素電圧の充電量の差によるフリッカ現象を防止するこ
とができるようになる。
液晶表示装置のデータ駆動装置及び方法ではDAC部を
時分割駆動することでn+1個のDACを利用して少な
くとも2n個のデータラインを駆動することができるよ
うになる。これにより、本発明による液晶表示装置のデ
ータ駆動装置及び方法によると、データ・ドライバIC
の数を従来対比の半分に減らすことができるようになる
ので製造単価を節減することができるようになる。
駆動装置及び方法では時分割駆動の際に画素電圧の充電
順序をライン単位、複数個のライン単位、フレーム単
位、ライン単位及びフレーム単位、または複数個のライ
ン単位及びフレーム単位に変えて駆動するようになる。
これにより時分割駆動による充電時間の差により発生さ
れる画素電圧の充電量の差を補償してフリッカ現象を防
止することができるようになる。
本発明の技術思想を逸脱しない範囲で多様な変更及び修
正が可能であることが分かる。従って、本発明の技術的
な範囲は明細書の詳細な説明に記載された内容に限らず
特許請求の範囲によって定めなければならない。
た図面である。
細の構成を図示したブロック図である。
奇数フレーム及び偶数フレームの駆動波形図である。
奇数フレーム及び偶数フレームの駆動波形図である。
ICの構成を図示したブロック図である。
奇数フレーム及び偶数フレームの駆動波形図である。
奇数フレーム及び偶数フレームの駆動波形図である。
図示されたデータ・ドライバIC内でのデータ流れ図で
ある。
図示されたデータ・ドライバIC内でのデータ流れ図で
ある。
ライバICの構成を図示したブロック図である。
動波形図である。
動波形図である。
の奇数フレーム及び偶数フレームの駆動波形図である。
の奇数フレーム及び偶数フレームの駆動波形図である。
に図示されたデータ・ドライバIC内でのデータ流れ図
である。
に図示されたデータ・ドライバIC内でのデータ流れ図
である。
バICが適用された液晶表示装置の構成を概略的に図示
した図面である。
るデータラインを時分割する場合にフレーム単位に充電
順序を変えて駆動するための信号波形図である。
るデータラインを時分割する場合にフレーム単位に充電
順序を変えて駆動するための信号波形図である。
るデータラインを時分割する場合にライン単位及びフレ
ーム単位に充電順序を変えて駆動するための信号波形図
である。
るデータラインを時分割する場合にライン単位及びフレ
ーム単位に充電順序を変えて駆動するための信号波形図
である。
るデータラインを時分割する場合にライン単位及びフレ
ーム単位に充電順序を変えて駆動するための信号波形図
である。
るデータラインを時分割する場合にライン単位及びフレ
ーム単位に充電順序を変えて駆動するための信号波形図
である。
C、6、76:データTCP、8、78:ゲート・ドラ
イバIC、10、80:ゲートTCP、12、42、1
02:シフト・レジスタ・アレイ、13、48、10
8:第1ラッチ、14、44、104:シフト・レジス
タ、15、54、114:第1マルチプレクサ・アレ
イ、17、56、116:第1マルチプレクサ、16、
46、106:第1ラッチ・アレイ、18、50、11
0:第2ラッチ・アレイ、19、52、112:第2ラ
ッチ、20、62、122:DACアレイ、22、6
4、126:NDAC、24、66、124:PDA
C、26、68、128:バッファ・アレイ、28、7
0、130:バッファ、30、58、140:第2マル
チプレクサ・アレイ、32、60、142:第2マルチ
プレクサ、34、88、148:データ・レジスタ、3
6、90、150:ガンマ電圧部、80:第3マルチプ
レクサ・アレイ、82:第3マルチプレクサ、84、1
44:ディマルチプレクサ・アレイ、86、146:デ
ィマルチプレクサ。
Claims (49)
- 【請求項1】 入力された画素データを時分割して供給
するための第1マルチプレクサ・アレイと;時分割され
た画素データを画素電圧信号に変換するためのディジタ
ルーアナログ変換アレイと;データラインを時分割して
前記画素電圧信号を供給するためのディマルチプレクサ
・アレイとを具備することを特徴とする液晶表示装置の
データ駆動装置。 - 【請求項2】 サンプリング信号を順次発生するための
シフト・レジスタ・アレイと;前記サンプリング信号に
応答して前記画素データを所定の単位ずつ順次ラッチし
て前記マルチプレクサ・アレイへ同時に出力するための
ラッチ・アレイと; 前記画素電圧信号をバッファリン
グしてディマルチプレクサ・アレイへ供給するためのバ
ッファ・アレイとを更に具備することを特徴とする請求
項1記載の液晶表示装置のデータ駆動装置。 - 【請求項3】 前記第1マルチプレクサ・アレイは少な
くともn(nは正数)個のマルチプレクサを具備して多
数個の入力画素データを少なくともn個ずつ時分割して
供給して、前記ディジタルーアナログ変換アレイは前記
n個ずつ時分割された画素データを画素電圧信号に変換
して、前記ディマルチプレクサ・アレイは少なくともn
個のディマルチプレクサを具備して多数個のデータライ
ンを少なくともn個ずつ時分割して前記画素電圧信号を
供給することを特徴とする請求項1記載の液晶表示装置
のデータ駆動装置。 - 【請求項4】 前記ディジタルーアナログ変換アレイは
前記少なくともn個ずつ時分割された画素データを画素
電圧信号に変換するための少なくともn+1個の正極性
及び負極性のディジタルーアナログ変換機を具備して、
前記正極性のディジタルーアナログ変換機と負極性のデ
ィジタルーアナログ変換機は交互に配置されたことを特
徴とする請求項3記載の液晶表示装置のデータ駆動装
置。 - 【請求項5】 入力極性制御信号に応答して前記少なく
ともn個ずつ時分割された画素データの進行経路を決定
して前記少なくともn+1個の正極性及び負極性のディ
ジタルーアナログ変換器の中の少なくともn個の正極性
及び負極性のディジタルーアナログ変換器に入力される
ようにする第2マルチプレクサ・アレイと;前記極性制
御信号に応答して前記少なくともn個ずつの画素電圧信
号の進行経路を決定して前記ディマルチプレクサ・アレ
イに入力されるようにする第3マルチプレクサ・アレイ
とを更に具備することを特徴とする請求項4記載の液晶
表示装置のデータ駆動装置。 - 【請求項6】 前記第2マルチプレクサ・アレイは少な
くとも2個の前記第1マルチプレクサの出力の中のいず
れか一つを選択するための少なくともn−1個の第2マ
ルチプレクサを具備して、前記第3マルチプレクサ・ア
レイは少なくとも2個の前記ディジタルーアナログ変換
器の出力の中のいずれか一つを選択するための少なくと
もn個の第3マルチプレクサを具備して、前記第1マル
チプレクサのそれぞれの出力は前記少なくとも2個の第
2マルチプレクサ共に入力され、前記ディジタルーアナ
ログ変換器のそれぞれの出力は前記少なくとも2個の第
3マルチプレクサに共に入力されることを特徴とする請
求項5記載の液晶表示装置のデータ駆動装置。 - 【請求項7】 前記少なくともn個の第1マルチプレク
サの中の奇数番目のマルチプレクサは入力第1選択制御
信号に応答して奇数番目の画素データを、偶数番目のマ
ルチプレクサは入力第2選択制御信号に応答して偶数番
画素データを時分割して出力することを特徴とする請求
項3記載の液晶表示装置のデータ駆動装置。 - 【請求項8】 前記少なくともn個のディマルチプレク
サの中の奇数番目のディマルチプレクサは前記第1選択
制御信号に応答して奇数番目のデータラインを、偶数番
目のディマルチプレクサは前記第2選択制御信号に応答
して偶数番目のデータラインを時分割駆動することを特
徴とする請求項7記載の液晶表示装置のデータ駆動装
置。 - 【請求項9】 前記第1及び第2選択制御信号は相互に
相反する論理状態を有してその論理状態は少なくとも1
/2水平期間毎に反転されることを特徴とする請求項8
記載の液晶表示装置のデータ駆動装置。 - 【請求項10】 前記極性制御信号は少なくとも一水平
期間毎に論理状態が反転されることを特徴とする請求項
5記載の液晶表示装置のデータ駆動装置。 - 【請求項11】 前記第1マルチプレクサ・アレイと前
記ディマルチプレクサ・アレイは前記第1及び第2選択
制御信号に応答して時分割された画素データと画素電圧
信号の供給順序を特定の単位毎に交互に変えることを特
徴とする請求項7記載の液晶表示装置のデータ駆動装
置。 - 【請求項12】 第1マルチプレクサ・アレイと前記デ
ィマルチプレクサ・アレイは前記第1及び第2選択制御
信号に応答して時分割された画素データと画素電圧信号
の供給順序を少なくともフレーム単位に変えることを特
徴とする請求項11記載の液晶表示装置のデータ駆動装
置。 - 【請求項13】 第1マルチプレクサ・アレイと前記デ
ィマルチプレクサ・アレイは前記第1及び第2選択制御
信号に応答して時分割された画素データと画素電圧信号
の供給順序を少なくとも一つ以上のライン単位に変える
ことを特徴とする請求項11記載の液晶表示装置のデー
タ駆動装置。 - 【請求項14】 第1マルチプレクサ・アレイと前記デ
ィマルチプレクサ・アレイは前記第1及び第2選択制御
信号に応答して時分割された画素データと画素電圧信号
の供給順序を少なくとも一つ以上のライン単位及びフレ
ーム単位に変えることを特徴とする請求項11記載の液
晶表示装置のデータ駆動装置。 - 【請求項15】 入力画素データを再整列して前記第1
マルチプレクサ・アレイに出力するデータ・レジスタ部
と;前記極性制御信号に応答して前記ディジタルーアナ
ログ変換アレイで出力される少なくともn個の画素電圧
信号の進行経路を決定して前記ディマルチプレクサ・ア
レイに入力されるようにする第2マルチプレクサ・アレ
イとを更に具備することを特徴とする請求項4記載の液
晶表示装置のデータ駆動装置。 - 【請求項16】 前記データ・レジスタ部は前記入力画
素データをそれらの中の4k−3(kは偶の正数)番目
の画素データと4k−2番目の画素データを相互交換し
て再整列することを特徴とする請求項15記載の液晶表
示装置のデータ駆動装置。 - 【請求項17】 前記データ・レジスタ部は第1水平期
間では前記再整列された画素データを前記第1マルチプ
レクサ・アレイに出力して、第2水平期間では前記再整
列された画素データを2チャンネルずつ遅延させて前記
第1マルチプレクサ・アレイに出力して、前記第1及び
第2水平期間が交互になるようにすることを特徴とする
請求項15記載の液晶表示装置のデータ駆動装置。 - 【請求項18】 前記第2マルチプレクサ・アレイは少
なくとも2個の前記正極性及び負極性のディジタルーア
ナログ変換機の出力の中のいずれか一つを選択するため
の少なくともn個の第2マルチプレクサを具備して、前
記正極性及び負極性のディジタルーアナログ変換機のそ
れぞれの出力は前記少なくとも2個の第2マルチプレク
サに共に入力されることを特徴とする請求項17記載の
液晶表示装置のデータ駆動装置。 - 【請求項19】 前記少なくともn個のマルチプレクサ
の中の奇数番目のディマルチプレクサは入力の選択制御
信号に応答して奇数番目の画素データを、偶数番目のマ
ルチプレクサは偶数番目の画素データを時分割して出力
することを特徴とする請求項17記載の液晶表示装置の
データ駆動装置。 - 【請求項20】 前記少なくともn個のディマルチプレ
クサの中の奇数番目のディマルチプレクサは前記選択制
御信号に応答して奇数番目のデータラインを、偶数番目
のディマルチプレクサは偶数番目のデータラインを時分
割駆動することを特徴とする請求項19記載の液晶表示
装置のデータ駆動装置。 - 【請求項21】 前記選択制御信号は少なくとも1/2
水平期間毎にその論理状態が反転されることを特徴とす
る請求項20記載の液晶表示装置のデータ駆動装置。 - 【請求項22】 前記極性制御信号は1水平期間毎に論
理状態が反転されることを特徴とする請求項15記載の
液晶表示装置のデータ駆動装置。 - 【請求項23】 前記第1マルチプレクサ・アレイ及び
前記ディマルチプレクサ・アレイは前記選択制御信号に
応答して前記時分割された画素データと画素電圧信号の
供給順序を特定の単位毎に交互に変えることを特徴とす
る請求項19記載の液晶表示装置のデータ駆動装置。 - 【請求項24】 前記第1マルチプレクサ・アレイ及び
前記ディマルチプレクサ・アレイは前記選択制御信号に
応答して前記時分割された画素データと画素電圧信号の
供給順序を少なくともフレーム単位に変えることを特徴
とする請求項23記載の液晶表示装置のデータ駆動装
置。 - 【請求項25】 前記第1マルチプレクサ・アレイ及び
前記ディマルチプレクサ・アレイは前記選択制御信号に
応答して前記時分割された画素データと前記画素電圧信
号の供給順序を少なくとも一つ以上のライン単位に変え
ることを特徴とする請求項23記載の液晶表示装置のデ
ータ駆動装置。 - 【請求項26】 前記第1マルチプレクサ・アレイ及び
前記ディマルチプレクサ・アレイは前記選択制御信号に
応答して前記時分割された画素データと前記画素電圧信
号の供給順序を少なくとも一つ以上のライン単位及びフ
レーム単位に変えることを特徴とする請求項23記載の
液晶表示装置のデータ駆動装置。 - 【請求項27】 前記ディジタルーアナログ変換アレイ
は入力極性制御信号に応答して隣接した画素データを相
互に相反する極性の画素電圧信号に変換することを特徴
とする請求項1記載の液晶表示装置のデータ駆動装置。 - 【請求項28】 入力された画素データを時分割して供
給する段階と;前記画素データを画素電圧信号に変換す
る段階と;データラインを時分割駆動して前記画素電圧
信号を供給する段階を含むことを特徴とする液晶表示装
置のデータ駆動方法。 - 【請求項29】 サンプリング信号を順次発生する段階
と;前記画素データの時分割する段階の以前に前記サン
プリング信号に応答して前記画素データを所定単位ずつ
順次ラッチして同時に供給する段階と;前記データライ
ンを時分割する段階の以前に前記画素電圧信号をバッフ
ァリングする段階を更に含むことを特徴とする請求項2
8記載の液晶表示装置のデータ駆動方法。 - 【請求項30】 前記画素電圧信号に変換する段階は前
記画素データのそれぞれが隣接した画素データと相互に
異なる極性を有する画素電圧信号に変換されるようにす
る段階であることを特徴とする請求項28記載の液晶表
示装置のデータ駆動方法。 - 【請求項31】 前記画素電圧信号に変換する段階の以
前に入力制御信号に応答して時分割された画素データを
交互に配置された正極性及び負極性のディジタルーアナ
ログ変換器に入力されるようにする入力経路を決定する
段階と、前記画素電圧信号に変換する段階以後に前記極
性制御信号に応答して前記画素電圧信号の出力経路を決
定して前記画素電圧信号の極性が決定されるようにする
段階を更に含むことを特徴とする請求項28記載の液晶
表示装置のデータ駆動方法。 - 【請求項32】 前記極性制御信号は少なくとも一水平
期間毎に論理状態が反転されることを特徴とする請求項
31記載の液晶表示装置のデータ駆動方法。 - 【請求項33】 前記画素データを時分割する段階は前
記画素データを少なくともn個のマルチプレクサの中の
奇数番目のマルチプレクサが入力第1選択制御信号に応
答して奇数番目の画素データを、偶数番目のマルチプレ
クサが入力第2選択制御信号に応答して偶数番目の画素
データを時分割する段階であることを特徴とする請求項
28記載の液晶表示装置のデータ駆動方法。 - 【請求項34】 前記データラインを時分割駆動する段
階は前記少なくともn個のディマルチプレクサの中の奇
数番目のディマルチプレクサが前記第1選択制御信号に
応答して奇数番目のデータラインを、偶数番目のディマ
ルチプレクサが前記第2選択制御信号に応答して偶数番
目のデータラインを時分割駆動することを特徴とする請
求項33記載の液晶表示装置のデータ駆動方法。 - 【請求項35】 前記第1及び第2選択制御信号は相互
に相反する論理状態を有し、その論理状態は少なくとも
1/2水平期間毎に反転されることを特徴とする請求項
34記載の液晶表示装置のデータ駆動方法。 - 【請求項36】 前記画素データを時分割する段階で前
記時分割された画素データの供給順序を特定の単位毎に
交互に変えて、前記データラインを時分割駆動する段階
で前記画素電圧信号の供給順序を前記特定の単位毎に交
互に変えることを特徴とする請求項33記載の液晶表示
装置のデータ駆動方法。 - 【請求項37】 前記時分割された画素データと画素電
圧信号の供給順序を前記第1及び第2選択制御信号に応
答して少なくともフレーム単位に変えることを特徴とす
る請求項36記載の液晶表示装置のデータ駆動方法。 - 【請求項38】 前記時分割された画素データと前記画
素電圧信号の供給順序を前記第1及び第2選択制御信号
に応答して少なくとも一つ以上のライン単位に変えるこ
とを特徴とする請求項36記載の液晶表示装置のデータ
駆動方法。 - 【請求項39】 前記時分割された画素データと前記画
素電圧信号の供給順序を前記第1及び第2選択制御信号
に応答して少なくとも一つ以上のライン単位及びフレー
ム単位に変えることを特徴とする請求項36記載の液晶
表示装置のデータ駆動方法。 - 【請求項40】 前記画素データを時分割する段階の以
前に前記入力画素データを再整列する段階と;前記画素
電圧信号に変換する段階以後に入力極性制御信号に応答
して前記画素電圧信号の出力経路を決定して前記画素電
圧信号の極性が決定されるようにする段階を更に含むこ
とを特徴とする請求項28記載の液晶表示装置のデータ
駆動方法。 - 【請求項41】 前記データを再整列する段階は前記入
力画素データをそれらの中の4k−3(kは偶の正数)
番目の画素データと4k−2番目の画素データを相互に
交換して再整列することを特徴とする請求項40記載の
液晶表示装置のデータ駆動方法。 - 【請求項42】 第1水平期間では前記再整列された画
素データを出力して、第2水平期間では前記再整列され
た画素データを2チャンネルずつ遅延させ出力して、前
記第1及び第2水平期間が交互になるようにすることを
特徴とする請求項41記載の液晶表示装置のデータ駆動
方法。 - 【請求項43】 前記画素データを時分割する段階は入
力選択制御信号に応答して前記画素データを少なくとも
n個のマルチプレクサの中の奇数番目のディマルチプレ
クサが奇数番目の画素データを、偶数番目のマルチプレ
クサが偶数番目の画素データを時分割して出力すること
を特徴とする請求項40記載の液晶表示装置のデータ駆
動方法。 - 【請求項44】 前記データラインを時分割駆動する段
階は前記選択制御信号に応答して少なくともn個のディ
マルチプレクサの中の奇数番目のディマルチプレクサが
奇数番目のデータラインを、偶数番目のディマルチプレ
クサが偶数番目のデータラインを時分割駆動することを
特徴とする請求項43記載の液晶表示装置のデータ駆動
方法。 - 【請求項45】 前記選択制御信号はその論理状態が少
なくとも1/2水平期間毎に反転されることを特徴とす
る請求項44記載の液晶表示装置のデータ駆動方法。 - 【請求項46】 前記極性制御信号は1水平期間毎に論
理状態が反転されることを特徴とする請求項15記載の
液晶表示装置のデータ駆動方法。 - 【請求項47】 前記画素データを時分割する段階で時
分割された画素データの供給順序を前記選択制御信号に
応答して特定の単位毎に交互に変えて、前記データライ
ンを時分割駆動する段階で前記画素電圧信号の供給順序
を前記選択制御信号に応答して特定の単位毎に交互に変
えることを特徴とする請求項44記載の液晶表示装置の
データ駆動方法。 - 【請求項48】 前記時分割された画素データと画素電
圧信号の供給順序を前記選択制御信号に応答して少なく
とも一つ以上のライン単位に変えることを特徴とする請
求項46記載の液晶表示装置のデータ駆動方法。 - 【請求項49】 前記時分割された画素データと前記画
素電圧信号の供給順序を前記選択制御信号に応答して少
なくとも一つ以上のライン単位及びフレーム単位に変え
ることを特徴とする請求項46記載の液晶表示装置のデ
ータ駆動方法。
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