CN1291455C - 半导体装置的制造方法 - Google Patents

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Abstract

本发明提供一种在同一个衬底上形成具有不同驱动电压的高压晶体管和低压晶体管的半导体装置的制造方法。该半导体装置的制造方法包括(a)在具有第一导电型的半导体衬底(10)的特定区域内，通过离子注入法注入具有第二导电型的第一杂质；(b)在半导体衬底(10)的表面形成氧化膜(18)，在不含氧气的环境中，利用热处理使第一杂质扩散以形成具有第二导电型的第一势阱(20)；以及(c)在第一势阱(20)的特定区域内，借助于氧化膜(18)，通过离子注入法注入具有第一导电型的第二杂质，利用热处理使第二杂质扩散以形成具有第一导电型的第二势阱。

Description

半导体装置的制造方法
技术领域
本发明涉及一种在同一个半导体衬底上，形成具有高压晶体管和低压晶体管的半导体装置的制造方法。
背景技术
例如液晶面板驱动器大规模集成电路(LSI)和电耦合器件(CCD)驱动器LSI等都由10V以上的电源电压操作，所以通常需要耐压20V以上的高压晶体管。另一方面，要求小型化和高速化的内部控制逻辑部分则使用低压晶体管。为了确保势阱的耐压能力，需要加深形成高压晶体管的势阱。与此相对，为使元件小型化、高速化，形成低压晶体管的势阱应变浅。为此，高压晶体管与低压晶体管要在不同的芯片上形成，即已知的所谓外附电路。
发明内容
本发明的目的在于提供一种在同一个衬底上具有不同驱动电压的高压晶体管和低压晶体管的半导体装置的制造方法。
根据本发明的半导体装置的制造方法包括：
(a)通过离子注入法，将具有第二导电型的第一杂质注入到具有第一导电型的半导体衬底的特定区域内；
(b)在该半导体衬底的表面形成氧化膜，并且通过在不含氧气的环境中进行热处理，使第一杂质扩散以形成具有第二导电型的第一势阱；以及
(c)借助于该氧化膜，通过离子注入法，将具有第一导电型的第二杂质注入到该第一势阱的特定区域内，并且利用热处理，使该第二杂质扩散以形成具有第一导电型的第二势阱。
根据本发明的制造方法，在上述步骤(b)中，由于在不含氧气的环境中，例如氮气、氩气等的惰性气体中进行热处理，因此该半导体衬底不会被氧化。其结果是，氧化膜不会进一步增厚并且保持原来的膜厚。因此，在上述步骤(c)中，氧化膜还可作为离子注入时的保护膜，从而减少步骤数量。
根据本发明的制造方法，由于形成高压晶体管的该第一势阱和形成低压晶体管的该第二势阱是在不同的步骤完成的，所以第一势阱和第二势阱可以独立设计。其结果是，可以适应低压晶体管的小型化和高速化，把第二势阱作得较浅，同时势阱的面积也可以缩小，从而提高势阱的集成度。
根据本发明的制造方法，在上述步骤(a)中，先在该半导体衬底上有选择地形成对于氧化具有掩模功能的抗氧化层，随后利用该抗氧化层作为掩模，向半导体衬底内注入该第一杂质，再利用该抗氧化膜层作为掩模，在该半导体衬底的表面上进行有选择地氧化，形成硅的局部氧化(LOCOS)层；以及在去除该抗氧化层之后，利用该LOCOS层作为掩模，向该半导体衬底内注入具有第二导电型的杂质，以在该半导体衬底上形成与该第一势阱相邻的第三势阱。根据该步骤，可以通过自对准方式形成具有双重势阱结构的第一势阱和第三势阱。
根据本发明，在该第一势阱内，可以形成具有第二导电型的第四势阱。进而在该第二势阱内可以形成具有第二导电型的低压晶体管；在该第四势阱内可以形成具有第一导电型的低压晶体管；在该第一势阱内可以形成具有第一导电型的高压晶体管；以及在该第三势阱内可以形成具有第二导电型的高压晶体管。
附图说明
图1是根据本发明实施例的半导体装置制造方法按步骤顺序表示的剖面图；
图2是根据本发明实施例的半导体装置制造方法按步骤顺序表示的剖面图；
图3是根据本发明实施例的半导体装置制造方法按步骤顺序表示的剖面图；
图4是根据本发明实施例的半导体装置制造方法按步骤顺序表示的剖面图；
图5是根据本发明实施例的半导体装置制造方法按步骤顺序表示的剖面图；
图6是根据本发明实施例的半导体装置制造方法按步骤顺序表示的剖面图；
图7是根据本发明实施例的半导体装置制造方法按步骤顺序表示的剖面图；
图8是根据本发明一个实施例的制造方法形成的半导体装置的高压晶体管的示例结构的剖面图；
图9是图8所示的高压晶体管主要部分的平面图；以及
图10是图7所示的半导体装置各晶体管之间的驱动电压关系图。
具体实施方式
以下参照附图将对根据本发明的一个实施例进行说明。
图1～图7示意性地显示了与根据本实施例的半导体装置制造方法有关的剖面图。
(A)如图1所示，通过对具有第一导电型(该例中为P型)的半导体(硅)衬底10进行热氧化处理，在半导体衬底10的表面上形成厚40nm的氧化硅层12。然后，在该氧化硅层12上形成厚度为140～160nm的作为抗氧化层的氮化硅层14。接着，在该氮化硅层14上形成抗蚀层R100。为在对应N型第一势阱的位置上形成开口部分，在抗蚀层R100上形成图案。然后，利用抗蚀层R100作为掩模，蚀刻氮化硅层14。接着，利用抗蚀层R100和氮化硅层14作为掩模，向半导体衬底10内，例如注入磷(第一杂质)离子，形成具有第二导电型(该例中为N型)的杂质层20a。在这种情况下，可以在120keV的加速电压下注入磷离子。
(B)如图1和图2所示，去除抗蚀层R100之后，利用氮化硅层14作为抗氧化掩模，通过对半导体衬底10进行热氧化处理，在N型的杂质层20a上形成厚500nm的LOCOS层16。接着，在去除氮化硅层14后，利用LOCOS层16作为掩模，向半导体衬底10内注入硼离子，形成P型杂质层50a。在这种情况下，例如可以在60keV的加速电压下注入硼离子。
(C)如图3和图4所示，在去除氧化硅层12和LOCOS层16之后，在半导体衬底10上通过热氧化处理形成厚40nm的氧化硅层(氧化膜)18。接着，在不含氧气的环境中，利用热处理使N型杂质层20a和P型杂质层50a中的杂质扩散，以自对准的方式形成N型第一势阱20和P型第三势阱50。由于该扩散步骤的热处理是在不含氧气的环境，例如氮气、氩气等惰性气体中进行，半导体衬底不会进一步被氧化并且氧化硅层18的膜厚保持不变。因此该氧化硅层18还可作为下次离子注入时的保护膜。
这种保护膜在离子注入时，能防止因离子碰撞而导致半导体衬底表面受损。另一方面，如果保护膜过厚会降低离子注入的效率。因此，考虑上述情况，由氧化硅层构成的保护膜可以设定在例如40～80nm。
(D)如图4所示，在上述步骤(C)形成的氧化硅层18上形成抗蚀层R200，该抗蚀层在对应第四势阱的位置上设有开口部分。利用该抗蚀层R200作为掩模，借助于氧化硅层18，在N型第一势阱20的特定区域内注入磷离子，形成N型杂质层40a。在这种情况下，例如可以在60keV的加速电压下注入磷离子。
(E)如图5所示，去除抗蚀层R200之后，在氧化硅层18上形成抗蚀层R300，该抗蚀层在对应第二势阱的位置上设有开口。利用抗蚀层R300作为掩模，借助于氧化硅层18，在第一势阱20的特定的区域内，注入硼(第二杂质)离子，形成P型杂质层30a。在这种情况下，例如可以在60keV的加速电压下注入硼离子。然后，去除抗蚀层R300。
(F)如图6所示，利用热处理，使P型杂质层30a和N型杂质层40a中的杂质同时扩散(受迫)，形成P型第二势阱30和N型第四势阱40。在这种情况下，第一势阱20和第三势阱50的杂质也同时扩散。
如此，在P型半导体衬底10上，形成N型第一势阱20和与其相邻的P型第三势阱50。另外，还在第一势阱20内，形成P型第二势阱30和N型第四势阱40。上述步骤(D)和步骤(E)的顺序可以相反。
(G)如图7所示，采用众所周知的方法形成元件隔离绝缘层(未示出)、栅极绝缘层、栅极以及源极/漏极层等，以形成特定的晶体管。具体而言，在比第一势阱20浅的第二势阱30以及第四势阱40内形成低压晶体管，并且在第一势阱20和第三势阱50内形成高压晶体管。
即在第二势阱30内形成N沟道型低压晶体管100NL。低压晶体管100NL包括由N型杂质层构成的源极/漏极层32a和32b以及栅极绝缘层34和栅极36。
在第四势阱40内形成P沟道型低压晶体管200PL。低压晶体管200PL包括由P型杂质层构成的源极/漏极层42a和42b以及栅极绝缘层44和栅极46。
在第三势阱50内形成N沟道型高压晶体管300NH。高压晶体管300NH包括由N型杂质层构成的源极/漏极层52a和52b以及栅极绝缘层54和栅极56。
在第一势阱20内形成P沟道型高压晶体管400PH。高压晶体管400PH包括由P型杂质层构成的源极/漏极层22a和22b以及栅极绝缘层24和栅极26。
低压晶体管100NL和200PL被例如1.8～5V的驱动电压下驱动。与低压晶体管100NL和200PL相比，高压晶体管300NH和400PH的驱动电压相当高，例如为20～60V。低压晶体管100NL和200PL与高压晶体管300NH和400PH的耐压能力之比，即(高压晶体管耐压)/(低压晶体管耐压)之比为例如3～60。这里的“耐压”主要是指漏极耐压。
在本实施例中，设定各个势阱的结构要考虑设置在各势阱内的晶体管的耐压和阈值，以及各势阱间的结耐压和击穿耐压等因素。
首先就势阱的杂质浓度进行说明。形成低压晶体管的第二势阱30及第四势阱40的杂质浓度比形成高耐压晶体管的第一势阱20及第三势阱50的杂质浓度设定得要高。这样，便可根据各晶体管的驱动电压和耐压，适当设定各势阱的杂质浓度。第二势阱30以及第四势阱40的杂质浓度，例如表面浓度，是4.0×1016～7.0×1017原子/cm3。另外，第一势阱20以及第三势阱50的杂质浓度，例如表面浓度，是8.0×1015～4.0×1016原子/cm3。
关于势阱的深度，如果考虑势阱耐压能力，形成低压晶体管的第二势阱30和第四势阱40的深度比形成高压晶体管的第一势阱20和第三势阱50要浅。例如，第一势阱20的深度为10～20μm，第二势阱30和第四势阱40的深度为3～10μm。将第一势阱20的深度与第二势阱30和第四势阱40的深度相比，二者深度的比值为例如2～5。
图7所示的各晶体管被未在图中表示的元件隔离绝缘层所隔离。并且各高压晶体管300NH和400PH可以具有所谓补偿栅极结构，其中，栅极与源极/漏极层不重合。在以下所述的例子中，各高压晶体管具有LOCOS补偿结构。具体而言，在各高压晶体管中，在栅极与源极/漏极层之间设置补偿区。该补偿区由设定在半导体衬底的特定区域的补偿LOCOS层下的低浓度杂质层构成。
图8示出了作为补偿栅极结构的一个示例的高压晶体管400PH结构的剖面图。图9示出了高压晶体管400PH的主要部分的平面图。
P沟道型高压晶体管400PH包括设置在N型第一势阱20上的栅极绝缘层24；在该栅极绝缘层24上形成的栅极26；设置在栅极绝缘层24周围的补偿LOCOS层65a；在该补偿LOCOS层65a下面形成的由P型低浓度杂质层构成的补偿杂质层57a；以及设置在补偿LOCOS层65a外侧的源极/漏极层22a和22b。
通过元件隔离LOCOS层(元件隔离绝缘层)65b将高压晶体管400PH与其相邻的晶体管电隔离。进而，在如图所示的N型第一势阱20内的元件隔离LOCOS层65b的下面形成由N型低浓度杂质层构成的沟道阻挡层63c。势阱接触层27通过LOCOS层65c与源极/漏极层22b隔离。在LOCOS层65c的下面，可以形成图中未示出的沟道阻挡层。
各高压晶体管具有LOCOS补偿结构，从而具有高漏极耐压，从而构成耐高压的MOSFET。换言之，通过在补偿LOCOS层65a下面设置由低浓度杂质层构成的补偿杂质层57a，与没有补偿LOCOS层的情况相比，补偿杂质层57a相对沟道区可以较深。其结果是，当晶体管处于OFF状态时，由于该补偿杂质层57a，可以形成较深的耗尽层，能够缓解漏极近旁的电场，提高漏极耐压。
另外，由于在第一势阱20内形成的第二势阱30和第四势阱40分别与半导体衬底10电隔离。其结果是可以独立地设定第二势阱30和第四势阱40的偏置条件。换言之，相对于半导体衬底10的衬底电位Vsub，可以独立地设定第二势阱30以及第四势阱40的驱动电压。因此，例如图10所示，将低压晶体管100NL和200PL的驱动电压V1和V2由于被设定在高压晶体管300NH和400PH的驱动电压V3和V4之间，从低压晶体管的驱动电压电平变换到高压晶体管的驱动电压电平的电平转换电路的设计可以做到高效且容易。
根据本实施例的制造方法，在上述步骤(C)中，由于在不含氧气的环境中进行热处理，半导体衬底10不会被进一步氧化。其结果是，氧化硅层18不会进一步增厚并且保持其膜厚。因此，在上述步骤(D)中，氧化硅层18还可作为离子注入时的保护膜，从而减少步骤数量。
通常，以扩散杂质为目的的热处理是在氧气存在的环境中进行的。可是，由于经过热处理后的氧化膜增厚，不适合作为离子注入的保护膜。因此，要在离子注入之前去除该氧化膜，重新在半导体衬底的表面上形成热氧化膜。根据本发明的制造方法，能减少去除氧化膜和形成新氧化膜的步骤，使步骤简化。
根据本实施例的制造方法，形成高压晶体管400PH的第一势阱20和形成低压晶体管100NL和200PL的第二势阱30以及第四势阱40，是在不同的离子注入步骤和不同的热处理扩散步骤中形成的，因此，相对于第一势阱20，第二势阱30以及第四势阱40可以独立地设计。其结果是，为适应低压晶体管的小型化和高速化，第二势阱30以及第四势阱40可以形成得较浅，并且这些势阱的面积也可随之缩小，从而提高第二势阱30和第三势阱40的集成度。
根据本实施例的制造方法，利用步骤(F)的热处理使杂质层30a以及杂质层40a的杂质分别扩散，同时形成P型第二势阱30和N型第四势阱40。另外，根据本实施例的制造方法，利用步骤(C)的热处理使杂质层20a以及杂质层50a的杂质分别扩散，同时形成N型第二势阱20和P型第三势阱50。
本发明并不仅限于上述实施例，在本发明的主题范围之内可以有各种变形。例如，也可采用与该实施例所述的第一导电型为P型、第二导电型为N型相反的导电型。势阱并不限定于三重势阱，根据需要也可以设置单重势阱以及双重势阱。此外，半导体装置的层结构或是平面结构，根据装置的设计也可以采取与上述实施例不同的结构。
尽管本发明已经参照附图和优选实施例进行了说明，但是，对于本领域的技术人员来说，本发明可以有各种更改和变化。本发明的各种更改、变化、和等同物由所附的权利要求书的内容涵盖。
附图标记说明
10  半导体衬底
12  氧化硅层
14  氮化硅层
16  LOCOS层
18  氧化硅层
20  第一势阱
22a、22b  源极/漏极层
24  栅极绝缘层
26  栅极
30  第二势阱
32a、32b  源极/漏极层
34  栅极绝缘层
36  栅极
40  第四势阱
42a、42b  源极/漏极层
44  栅极绝缘层
46  栅极
50  第三势阱
52a、52b  源极/漏极层
54  栅极绝缘层
56  栅极
100NL，200PL  低压晶体管
300NH，400PH  高压晶体管
R100～R300  抗蚀层

Claims (6)

1.一种半导体装置的制造方法包括：
(a)通过离子注入法，将具有第二导电型的第一杂质注入到具有第一导电型的半导体衬底内；
(b)在所述半导体衬底的表面形成氧化膜，并且通过在氮气或惰性气体的环境中进行热处理，使所述第一杂质扩散以形成具有所述第二导电型的第一势阱；以及
(c)借助于所述氧化膜，通过离子注入法，将具有所述第一导电型的第二杂质注入到所述第一势阱内，并且利用热处理，使所述第二杂质扩散以形成具有所述第一导电型的第二势阱。
2.根据权利要求1所述的半导体装置的制造方法，还包括以下步骤：
在所述步骤(a)中，在所述半导体衬底上有选择地形成对于氧化具有掩模功能的抗氧化层，并且利用所述抗氧化层作为掩模，向所述半导体衬底内注入所述第一杂质；
利用所述抗氧化层作为掩模，通过对所述半导体衬底的表面进行有选择地氧化形成硅的局部氧化层；以及
在去除所述抗氧化层之后，利用所述硅的局部氧化层作为掩模，向所述半导体衬底内注入具有所述第二导电型的杂质，以在所述半导体衬底上形成与所述第一势阱相邻的第三势阱。
3.根据权利要求1或2所述的半导体装置的制造方法，其中，所述第二势阱的杂质浓度高于所述第一势阱的杂质浓度。
4.根据权利要求1所述的半导体装置的制造方法，还包括步骤：
在所述第一势阱内形成具有所述第二导电型的第四势阱。
5.根据权利要求4的半导体装置的制造方法，还包括以下步骤：
在所述第二势阱内形成具有所述第二导电型的低压晶体管；
在所述第四势阱内形成具有所述第一导电型的低压晶体管；
在所述第一势阱内形成具有所述第一导电型的高压晶体管；以及
在所述第三势阱内形成具有所述第二导电型的高压晶体管。
6.根据权利要求1所述的半导体装置的制造方法，其中，所述第一势阱与第二势阱的深度之比为2～5。
CNB03104705XA 2002-03-07 2003-02-25 半导体装置的制造方法 Expired - Fee Related CN1291455C (zh)

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* Cited by examiner, † Cited by third party
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JP2008042013A (ja) * 2006-08-08 2008-02-21 Sanyo Electric Co Ltd 半導体装置の製造方法
US8558349B2 (en) * 2006-08-11 2013-10-15 System General Corp. Integrated circuit for a high-side transistor driver
US20090018186A1 (en) * 2006-09-06 2009-01-15 The Coca-Cola Company Stable beverage products comprising polyunsaturated fatty acid emulsions
JP5375402B2 (ja) * 2009-07-22 2013-12-25 富士通セミコンダクター株式会社 半導体装置とその製造方法
US9437432B1 (en) * 2015-08-31 2016-09-06 Varian Semiconductor Equipment Associates, Inc. Self-compensating oxide layer

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* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH0770717B2 (ja) 1988-04-20 1995-07-31 三菱電機株式会社 半導体装置
JPH0778881A (ja) 1993-09-08 1995-03-20 Fuji Electric Co Ltd 半導体装置
DE69420565T2 (de) * 1994-10-27 2000-03-30 Cons Ric Microelettronica Treiberschaltung für elektronische Halbleiterbauelemente mit wenigstens einem Leistungstransistor
JPH08274268A (ja) 1995-03-31 1996-10-18 Sanyo Electric Co Ltd Ｃｍｏｓ半導体装置の製造方法
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