JP3448465B2 - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
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Description
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】本発明は半導体装置の製造方
法に係り、特に半導体基板に二重のウェル構造を有する
ＣＭＯＳ−ＬＳＩ等に好適な半導体装置の製造方法に関
する。 【０００２】 【従来の技術】例えば、液晶表示装置の駆動回路用ＬＳ
Ｉには高電圧の駆動回路部分と、低電圧（５Ｖ系）の論
理回路部分とが混在して集積されている。このようなＣ
ＭＯＳ半導体装置においては、レベル変換のために二重
のウェル構造が必要である。 【０００３】係る半導体装置の構造は、図１に示すよう
に、Ｐ型の半導体基板１１に、二重構造のＮ型ウェル１
２と、一重構造のＮ型ウェル１４とが混在して設けられ
ている。このＰ型基板１１の表面には高耐圧Ｎチャネル
MOSFETが配置され、例えば−４０Ｖの電位が与えられ
る。一方のＮ型ウェル１４には、高耐圧ＰチャネルMOSF
ETが配置され、例えば＋４０Ｖの電位が与えられる。こ
れらの高耐圧ＰチャネルMOSFETとＮチャネルMOSFETとは
直列的に接続されることで、ＣＭＯＳ半導体装置の出力
段の駆動回路を構成する。 【０００４】又、Ｎ型ウェル１２は、低電圧トランジス
タ用のウェルであり、低電圧ＰチャネルMOSFETが配置さ
れ、例えば＋５Ｖの電位が与えられる。又このＮ型ウェ
ル１２は二重のウェル構造であり、その内部にはＮチャ
ネルMOSFETを配置するＰ型ウェル１３が設けられてい
る。このＰ型ウェル１３には０Ｖの電位が与えられる。
これらの低電圧ＰチャネルMOSFETとＮチャネルMOSFETと
はＣＭＯＳ半導体装置の５Ｖ系の論理回路部を構成す
る。 【０００５】上述したＰ型ウェル１３に配置されるＮチ
ャネルMOSFETの構造の一例を図２に示す。このMOSFETは
多結晶シリコン等からなるゲート電極１６の両側にＮ＋
型のソース・ドレイン領域１７，１８が形成されてい
る。そして、このソース・ドレイン領域１７，１８を含
む活性領域１５は、厚いフィールドLOCOS酸化膜１９に
より囲まれている。LOCOS酸化膜１９の下にはＰ＋＋型
の素子分離用の拡散領域２０が設けられ、LOCOS酸化膜
１９と相まって隣接する素子との絶縁分離が図られてい
る。そしてこの高濃度の素子分離用の拡散領域２０は、
高耐圧用のMOSFETの素子分離を行うように設計されてい
るため、高濃度のＰ＋＋拡散領域となっている。このた
め、ソース・ドレイン領域１７，１８と接触しないよう
に、ソース・ドレイン領域１７，１８からある程度の間
隔をおいて配置されている（矢印Ａ部分）。 【０００６】ゲート電極１６とＮ＋型ソース・ドレイン
領域１７，１８とからなるMOSFETを構成する部分である
活性領域１５は、上述したＰ型ウェル１３内に配置され
ており、このＰ型ウェル１３は更にＮ型ウェル１２の内
部に配置されている。従って、活性領域１５はＰ型基板
１１に配置された二重構造型のウェル１２の内部に配置
されていることになる。 【０００７】このような二重構造型のウェルを有する半
導体装置の製造工程は、概略次の通りである。まずＰ型
基板１１を準備し、Ｎ型ウェル１２，１４をイオン注入
等により形成する。そして次にＰ型ウェル１３をＮ型ウ
ェル１２内に同様にイオン注入等により形成する。そし
て素子分離用Ｐ＋拡散領域２０を同様にイオン注入等に
より形成する。そして活性領域１５となる部分を窒化膜
でマスクして、ウェット酸化することでLOCOS法により
厚いフィールド酸化膜１９を形成する。そしてゲート酸
化膜及びゲート電極の配線を形成し、そのゲート電極を
マスクとしてセルフアラインによりソース・ドレイン領
域１７，１８をイオン注入等により形成する。 【０００８】 【発明が解決しようとする課題】しかしながら、係る二
重構造型のＮ型ウェルの内側のＰ型ウェルの中に配置さ
れるＮチャネルMOSFETは、リーク電流が大きくなるとい
う問題がある。この原因は次のように考えられる。即
ち、活性領域の近傍のLOCOS法による厚い酸化膜１９の
下の部分（矢印Ａで示す部分）では、図２の矢印Ａで示
す方向に、図４に示す不純物濃度プロファイルが形成さ
れていると考えられる。この図４（Ａ）は、LOCOS酸化
膜形成前であり、（Ｂ）は、LOCOS酸化膜形成後であ
る。 【０００９】LOCOS酸化膜形成前（Ａ）は、半導体基板
の表面から比較的表面濃度が低く且つ拡散深さが深いＮ
型不純物のプロファイルＮが形成され、更に基板表面か
ら表面濃度が高く、比較的拡散深さが浅いＰ型不純物の
プロファイルＰが形成されている。このため、表面から
Ｐ型不純物の濃度がＮ型不純物の濃度よりも高い部分が
Ｐ型のウェルとなり、更に深い部分でＮ型不純物の濃度
が基板のＰ型不純物の濃度よりも高い部分がＮ型ウェル
となる。 【００１０】しかしながら、図４（Ｂ）に示すようにLO
COS法による厚い酸化膜が形成されると、Ｐ型不純物は
酸化膜に吸収され、その酸化膜の界面付近での濃度が低
くなり、Ｎ型不純物は逆に酸化膜に吸収されずに酸化膜
界面付近の部分に蓄積され、その濃度が高くなるという
現象がある。このため、酸化膜近傍の半導体基板との界
面において、Ｐ型不純物層とＮ型不純物層とが逆転する
現象を生じる。この逆転現象が生じると、活性領域周辺
の矢印Ａで示す部分において酸化膜直下にＮ型の反転層
が形成され、これにより上述したＮ＋型ソース領域とＮ
＋型ドレイン領域間の導通路が形成され、上述したよう
にリーク電流発生の原因となっていたと考えられる。 【００１１】本発明は上述した事情に鑑みて為されたも
ので、二重構造型のウェルを備えたＣＭＯＳ半導体装置
において、特に低電圧系のＮチャネルMOSFETのリーク電
流の発生による不良を低減することができる半導体装置
の製造方法を提供することを目的とする。 【００１２】 【課題を解決するための手段】本発明の半導体装置の製
造方法は、半導体基板にＮ型ウェルと該ウェル内に配置
されたＰ型ウェルとからなる二重のウェルを形成し、前
記Ｐ型ウェル内にＮチャネルMOSFETを形成するCMOS半導
体装置の製造方法であって、前記ＮチャネルMOSFETの活
性領域となる部分の周囲にLOCOS法で厚い酸化膜を形成
する工程と、該厚い酸化膜の形成後に高温のＮ２ガス雰
囲気下でアニールする工程とを含むことを特徴とする。 【００１３】上述した本発明によれば、LOCOS酸化膜の
形成時にＰ型不純物の酸化膜への吸収とＮ型不純物の蓄
積という現象が生じて、Ｐ型ウェルの酸化膜との界面が
Ｎ型化しても、その後の高温のＮ２ガス雰囲気下のアニ
ール処理で、Ｐ型及びＮ型の不純物が再拡散され、その
濃度分布が平準化される。従って、その濃度分布が逆転
することは無い。このため、LOCOS酸化膜の成長に伴う
Ｎ型反転層の形成が妨げられ、ＮチャネルMOSFETのソー
ス・ドレイン領域間にリーク電流が生じるという不良の
発生を防止することができる。 【００１４】 【発明の実施の形態】以下、本発明の実施の形態につい
て図１乃至図３を参照して説明する。 【００１５】Ｐ型の半導体基板１１を準備し、Ｎ型ウェ
ル１２，１４を形成し、更にＰ型ウェル１３を形成し、
二重構造のウェルを形成するところまでは従来の技術と
同様である。また、厚いLOCOS酸化膜となる部分に素子
分離用のＰ＋＋拡散領域２０を形成して、活性領域とな
る部分に窒化膜のマスクを形成し、フィールド部分にLO
COS法により厚い酸化膜を形成する工程も従来と同様で
ある。 【００１６】本発明の実施の形態においては、LOCOS法
によるフィールド部分への厚い酸化膜の形成後に、Ｎ２
ガス雰囲気下の高温でアニール処理を行う。このアニー
ル処理は、例えば１１００℃で２時間程度行なう。この
アニール処理により、LOCOS法による厚い酸化膜の形成
に伴うＰ型不純物、Ｎ型不純物の偏析現象を平準化する
ことができる。即ち、LOCOS法による厚い酸化膜の形成
においては、ボロン等のＰ型不純物は酸化膜に吸収され
て界面付近でその濃度が急減し、リン等のＮ型不純物は
酸化膜に吸収されず界面付近に蓄積し、その濃度が上昇
する現象があることは上述したとおりである。そして、
この現象によりＰ型ウェルの酸化膜近傍がＮ型化し、Ｎ
チャネルMOSFETにリーク電流が発生する場合があること
も上述したとおりである。このLOCOS酸化膜の形成後
に、高温で再拡散することにより酸化膜界面付近に蓄積
されたＮ型不純物と、同様に酸化膜付近で急減したＰ型
不純物濃度を平準化し、この逆転現象を防止することが
できる。 【００１７】このアニール処理後に、ゲート電極配線の
形成工程、ＰチャネルMOSFET、ＮチャネルMOSFETのソー
ス・ドレイン領域の形成工程、中間絶縁膜の形成工程、
アルミ配線層の形成工程等のそれぞれ工程は従来と同様
である。 【００１８】次に図２における矢印Ａの部分の基板表面
からの不純物濃度プロファイルの変化について図３を参
照して説明する。LOCOS酸化膜形成前では、図２の断面
図に示すように、矢印Ａの深さ方向に沿って、Ｐ型ウェ
ル１３、Ｎ型ウェル１２、Ｐ−型の半導体基板１１が形
成されている。従って、不純物濃度のプロファイルとし
ては図３（Ａ）に示すように、基板表面から表面濃度が
高く比較的拡散深さが浅いＰ型不純物のプロファイル
Ｐ、同様に基板表面から表面濃度がＰ型不純物よりは低
いが拡散深さが深いＮ型不純物のプロファイルＮが形成
されている。Ｐ型基板の不純物濃度Ｐsubは基板の深さ
方向に対して一定である。 【００１９】そして、LOCOS法により厚い酸化膜を形成
すると、図３（Ｂ）に示すように酸化膜との界面近傍で
Ｐ型不純物がLOCOS酸化膜に吸収され、Ｎ型不純物がLOC
OS酸化膜の界面近傍の半導体部分に蓄積される現象が生
じることは上述した通りである。そして酸化膜との界面
近傍でＰ型不純物濃度が低減し、Ｎ型不純物濃度が増加
して濃度分布の逆転現象が生じる。 【００２０】しかしながら、上述したLOCOSの厚い酸化
膜の形成後に、Ｎ２ガス雰囲気下の高温でアニール処理
を行うことで不純物濃度分布のピークが低減される。即
ち、酸化膜界面近傍に形成されたＮ型不純物濃度プロフ
ァイルのピークＮｐが図３（Ｃ）に示すように低減され
る。そしてＰ型不純物プロファイルＰのピークＰｐが同
様に平準化され低くなり、界面における濃度Ｐｋが上昇
する。これにより酸化膜界面近傍においてはLOCOS酸化
膜形成後のＰ型不純物とＮ型不純物の濃度分布の逆転現
象が解消され、Ｐ型ウェル表面がＮ型に反転するという
現象が防止される。これにより低電圧（５Ｖ）系のＮチ
ャネルMOSFETにリーク電流が生ぜず、ＣＭＯＳ半導体装
置の歩留まりが向上する等の効果が得られる。 【００２１】上述したようにLOCOS酸化膜の形成に伴う
二重構造型のウェル内における酸化膜の界面近傍におけ
る濃度分布の逆転現象が、Ｎ２雰囲気下の高温でのアニ
ール処理により解消することができる。このアニール処
理は、マスク工程或いは別途のイオン注入等の他の付加
的な工程を要さず、比較的簡単な設備で、且つ繁雑な作
業を要することなく行うことができる。これにより、半
導体装置の製造コストをほとんど上昇させることなく２
重構造型のウェルを有するCMOS半導体装置を良好な歩留
まりで製造することができる。又、このアニール処理は
ＮチャネルMOSFET、又はＰチャネルMOSFET等の形成前に
行なうので、これらのデバイスに与える影響も勿論な
い。 【００２２】又、上記実施形態ではＮ２ガス雰囲気下で
１１００℃、２時間程度のアニール処理を行う例につい
て説明したが、雰囲気ガスの種類、アニール処理の温
度、時間等は製造する半導体装置の種類、特性等に応じ
て適宜変更すべきものである。このように本発明の趣旨
を逸脱することなく種々の変形実施例が可能である。 【００２３】 【発明の効果】以上に説明したように本発明は、二重構
造型のウェルを有するCMOS半導体装置において、LOCOS
酸化膜の形成後に、高温でアニール処理を行うようにし
たものである。これによりLOCOS酸化膜の形成後にも、
その界面近傍でＰ型層とＮ型層との間に逆転現象が発生
することを防止して、リーク不良の発生を防止できる。
法に係り、特に半導体基板に二重のウェル構造を有する
ＣＭＯＳ−ＬＳＩ等に好適な半導体装置の製造方法に関
する。 【０００２】 【従来の技術】例えば、液晶表示装置の駆動回路用ＬＳ
Ｉには高電圧の駆動回路部分と、低電圧（５Ｖ系）の論
理回路部分とが混在して集積されている。このようなＣ
ＭＯＳ半導体装置においては、レベル変換のために二重
のウェル構造が必要である。 【０００３】係る半導体装置の構造は、図１に示すよう
に、Ｐ型の半導体基板１１に、二重構造のＮ型ウェル１
２と、一重構造のＮ型ウェル１４とが混在して設けられ
ている。このＰ型基板１１の表面には高耐圧Ｎチャネル
MOSFETが配置され、例えば−４０Ｖの電位が与えられ
る。一方のＮ型ウェル１４には、高耐圧ＰチャネルMOSF
ETが配置され、例えば＋４０Ｖの電位が与えられる。こ
れらの高耐圧ＰチャネルMOSFETとＮチャネルMOSFETとは
直列的に接続されることで、ＣＭＯＳ半導体装置の出力
段の駆動回路を構成する。 【０００４】又、Ｎ型ウェル１２は、低電圧トランジス
タ用のウェルであり、低電圧ＰチャネルMOSFETが配置さ
れ、例えば＋５Ｖの電位が与えられる。又このＮ型ウェ
ル１２は二重のウェル構造であり、その内部にはＮチャ
ネルMOSFETを配置するＰ型ウェル１３が設けられてい
る。このＰ型ウェル１３には０Ｖの電位が与えられる。
これらの低電圧ＰチャネルMOSFETとＮチャネルMOSFETと
はＣＭＯＳ半導体装置の５Ｖ系の論理回路部を構成す
る。 【０００５】上述したＰ型ウェル１３に配置されるＮチ
ャネルMOSFETの構造の一例を図２に示す。このMOSFETは
多結晶シリコン等からなるゲート電極１６の両側にＮ＋
型のソース・ドレイン領域１７，１８が形成されてい
る。そして、このソース・ドレイン領域１７，１８を含
む活性領域１５は、厚いフィールドLOCOS酸化膜１９に
より囲まれている。LOCOS酸化膜１９の下にはＰ＋＋型
の素子分離用の拡散領域２０が設けられ、LOCOS酸化膜
１９と相まって隣接する素子との絶縁分離が図られてい
る。そしてこの高濃度の素子分離用の拡散領域２０は、
高耐圧用のMOSFETの素子分離を行うように設計されてい
るため、高濃度のＰ＋＋拡散領域となっている。このた
め、ソース・ドレイン領域１７，１８と接触しないよう
に、ソース・ドレイン領域１７，１８からある程度の間
隔をおいて配置されている（矢印Ａ部分）。 【０００６】ゲート電極１６とＮ＋型ソース・ドレイン
領域１７，１８とからなるMOSFETを構成する部分である
活性領域１５は、上述したＰ型ウェル１３内に配置され
ており、このＰ型ウェル１３は更にＮ型ウェル１２の内
部に配置されている。従って、活性領域１５はＰ型基板
１１に配置された二重構造型のウェル１２の内部に配置
されていることになる。 【０００７】このような二重構造型のウェルを有する半
導体装置の製造工程は、概略次の通りである。まずＰ型
基板１１を準備し、Ｎ型ウェル１２，１４をイオン注入
等により形成する。そして次にＰ型ウェル１３をＮ型ウ
ェル１２内に同様にイオン注入等により形成する。そし
て素子分離用Ｐ＋拡散領域２０を同様にイオン注入等に
より形成する。そして活性領域１５となる部分を窒化膜
でマスクして、ウェット酸化することでLOCOS法により
厚いフィールド酸化膜１９を形成する。そしてゲート酸
化膜及びゲート電極の配線を形成し、そのゲート電極を
マスクとしてセルフアラインによりソース・ドレイン領
域１７，１８をイオン注入等により形成する。 【０００８】 【発明が解決しようとする課題】しかしながら、係る二
重構造型のＮ型ウェルの内側のＰ型ウェルの中に配置さ
れるＮチャネルMOSFETは、リーク電流が大きくなるとい
う問題がある。この原因は次のように考えられる。即
ち、活性領域の近傍のLOCOS法による厚い酸化膜１９の
下の部分（矢印Ａで示す部分）では、図２の矢印Ａで示
す方向に、図４に示す不純物濃度プロファイルが形成さ
れていると考えられる。この図４（Ａ）は、LOCOS酸化
膜形成前であり、（Ｂ）は、LOCOS酸化膜形成後であ
る。 【０００９】LOCOS酸化膜形成前（Ａ）は、半導体基板
の表面から比較的表面濃度が低く且つ拡散深さが深いＮ
型不純物のプロファイルＮが形成され、更に基板表面か
ら表面濃度が高く、比較的拡散深さが浅いＰ型不純物の
プロファイルＰが形成されている。このため、表面から
Ｐ型不純物の濃度がＮ型不純物の濃度よりも高い部分が
Ｐ型のウェルとなり、更に深い部分でＮ型不純物の濃度
が基板のＰ型不純物の濃度よりも高い部分がＮ型ウェル
となる。 【００１０】しかしながら、図４（Ｂ）に示すようにLO
COS法による厚い酸化膜が形成されると、Ｐ型不純物は
酸化膜に吸収され、その酸化膜の界面付近での濃度が低
くなり、Ｎ型不純物は逆に酸化膜に吸収されずに酸化膜
界面付近の部分に蓄積され、その濃度が高くなるという
現象がある。このため、酸化膜近傍の半導体基板との界
面において、Ｐ型不純物層とＮ型不純物層とが逆転する
現象を生じる。この逆転現象が生じると、活性領域周辺
の矢印Ａで示す部分において酸化膜直下にＮ型の反転層
が形成され、これにより上述したＮ＋型ソース領域とＮ
＋型ドレイン領域間の導通路が形成され、上述したよう
にリーク電流発生の原因となっていたと考えられる。 【００１１】本発明は上述した事情に鑑みて為されたも
ので、二重構造型のウェルを備えたＣＭＯＳ半導体装置
において、特に低電圧系のＮチャネルMOSFETのリーク電
流の発生による不良を低減することができる半導体装置
の製造方法を提供することを目的とする。 【００１２】 【課題を解決するための手段】本発明の半導体装置の製
造方法は、半導体基板にＮ型ウェルと該ウェル内に配置
されたＰ型ウェルとからなる二重のウェルを形成し、前
記Ｐ型ウェル内にＮチャネルMOSFETを形成するCMOS半導
体装置の製造方法であって、前記ＮチャネルMOSFETの活
性領域となる部分の周囲にLOCOS法で厚い酸化膜を形成
する工程と、該厚い酸化膜の形成後に高温のＮ２ガス雰
囲気下でアニールする工程とを含むことを特徴とする。 【００１３】上述した本発明によれば、LOCOS酸化膜の
形成時にＰ型不純物の酸化膜への吸収とＮ型不純物の蓄
積という現象が生じて、Ｐ型ウェルの酸化膜との界面が
Ｎ型化しても、その後の高温のＮ２ガス雰囲気下のアニ
ール処理で、Ｐ型及びＮ型の不純物が再拡散され、その
濃度分布が平準化される。従って、その濃度分布が逆転
することは無い。このため、LOCOS酸化膜の成長に伴う
Ｎ型反転層の形成が妨げられ、ＮチャネルMOSFETのソー
ス・ドレイン領域間にリーク電流が生じるという不良の
発生を防止することができる。 【００１４】 【発明の実施の形態】以下、本発明の実施の形態につい
て図１乃至図３を参照して説明する。 【００１５】Ｐ型の半導体基板１１を準備し、Ｎ型ウェ
ル１２，１４を形成し、更にＰ型ウェル１３を形成し、
二重構造のウェルを形成するところまでは従来の技術と
同様である。また、厚いLOCOS酸化膜となる部分に素子
分離用のＰ＋＋拡散領域２０を形成して、活性領域とな
る部分に窒化膜のマスクを形成し、フィールド部分にLO
COS法により厚い酸化膜を形成する工程も従来と同様で
ある。 【００１６】本発明の実施の形態においては、LOCOS法
によるフィールド部分への厚い酸化膜の形成後に、Ｎ２
ガス雰囲気下の高温でアニール処理を行う。このアニー
ル処理は、例えば１１００℃で２時間程度行なう。この
アニール処理により、LOCOS法による厚い酸化膜の形成
に伴うＰ型不純物、Ｎ型不純物の偏析現象を平準化する
ことができる。即ち、LOCOS法による厚い酸化膜の形成
においては、ボロン等のＰ型不純物は酸化膜に吸収され
て界面付近でその濃度が急減し、リン等のＮ型不純物は
酸化膜に吸収されず界面付近に蓄積し、その濃度が上昇
する現象があることは上述したとおりである。そして、
この現象によりＰ型ウェルの酸化膜近傍がＮ型化し、Ｎ
チャネルMOSFETにリーク電流が発生する場合があること
も上述したとおりである。このLOCOS酸化膜の形成後
に、高温で再拡散することにより酸化膜界面付近に蓄積
されたＮ型不純物と、同様に酸化膜付近で急減したＰ型
不純物濃度を平準化し、この逆転現象を防止することが
できる。 【００１７】このアニール処理後に、ゲート電極配線の
形成工程、ＰチャネルMOSFET、ＮチャネルMOSFETのソー
ス・ドレイン領域の形成工程、中間絶縁膜の形成工程、
アルミ配線層の形成工程等のそれぞれ工程は従来と同様
である。 【００１８】次に図２における矢印Ａの部分の基板表面
からの不純物濃度プロファイルの変化について図３を参
照して説明する。LOCOS酸化膜形成前では、図２の断面
図に示すように、矢印Ａの深さ方向に沿って、Ｐ型ウェ
ル１３、Ｎ型ウェル１２、Ｐ−型の半導体基板１１が形
成されている。従って、不純物濃度のプロファイルとし
ては図３（Ａ）に示すように、基板表面から表面濃度が
高く比較的拡散深さが浅いＰ型不純物のプロファイル
Ｐ、同様に基板表面から表面濃度がＰ型不純物よりは低
いが拡散深さが深いＮ型不純物のプロファイルＮが形成
されている。Ｐ型基板の不純物濃度Ｐsubは基板の深さ
方向に対して一定である。 【００１９】そして、LOCOS法により厚い酸化膜を形成
すると、図３（Ｂ）に示すように酸化膜との界面近傍で
Ｐ型不純物がLOCOS酸化膜に吸収され、Ｎ型不純物がLOC
OS酸化膜の界面近傍の半導体部分に蓄積される現象が生
じることは上述した通りである。そして酸化膜との界面
近傍でＰ型不純物濃度が低減し、Ｎ型不純物濃度が増加
して濃度分布の逆転現象が生じる。 【００２０】しかしながら、上述したLOCOSの厚い酸化
膜の形成後に、Ｎ２ガス雰囲気下の高温でアニール処理
を行うことで不純物濃度分布のピークが低減される。即
ち、酸化膜界面近傍に形成されたＮ型不純物濃度プロフ
ァイルのピークＮｐが図３（Ｃ）に示すように低減され
る。そしてＰ型不純物プロファイルＰのピークＰｐが同
様に平準化され低くなり、界面における濃度Ｐｋが上昇
する。これにより酸化膜界面近傍においてはLOCOS酸化
膜形成後のＰ型不純物とＮ型不純物の濃度分布の逆転現
象が解消され、Ｐ型ウェル表面がＮ型に反転するという
現象が防止される。これにより低電圧（５Ｖ）系のＮチ
ャネルMOSFETにリーク電流が生ぜず、ＣＭＯＳ半導体装
置の歩留まりが向上する等の効果が得られる。 【００２１】上述したようにLOCOS酸化膜の形成に伴う
二重構造型のウェル内における酸化膜の界面近傍におけ
る濃度分布の逆転現象が、Ｎ２雰囲気下の高温でのアニ
ール処理により解消することができる。このアニール処
理は、マスク工程或いは別途のイオン注入等の他の付加
的な工程を要さず、比較的簡単な設備で、且つ繁雑な作
業を要することなく行うことができる。これにより、半
導体装置の製造コストをほとんど上昇させることなく２
重構造型のウェルを有するCMOS半導体装置を良好な歩留
まりで製造することができる。又、このアニール処理は
ＮチャネルMOSFET、又はＰチャネルMOSFET等の形成前に
行なうので、これらのデバイスに与える影響も勿論な
い。 【００２２】又、上記実施形態ではＮ２ガス雰囲気下で
１１００℃、２時間程度のアニール処理を行う例につい
て説明したが、雰囲気ガスの種類、アニール処理の温
度、時間等は製造する半導体装置の種類、特性等に応じ
て適宜変更すべきものである。このように本発明の趣旨
を逸脱することなく種々の変形実施例が可能である。 【００２３】 【発明の効果】以上に説明したように本発明は、二重構
造型のウェルを有するCMOS半導体装置において、LOCOS
酸化膜の形成後に、高温でアニール処理を行うようにし
たものである。これによりLOCOS酸化膜の形成後にも、
その界面近傍でＰ型層とＮ型層との間に逆転現象が発生
することを防止して、リーク不良の発生を防止できる。
【図面の簡単な説明】
【図１】二重構造型のウェルを有するＣＭＯＳ半導体装
置の断面図である。 【図２】活性領域部分の近傍の平面図と断面図である。 【図３】本発明の一実施形態の図２における矢印Ａ方向
の不純物濃度分布を示す図であり、（Ａ）はLOCOS酸化
膜形成前、（Ｂ）はLOCOS酸化膜形成後、（Ｃ）はアニ
ール処理後である。 【図４】従来の図２における矢印Ａ方向の不純物濃度分
布を示す図であり、（Ａ）はLOCOS酸化膜形成前、
（Ｂ）はLOCOS酸化膜形成後である。
置の断面図である。 【図２】活性領域部分の近傍の平面図と断面図である。 【図３】本発明の一実施形態の図２における矢印Ａ方向
の不純物濃度分布を示す図であり、（Ａ）はLOCOS酸化
膜形成前、（Ｂ）はLOCOS酸化膜形成後、（Ｃ）はアニ
ール処理後である。 【図４】従来の図２における矢印Ａ方向の不純物濃度分
布を示す図であり、（Ａ）はLOCOS酸化膜形成前、
（Ｂ）はLOCOS酸化膜形成後である。
フロントページの続き
(58)調査した分野(Int.Cl.7，ＤＢ名)
H01L 21/316
H01L 21/76
H01L 21/761
H01L 21/8238
H01L 27/092
Claims (1)
- (57)【特許請求の範囲】 【請求項１】 半導体基板にＮ型ウェルと該ウェル内に
配置されたＰ型ウェルとからなる二重のウェルを形成
し、前記Ｐ型ウェル内にＮチャネルMOSFETを形成するCM
OS半導体装置の製造方法であって、前記Ｎ型ウェルおよび前記Ｐ型ウェルを前記半導体基板
に形成した後に、 前記ＮチャネルMOSFETの活性領域とな
る部分の周囲に厚いLOCOSフィールド酸化膜を形成し、
その際に前記Ｐ型ウェル表面の不純物濃度が前記LOCOS
フィールド酸化膜に吸収されて急減しＮ型化する工程
と、前記LOCOSフィールド酸化膜を形成後にＮ２ガス雰囲気
下でアニールして、Ｎ型不純物およびＰ型不純物の偏析
現象を平準化して前記Ｐ型ウェル表面の逆転現象を防止
する工程とを含むことを特徴とする半導体装置の製造方
法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP22833497A JP3448465B2 (ja) | 1997-08-25 | 1997-08-25 | 半導体装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP22833497A JP3448465B2 (ja) | 1997-08-25 | 1997-08-25 | 半導体装置の製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH1167754A JPH1167754A (ja) | 1999-03-09 |
| JP3448465B2 true JP3448465B2 (ja) | 2003-09-22 |
Family
ID=16874837
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP22833497A Expired - Fee Related JP3448465B2 (ja) | 1997-08-25 | 1997-08-25 | 半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3448465B2 (ja) |
-
1997
- 1997-08-25 JP JP22833497A patent/JP3448465B2/ja not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JPH1167754A (ja) | 1999-03-09 |
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