JPH1078826A - 定電圧回路 - Google Patents
定電圧回路Info
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- JPH1078826A JPH1078826A JP8234562A JP23456296A JPH1078826A JP H1078826 A JPH1078826 A JP H1078826A JP 8234562 A JP8234562 A JP 8234562A JP 23456296 A JP23456296 A JP 23456296A JP H1078826 A JPH1078826 A JP H1078826A
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- resistance
- circuit
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Abstract
(57)【要約】
【課題】定電圧回路に関し、ウェハーまたはロット間で
の製造ばらつきにより、各抵抗素子の抵抗値がばらつ
き、それによる定電圧回路の消費電流のばらつきを抑え
ること。さらに、チップ内部での製造ばらつきに依存せ
ず、各定電圧回路間での出力電圧の相対値が一定の定電
圧回路を提供すること。 【解決手段】一つの基準電圧発生手段１０１と２つの増
幅手段１０２及び１１２から構成される定電圧回路にお
いて、第１の増幅手段１０２は、Ａ１抵抗素子１０８
と、Ａ２抵抗素子１０９から構成される抵抗素子群１０
７を有し、第２の増幅手段１１２は、Ｂ１抵抗素子１１
８と、Ｂ２抵抗素子１１９から構成される抵抗素子群１
１７を有す。ここで、各抵抗素子は２つ以上に分割され
た構成とする。例えば、第１の方向へＡ１抵抗素子１０
８、Ｂ１抵抗素子１１８を４分割、Ａ２抵抗素子１０
９、Ｂ２抵抗素１１９を８分割する。
の製造ばらつきにより、各抵抗素子の抵抗値がばらつ
き、それによる定電圧回路の消費電流のばらつきを抑え
ること。さらに、チップ内部での製造ばらつきに依存せ
ず、各定電圧回路間での出力電圧の相対値が一定の定電
圧回路を提供すること。 【解決手段】一つの基準電圧発生手段１０１と２つの増
幅手段１０２及び１１２から構成される定電圧回路にお
いて、第１の増幅手段１０２は、Ａ１抵抗素子１０８
と、Ａ２抵抗素子１０９から構成される抵抗素子群１０
７を有し、第２の増幅手段１１２は、Ｂ１抵抗素子１１
８と、Ｂ２抵抗素子１１９から構成される抵抗素子群１
１７を有す。ここで、各抵抗素子は２つ以上に分割され
た構成とする。例えば、第１の方向へＡ１抵抗素子１０
８、Ｂ１抵抗素子１１８を４分割、Ａ２抵抗素子１０
９、Ｂ２抵抗素１１９を８分割する。
Description
【０００１】
【発明の属する技術分野】本発明は、定電圧回路に関す
る。
る。
【０００２】
【従来の技術】従来の定電圧回路を、図１、図２及び図
７を用いて説明する。図１は定電圧回路を示す図であ
る。図２は図１の回路図に対応した各ブロックの配置位
置の一実施例を示したレイアウト平面図である。図７は
図２内に示した抵抗素子群２０７、及び抵抗素子群２１
７のさらに詳細な配置位置を示した従来のレイアウト平
面図である。
７を用いて説明する。図１は定電圧回路を示す図であ
る。図２は図１の回路図に対応した各ブロックの配置位
置の一実施例を示したレイアウト平面図である。図７は
図２内に示した抵抗素子群２０７、及び抵抗素子群２１
７のさらに詳細な配置位置を示した従来のレイアウト平
面図である。
【０００３】第１の増幅手段１０２は、出力電圧ＶOUT1
をＡ１抵抗素子１０８とＡ２抵抗素子１０９で分圧し、
差動増幅回路１０３へフィードバックをかけているので
定電圧回路として働く。よって出力電圧ＶOUT1は、Ａ１
抵抗素子１０８の抵抗値をＲA1、Ａ２抵抗素子１０８の
抵抗値をＲA2とすると
をＡ１抵抗素子１０８とＡ２抵抗素子１０９で分圧し、
差動増幅回路１０３へフィードバックをかけているので
定電圧回路として働く。よって出力電圧ＶOUT1は、Ａ１
抵抗素子１０８の抵抗値をＲA1、Ａ２抵抗素子１０８の
抵抗値をＲA2とすると
【０００４】
【数１】
【０００５】で表される。
【０００６】また第２の増幅手段１１２も第１の増幅手
段１０２と全く同じ構成なためやはり定電圧回路として
働き、出力電圧ＶOUT2は、Ｂ１抵抗素子１１８の抵抗値
をＲB1、Ｂ２抵抗素子１１８の抵抗値をＲB2とすると
段１０２と全く同じ構成なためやはり定電圧回路として
働き、出力電圧ＶOUT2は、Ｂ１抵抗素子１１８の抵抗値
をＲB1、Ｂ２抵抗素子１１８の抵抗値をＲB2とすると
【０００７】
【数２】
【０００８】で表される。
【０００９】
【発明が解決しようとする課題】しかしながら上記で説
明した従来の定電圧回路にあっては、図７に示すよう
に、第１の増幅手段に属する第１の抵抗素子７０８（以
下、Ａ１抵抗素子という）、第１の増幅手段に属する第
２の抵抗素子７０９（以下、Ａ２抵抗素子という）、第
２の増幅手段に属する第１の抵抗素子７１８（以下、Ｂ
１抵抗素子という）、及び第２の増幅手段に属する第２
の抵抗素子７１９（以下、Ｂ２抵抗素子という）の配置
位置が、それぞれ１つの抵抗素子で構成されているた
め、ウェハーまたはロット間での製造ばらつきにより、
各抵抗素子の抵抗値がばらつき、抵抗素子に流れる電流
がばらつくことにより定電圧回路全体の消費電流もばら
つくため、特に低消費電力が要求される小型携帯機器の
電力設計では電池の容量を大きくする等マージンを考え
て設計する必要があるという第１の問題点を有する。す
なわち、抵抗値ＲA1、ＲA2、ＲB1、ＲB2のウェハまたは
ロット間の製造ばらつきによる抵抗変動分をそれぞれΔ
ＲA1、ΔＲA2、ΔＲB1、ΔＲB2とすると抵抗素子群７０
８と７０９に流れる電流ＩOUT1、及び抵抗素子群７１
８、７１９に流れる電流ＩOUT2は
明した従来の定電圧回路にあっては、図７に示すよう
に、第１の増幅手段に属する第１の抵抗素子７０８（以
下、Ａ１抵抗素子という）、第１の増幅手段に属する第
２の抵抗素子７０９（以下、Ａ２抵抗素子という）、第
２の増幅手段に属する第１の抵抗素子７１８（以下、Ｂ
１抵抗素子という）、及び第２の増幅手段に属する第２
の抵抗素子７１９（以下、Ｂ２抵抗素子という）の配置
位置が、それぞれ１つの抵抗素子で構成されているた
め、ウェハーまたはロット間での製造ばらつきにより、
各抵抗素子の抵抗値がばらつき、抵抗素子に流れる電流
がばらつくことにより定電圧回路全体の消費電流もばら
つくため、特に低消費電力が要求される小型携帯機器の
電力設計では電池の容量を大きくする等マージンを考え
て設計する必要があるという第１の問題点を有する。す
なわち、抵抗値ＲA1、ＲA2、ＲB1、ＲB2のウェハまたは
ロット間の製造ばらつきによる抵抗変動分をそれぞれΔ
ＲA1、ΔＲA2、ΔＲB1、ΔＲB2とすると抵抗素子群７０
８と７０９に流れる電流ＩOUT1、及び抵抗素子群７１
８、７１９に流れる電流ＩOUT2は
【００１０】
【数３】
【００１１】
【数４】
【００１２】と表され抵抗素子に流れる電流値がばらつ
く。
く。
【００１３】また、Ａ１抵抗素子７０８、Ａ２抵抗素子
７０９、Ｂ１抵抗素子７１８、及びＢ２抵抗素子７１９
は、それぞれ近くに配置されていたため、チップ内部で
の製造ばらつきにより抵抗値がばらつくという第２の問
題点を有する。すなわち、抵抗値ＲA1、ＲA2、ＲB1、Ｒ
B2の製造ばらつきによる抵抗変動分をそれぞれδＲＡ
１、δＲＡ２、δＲB1、δＲB2とすると出力電圧ＶOUT
1、ＶOUT2は
７０９、Ｂ１抵抗素子７１８、及びＢ２抵抗素子７１９
は、それぞれ近くに配置されていたため、チップ内部で
の製造ばらつきにより抵抗値がばらつくという第２の問
題点を有する。すなわち、抵抗値ＲA1、ＲA2、ＲB1、Ｒ
B2の製造ばらつきによる抵抗変動分をそれぞれδＲＡ
１、δＲＡ２、δＲB1、δＲB2とすると出力電圧ＶOUT
1、ＶOUT2は
【００１４】
【数５】
【００１５】
【数６】
【００１６】で表され出力電圧ＶOUT1、ＶOUT2間で電圧
値がばらつく。よって望む特性を得るためには、出力電
圧値を調整するために各定電圧回路毎に端子やヒューズ
回路等を設ける必要がありチップ面積が大きくなる。
値がばらつく。よって望む特性を得るためには、出力電
圧値を調整するために各定電圧回路毎に端子やヒューズ
回路等を設ける必要がありチップ面積が大きくなる。
【００１７】そこで本発明はこのような問題点を解決す
るもので、その目的とするところはウェハーまたはロッ
ト間での製造ばらつきにより、各ウェハーまたはロット
間での定電圧回路の消費電流のばらつきを抑えるところ
にある。本発明のさらなる目的は、チップ内部での製造
ばらつきに依存せず、各定電圧回路間での出力電圧の相
対値が一定の定電圧回路を提供するところにある。
るもので、その目的とするところはウェハーまたはロッ
ト間での製造ばらつきにより、各ウェハーまたはロット
間での定電圧回路の消費電流のばらつきを抑えるところ
にある。本発明のさらなる目的は、チップ内部での製造
ばらつきに依存せず、各定電圧回路間での出力電圧の相
対値が一定の定電圧回路を提供するところにある。
【００１８】
【課題を解決するための手段】請求項１記載の発明は、
基準電圧発生手段と、該基準電圧発生手段で生成された
基準電圧を入力とし、該基準電圧の電圧値の実数倍を出
力する第１の増幅手段と第２の増幅手段とから構成さ
れ、各該増幅手段は、差動増幅回路と、該差動増幅回路
の出力信号を入力とする出力増幅回路と、該差動増幅回
路の出力と該出力増幅回路間に設けた容量素子から構成
され、該出力増幅回路は、該差動増幅回路の出力信号を
入力信号として受ける能動素子と、該能動素子と直列接
続された該第１の抵抗素子と第２の抵抗素子から構成さ
れ、該第１の抵抗素子と該第２の抵抗素子との接続点を
該差動増幅回路へ負帰還かけた定電圧回路において、各
該増幅手段の該第１の抵抗素子及び該第２の抵抗素子を
第１の方向へそれぞれ少なくとも２つ以上に分割したこ
とを特徴とする。
基準電圧発生手段と、該基準電圧発生手段で生成された
基準電圧を入力とし、該基準電圧の電圧値の実数倍を出
力する第１の増幅手段と第２の増幅手段とから構成さ
れ、各該増幅手段は、差動増幅回路と、該差動増幅回路
の出力信号を入力とする出力増幅回路と、該差動増幅回
路の出力と該出力増幅回路間に設けた容量素子から構成
され、該出力増幅回路は、該差動増幅回路の出力信号を
入力信号として受ける能動素子と、該能動素子と直列接
続された該第１の抵抗素子と第２の抵抗素子から構成さ
れ、該第１の抵抗素子と該第２の抵抗素子との接続点を
該差動増幅回路へ負帰還かけた定電圧回路において、各
該増幅手段の該第１の抵抗素子及び該第２の抵抗素子を
第１の方向へそれぞれ少なくとも２つ以上に分割したこ
とを特徴とする。
【００１９】請求項２記載の発明は、請求項１に記載の
定電圧回路であって、前記第１の抵抗素子及び前記第２
の抵抗素子は、前記第１の方向とは略直交する第２の方
向へ少なくとも２つ以上に分割したことを特徴とする。
定電圧回路であって、前記第１の抵抗素子及び前記第２
の抵抗素子は、前記第１の方向とは略直交する第２の方
向へ少なくとも２つ以上に分割したことを特徴とする。
【００２０】請求項３記載の発明は、基準電圧発生手段
と、該基準電圧発生手段で生成された基準電圧を入力と
し、該基準電圧の電圧値の実数倍を出力する第１の増幅
手段と第２の増幅手段とから構成され、各該増幅手段
は、差動増幅回路と、該差動増幅回路の出力信号を入力
とする出力増幅回路と、該差動増幅回路の出力と該出力
増幅回路間に設けた容量素子から構成され、該出力増幅
回路は、該差動増幅回路の出力信号を入力信号として受
ける能動素子と、該能動素子と直列接続された該第１の
抵抗素子と第２の抵抗素子から構成され、該第１の抵抗
素子と該第２の抵抗素子との接続点を該差動増幅回路へ
負帰還かけた定電圧回路において、各該増幅手段の該第
１の抵抗素子及び該第２の抵抗素子を第１の方向へそれ
ぞれ少なくとも２つ以上に分割し、該第１の方向へ該第
１の増幅手段に属する該第１の抵抗素子と該第２の増幅
手段に属する該第１の抵抗素子を交互に配置し、該第１
の増幅手段に属する該第２の抵抗素子と該第２の増幅手
段に属する該第２の抵抗素子を交互に配置したことを特
徴とする。
と、該基準電圧発生手段で生成された基準電圧を入力と
し、該基準電圧の電圧値の実数倍を出力する第１の増幅
手段と第２の増幅手段とから構成され、各該増幅手段
は、差動増幅回路と、該差動増幅回路の出力信号を入力
とする出力増幅回路と、該差動増幅回路の出力と該出力
増幅回路間に設けた容量素子から構成され、該出力増幅
回路は、該差動増幅回路の出力信号を入力信号として受
ける能動素子と、該能動素子と直列接続された該第１の
抵抗素子と第２の抵抗素子から構成され、該第１の抵抗
素子と該第２の抵抗素子との接続点を該差動増幅回路へ
負帰還かけた定電圧回路において、各該増幅手段の該第
１の抵抗素子及び該第２の抵抗素子を第１の方向へそれ
ぞれ少なくとも２つ以上に分割し、該第１の方向へ該第
１の増幅手段に属する該第１の抵抗素子と該第２の増幅
手段に属する該第１の抵抗素子を交互に配置し、該第１
の増幅手段に属する該第２の抵抗素子と該第２の増幅手
段に属する該第２の抵抗素子を交互に配置したことを特
徴とする。
【００２１】請求項４記載の発明は、請求項３に記載の
定電圧回路であって、前記第１の抵抗素子及び前記第２
の抵抗素子は、前記第１の方向とは略直交する第２の方
向へ少なくとも２つ以上に分割したことを特徴とする。
定電圧回路であって、前記第１の抵抗素子及び前記第２
の抵抗素子は、前記第１の方向とは略直交する第２の方
向へ少なくとも２つ以上に分割したことを特徴とする。
【００２２】
【発明の実施の形態】以下本発明による実施例を説明す
る。請求項１に記載の発明を図１、図２、及び図３を用
いて説明する。図１は増幅手段が２つの場合の定電圧回
路を示す回路図である。基準電圧発生手段１０１は、第
１の増幅手段１０２と第２の増幅手段１１２へ基準電圧
ＶREFを供給している。
る。請求項１に記載の発明を図１、図２、及び図３を用
いて説明する。図１は増幅手段が２つの場合の定電圧回
路を示す回路図である。基準電圧発生手段１０１は、第
１の増幅手段１０２と第２の増幅手段１１２へ基準電圧
ＶREFを供給している。
【００２３】第１の増幅手段１０２は、作動増幅回路１
０３、出力増幅回路１０４、及び位相補償用の容量素子
１０５から構成されている。出力増幅回路１０４はＰｃ
ｈトランジスタ１０６と抵抗素子群１０７とから構成さ
れ、さらに抵抗素子群１０７は、Ａ１抵抗素子１０８
と、Ａ２抵抗素子１０９から構成されている。
０３、出力増幅回路１０４、及び位相補償用の容量素子
１０５から構成されている。出力増幅回路１０４はＰｃ
ｈトランジスタ１０６と抵抗素子群１０７とから構成さ
れ、さらに抵抗素子群１０７は、Ａ１抵抗素子１０８
と、Ａ２抵抗素子１０９から構成されている。
【００２４】第２の増幅手段１１２は、作動増幅回路１
１３、出力増幅回路１１４、及び位相補償用の容量素子
１１５から構成されている。出力増幅回路１１４はＰｃ
ｈトランジスタ１１６と抵抗素子群１１７とから構成さ
れ、さらに抵抗素子群１１７は、Ｂ１抵抗素子１１８
と、Ｂ２抵抗素子１１９から構成されている。
１３、出力増幅回路１１４、及び位相補償用の容量素子
１１５から構成されている。出力増幅回路１１４はＰｃ
ｈトランジスタ１１６と抵抗素子群１１７とから構成さ
れ、さらに抵抗素子群１１７は、Ｂ１抵抗素子１１８
と、Ｂ２抵抗素子１１９から構成されている。
【００２５】図２は、図１の回路図に対応した各ブロッ
クの配置場所の一実施例を示したレイアウト平面図であ
る。図２内の２０１は、図１の基準電圧発生手段１０１
に対応している。同様に他のブロックも図１と対応して
おり、２０２は第１の増幅手段１０２、２１２は第２の
増幅手段１１２、２０３と２１３は作動増幅回路１０３
と１１３、２０４と２１４は出力増幅回路１０４と１１
４、２０５と２１５は容量素子１０５と１１５、２０６
と２１６はＰｃｈトランジスタ１０６と１１６、２０７
と２１７は抵抗素子群１０７と１１７、がそれぞれ対応
している。
クの配置場所の一実施例を示したレイアウト平面図であ
る。図２内の２０１は、図１の基準電圧発生手段１０１
に対応している。同様に他のブロックも図１と対応して
おり、２０２は第１の増幅手段１０２、２１２は第２の
増幅手段１１２、２０３と２１３は作動増幅回路１０３
と１１３、２０４と２１４は出力増幅回路１０４と１１
４、２０５と２１５は容量素子１０５と１１５、２０６
と２１６はＰｃｈトランジスタ１０６と１１６、２０７
と２１７は抵抗素子群１０７と１１７、がそれぞれ対応
している。
【００２６】図３は、抵抗素子の配置場所を示した図で
ある。３０７は抵抗素子群であり、図１内では抵抗素子
群１０７と１１７に対応し、図２内では抵抗素子群２０
７と２１７に対応している。３０８は図１内のＡ１抵抗
素子１０８に対応し、以下同様に３０９はＡ２抵抗素子
１０９、３１８はＢ１抵抗素子１１８、３１９はＢ２抵
抗素子１１９にそれぞれ対応している。３２１は第１の
配線手段、３２３は抵抗素子と第１の配線手段３２１を
電気的に接続しているコンタクトをあらわしている。
ある。３０７は抵抗素子群であり、図１内では抵抗素子
群１０７と１１７に対応し、図２内では抵抗素子群２０
７と２１７に対応している。３０８は図１内のＡ１抵抗
素子１０８に対応し、以下同様に３０９はＡ２抵抗素子
１０９、３１８はＢ１抵抗素子１１８、３１９はＢ２抵
抗素子１１９にそれぞれ対応している。３２１は第１の
配線手段、３２３は抵抗素子と第１の配線手段３２１を
電気的に接続しているコンタクトをあらわしている。
【００２７】また図３は図７内において第１の方向へＡ
１抵抗素子７０８、Ｂ１抵抗素子７１８を４分割、Ａ２
抵抗素子７０９、Ｂ２抵抗素７１９を８分割した実施例
である。
１抵抗素子７０８、Ｂ１抵抗素子７１８を４分割、Ａ２
抵抗素子７０９、Ｂ２抵抗素７１９を８分割した実施例
である。
【００２８】一般に平均値μ、標準偏差σで正規分布に
ばらつく母集団からランダムにおおきさｎのサンプリン
グをした場合、そのサンプルの平均値の分布は、やはり
正規分布で平均値μ、標準偏差σ／√ｎとなる。
ばらつく母集団からランダムにおおきさｎのサンプリン
グをした場合、そのサンプルの平均値の分布は、やはり
正規分布で平均値μ、標準偏差σ／√ｎとなる。
【００２９】よって、ロット間またはウェハー間のばら
つきは正規分布にばらつくため各抵抗素子をｎ分割する
と、抵抗素子の平均値の標準偏差が１／√ｎとなるため
ばらつきが抑えられる。例えば各抵抗素子をｎ分割した
とすると、抵抗素子３０８と３０９に流れる電流ＩOUT3
1、及び抵抗素子３１８、３１９に流れる電流ＩOUT32
は、式（３）及び式（４）の抵抗変動分ΔＲA1とΔＲB1
へ１／√ｎ1、抵抗変動分ΔＲA2とΔＲB2へ１／√ｎ2を
それぞれ乗じて次式を得る。
つきは正規分布にばらつくため各抵抗素子をｎ分割する
と、抵抗素子の平均値の標準偏差が１／√ｎとなるため
ばらつきが抑えられる。例えば各抵抗素子をｎ分割した
とすると、抵抗素子３０８と３０９に流れる電流ＩOUT3
1、及び抵抗素子３１８、３１９に流れる電流ＩOUT32
は、式（３）及び式（４）の抵抗変動分ΔＲA1とΔＲB1
へ１／√ｎ1、抵抗変動分ΔＲA2とΔＲB2へ１／√ｎ2を
それぞれ乗じて次式を得る。
【００３０】
【数７】
【００３１】
【数８】
【００３２】従って、図３に示した実施例では、Ａ１抵
抗素子３０８とＢ１抵抗素子３１８は１／√４＝０．
５、Ａ２抵抗素子３０９とＢ２抵抗素子３１９は１／√
８≒０．３５だけばらつきを抑えることができる。
抗素子３０８とＢ１抵抗素子３１８は１／√４＝０．
５、Ａ２抵抗素子３０９とＢ２抵抗素子３１９は１／√
８≒０．３５だけばらつきを抑えることができる。
【００３３】次に請求項２に記載の発明を図１、図２、
及び図４を用いて説明する。図１、図２は既に説明した
通りである。
及び図４を用いて説明する。図１、図２は既に説明した
通りである。
【００３４】図４は、抵抗素子の配置場所を示した図で
ある。４０７は抵抗素子群であり、図１内では抵抗素子
群１０７と１１７に対応し、図２内では抵抗素子群２０
７と２１７に対応している。４０８は図１内のＡ１抵抗
素子１０８に対応し、以下同様に４０９はＡ２抵抗素子
１０９、４１８はＢ１抵抗素子１１８、４１９はＢ２抵
抗素子１１９にそれぞれ対応している。４２１は第１の
配線手段、４２３は抵抗素子と第１の配線手段４２１を
電気的に接続しているコンタクトをあらわしている。
ある。４０７は抵抗素子群であり、図１内では抵抗素子
群１０７と１１７に対応し、図２内では抵抗素子群２０
７と２１７に対応している。４０８は図１内のＡ１抵抗
素子１０８に対応し、以下同様に４０９はＡ２抵抗素子
１０９、４１８はＢ１抵抗素子１１８、４１９はＢ２抵
抗素子１１９にそれぞれ対応している。４２１は第１の
配線手段、４２３は抵抗素子と第１の配線手段４２１を
電気的に接続しているコンタクトをあらわしている。
【００３５】また図４は図３内のＡ１抵抗素子３０８、
Ａ２抵抗素子３０９、Ｂ１抵抗素子３１８、及びＢ２抵
抗素３１９を、第２の方向へそれぞれ更に２分割した実
施例である。第２の方向は、第１の方向とは異なる方向
であって、たとえば、互いに略直交している。よって従
来の例と比較し、結果的に Ａ１抵抗素子４０８、Ｂ１
抵抗素子４１８は８分割、Ａ２抵抗素子４０９とＢ２抵
抗素４１９は１６分割したことになり、よりいっそう抵
抗値のばらつきを抑えることができる。
Ａ２抵抗素子３０９、Ｂ１抵抗素子３１８、及びＢ２抵
抗素３１９を、第２の方向へそれぞれ更に２分割した実
施例である。第２の方向は、第１の方向とは異なる方向
であって、たとえば、互いに略直交している。よって従
来の例と比較し、結果的に Ａ１抵抗素子４０８、Ｂ１
抵抗素子４１８は８分割、Ａ２抵抗素子４０９とＢ２抵
抗素４１９は１６分割したことになり、よりいっそう抵
抗値のばらつきを抑えることができる。
【００３６】次に請求項３に記載の発明を図１、図２、
及び図５を用いて説明する。図１、図２は既に説明した
通りである。
及び図５を用いて説明する。図１、図２は既に説明した
通りである。
【００３７】図５は、抵抗素子の配置場所を示した図で
ある。５０７は抵抗素子群であり、図１内では抵抗素子
群１０７と１１７に対応し、図２内では抵抗素子群２０
７と２１７に対応している。５０８は図１内のＡ１抵抗
素子１０８に対応し、以下同様に５０９はＡ２抵抗素子
１０９、５１８はＢ１抵抗素子１１８、５１９はＢ２抵
抗素子１１９にそれぞれ対応している。５２１は第１の
配線手段、５２２は第２の配線手段、５２３は抵抗素子
と第１の配線手段５２１を電気的に接続しているコンタ
クト、５２３は配線手段５２１と配線手段５２２を電気
的に接続しているスルーホールをあらわしている。
ある。５０７は抵抗素子群であり、図１内では抵抗素子
群１０７と１１７に対応し、図２内では抵抗素子群２０
７と２１７に対応している。５０８は図１内のＡ１抵抗
素子１０８に対応し、以下同様に５０９はＡ２抵抗素子
１０９、５１８はＢ１抵抗素子１１８、５１９はＢ２抵
抗素子１１９にそれぞれ対応している。５２１は第１の
配線手段、５２２は第２の配線手段、５２３は抵抗素子
と第１の配線手段５２１を電気的に接続しているコンタ
クト、５２３は配線手段５２１と配線手段５２２を電気
的に接続しているスルーホールをあらわしている。
【００３８】また図５は第１の方向へＡ１抵抗素子５０
８とＢ１抵抗素子５１８を２分割し、Ａ２抵抗素子５０
９とＢ２抵抗素子５１９を４分割し、さらに、Ａ１抵抗
素子５０８とＢ１抵抗素子５１８、及びＡ２抵抗素子５
０９とＢ２抵抗素子５１９を交互に配置した実施例であ
る。
８とＢ１抵抗素子５１８を２分割し、Ａ２抵抗素子５０
９とＢ２抵抗素子５１９を４分割し、さらに、Ａ１抵抗
素子５０８とＢ１抵抗素子５１８、及びＡ２抵抗素子５
０９とＢ２抵抗素子５１９を交互に配置した実施例であ
る。
【００３９】分割したことによる効果は、請求項１及び
請求項２の実施例で説明した通りである。
請求項２の実施例で説明した通りである。
【００４０】図５に示す通りＡ１抵抗素子５０８とＢ１
抵抗素子５１８、及びＡ２抵抗素子５０９とＢ２抵抗素
子５１９を交互に配置してあるので製造ばらつきによる
抵抗変動分は
抵抗素子５１８、及びＡ２抵抗素子５０９とＢ２抵抗素
子５１９を交互に配置してあるので製造ばらつきによる
抵抗変動分は
【００４１】
【数９】
【００４２】となり、よって式（９）を、式（５）及び
式（６）へ代入して次式を得る。
式（６）へ代入して次式を得る。
【００４３】
【数１０】
【００４４】
【数１１】
【００４５】例えば、各抵抗素子群の抵抗値が等しい場
合、すなわち
合、すなわち
【００４６】
【数１２】
【００４７】とすると、出力電圧ＶOUT1、ＶOUT2は、式
（９）を式（１０）及び式（１１）へ代入して、
（９）を式（１０）及び式（１１）へ代入して、
【００４８】
【数１３】
【００４９】となり、製造ばらつきによる抵抗変動分が
帳消しされて出力電圧ＶOUT1、ＶOUT2は等しくなる。ま
た出力電圧ＶOUT1とＶOUT2が異なる電圧を出力する定電
圧回路の場合でも同様に抵抗変動分が帳消しされ、各出
力電圧の相対値が一定となる。
帳消しされて出力電圧ＶOUT1、ＶOUT2は等しくなる。ま
た出力電圧ＶOUT1とＶOUT2が異なる電圧を出力する定電
圧回路の場合でも同様に抵抗変動分が帳消しされ、各出
力電圧の相対値が一定となる。
【００５０】次に請求項４に記載の発明を図１、図２、
及び図６を用いて説明する。図１、図２は既に説明した
通りである。
及び図６を用いて説明する。図１、図２は既に説明した
通りである。
【００５１】図６は、抵抗素子の配置場所を示した図で
ある。６０７は抵抗素子群であり、図１内では抵抗素子
群１０７と１１７に対応し、図２内では抵抗素子群２０
７と２１７に対応している。６０８は図１内のＡ１抵抗
素子１０８に対応し、以下同様に６０９はＡ２抵抗素子
１０９、６１８はＢ１抵抗素子１１８、６１９はＢ２抵
抗素子１１９にそれぞれ対応している。６２１は第１の
配線手段、６２２は第２の配線手段、６２３は抵抗素子
と第１の配線手段６２１を電気的に接続しているコンタ
クトをあらわしている。
ある。６０７は抵抗素子群であり、図１内では抵抗素子
群１０７と１１７に対応し、図２内では抵抗素子群２０
７と２１７に対応している。６０８は図１内のＡ１抵抗
素子１０８に対応し、以下同様に６０９はＡ２抵抗素子
１０９、６１８はＢ１抵抗素子１１８、６１９はＢ２抵
抗素子１１９にそれぞれ対応している。６２１は第１の
配線手段、６２２は第２の配線手段、６２３は抵抗素子
と第１の配線手段６２１を電気的に接続しているコンタ
クトをあらわしている。
【００５２】また図６は図５内のＡ１抵抗素子５０８、
Ａ２抵抗素子５０９、Ｂ１抵抗素子５１８、及びＢ２抵
抗素５１９を、第２の方向へそれぞれ更に２分割した実
施例である。第２の方向は、第１の方向とは異なり、た
とえば略直交している。よって請求項３の実施例で示し
た図５と比較し、さらにばらつきを約０．７１へ抑える
ことができる。
Ａ２抵抗素子５０９、Ｂ１抵抗素子５１８、及びＢ２抵
抗素５１９を、第２の方向へそれぞれ更に２分割した実
施例である。第２の方向は、第１の方向とは異なり、た
とえば略直交している。よって請求項３の実施例で示し
た図５と比較し、さらにばらつきを約０．７１へ抑える
ことができる。
【００５３】図８は抵抗素子がポリシリコン抵抗の場合
の断面図である。８２１は第１の配線手段、８２２は第
２の配線手段、８２３はコンタクトスルーホール、８２
４はスルーホール、８２５は該抵抗素子となるポリシリ
コン、８２６は層間絶縁膜、、８２７は基板をそれぞれ
あらわしている。他の抵抗素子としては、ウェル抵抗、
拡散抵抗、ＭＯＳ抵抗、ポリシリコンダイオード抵抗等
が考えられる。
の断面図である。８２１は第１の配線手段、８２２は第
２の配線手段、８２３はコンタクトスルーホール、８２
４はスルーホール、８２５は該抵抗素子となるポリシリ
コン、８２６は層間絶縁膜、、８２７は基板をそれぞれ
あらわしている。他の抵抗素子としては、ウェル抵抗、
拡散抵抗、ＭＯＳ抵抗、ポリシリコンダイオード抵抗等
が考えられる。
【００５４】
【発明の効果】以上説明したように本発明によれば、抵
抗素子を分割したことによって、ウェハーまたはロット
間での製造ばらつきにより、各ウェハーまたはロット間
での定電圧回路の消費電流のばらつきを抑えることがで
きるため、特に低消費電力が要求される小型携帯機器の
設計段階で必要以上の電力マージンを考える必要がなく
なり、搭載する電池の容量も小型化が可能となる。
抗素子を分割したことによって、ウェハーまたはロット
間での製造ばらつきにより、各ウェハーまたはロット間
での定電圧回路の消費電流のばらつきを抑えることがで
きるため、特に低消費電力が要求される小型携帯機器の
設計段階で必要以上の電力マージンを考える必要がなく
なり、搭載する電池の容量も小型化が可能となる。
【００５５】また本発明によれば、抵抗素子を交互に配
置したことによって、チップ内部で製造ばらつきが存在
しても各定電圧回路間での出力電圧の相対値が一定の定
電圧回路を提供できるため、出力電圧値を調整するため
の端子やヒューズ回路等は一組ですみチップ面積の増大
を防ぐことができる。
置したことによって、チップ内部で製造ばらつきが存在
しても各定電圧回路間での出力電圧の相対値が一定の定
電圧回路を提供できるため、出力電圧値を調整するため
の端子やヒューズ回路等は一組ですみチップ面積の増大
を防ぐことができる。
【図１】定電圧回路を示す回路図。
【図２】図１の回路図に対応した各ブロックの配置位置
の一実施例を示したレイアウト平面図。
の一実施例を示したレイアウト平面図。
【図３】請求項１に記載の発明の一実施例を示した抵抗
素子郡のレイアウト平面図。
素子郡のレイアウト平面図。
【図４】請求項２に記載の発明の一実施例を示した抵抗
素子郡のレイアウト平面図。
素子郡のレイアウト平面図。
【図５】請求項３に記載の発明の一実施例を示した抵抗
素子郡のレイアウト平面図。
素子郡のレイアウト平面図。
【図６】請求項４に記載の発明の一実施例を示した抵抗
素子郡のレイアウト平面図。
素子郡のレイアウト平面図。
【図７】従来例を示した抵抗素子郡のレイアウト平面
図。
図。
【図８】抵抗素子がポリシリコンの場合の断面図。
１０１、２０１・・・基準電圧発生手段 １０２、２０２・・・第１の増幅手段 １１２、２１２・・・第２の増幅手段 １０３、１１３、２０３、２１３・・・差動増幅回路 １０４、１１４、２０４、２１４・・・出力増幅回路 １０５、１１５ ２０５、２１５・・・容量素子 １０６、１１６、２０６、２１６・・・Ｐｃｈトランジ
スタ １０７、１１７、２０７、２１７、３０７、４０７、５
０７、６０７、７０７・・・抵抗素子郡 １０８、３０８、４０８、５０８、６０８、７０８・・
・第１の増幅手段に属する第１の抵抗素子 １０９、３０９、４０９、５０９、６０９、７０９・・
・第１の増幅手段に属する第２の抵抗素子 １１８、３１８、４１８、５１８、６１８、７１８・・
・第２の増幅手段に属する第１の抵抗素子 １１９、３１９、４１９、５１９、６１９、７１９・・
・第２の増幅手段に属する第２の抵抗素子 ３２１、４２１、５２１、６２１、７２１、８２１・・
・第１の配線手段 ３２２、５２２、８２２・・・第２の配線手段 ３２３、４２３、５２３、６２３、７２３、８２３・・
・コンタクト ３２４、５２４、８２４・・・スルーホール ８２５・・・ポリシリコン抵抗 ８２６・・・層間絶縁膜 ８２７・・・基板
スタ １０７、１１７、２０７、２１７、３０７、４０７、５
０７、６０７、７０７・・・抵抗素子郡 １０８、３０８、４０８、５０８、６０８、７０８・・
・第１の増幅手段に属する第１の抵抗素子 １０９、３０９、４０９、５０９、６０９、７０９・・
・第１の増幅手段に属する第２の抵抗素子 １１８、３１８、４１８、５１８、６１８、７１８・・
・第２の増幅手段に属する第１の抵抗素子 １１９、３１９、４１９、５１９、６１９、７１９・・
・第２の増幅手段に属する第２の抵抗素子 ３２１、４２１、５２１、６２１、７２１、８２１・・
・第１の配線手段 ３２２、５２２、８２２・・・第２の配線手段 ３２３、４２３、５２３、６２３、７２３、８２３・・
・コンタクト ３２４、５２４、８２４・・・スルーホール ８２５・・・ポリシリコン抵抗 ８２６・・・層間絶縁膜 ８２７・・・基板
Claims (4)
- 【請求項１】基準電圧発生手段と、該基準電圧発生手段
で生成された基準電圧を入力とし、該基準電圧の電圧値
の実数倍を出力する第１の増幅手段と第２の増幅手段と
から構成され、各該増幅手段は、差動増幅回路と、該差
動増幅回路の出力信号を入力とする出力増幅回路と、該
差動増幅回路の出力と該出力増幅回路間に設けた容量素
子から構成され、該出力増幅回路は、該差動増幅回路の
出力信号を入力信号として受ける能動素子と、該能動素
子と直列接続された該第１の抵抗素子と第２の抵抗素子
から構成され、該第１の抵抗素子と該第２の抵抗素子と
の接続点を該差動増幅回路へ負帰還かけた定電圧回路に
おいて、各該増幅手段の該第１の抵抗素子及び該第２の
抵抗素子を第１の方向へそれぞれ少なくとも２つ以上に
分割したことを特徴とする定電圧回路。 - 【請求項２】請求項１に記載の定電圧回路であって、前
記第１の抵抗素子及び前記第２の抵抗素子は、前記第１
の方向とは略直交する第２の方向へ少なくとも２つ以上
に分割したことを特徴とする定電圧回路。 - 【請求項３】基準電圧発生手段と、該基準電圧発生手段
で生成された基準電圧を入力とし、該基準電圧の電圧値
の実数倍を出力する第１の増幅手段と第２の増幅手段と
から構成され、各該増幅手段は、差動増幅回路と、該差
動増幅回路の出力信号を入力とする出力増幅回路と、該
差動増幅回路の出力と該出力増幅回路間に設けた容量素
子から構成され、該出力増幅回路は、該差動増幅回路の
出力信号を入力信号として受ける能動素子と、該能動素
子と直列接続された該第１の抵抗素子と第２の抵抗素子
から構成され、該第１の抵抗素子と該第２の抵抗素子と
の接続点を該差動増幅回路へ負帰還かけた定電圧回路に
おいて、各該増幅手段の該第１の抵抗素子及び該第２の
抵抗素子を第１の方向へそれぞれ少なくとも２つ以上に
分割し、該第１の方向へ該第１の増幅手段に属する該第
１の抵抗素子と該第２の増幅手段に属する該第１の抵抗
素子を交互に配置し、該第１の増幅手段に属する該第２
の抵抗素子と該第２の増幅手段に属する該第２の抵抗素
子を交互に配置したことを特徴とする定電圧回路。 - 【請求項４】請求項３に記載の定電圧回路であって、前
記第１の抵抗素子及び前記第２の抵抗素子は、前記第１
の方向とは略直交する第２の方向へ少なくとも２つ以上
に分割したことを特徴とする定電圧回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP23456296A JP3533842B2 (ja) | 1996-09-04 | 1996-09-04 | 定電圧回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP23456296A JP3533842B2 (ja) | 1996-09-04 | 1996-09-04 | 定電圧回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH1078826A true JPH1078826A (ja) | 1998-03-24 |
| JP3533842B2 JP3533842B2 (ja) | 2004-05-31 |
Family
ID=16972967
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP23456296A Expired - Fee Related JP3533842B2 (ja) | 1996-09-04 | 1996-09-04 | 定電圧回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3533842B2 (ja) |
Cited By (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2002246545A (ja) * | 2001-02-21 | 2002-08-30 | Matsushita Electric Ind Co Ltd | 半導体装置 |
| WO2007043340A1 (en) * | 2005-10-14 | 2007-04-19 | Ricoh Company, Ltd. | Semiconductor device |
| US7208923B2 (en) | 2003-09-08 | 2007-04-24 | Rohm Co., Ltd. | Multiple-output power device, and mobile device using the same |
| KR100756614B1 (ko) | 2005-09-21 | 2007-09-10 | 가부시키가이샤 리코 | 트랜지스터 구동 회로, 트랜지스터 구동 방법 및 정전압회로 |
| JP2008311609A (ja) * | 2007-06-15 | 2008-12-25 | Taejin Technology Co Ltd | 電圧レギュレーター及びその製造方法 |
-
1996
- 1996-09-04 JP JP23456296A patent/JP3533842B2/ja not_active Expired - Fee Related
Cited By (7)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2002246545A (ja) * | 2001-02-21 | 2002-08-30 | Matsushita Electric Ind Co Ltd | 半導体装置 |
| US7208923B2 (en) | 2003-09-08 | 2007-04-24 | Rohm Co., Ltd. | Multiple-output power device, and mobile device using the same |
| KR100756614B1 (ko) | 2005-09-21 | 2007-09-10 | 가부시키가이샤 리코 | 트랜지스터 구동 회로, 트랜지스터 구동 방법 및 정전압회로 |
| WO2007043340A1 (en) * | 2005-10-14 | 2007-04-19 | Ricoh Company, Ltd. | Semiconductor device |
| JP2007109920A (ja) * | 2005-10-14 | 2007-04-26 | Ricoh Co Ltd | 半導体装置 |
| US7986028B2 (en) | 2005-10-14 | 2011-07-26 | Ricoh Company, Ltd. | Semiconductor device having metal thin film resistance element |
| JP2008311609A (ja) * | 2007-06-15 | 2008-12-25 | Taejin Technology Co Ltd | 電圧レギュレーター及びその製造方法 |
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| Publication number | Publication date |
|---|---|
| JP3533842B2 (ja) | 2004-05-31 |
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