JP2003198342A - 電圧比較回路 - Google Patents

Abstract

(57)【要約】 【課題】 耐雑音特性を向上させ、所望の動作を実現す
ることができる電圧比較回路を得る。 【解決手段】 変化点検知回路６でコンパレータ２の出
力信号レベル変化点の検知を行い、時間比較回路９は、
タイマー回路７によってカウントされた該出力信号レベ
ル変化点からの経過時間が、時間設定レジスタ８に設定
された時間になると、可変抵抗回路５の抵抗値を切り替
えさせてコンパレータ２のヒステリシス幅を小さくする
ようにした。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、ヒステリシス特性
を有する電圧比較回路に関するものであり、特にＣＤ−
Ｒ/ＲＷの信号処理におけるウォブル信号やＲＦ信号を
扱う回路等に使用され、信号の変化点からの時間帯によ
ってヒステリシス特性を変化させることにより雑音によ
る誤動作を低減させることができる電圧比較回路に関す
る。

【０００２】

【従来の技術】図１０は、一般的なヒステリシス特性を
有する電圧比較回路の例を示した回路図である。図１０
において、電圧比較回路１００は、コンパレータ１０
１、所定の基準電圧Ｖｒを生成して出力する基準電圧発
生回路１０２、フィードバック抵抗１０３及びヒステリ
シス幅を設定するための抵抗１０４で構成されている。
電圧比較回路１００は、入力信号Ｓｉの立ち上がり時に
は、入力電圧Ｖｉが基準電圧Ｖｒにヒステリシス電圧Ｖ
ｈを加算した電圧よりも高くなるとハイ（Ｈｉｇｈ）レ
ベルの信号を出力し、入力信号の立ち下がり時には、入
力電圧Ｖｉが基準電圧Ｖｒにヒステリシス電圧Ｖｈを差
し引いた電圧よりも低くなるとロー（Ｌｏｗ）レベルの
信号を出力する。

【０００３】一方、耐雑音特性の向上を目的とした電圧
比較回路の特性改善に関する従来技術として、特開平１
１−２４８７６１号公報で、一定期間コンパレータの不
感時間帯を設けるようにしたものが開示されており、特
開平１１−３４０８０１号公報で、入力信号の立ち上が
り時と立ち下がり時とでヒステリシス特性を選択的に設
定できるものが開示されている。

【０００４】

【発明が解決しようとする課題】しかし、微小な振幅の
信号を電圧比較回路で扱う場合、該信号を処理する上で
大きなゲインをかける必要があり、その際にＬＳＩの周
辺及びＬＳＩ自身から発生する雑音成分も同様に増幅し
てしまうという問題があった。このような雑音の大きい
信号を電圧比較回路でデジタル信号に２値化すると、電
圧比較回路は、該雑音成分によって、図１１で示すよう
に発振を起こしてしまうことがあった。また、入力信号
に対して電圧比較回路が正確に電圧比較を行うために、
電圧比較回路のヒステリシス幅を大きく設定することも
できなかった。なお、図１１では、ａの波形は入力信号
Ｓｉを、ｂの波形がコンパレータ１０１の出力信号の波
形を示している。

【０００５】図１１において、入力信号Ｓｉは２.１Ｖ
を中心にした正弦波であり、該入力信号Ｓｉには雑音が
乗っているものとしている。図１０の電圧比較回路１０
０ではヒステリシス幅を例えば２０ｍＶに固定している
ため、図１１において、入力信号Ｓｉが２.１Ｖ付近で
は、コンパレータ１０１の出力信号が発振していること
が分かる。これは、入力信号Ｓｉの雑音成分が時折ヒス
テリシス幅を超えているためであるが、ヒステリシス幅
を一律に大きくしてしまうと、コンパレータ１０１にお
ける出力信号の信号レベルの変化点が、ヒステリシス幅
が小さいときよりも遅くなるという問題が発生する。

【０００６】一方、電圧比較回路で電圧比較を行う信号
は、周波数ｆの範囲に、ある程度の幅を持っていること
が多く、このような場合、電圧比較回路の出力変化にお
いても同様であり、電圧比較回路から出力された信号に
おける信号レベルの変化点と変化点との間隔は１／ｆに
なる。すなわち、電圧比較回路の出力信号における次の
信号レベルの変化点はある程度予測することができる。
このようなことから、電圧比較回路からの出力信号に変
化点がないと思われる期間、マスク又はスレッショルド
電圧を電源電圧ＶＣＣ又は接地電圧ＧＮＤにすること
で、電圧比較回路を不感状態にする方法等が考えられて
いた。

【０００７】しかし、このように電圧比較回路が不感状
態である時間帯が存在すると、電圧比較回路の出力信号
が本来の変化する時点が不感の時間帯になると、電圧比
較回路の出力信号において、本来あるべき変化点が欠落
してしまい、その影響が後段の回路に現れるという問題
があった。

【０００８】本発明は、前記のような問題を解決するた
めになされたものであり、入力信号の変化点がないと思
われる時間帯においてはヒステリシス幅を大きくし、入
力信号の変化点付近ではヒステリシス幅を通常の低い状
態に戻すようにして、耐雑音特性を向上させ、所望の動
作を実現することができる電圧比較回路を得ることを目
的とする。

【０００９】

【課題を解決するための手段】この発明に係る電圧比較
回路は、所定の基準電圧と入力信号の電圧とを比較し、
該比較結果を示す２値の信号を出力する、ヒステリシス
特性を有した電圧比較回路において、前記基準電圧と入
力信号の電圧とを比較して、該比較結果を示す２値の信
号を出力する電圧比較部と、入力される制御信号に応じ
て該電圧比較部におけるヒステリシス幅の切り替えを行
うヒステリシス幅切替部と、前記電圧比較部の出力信号
レベルの変化点を検知する変化点検知部と、該変化点検
知部が変化点を検知するたびに、該変化点からの経過時
間を測定して順次出力する経過時間測定部と、所定の時
間が設定された時間設定部と、前記経過時間測定部から
の経過時間が該時間設定部に設定された所定の時間以上
になると、ヒステリシス幅切替部に対して所定の制御信
号を出力して前記ヒステリシス幅を切り替えさせる時間
比較部とを備えるものである。

【００１０】具体的には、前記ヒステリシス幅切替部
は、時間比較部から所定の制御信号が入力されている
間、ヒステリシス幅が小さくなるように切り替えるよう
にした。

【００１１】また、前記経過時間測定部から出力される
経過時間から前記電圧比較部における出力信号レベルの
変化点間の周期を検出する変化点周期検出部を備え、該
変化点周期検出部は、該検出した変化点間の各周期の平
均値から所定の方法で算出した時間を、変化点検知部が
前記変化点を検出するたびに前記時間設定部に更新して
設定するようにしてもよい。

【００１２】また、この発明に係る電圧比較回路は、所
定の基準電圧と入力信号の電圧とを比較し、該比較結果
を示す２値の信号を出力する、ヒステリシス特性を有し
た電圧比較回路において、前記基準電圧と入力信号の電
圧とを比較して、該比較結果を示す２値の信号を出力す
る電圧比較部と、入力される制御信号に応じて該電圧比
較部におけるヒステリシス幅の切り替えを行うヒステリ
シス幅切替部と、前記電圧比較部の出力信号レベルの変
化点を検知する変化点検知部と、該変化点検知部が変化
点を検知するたびに、該変化点からの経過時間を測定し
て順次出力する経過時間測定部と、異なる所定の時間が
それぞれ設定された複数の時間設定部と、前記経過時間
測定部からの経過時間が対応する時間設定部に設定され
た所定の時間になると、ヒステリシス幅切替部に対して
それぞれ所定の制御信号を出力して前記ヒステリシス幅
の切り替えを行わせる複数の時間比較部とを備えるもの
である。

【００１３】具体的には、前記ヒステリシス幅切替部
は、各時間比較部から入力される各制御信号に応じて、
ヒステリシス幅を段階的に小さくなるように切り替える
ようにした。

【００１４】また、前記経過時間測定部から出力される
経過時間から対応する電圧比較部の出力信号レベルにお
ける変化点間の周期をそれぞれ検出する各変化点周期検
出部を備え、該各変化点周期検出部は、該検出した変化
点間の各周期の平均値からそれぞれ所定の方法で算出し
た時間を対応する前記各時間設定部にそれぞれ設定する
ようにしてもよい。

【００１５】一方、電圧比較部の出力信号を遅延させて
出力する信号遅延部を備えるようにしてもよい。

【００１６】

【発明の実施の形態】次に、図面に示す実施の形態に基
づいて、本発明を詳細に説明する。 第１の実施の形態．図１は、本発明の第１の実施の形態
における電圧比較回路の例を示したブロック図である。
図１の電圧比較回路１は、入力端子ＩＮから入力された
入力信号Ｓｉの電圧と所定の基準電圧Ｖｒとの電圧比較
を行い、該比較結果を示す２値の信号を内部回路（図示
せず）に出力すると共に、Ｉ／Ｏセルをなすバッファ回
路１２を介して出力端子ＯＵＴに出力するものである。

【００１７】図１において、電圧比較回路１は、コンパ
レータ２と、所定の基準電圧Ｖｒを生成して出力する基
準電圧発生回路３と、コンパレータ２に対してフィード
バック回路を形成する抵抗４と、入力された制御信号に
応じて抵抗値を切り替える、ヒステリシス幅の調整を行
うための可変抵抗回路５とを備えている。更に、電圧比
較回路１は、コンパレータ２の出力信号における信号レ
ベルの変化点を検知する変化点検知回路６と、タイマー
回路７と、所定の時間情報が設定された時間設定レジス
タ８と、タイマー回路７からの出力される経過時間情報
と時間設定レジスタ８に設定された時間情報とを比較し
て該比較結果を出力する時間比較回路９と、コンパレー
タ２の出力信号を遅延して出力する遅延回路１０とを備
えている。なお、コンパレータ２は電圧比較部を、可変
抵抗回路５（厳密には抵抗４も含む）はヒステリシス幅
切替部を、タイマー回路７は経過時間測定部を、時間設
定レジスタ８は時間設定部をそれぞれなしている。

【００１８】入力信号Ｓｉは、可変抵抗回路５を介して
コンパレータ２の非反転入力端に入力され、コンパレー
タ２の出力端と非反転入力端との間に抵抗４が接続され
ている。また、コンパレータ２の反転入力端には、基準
電圧発生回路３からの基準電圧Ｖｒが入力され、コンパ
レータ２は、非反転入力端に入力された電圧Ｖｉと基準
電圧Ｖｒとの電圧比較を行い、該比較結果に応じた２値
の信号を出力する。変化点検知回路６は、コンパレータ
２の出力信号の信号レベルが変化したことを検知すると
所定の変化点検知信号Ｓａをタイマー回路７に出力す
る。

【００１９】一方、コンパレータ２の出力信号を変化点
検知回路６の入力信号としているのに対して、その他の
内部回路やバッファ回路１２等には遅延素子等によって
構成された遅延回路１０で信号の変化点を故意に遅らせ
ている。このようにすることにより、コンパレータ２自
身の出力信号レベルの変化によって発生するデジタル雑
音に対して、可変抵抗回路５による抵抗値の切り替えの
方を早く行うようにし、該デジタル雑音が発生する時間
帯におけるコンパレータ２のヒステリシス幅を大きくす
ることで誤動作を回避することができる。

【００２０】次に、タイマー回路７は、カウンタで構成
されており、該変化点検知信号Ｓａが入力されると、経
過時間情報を示したカウンタのカウント値を初期値、例
えば０にリセットした後、カウントを開始する。タイマ
ー回路７は、カウント値を時間比較回路９に常時出力し
ており、時間比較回路９は、タイマー回路７からのカウ
ント値が時間設定レジスタ８に格納されている値になる
と、所定の制御信号ＳＣを可変抵抗回路５に出力する。
可変抵抗回路５は、入力された制御信号ＳＣに応じて抵
抗値を変え、コンパレータ２のヒステリシス幅を変化さ
せる。

【００２１】図２は、可変抵抗回路５の回路例を示した
図である。図２において、可変抵抗回路５は、スイッチ
１５及び抵抗１６，１７で形成されており、スイッチ１
５と抵抗１６の直列回路と抵抗１７が並列に接続されて
おり、該並列回路は、入力端子ＩＮとコンパレータ２の
非反転入力端との間に接続されている。スイッチ１５
は、オンすると導通状態になりオフすると遮断状態にな
る。例えば、抵抗１６の抵抗値がＲａであり、抵抗１７
の抵抗値が９×Ｒａとすると、スイッチ１５のオン又は
オフによってコンパレータ２のヒステリシスの幅を１０
倍に変化させることができる。

【００２２】このような構成において、コンパレータ２
は、基準電圧Ｖｒに対して入力電圧Ｖｉが大きいとハイ
（Ｈｉｇｈ）レベルの信号を、基準電圧Ｖｒに対して入
力電圧Ｖｉが小さいとロー（Ｌｏｗ）レベルの信号を出
力する。次に、変化点検知回路６は、コンパレータ２の
出力信号がローレベルからハイレベルへ、又はハイレベ
ルからローレベルへ信号レベルが変化したかどうかを検
出する。

【００２３】変化点検知回路６は、コンパレータ２の出
力信号の変化点を検知するとタイマー回路７に対して所
定の変化点検知信号Ｓａを出力する。タイマー回路７
は、該変化点検知信号Ｓａが入力されるとカウンタをリ
セットして０に戻してからカウントアップを開始する。
なお、タイマー回路７において、動作の基準となるのは
所定の周波数のクロック信号、又は入力信号Ｓｉに対し
て正比例の関係にあるクロック信号であり、設定値も含
めて時間情報とは基準となるクロックを単位とする値で
ある。

【００２４】時間設定レジスタ８は、時間情報設定を外
部のＣＰＵ（図示せず）等から任意に行うことができ、
コンパレータ２のヒステリシス幅の変更タイミングが設
定される。時間比較回路９においては、タイマー回路７
から出力されるコンパレータ２の出力信号レベルの変化
からの経過時間Ｔを示す時間情報と、時間設定レジスタ
８に設定された時間Ｔｓを示す時間情報とを比較し、該
経過時間Ｔが設定時間Ｔｓになると、可変抵抗回路５に
所定の制御信号ＳＣを出力する。可変抵抗回路５は、該
制御信号ＳＣが入力されると、スイッチ１５がオンして
導通状態となり、抵抗１７に抵抗１６が並列に接続され
る。このため、図２の場合、可変抵抗回路５の抵抗値が
１／１０となり、コンパレータ２のヒステリシス幅は１
０倍になる。

【００２５】図３は、図１及び図２で示した電圧比較回
路１の動作例を示した図であり、実線で示したａの波形
が入力信号Ｓｉを、実線で示したｂの波形がコンパレー
タ２の出力波形を、１点鎖線で示したｃの波形がコンパ
レータ２のヒステリシス幅の変化をそれぞれ示してい
る。図３では、入力信号Ｓｉは２.１Ｖを中心にした正
弦波であり、該入力信号Ｓｉには雑音が乗っているもの
とし、ヒステリシス幅は２０ｍＶと２００ｍＶの２通り
にしている。

【００２６】図３から分かるように、コンパレータ２の
出力信号レベルが変化すると、直ちにヒステリシス幅が
２００ｍＶに切り替わり、耐雑音特性を向上させてコン
パレータ２の出力信号の発振を防止している。コンパレ
ータ２の出力信号レベル変化点からタイマー回路７によ
る経過時間のカウントが行われ、所定の時間経過すると
ヒステリシス幅を２０ｍＶに戻して次の信号レベルの変
化点に備える。このように、ヒステリシス幅を２０ｍＶ
に固定した図１１の従来の電圧比較回路における各波形
と比較して、コンパレータ２の出力信号が発振しておら
ず、信号レベルの変化点が遅れることなく耐雑音特性が
向上していることが分かる。

【００２７】ここで、前記説明では、時間設定レジスタ
８及び時間比較回路９を１つずつ備えた場合を例にして
して説明したが、図４で示すように、時間設定レジスタ
及び時間比較回路をそれぞれ複数設けるようにしてもよ
い。なお、図４では、時間設定レジスタ及び時間比較回
路を３つずつ備えた場合を例にして示しており、図１と
同じものは同じ符号で示し、ここではその説明を省略す
ると共に図１との相違点のみ説明する。図４における図
１との相違点は、図１の時間設定レジスタ８の代わりに
３つの時間設定レジスタ８ａ〜８ｃを、図１の時間比較
回路９の代わりに３つの時間比較回路９ａ〜９ｃを備え
ると共に、これに伴って図１の可変抵抗回路５の回路構
成を変えて可変抵抗回路５ａとしたことにある。なお、
可変抵抗回路５ａはヒステリシス幅切替部をなし、時間
設定レジスタ８ａ〜８ｃはそれぞれ時間設定部をなす。

【００２８】図４における電圧比較回路１は、コンパレ
ータ２と、基準電圧発生回路３と、抵抗４と、入力され
た制御信号に応じて抵抗値を変える、ヒステリシス幅の
調整を行うための可変抵抗回路５ａと、変化点検知回路
６と、タイマー回路７と、それぞれ所定の時間情報が設
定された時間設定レジスタ８ａ〜８ｃと、タイマー回路
７から出力される経過時間情報と対応する時間設定レジ
スタ８ａ〜８ｃに設定された時間情報とを比較して該比
較結果を出力する時間比較回路９ａ〜９ｃと、遅延回路
１０とを備えている。

【００２９】タイマー回路７は、カウント値を時間比較
回路９ａ〜９ｃにそれぞれ常時出力しており、各時間比
較回路９ａ〜９ｃは、タイマー回路７からのカウント値
が対応する時間設定レジスタ８ａ〜８ｃに格納されてい
る値になると、所定の制御信号ＳＣａ〜ＳＣｃを可変抵
抗回路５ａにそれぞれ出力する。可変抵抗回路５ａは、
入力された制御信号ＳＣａ〜ＳＣｃに応じて抵抗値を変
え、コンパレータ２のヒステリシスを変化させる。

【００３０】図５は、可変抵抗回路５ａの回路例を示し
た図である。図５において、可変抵抗回路５ａは、スイ
ッチ２１〜２３及び抵抗２４〜２７で形成されており、
スイッチ２１と抵抗２５の直列回路、スイッチ２２と抵
抗２６の直列回路、スイッチ２３と抵抗２７の直列回
路、及び抵抗２４がそれぞれ並列に接続されており、該
並列回路は、入力端子ＩＮとコンパレータ２の非反転入
力端との間に接続されている。スイッチ２１〜２３は、
オンすると導通状態になりオフすると遮断状態になる。

【００３１】例えば、抵抗２４及び２５の抵抗値をそれ
ぞれ８×Ｒにし、抵抗２６の抵抗値を４×Ｒとし、抵抗
２７の抵抗値を２×Ｒとし、スイッチ２１、２２及び２
３の順にスイッチをオンすることにより、８Ｒ、４Ｒ、
２Ｒ、１Ｒの４通りの抵抗値を選択することができる。
また、このように順にスイッチをオンさせることによ
り、同時にスイッチをオン又はオフさせる回数を最小に
することができ、抵抗値を変更するときに、可変抵抗回
路５ａの抵抗値が乱れることを防止できコンパレータ２
のヒステリシス幅の乱れを防止できるという利点があ
る。このように可変抵抗回路５ａにおける抵抗の選択を
行うことにより、可変抵抗回路５ａの抵抗値が１Ｒのと
きを基準にすると、コンパレータ２のヒステリシス幅を
時間帯ごとに１倍、２倍、４倍、８倍に変化させること
ができる。

【００３２】ここで、時間設定レジスタ８ａには所定時
間Ｔ１を示す時間情報が、時間設定レジスタ８ｂには所
定時間Ｔ２を示す時間情報が、時間設定レジスタ８ｃに
は所定時間Ｔ３を示す時間情報がそれぞれ設定されてお
り、所定時間Ｔ１〜Ｔ３の関係は、Ｔ１＜Ｔ２＜Ｔ３で
あるとする。この場合、まず、時間比較回路９ａは、タ
イマー回路７からの時間情報が所定時間Ｔ１を示すと、
スイッチ２１をオンさせて導通状態にする。次に時間比
較回路９ｂは、タイマー回路７からの時間情報が所定時
間Ｔ２を示すと、スイッチ２２をオンさせて導通状態に
する。次に、時間比較回路９ｃは、タイマー回路７から
の時間情報が所定時間Ｔ３を示すと、スイッチ２３をオ
ンさせて導通状態にする。

【００３３】図６は、図４及び図５で示した電圧比較回
路１の動作例を示した図であり、実線で示したａの波形
が入力信号Ｓｉを、実線で示したｂの波形がコンパレー
タ２の出力波形を、１点鎖線で示したｃの波形がコンパ
レータ２のヒステリシス幅の変化をそれぞれ示してい
る。図６では、入力信号Ｓｉは２.１Ｖを中心にした正
弦波であり、該入力信号Ｓｉには中心値２.１Ｖ付近に
雑音が乗るものとし、ヒステリシス幅は５０ｍＶ、１０
０ｍＶ、２００ｍＶ及び４００ｍＶの４通りにしてい
る。

【００３４】図６において、タイマー回路７からの時間
情報が所定時間Ｔ１を示すまでは、可変抵抗回路５ａの
スイッチ２１〜２３はそれぞれオフして遮断状態であ
り、このときのヒステリシス幅は４００ｍＶである。次
に、タイマー回路７からの時間情報が所定時間Ｔ１を示
すと、時間比較回路９ａは、スイッチ２１をオンさせて
導通状態にすることから、ヒステリシス幅は２００ｍＶ
に低下する。次に、タイマー回路７からの時間情報が所
定時間Ｔ２を示すと、更に時間比較回路９ｂがスイッチ
２２をオンさせて導通状態にすることから、ヒステリシ
ス幅は１００ｍＶに低下する。

【００３５】次に、タイマー回路７からの時間情報が所
定時間Ｔ３を示すと、更に時間比較回路９ｃがスイッチ
２３をオンさせて導通状態にすることから、ヒステリシ
ス幅は５０ｍＶに低下する。コンパレータ２の出力信号
レベルが変化すると、タイマー回路７からの時間情報が
０にリセットされるため、時間比較回路９ａ〜９ｃは、
対応するスイッチ２１〜２３をオフさせて遮断状態にす
ることから、ヒステリシス幅は再び４００ｍＶになり、
前記のような動作が繰り返される。このように、図６に
おいて、ヒステリシス幅を固定した図１１の従来の電圧
比較回路における各波形と比較すると、入力信号Ｓｉの
中心値付近で大きな雑音が乗っている場合においても、
コンパレータ２の出力信号が発振せず、信号レベルの変
化点が遅れることなく耐雑音特性が向上していることが
分かる。

【００３６】このように、本第１の実施の形態における
電圧比較回路は、コンパレータ２の出力信号の信号レベ
ル変化点から所定の時間が経過するまではコンパレータ
２のヒステリシス幅を大きくし、該所定の時間が経過し
た後はコンパレータ２のヒステリシス幅が小さくなるよ
うにした。このため、コンパレータ２の出力信号レベル
が変化しないと思われる期間は、コンパレータ２のヒス
テリシス幅を大きくすることができると共に、コンパレ
ータ２の出力信号レベルが変化すると思われる期間は、
コンパレータ２のヒステリシス幅を小さくすることがで
き、出力信号レベルの変化点が遅れることなく耐雑音特
性を向上させることができる。

【００３７】第２の実施の形態．前記第１の実施の形態
では、時間設定レジスタにあらかじめ所定時間を示す時
間情報を設定するようにしたが、コンパレータ２の出力
信号レベルが変化する周期を所定の回数測定して平均値
を算出し、該算出した周期を示す時間情報を期間設定レ
ジスタに更新設定するようにしてもよく、このようにし
たものを本発明の第２の実施の形態とする。

【００３８】図７は、本発明の第２の実施の形態におけ
る電圧比較回路の例を示したブロック図である。なお、
図７では、図１と同じものは同じ符号で示しており、こ
こではその説明を省略すると共に図１との相違点のみ説
明する。図７における図１との相違点は、図１の時間設
定レジスタ８を時間情報の設定が自由に行うことができ
る時間設定レジスタ５１に置き換えると共に、タイマー
回路７から出力される経過時間情報が０にリセットされ
る周期を所定の回数検出して記憶し、該検出した各周期
の平均値から所定の方法で算出した時間情報を期間設定
レジスタ５１に設定する変化点周期検出回路５２を備え
たことにあり、これに伴って、図１の電圧比較回路１を
電圧比較回路５０にしたことにある。

【００３９】図７の電圧比較回路５０は、コンパレータ
２と、基準電圧発生回路３と、抵抗４と、可変抵抗回路
５と、変化点検知回路６と、タイマー回路７と、時間情
報の設定を行うことができる時間設定レジスタ５１とを
備えている。更に、図７の電圧比較回路５０は、タイマ
ー回路７から出力される経過時間情報が０にリセットさ
れる周期を所定の回数検出して記憶し、該検出した各周
期の平均値を算出し更に該平均値から所定の方法で算出
した時間情報を時間設定レジスタ５１に設定する変化点
周期検出回路５２と、タイマー回路７からの出力される
経過時間情報と時間設定レジスタ５１に設定された時間
情報とを比較して該比較結果を示す制御信号ＳＣを出力
する時間比較回路９と、遅延回路１０とを備えている。

【００４０】変化点検知回路６は、コンパレータ２の出
力信号の変化点を検出するとタイマー回路７、時間設定
レジスタ５１及び変化点周期検出回路５２に対してそれ
ぞれ所定の変化点検知信号Ｓａを出力する。変化点周期
検出回路５２は、該変化点検知信号Ｓａが入力される
と、内蔵するシフトレジスタをシフトさせると共に、該
シフトレジスタに格納された各周期の平均値を算出し更
に該平均値から所定の方法で算出した時間情報を時間設
定レジスタ５１に常時出力する。時間設定レジスタ５１
は、該変化点検出信号Ｓａが入力されると、変化点周期
検出回路５２から出力された該時間情報が設定される。

【００４１】タイマー回路７は、経過時間を示したカウ
ント値を時間比較回路９及び変化点周期検出回路５２に
それぞれ常時出力しており、変化点周期検出回路５２
は、タイマー回路７から出力されるカウント値が初期値
にリセットされる間隔、すなわちコンパレータ２の出力
信号レベルが変化する周期を検出して格納し、所定の回
数格納した該周期の平均値を算出し、該平均値から所定
の方法で算出した時間情報を時間設定レジスタ５１に設
定する。時間比較回路９は、タイマー回路７からの経過
時間情報を示すカウント値が時間設定レジスタ５１に格
納されている値になると、所定の制御信号ＳＣを可変抵
抗回路５に出力する。

【００４２】図８は、変化点周期検出回路５２の内部構
成例を示したブロック図である。なお、図８では、変化
点周期検出回路５２は、コンパレータ２からの出力信号
レベルが変化する周期を４回記憶し、該記憶した４回の
周期を平均した値を時間設定レジスタ５１に設定する場
合を例にして示している。図８において、変化点周期検
出回路５２は、タイマー回路７から出力されるカウント
値が初期値にリセットされる間隔を示す時間情報、すな
わち、タイマー回路７から出力されるカウント値を格納
して出力するシフトレジスタを形成する４つのフリップ
フロップＦＦ１〜ＦＦ４と、各フリップフロップＦＦ１
〜ＦＦ４から出力された各カウント値の平均値を算出
し、更に該平均値から所定の方法で算出した時間情報を
時間設定レジスタ５１に出力する演算回路５５とで構成
されている。

【００４３】変化点検知回路６からの変化点検知信号Ｓ
ａが入力されると、フリップフロップＦＦ１は、タイマ
ー回路７から入力されるカウント値を格納し、フリップ
フロップＦＦ２は、フリップフロップＦＦ１に格納され
ているカウント値を格納する。同様に、フリップフロッ
プＦＦ３は、フリップフロップＦＦ２に格納されている
カウント値を格納し、フリップフロップＦＦ４は、フリ
ップフロップＦＦ３に格納されているカウント値を格納
する。このようにして、シフトレジスタをなす各フリッ
プフロップＦＦ１〜ＦＦ４は、格納するカウント値をシ
フトさせる。一方、フリップフロップＦＦ１〜ＦＦ４に
格納されている各カウント値は、演算回路５５にそれぞ
れ常時出力され、演算回路５５は、入力された各カウン
ト値から算出した時間情報を時間設定レジスタ５１に常
時出力する。

【００４４】時間設定レジスタ５１は、変化点検知回路
６からの変化点検知信号Ｓａが入力されると、演算回路
５５からの時間情報を格納し、コンパレータ２のヒステ
リシス幅の変更タイミングが設定される。時間比較回路
９においては、タイマー回路７から出力されるコンパレ
ータ２の出力信号レベルの変化からの経過時間Ｔを示す
時間情報と、時間設定レジスタ８に設定された時間Ｔｓ
を示した時間情報とを比較し、該経過時間Ｔが設定時間
Ｔｓになると、可変抵抗回路５に所定の制御信号ＳＣを
出力する。図７及び図８で示した電圧比較回路５０の動
作例を示した図は、図３と同様であり、図１１の従来の
電圧比較回路における各波形と比較して、コンパレータ
２の出力信号が発振しておらず、入力信号Ｓｉの周波数
が変化した場合においても、信号レベルの変化点が遅れ
ることなく耐雑音特性を向上させることができる。

【００４５】ここで、前記説明では、時間設定レジスタ
５１及び時間比較回路９を１つずつ備えた場合を例にし
てして説明したが、本第２の実施の形態においても、図
９で示すように、時間設定レジスタ及び時間比較回路を
それぞれ複数設けるようにしてもよい。なお、図９で
は、時間設定レジスタ及び時間比較回路を３つずつ備え
た場合を例にして示しており、図３又は図７と同じもの
は同じ符号で示し、ここではその説明を省略すると共に
図７との相違点のみ説明する。

【００４６】図９における図７との相違点は、図７の時
間設定レジスタ５１の代わりに３つの時間設定レジスタ
５１ａ〜５１ｃを、図７の変化点周期検出回路５２の代
わりに３つの変化点周期検出回路５２ａ〜５２ｃを、図
７の時間比較回路９の代わりに３つの時間比較回路９ａ
〜９ｃを備えると共に、これに伴って図７の可変抵抗回
路５を図５の可変抵抗回路５ａに置き換えたことにあ
る。

【００４７】図９における電圧比較回路５０は、コンパ
レータ２と、基準電圧発生回路３と、抵抗４と、可変抵
抗回路５ａと、変化点検知回路６と、タイマー回路７
と、それぞれ所定の時間情報が設定された時間設定レジ
スタ５１ａ〜５１ｃと、タイマー回路７から出力される
経過時間情報が０にリセットされる周期を所定の回数検
出して記憶し、該検出した各周期の平均値を算出し更に
該平均値から所定の方法で算出した時間情報を対応する
時間設定レジスタ５１ａ〜５１ｃに設定する変化点周期
検出回路５２ａ〜５２ｃとを備えている。更に、電圧比
較回路５０は、タイマー回路７から出力される経過時間
情報と対応する時間設定レジスタ５１ａ〜５１ｃに設定
された時間情報とを比較して該比較結果を出力する時間
比較回路９ａ〜９ｃと、遅延回路１０とを備えている。

【００４８】変化点検知回路６は、コンパレータ２の出
力信号の変化点を検出するとタイマー回路７、時間設定
レジスタ５１ａ〜５１ｃ及び変化点周期検出回路５２ａ
〜５２ｃに対してそれぞれ所定の変化点検知信号Ｓａを
出力する。変化点周期検出回路５２ａ〜５２ｃは、図８
で示した変化点周期検出回路５２と同じ回路構成をな
し、該変化点検知信号Ｓａが入力されると、それぞれ内
蔵するシフトレジスタをシフトさせると共に、該シフト
レジスタに格納された各周期の平均値を算出し更に該平
均値からそれぞれ所定の方法で算出した時間情報を対応
する時間設定レジスタ５１ａ〜５１ｃにそれぞれ常時出
力する。時間設定レジスタ５１ａ〜５１ｃは、該変化点
検出信号Ｓａが入力されると、対応する変化点周期検出
回路５２ａ〜５２ｃから出力された該時間情報がそれぞ
れ設定される。

【００４９】タイマー回路７は、経過時間を示したカウ
ント値を時間比較回路９ａ〜９ｃ及び変化点周期検出回
路５２ａ〜５２ｃにそれぞれ常時出力しており、変化点
周期検出回路５２ａ〜５２ｃは、タイマー回路７から出
力されるカウント値が初期値にリセットされる間隔、す
なわちコンパレータ２からの出力信号レベルが変化する
周期をそれぞれ検出して格納し、所定の回数格納した該
各周期の平均値を算出し該平均値からそれぞれ所定の方
法で算出した時間情報を対応する時間設定レジスタ５１
ａ〜５１ｃにそれぞれ設定する。

【００５０】時間比較回路９ａ〜９ｃは、タイマー回路
７からの経過時間情報を示すカウント値が対応する時間
設定レジスタ５１ａ〜５１ｃに格納されている値になる
と、所定の制御信号を可変抵抗回路５ａに出力する。な
お、時間設定レジスタ５１ａには所定時間Ｔ１を示す時
間情報が、時間設定レジスタ５１ｂには所定時間Ｔ２を
示す時間情報が、時間設定レジスタ５１ｃには所定時間
Ｔ３を示す時間情報がそれぞれ設定される。図９で示し
た電圧比較回路５０の動作例を示した図は、図６と同様
であり、図１１の従来の電圧比較回路における各波形と
比較すると、入力信号Ｓｉの中心値付近で大きな雑音が
乗っている場合においても、コンパレータ２の出力信号
が発振せず、入力信号Ｓｉの周波数が変化した場合にお
いても、信号レベルの変化点が遅れることなく耐雑音特
性を向上させることができる。

【００５１】このように、本第２の実施の形態における
電圧比較回路は、前記第１の実施の形態の電圧比較回路
に対して、コンパレータ２の出力信号レベルが変化する
周期を検出して格納し、所定の回数格納した該周期の平
均値を算出して該平均値から所定の方法で算出した時間
情報を対応する時間設定レジスタに設定する変化点周期
検出回路を設けるようにした。このため、入力信号Ｓｉ
の周波数が変化した場合においても、前記第１の実施の
形態と同様の効果を得ることができる。

【００５２】

【発明の効果】前記の説明から明らかなように、本発明
の電圧比較回路によれば、電圧比較部の出力信号におけ
る信号レベル変化点からの経過時間が所定の時間以上に
なると、電圧比較部のヒステリシス幅を例えば小さくな
るように切り替えるようにした。このことから、電圧比
較結果が変化しないであろう時間帯においては、電圧比
較部のヒステリシス幅を大きくし、電圧比較結果が変化
する時間帯においては、電圧比較部のヒステリシス幅を
小さくすることができるため、小さなヒステリシス幅を
有した耐雑音性に優れた特性を得ることができ、出力信
号レベルの変化点が遅れることなく耐雑音特性を向上さ
せることができる。

【００５３】また、電圧比較部の出力信号レベルにおけ
る変化点間の各周期の平均値から所定の方法で算出した
時間を、電圧比較部における出力信号レベルの変化点を
検出するごとに時間設定部に更新して設定するようにし
た。このことから、入力信号の周波数が変化した場合に
おいても、出力信号レベルの変化点が遅れることなく耐
雑音特性を向上させることができる。例えば、光ディス
ク装置においてＣＡＶ（各速度一定）制御が行われる場
合のウォブル信号を考えると、光ピックアップが内周か
ら外周へ移動すると徐々に周波数が高くなってくる。こ
のような場合の周波数の変化はゆるやかであるので、直
前の変化点の周期を基にしてヒステリシス幅の変更タイ
ミングの時間設定を自動的に更新することができ、入力
信号に対する耐雑音特性を向上させることができる。

【００５４】また、本発明の電圧比較回路によれば、電
圧比較部の出力信号における信号レベル変化点からの経
過時間に応じて、電圧比較部のヒステリシス幅を例えば
小さくなるように切り替えるようにした。このことか
ら、各時間帯におけるヒステリシス幅を細かく設定する
ことができ、例えば大きな雑音の発生時間帯がはっきり
している場合において、その時間帯におけるヒステリシ
ス幅を大きくすることで、耐雑音特性を向上させること
ができると共に、電圧比較結果が変化する時間帯ではヒ
ステリシス幅を小さくすることができ、小さなヒステリ
シス幅を有した耐雑音性に優れた特性を得ることがで
き、出力信号レベルの変化点が遅れることなく耐雑音特
性を向上させることができる。

【００５５】また、電圧比較部の出力信号レベルにおけ
る変化点間の各周期の平均値からそれぞれ所定の方法で
算出した各時間を、電圧比較部における出力信号レベル
の変化点を検出するごとに対応する各時間設定部にそれ
ぞれ更新して設定するようにした。このことから、入力
信号の周波数が変化した場合においても、出力信号レベ
ルの変化点が遅れることなく耐雑音特性を向上させるこ
とができる。例えば、光ディスク装置においてＣＡＶ
（各速度一定）制御が行われる場合のウォブル信号を考
えると、光ピックアップが内周から外周へ移動すると徐
々に周波数が高くなってくる。このような場合の周波数
の変化はゆるやかであるので、直前の変化点の周期を基
にしてヒステリシス幅の変更タイミングの時間設定を自
動的に更新することができ、入力信号に対する耐雑音特
性を向上させることができる。

【００５６】一方、電圧比較部の出力信号を遅延させて
出力する信号遅延部を備えることにより、ヒステリシス
幅切替部によるヒステリシス幅の切り替えのタイミング
に対して、内部回路や外部回路に出力する信号の信号レ
ベル変化点を相対的に遅くすることができる。このた
め、電圧比較部からデジタル雑音が発生する時間帯にお
いて、該時間帯の直前にヒステリシス幅が大きくなるよ
うに切り替えることができ、一瞬の大きなデジタル雑音
等に対しても耐雑音特性を向上させることができる。

【図面の簡単な説明】

【図１】 本発明の第１の実施の形態における電圧比較
回路の例を示したブロック図である。

【図２】 図１の可変抵抗回路５の回路例を示した図で
ある。

【図３】 図１及び図２で示した電圧比較回路１の動作
例を示した図である。

【図４】 本発明の第１の実施の形態における電圧比較
回路の他の例を示したブロック図である。

【図５】 図４の可変抵抗回路５ａの回路例を示した図
である。

【図６】 図４及び図５で示した電圧比較回路１の動作
例を示した図である。

【図７】 本発明の第２の実施の形態における電圧比較
回路の例を示したブロック図である。

【図８】 図７の変化点周期検出回路５２の内部構成例
を示したブロック図である。

【図９】 本発明の第２の実施の形態における電圧比較
回路の他の例を示したブロック図である。

【図１０】 従来の電圧比較回路の例を示した回路図で
ある。

【図１１】 図１０で示した電圧比較回路１００の動作
例を示した図である。

【符号の説明】

１，５０ 電圧比較回路 ２ コンパレータ ３ 基準電圧発生回路 ４ 抵抗 ５，５ａ 可変抵抗回路 ６ 変化点検知回路 ７ タイマー回路 ８，８ａ〜８ｃ，５１，５１ａ〜５１ｃ 時間設定レジ
スタ ９，９ａ〜９ｃ 時間比較回路 １０ 遅延回路 ５２，５２ａ〜５２ｃ 変化点周期検出回路 ５５ 演算回路 ＦＦ１〜ＦＦ４ フリップフロップ

Claims (7)

【特許請求の範囲】
1. 【請求項１】 所定の基準電圧と入力信号の電圧とを比
   較し、該比較結果を示す２値の信号を出力する、ヒステ
   リシス特性を有した電圧比較回路において、 前記基準電圧と入力信号の電圧とを比較して、該比較結
   果を示す２値の信号を出力する電圧比較部と、 入力される制御信号に応じて該電圧比較部におけるヒス
   テリシス幅の切り替えを行うヒステリシス幅切替部と、 前記電圧比較部の出力信号レベルの変化点を検知する変
   化点検知部と、 該変化点検知部が変化点を検知するたびに、該変化点か
   らの経過時間を測定して順次出力する経過時間測定部
   と、 所定の時間が設定された時間設定部と、 前記経過時間測定部からの経過時間が該時間設定部に設
   定された所定の時間になると、ヒステリシス幅切替部に
   対して所定の制御信号を出力して前記ヒステリシス幅を
   切り替えさせる時間比較部と、を備えることを特徴とす
   る電圧比較回路。
2. 【請求項２】 前記ヒステリシス幅切替部は、時間比較
   部から所定の制御信号が入力されている間、ヒステリシ
   ス幅が小さくなるように切り替えることを特徴とする請
   求項１記載の電圧比較回路。
3. 【請求項３】 前記経過時間測定部から出力される経過
   時間から前記電圧比較部における出力信号レベルの変化
   点間の周期を検出する変化点周期検出部を備え、該変化
   点周期検出部は、該検出した変化点間の各周期の平均値
   から所定の方法で算出した時間を、変化点検知部が前記
   変化点を検出するたびに前記時間設定部に更新して設定
   することを特徴とする請求項１又は２記載の電圧比較回
   路。
4. 【請求項４】 所定の基準電圧と入力信号の電圧とを比
   較し、該比較結果を示す２値の信号を出力する、ヒステ
   リシス特性を有した電圧比較回路において、 前記基準電圧と入力信号の電圧とを比較して、該比較結
   果を示す２値の信号を出力する電圧比較部と、 入力される制御信号に応じて該電圧比較部におけるヒス
   テリシス幅の切り替えを行うヒステリシス幅切替部と、 前記電圧比較部の出力信号レベルの変化点を検知する変
   化点検知部と、 該変化点検知部が変化点を検知するたびに、該変化点か
   らの経過時間を測定して順次出力する経過時間測定部
   と、 異なる所定の時間がそれぞれ設定された複数の時間設定
   部と、 前記経過時間測定部からの経過時間が対応する時間設定
   部に設定された所定の時間になると、ヒステリシス幅切
   替部に対してそれぞれ所定の制御信号を出力して前記ヒ
   ステリシス幅の切り替えを行わせる複数の時間比較部
   と、を備えることを特徴とする電圧比較回路。
5. 【請求項５】 前記ヒステリシス幅切替部は、各時間比
   較部から入力される各制御信号に応じて、ヒステリシス
   幅を段階的に小さくなるように切り替えることを特徴と
   する請求項４記載の電圧比較回路。
6. 【請求項６】 前記経過時間測定部から出力される経過
   時間から対応する電圧比較部の出力信号レベルにおける
   変化点間の周期をそれぞれ検出する各変化点周期検出部
   を備え、該各変化点周期検出部は、該検出した変化点間
   の各周期の平均値からそれぞれ所定の方法で算出した時
   間を対応する前記各時間設定部にそれぞれ設定すること
   を特徴とする請求項４又は５記載の電圧比較回路。
7. 【請求項７】 電圧比較部の出力信号を遅延させて出力
   する信号遅延部を備えることを特徴とする請求項１、
   ２、３、４、５又は６記載の電圧比較回路。