JP2003008414A - クロックエッジ検出回路 - Google Patents
クロックエッジ検出回路Info
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- H03K5/26—Circuits having more than one input and one output for comparing pulses or pulse trains with each other according to input signal characteristics, e.g. slope, integral the characteristic being duration, interval, position, frequency, or sequence
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Abstract
(57)【要約】
【課題】 ２つのクロック信号のエッジが所定の時間範
囲内で一致しているか否かを安定して検出することので
きるクロックエッジ検出回路を提供する。 【解決手段】 第１のクロック信号を遅延させて第１の
遅延クロック信号を出力する第１の遅延手段１１と、第
２のクロック信号を遅延させて第２の遅延クロック信号
を出力する第２の遅延手段２１と、第２のクロック信号
のエッジにおける第１の遅延クロック信号のレベルを保
持する第１の保持手段１２と、第２の遅延クロック信号
のエッジにおける第１のクロック信号のレベルを保持す
る第２の保持手段２２と、第１及び第２の保持手段の出
力信号に基づいて、第１のクロック信号のエッジと第２
のクロック信号のエッジとが所定の時間範囲内にあるか
否かを表す検出信号を出力する論理手段１３とを具備す
る。
囲内で一致しているか否かを安定して検出することので
きるクロックエッジ検出回路を提供する。 【解決手段】 第１のクロック信号を遅延させて第１の
遅延クロック信号を出力する第１の遅延手段１１と、第
２のクロック信号を遅延させて第２の遅延クロック信号
を出力する第２の遅延手段２１と、第２のクロック信号
のエッジにおける第１の遅延クロック信号のレベルを保
持する第１の保持手段１２と、第２の遅延クロック信号
のエッジにおける第１のクロック信号のレベルを保持す
る第２の保持手段２２と、第１及び第２の保持手段の出
力信号に基づいて、第１のクロック信号のエッジと第２
のクロック信号のエッジとが所定の時間範囲内にあるか
否かを表す検出信号を出力する論理手段１３とを具備す
る。
Description
【０００１】
【発明の属する技術分野】本発明は、２つのクロック信
号のエッジが一致しているか否かを検出するためのクロ
ックエッジ検出回路に関する。
号のエッジが一致しているか否かを検出するためのクロ
ックエッジ検出回路に関する。
【０００２】
【従来の技術】一般に、クロックエッジ検出回路は、入
力信号に位相が同期した出力信号を発生するＰＬＬ（フ
ェーズ・ロックド・ループ）回路等の動作テストを行う
ために、半導体集積回路に内蔵される回路である。
力信号に位相が同期した出力信号を発生するＰＬＬ（フ
ェーズ・ロックド・ループ）回路等の動作テストを行う
ために、半導体集積回路に内蔵される回路である。
【０００３】図５に、従来のクロックエッジ検出回路の
構成例を示す。このクロックエッジ検出回路は、ＰＬＬ
回路の入力信号となる基準クロック信号Ｒのエッジと、
ＰＬＬ回路の出力信号である比較クロック信号Ｆのエッ
ジとが一致しているか否かを検出するものである。ＥＯ
Ｒ（エクスクルーシブＯＲ）回路１の一方の入力端子に
は基準クロック信号Ｒが入力され、他方の入力端子には
比較クロック信号Ｆが入力される。
構成例を示す。このクロックエッジ検出回路は、ＰＬＬ
回路の入力信号となる基準クロック信号Ｒのエッジと、
ＰＬＬ回路の出力信号である比較クロック信号Ｆのエッ
ジとが一致しているか否かを検出するものである。ＥＯ
Ｒ（エクスクルーシブＯＲ）回路１の一方の入力端子に
は基準クロック信号Ｒが入力され、他方の入力端子には
比較クロック信号Ｆが入力される。
【０００４】基準クロック信号Ｒのエッジと比較クロッ
ク信号Ｆのエッジとの間に時間差が存在すると、ＥＯＲ
回路１は、その時間差に相当する幅のパルスを出力す
る。ＥＯＲ回路１の出力信号は、フリップフロップ２の
クロック入力Ｃに供給される。フリップフロップ２にお
いて、データ入力Ｄがハイレベルとされているので、Ｅ
ＯＲ回路１がパルスを出力すると、出力Ｑはハイレベル
となる。フリップフロップ２をリセットしながらこの動
作を繰り返し、フリップフロップ２の出力Ｑがハイレベ
ルにならなくなれば、基準クロック信号Ｒのエッジと比
較クロック信号Ｆのエッジとが一致していると言える。
ク信号Ｆのエッジとの間に時間差が存在すると、ＥＯＲ
回路１は、その時間差に相当する幅のパルスを出力す
る。ＥＯＲ回路１の出力信号は、フリップフロップ２の
クロック入力Ｃに供給される。フリップフロップ２にお
いて、データ入力Ｄがハイレベルとされているので、Ｅ
ＯＲ回路１がパルスを出力すると、出力Ｑはハイレベル
となる。フリップフロップ２をリセットしながらこの動
作を繰り返し、フリップフロップ２の出力Ｑがハイレベ
ルにならなくなれば、基準クロック信号Ｒのエッジと比
較クロック信号Ｆのエッジとが一致していると言える。
【０００５】しかしながら、従来のクロックエッジ検出
回路においては、基準クロック信号Ｒのエッジと比較ク
ロック信号Ｆのエッジとが近付いている場合には、非常
に狭い幅のパルスを処理しなければならず、ノイズや回
路素子のバラツキや温度変化等によって動作が不安定と
なり易い。
回路においては、基準クロック信号Ｒのエッジと比較ク
ロック信号Ｆのエッジとが近付いている場合には、非常
に狭い幅のパルスを処理しなければならず、ノイズや回
路素子のバラツキや温度変化等によって動作が不安定と
なり易い。
【０００６】
【発明が解決しようとする課題】そこで、上記の点に鑑
み、本発明は、２つのクロック信号のエッジが所定の時
間範囲内で一致しているか否かを安定して検出すること
のできるクロックエッジ検出回路を提供することを目的
とする。
み、本発明は、２つのクロック信号のエッジが所定の時
間範囲内で一致しているか否かを安定して検出すること
のできるクロックエッジ検出回路を提供することを目的
とする。
【０００７】
【課題を解決するための手段】以上の課題を解決するた
め、本発明に係るクロックエッジ検出回路は、第１のク
ロック信号を遅延させて第１の遅延クロック信号を出力
する第１の遅延手段と、第２のクロック信号を遅延させ
て第２の遅延クロック信号を出力する第２の遅延手段
と、第２のクロック信号のエッジにおける第１の遅延ク
ロック信号のレベルを保持する第１の保持手段と、第２
の遅延クロック信号のエッジにおける第１のクロック信
号のレベルを保持する第２の保持手段と、第１及び第２
の保持手段の出力信号に基づいて、第１のクロック信号
のエッジと第２のクロック信号のエッジとが所定の時間
範囲内にあるか否かを表す検出信号を出力する論理手段
とを具備する。
め、本発明に係るクロックエッジ検出回路は、第１のク
ロック信号を遅延させて第１の遅延クロック信号を出力
する第１の遅延手段と、第２のクロック信号を遅延させ
て第２の遅延クロック信号を出力する第２の遅延手段
と、第２のクロック信号のエッジにおける第１の遅延ク
ロック信号のレベルを保持する第１の保持手段と、第２
の遅延クロック信号のエッジにおける第１のクロック信
号のレベルを保持する第２の保持手段と、第１及び第２
の保持手段の出力信号に基づいて、第１のクロック信号
のエッジと第２のクロック信号のエッジとが所定の時間
範囲内にあるか否かを表す検出信号を出力する論理手段
とを具備する。
【０００８】ここで、第１及び第２の遅延手段の各々
が、バッファ回路を含むようにしても良い。あるいは、
第１及び第２の遅延手段の各々が、可変遅延回路を含む
ようにしても良い。また、第１及び第２の保持手段の各
々が、フリップフロップを含むようにしても良い。さら
に、論理手段が、第１の保持手段の出力信号の反転論理
値と第２の保持手段の出力信号との論理積をとるように
しても良い。
が、バッファ回路を含むようにしても良い。あるいは、
第１及び第２の遅延手段の各々が、可変遅延回路を含む
ようにしても良い。また、第１及び第２の保持手段の各
々が、フリップフロップを含むようにしても良い。さら
に、論理手段が、第１の保持手段の出力信号の反転論理
値と第２の保持手段の出力信号との論理積をとるように
しても良い。
【０００９】以上の様に構成した本発明に係るクロック
エッジ検出回路によれば、第１及び第２のクロック信号
と、それらのクロック信号に所定の遅延を与えたクロッ
ク信号とを用いてエッジの位置を検出するので、第１の
クロック信号のエッジと第２のクロック信号のエッジと
が所定の時間範囲内にあるか否かを安定して検出するこ
とができる。
エッジ検出回路によれば、第１及び第２のクロック信号
と、それらのクロック信号に所定の遅延を与えたクロッ
ク信号とを用いてエッジの位置を検出するので、第１の
クロック信号のエッジと第２のクロック信号のエッジと
が所定の時間範囲内にあるか否かを安定して検出するこ
とができる。
【００１０】
【発明の実施の形態】以下、図面に基づいて、本発明の
実施の形態について説明する。なお、同一の構成要素に
は同一の参照番号を付して、説明を省略する。図１は、
本発明の第１の実施形態に係るクロックエッジ検出回路
の構成を示す回路図である。このクロックエッジ検出回
路は、例えば、ＰＬＬ回路の入力信号となる基準クロッ
ク信号Ｒの立ち上がりエッジと、ＰＬＬ回路の出力信号
である比較クロック信号Ｆの立ち上がりエッジとが、所
定の時間範囲内にあるか否かを検出するものである。ク
ロックエッジ検出回路の一方の入力端子には基準クロッ
ク信号Ｒが入力され、他方の入力端子には比較クロック
信号Ｆが入力される。
実施の形態について説明する。なお、同一の構成要素に
は同一の参照番号を付して、説明を省略する。図１は、
本発明の第１の実施形態に係るクロックエッジ検出回路
の構成を示す回路図である。このクロックエッジ検出回
路は、例えば、ＰＬＬ回路の入力信号となる基準クロッ
ク信号Ｒの立ち上がりエッジと、ＰＬＬ回路の出力信号
である比較クロック信号Ｆの立ち上がりエッジとが、所
定の時間範囲内にあるか否かを検出するものである。ク
ロックエッジ検出回路の一方の入力端子には基準クロッ
ク信号Ｒが入力され、他方の入力端子には比較クロック
信号Ｆが入力される。
【００１１】クロックエッジ検出回路は、基準クロック
信号Ｒを時間Ｔ１だけ遅延させて遅延基準クロック信号
を出力するバッファ回路１１と、比較クロック信号Ｆを
時間Ｔ２だけ遅延させて遅延比較クロック信号を出力す
るバッファ回路２１とを含んでいる。なお、バッファ回
路の替わりに、他の様々なゲート回路を用いても良い。
また、クロックエッジ検出回路は、これらのクロック信
号が入力されるフリップフロップ１２及び２２と、フリ
ップフロップ１２及び２２の出力に接続されたＡＮＤ回
路１３とを含んでいる。さらに、ＡＮＤ回路１３と共
に、又はＡＮＤ回路１３に替えて、ＮＡＮＤ回路２３を
設けても良い。
信号Ｒを時間Ｔ１だけ遅延させて遅延基準クロック信号
を出力するバッファ回路１１と、比較クロック信号Ｆを
時間Ｔ２だけ遅延させて遅延比較クロック信号を出力す
るバッファ回路２１とを含んでいる。なお、バッファ回
路の替わりに、他の様々なゲート回路を用いても良い。
また、クロックエッジ検出回路は、これらのクロック信
号が入力されるフリップフロップ１２及び２２と、フリ
ップフロップ１２及び２２の出力に接続されたＡＮＤ回
路１３とを含んでいる。さらに、ＡＮＤ回路１３と共
に、又はＡＮＤ回路１３に替えて、ＮＡＮＤ回路２３を
設けても良い。
【００１２】フリップフロップ１２においては、バッフ
ァ回路１１から出力される遅延基準クロック信号がデー
タ入力信号Ｄ１として供給され、比較クロック信号Ｆが
クロック入力信号Ｃ１として供給される。フリップフロ
ップ１２は、比較クロック信号Ｆの立ち上がりエッジに
おける遅延基準クロック信号のレベルを保持する。
ァ回路１１から出力される遅延基準クロック信号がデー
タ入力信号Ｄ１として供給され、比較クロック信号Ｆが
クロック入力信号Ｃ１として供給される。フリップフロ
ップ１２は、比較クロック信号Ｆの立ち上がりエッジに
おける遅延基準クロック信号のレベルを保持する。
【００１３】一方、フリップフロップ２２においては、
基準クロック信号Ｒがデータ入力信号Ｄ２として供給さ
れ、バッファ回路２１から出力される遅延比較クロック
信号がクロック入力信号Ｃ２として供給される。フリッ
プフロップ２２は、遅延比較クロック信号の立ち上がり
エッジにおける基準クロック信号Ｒのレベルを保持す
る。
基準クロック信号Ｒがデータ入力信号Ｄ２として供給さ
れ、バッファ回路２１から出力される遅延比較クロック
信号がクロック入力信号Ｃ２として供給される。フリッ
プフロップ２２は、遅延比較クロック信号の立ち上がり
エッジにおける基準クロック信号Ｒのレベルを保持す
る。
【００１４】ＡＮＤ回路１３の一方の入力（反転入力）
には、フリップフロップ１２の出力信号Ｑ１が供給さ
れ、他方の入力には、フリップフロップ２２の出力信号
Ｑ２が供給される。なお、ＡＮＤ回路１３の一方の入力
を反転入力としないで、フリップフロップ１２の反転出
力信号Ｑ１バーを供給しても良い。ＡＮＤ回路１３は、
フリップフロップ１２及び２２の出力信号に基づいて、
基準クロック信号Ｒの立ち上がりエッジと比較クロック
信号Ｆの立ち上がりエッジとが所定の時間範囲内にある
ときにハイレベルとなる検出信号Ａを出力する。
には、フリップフロップ１２の出力信号Ｑ１が供給さ
れ、他方の入力には、フリップフロップ２２の出力信号
Ｑ２が供給される。なお、ＡＮＤ回路１３の一方の入力
を反転入力としないで、フリップフロップ１２の反転出
力信号Ｑ１バーを供給しても良い。ＡＮＤ回路１３は、
フリップフロップ１２及び２２の出力信号に基づいて、
基準クロック信号Ｒの立ち上がりエッジと比較クロック
信号Ｆの立ち上がりエッジとが所定の時間範囲内にある
ときにハイレベルとなる検出信号Ａを出力する。
【００１５】ＮＡＮＤ回路２３の一方の入力には、フリ
ップフロップ１２の反転出力信号Ｑ１バーが供給され、
他方の入力には、フリップフロップ２２の出力信号Ｑ２
が供給される。ＮＡＮＤ回路２３は、フリップフロップ
１２及び２２の出力信号に基づいて、基準クロック信号
Ｒの立ち上がりエッジと比較クロック信号Ｆの立ち上が
りエッジとが所定の時間範囲から外れたときにハイレベ
ルとなる検出信号Ｂを出力する。
ップフロップ１２の反転出力信号Ｑ１バーが供給され、
他方の入力には、フリップフロップ２２の出力信号Ｑ２
が供給される。ＮＡＮＤ回路２３は、フリップフロップ
１２及び２２の出力信号に基づいて、基準クロック信号
Ｒの立ち上がりエッジと比較クロック信号Ｆの立ち上が
りエッジとが所定の時間範囲から外れたときにハイレベ
ルとなる検出信号Ｂを出力する。
【００１６】次に、本実施形態に係るクロックエッジ検
出回路の動作について、図１及び図２を参照しながら説
明する。図２において、基準クロック信号Ｒの立ち上が
りエッジと比較クロック信号Ｆの立ち上がりエッジとが
示されている。フリップフロップ１２のデータ入力信号
Ｄ１としては、基準クロック信号Ｒを時間Ｔ１だけ遅延
させた遅延基準クロック信号が供給され、フリップフロ
ップ１２のクロック入力信号Ｃ１としては、比較クロッ
ク信号Ｆが供給される。クロック入力信号Ｃ１の第１回
目の立ち上がりエッジにおいては、基準クロック信号Ｒ
と比較クロック信号Ｆとが同期しているため、データ入
力信号Ｄ１がローレベルであり、フリップフロップ１２
の出力信号Ｑ１もローレベルのままである。クロック入
力信号Ｃ１の第２回目の立ち上がりエッジにおいては、
基準クロック信号Ｒと比較クロック信号Ｆとの同期がず
れたために、データ入力信号Ｄ１がハイレベルとなって
おり、フリップフロップ１２の出力信号Ｑ１もハイレベ
ルに変化する。
出回路の動作について、図１及び図２を参照しながら説
明する。図２において、基準クロック信号Ｒの立ち上が
りエッジと比較クロック信号Ｆの立ち上がりエッジとが
示されている。フリップフロップ１２のデータ入力信号
Ｄ１としては、基準クロック信号Ｒを時間Ｔ１だけ遅延
させた遅延基準クロック信号が供給され、フリップフロ
ップ１２のクロック入力信号Ｃ１としては、比較クロッ
ク信号Ｆが供給される。クロック入力信号Ｃ１の第１回
目の立ち上がりエッジにおいては、基準クロック信号Ｒ
と比較クロック信号Ｆとが同期しているため、データ入
力信号Ｄ１がローレベルであり、フリップフロップ１２
の出力信号Ｑ１もローレベルのままである。クロック入
力信号Ｃ１の第２回目の立ち上がりエッジにおいては、
基準クロック信号Ｒと比較クロック信号Ｆとの同期がず
れたために、データ入力信号Ｄ１がハイレベルとなって
おり、フリップフロップ１２の出力信号Ｑ１もハイレベ
ルに変化する。
【００１７】一方、フリップフロップ２２のデータ入力
信号Ｄ２としては、基準クロック信号Ｒが供給され、フ
リップフロップ２２のクロック入力信号Ｃ２としては、
比較クロック信号Ｆを時間Ｔ２だけ遅延させた遅延比較
クロック信号が供給される。クロック入力信号Ｃ２の第
１回目の立ち上がりエッジにおいては、基準クロック信
号Ｒと比較クロック信号Ｆとが同期しているため、デー
タ入力信号Ｄ２がハイレベルとなり、フリップフロップ
２２の出力信号Ｑ２もハイレベルに変化する。クロック
入力信号Ｃ２の第２回目の立ち上がりエッジにおいて
も、データ入力信号Ｄ２がハイレベルであり、フリップ
フロップ２２の出力信号Ｑ２がハイレベルを維持する。
信号Ｄ２としては、基準クロック信号Ｒが供給され、フ
リップフロップ２２のクロック入力信号Ｃ２としては、
比較クロック信号Ｆを時間Ｔ２だけ遅延させた遅延比較
クロック信号が供給される。クロック入力信号Ｃ２の第
１回目の立ち上がりエッジにおいては、基準クロック信
号Ｒと比較クロック信号Ｆとが同期しているため、デー
タ入力信号Ｄ２がハイレベルとなり、フリップフロップ
２２の出力信号Ｑ２もハイレベルに変化する。クロック
入力信号Ｃ２の第２回目の立ち上がりエッジにおいて
も、データ入力信号Ｄ２がハイレベルであり、フリップ
フロップ２２の出力信号Ｑ２がハイレベルを維持する。
【００１８】ＡＮＤ回路１３から出力される検出信号Ａ
は、フリップフロップ１２の出力信号Ｑ１がローレベル
であり、フリップフロップ２２の出力信号Ｑ２がハイレ
ベルに変化した時点で、基準クロック信号Ｒの立ち上が
りエッジと比較クロック信号Ｆの立ち上がりエッジとが
所定の時間範囲内にあることを表すハイレベルとなる。
さらに、検出信号Ａは、フリップフロップ１２の出力信
号Ｑ１がハイレベルに変化した時点で、基準クロック信
号Ｒの立ち上がりエッジと比較クロック信号Ｆの立ち上
がりエッジとが所定の時間範囲から外れたことを表すロ
ーレベルとなる。また、ＮＡＮＤ回路２３から出力され
る検出信号Ｂは、ＡＮＤ回路１３から出力される検出信
号Ａと反対の論理値をとる。
は、フリップフロップ１２の出力信号Ｑ１がローレベル
であり、フリップフロップ２２の出力信号Ｑ２がハイレ
ベルに変化した時点で、基準クロック信号Ｒの立ち上が
りエッジと比較クロック信号Ｆの立ち上がりエッジとが
所定の時間範囲内にあることを表すハイレベルとなる。
さらに、検出信号Ａは、フリップフロップ１２の出力信
号Ｑ１がハイレベルに変化した時点で、基準クロック信
号Ｒの立ち上がりエッジと比較クロック信号Ｆの立ち上
がりエッジとが所定の時間範囲から外れたことを表すロ
ーレベルとなる。また、ＮＡＮＤ回路２３から出力され
る検出信号Ｂは、ＡＮＤ回路１３から出力される検出信
号Ａと反対の論理値をとる。
【００１９】ここで、比較クロック信号Ｆの立ち上がり
エッジが、基準クロック信号Ｒの立ち上がりエッジに対
して、バッファ回路１１の遅延時間Ｔ１を越えて遅れる
と、所定の時間範囲から外れたと判断される。また、比
較クロック信号Ｆの立ち上がりエッジが、基準クロック
信号Ｒの立ち上がりエッジに対して、バッファ回路２１
の遅延時間Ｔ２以上進むと、所定の時間範囲から外れた
と判断される。
エッジが、基準クロック信号Ｒの立ち上がりエッジに対
して、バッファ回路１１の遅延時間Ｔ１を越えて遅れる
と、所定の時間範囲から外れたと判断される。また、比
較クロック信号Ｆの立ち上がりエッジが、基準クロック
信号Ｒの立ち上がりエッジに対して、バッファ回路２１
の遅延時間Ｔ２以上進むと、所定の時間範囲から外れた
と判断される。
【００２０】次に、本発明の第２の実施形態について説
明する。図３は、本発明の第２の実施形態に係るクロッ
クエッジ検出回路の構成を示す回路図である。本実施形
態においては、クロック信号を遅延させる手段として、
図１に示すバッファ回路１１及び２１に替えて、可変遅
延セル１４及び２４を用いている。可変遅延セルは、制
御信号に従って遅延時間を変化させることができる遅延
回路を含むセルである。
明する。図３は、本発明の第２の実施形態に係るクロッ
クエッジ検出回路の構成を示す回路図である。本実施形
態においては、クロック信号を遅延させる手段として、
図１に示すバッファ回路１１及び２１に替えて、可変遅
延セル１４及び２４を用いている。可変遅延セルは、制
御信号に従って遅延時間を変化させることができる遅延
回路を含むセルである。
【００２１】図４に、可変遅延セルの構成例を示す。図
４に示すように、可変遅延セルは、直列に接続され所定
の遅延時間を有するバッファ回路３１〜３４と、バッフ
ァ回路３１〜３４の出力信号を切り換えるアナログスイ
ッチ４１〜４４と、制御信号に従ってアナログスイッチ
４１〜４４の動作を制御する制御回路５１と、アナログ
スイッチ４１〜４４の内のいずれかから出力されるクロ
ック信号を出力するバッファ回路３５とを含んでいる。
バッファ回路３１〜３５の各々は、例えば、１００ｐ秒
の遅延時間を有している。従って、この可変遅延セルに
よれば、制御信号に従って２００ｐ秒〜５００ｐ秒の遅
延時間を得ることができる。このように、遅延時間を可
変とすることにより、基準クロック信号Ｒと比較クロッ
ク信号Ｆとが一致していると判断するための所定の時間
範囲を容易に変更することができるので便利である。
４に示すように、可変遅延セルは、直列に接続され所定
の遅延時間を有するバッファ回路３１〜３４と、バッフ
ァ回路３１〜３４の出力信号を切り換えるアナログスイ
ッチ４１〜４４と、制御信号に従ってアナログスイッチ
４１〜４４の動作を制御する制御回路５１と、アナログ
スイッチ４１〜４４の内のいずれかから出力されるクロ
ック信号を出力するバッファ回路３５とを含んでいる。
バッファ回路３１〜３５の各々は、例えば、１００ｐ秒
の遅延時間を有している。従って、この可変遅延セルに
よれば、制御信号に従って２００ｐ秒〜５００ｐ秒の遅
延時間を得ることができる。このように、遅延時間を可
変とすることにより、基準クロック信号Ｒと比較クロッ
ク信号Ｆとが一致していると判断するための所定の時間
範囲を容易に変更することができるので便利である。
【００２２】
【発明の効果】以上述べた様に、本発明に係るクロック
エッジ検出回路によれば、ノイズや回路素子のバラツキ
や温度変化等の影響を受けにくく、２つのクロック信号
のエッジが所定の時間範囲内で一致しているか否かを安
定して検出することのできるクロックエッジ検出回路を
提供することができる。
エッジ検出回路によれば、ノイズや回路素子のバラツキ
や温度変化等の影響を受けにくく、２つのクロック信号
のエッジが所定の時間範囲内で一致しているか否かを安
定して検出することのできるクロックエッジ検出回路を
提供することができる。
【図１】本発明の第１の実施形態に係るクロックエッジ
検出回路の構成を示す回路図である。
検出回路の構成を示す回路図である。
【図２】本発明の第１の実施形態に係るクロックエッジ
検出回路の動作タイミングを示すタイミングチャートで
ある。
検出回路の動作タイミングを示すタイミングチャートで
ある。
【図３】本発明の第２の実施形態に係るクロックエッジ
検出回路の構成を示す回路図である。
検出回路の構成を示す回路図である。
【図４】図３における可変遅延セルの構成例を示す図で
ある。
ある。
【図５】従来のクロックエッジ検出回路の構成を示す回
路図である。
路図である。
１１、２１ バッファ回路
１２、２２ フリップフロップ
１３ ＡＮＤ回路
１４、２４ 可変遅延セル
２３ ＮＡＮＤ回路
３１〜３５ バッファ回路
４１〜４４ アナログスイッチ
５１ 制御回路
Claims (5)
- 【請求項１】 第１のクロック信号を遅延させて第１の
遅延クロック信号を出力する第１の遅延手段と、 第２のクロック信号を遅延させて第２の遅延クロック信
号を出力する第２の遅延手段と、 第２のクロック信号のエッジにおける第１の遅延クロッ
ク信号のレベルを保持する第１の保持手段と、 第２の遅延クロック信号のエッジにおける第１のクロッ
ク信号のレベルを保持する第２の保持手段と、 前記第１及び第２の保持手段の出力信号に基づいて、第
１のクロック信号のエッジと第２のクロック信号のエッ
ジとが所定の時間範囲内にあるか否かを表す検出信号を
出力する論理手段と、を具備するクロックエッジ検出回
路。 - 【請求項２】 前記第１及び第２の遅延手段の各々が、
バッファ回路を含むことを特徴とする請求項１記載のク
ロックエッジ検出回路。 - 【請求項３】 前記第１及び第２の遅延手段の各々が、
可変遅延回路を含むことを特徴とする請求項１記載のク
ロックエッジ検出回路。 - 【請求項４】 前記第１及び第２の保持手段の各々が、
フリップフロップを含むことを特徴とする請求項１〜３
のいずれか１項記載のクロックエッジ検出回路。 - 【請求項５】 前記論理手段が、前記第１の保持手段の
出力信号の反転論理値と前記第２の保持手段の出力信号
との論理積をとることを特徴とする請求項１〜４のいず
れか１項記載のクロックエッジ検出回路。
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