JP4164357B2 - 周波数比較器 - Google Patents
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Description
【発明の属する技術分野】
この発明は、周波数比較器に関し、より特定的には、データ信号とクロック信号との周波数差の変動を検出する周波数比較器に関する。
【0002】
【従来の技術】
従来の周波数比較器(Frequency Detector)は、データ信号の立上りおよび立下りの双方を用いてクロック信号をサンプリングしている(たとえば、非特許文献1参照)。
【0003】
【非特許文献1】
フイ・ワン(Hui Wang)他1名,「1Gb/sのCMOSを用いたクロックおよひデータ復旧回路(A 1Gb/s CMOS Clock and Data Recovery Circuit)」,1999年度IEEE国際固体素子回路会議(1999 IEEE International Solid-State Circuits Conference(ISSCC1999)),WA20.5
【0004】
【発明が解決しようとする課題】
従来の周波数比較器は、データ信号のデューティ比が崩れた場合、またはデータ信号に同じ値が連続した場合に、クロック信号の周波数に対してデータ信号の周波数がどのように増減しているかを誤判定する可能性があった。ここで、「データ信号のデューティ比が崩れる」とは、データ信号のHレベルの長さをデータの周期で割った余りとデータ信号のLレベルの長さをデータの周期で割った余りとの比(デューティ比)が1対1から外れることを意味する。
【0005】
この発明の目的は、データ信号が通常の状態から外れた場合に誤判定を起こさない周波数比較器を提供することである。
【0006】
【課題を解決するための手段】
この発明は、データ信号とクロック信号との周波数差の変動を検出する周波数比較器であって、クロック信号を、データ信号の立上りエッジおよび立下りエッジのどちらか一方に応じて取込む第1のフリップフロップ回路と、クロック信号から90度だけ位相のずれた第2のクロック信号を、第1のフリップフロップ回路と同期して取込む第2のフリップフロップ回路と、クロック信号、第2のクロック信号、および第1、第2のフリップフロップ回路の保持データに基づいて、データ信号とクロック信号との周波数差の変動を検出し、検出の結果に応じてクロック信号の周波数の増減を指示する第1および第2の制御信号を出力する周波数差検出部とを備える。
【0007】
【発明の実施の形態】
以下、この発明の実施の形態について図面を参照して詳しく説明する。なお、図中同一または相当部分には同一符号を付してその説明は繰り返さない。
【0008】
また、以下の各実施の形態で示されるこの発明の周波数比較器は、非特許文献1の図20.5.1に記載されたCDR(Clock and Data Recovery)アーキテクチャにおけるFD(Frequency Detector)に対応するものである。
【0009】
[実施の形態1]
図1は、この発明の実施の形態1による周波数比較器100の構成を示したブロック図である。
【0010】
図1に示した実施の形態1の周波数比較器100は、フリップフロップ回路1,2と、有限ステートマシン(以下、FSMと称す)3とを備える。FSM3には、状態保持のためのフリップフロップ回路が含まれる。また、この発明のフリップフロップ回路はすべてデータフリップフロップ回路であり、D入力端子、CK入力端子、およびQ出力端子を備える。D入力端子から入力された入力信号Dは、CK入力端子からの入力信号の立上りのみに同期して、入力信号Dと同一の出力をQ出力端子に出力する。
【0011】
フリップフロップ回路1,2のD入力端子には、基準となるクロック信号iclk,クロック信号iclkよりπ/2だけ位相が遅れたクロック信号qclkがそれぞれ入力される。フリップフロップ回路1,2のCK入力端子には、データ信号dataが入力され、フリップフロップ回路1,2は、このデータ信号dataの立上りにのみ同期して動作する。
【0012】
FSM3は、フリップフロップ回路1,2に入力される信号i1,q1およびフリップフロップ回路1,2に保持されていた信号i0,q0を受けて、アップ信号UP(出力信号u)およびダウン信号DN(出力信号d)を出力する。FSM3もまた、データ信号dataの立上りにのみ同期して動作する。
【0013】
図2は、FSM3の入出力関係を示した真理値表である。
図2に示すように、(i0,q0)=(0,1),(0,0),(1,0),(1,1)は、それぞれ象限I,II,III,IVに対応する。(i1,q1)についても同様である。FSM3の出力(u,d)は、この(i0,q0),(i1,q1)によって各々定められる象限の組み合わせにより決定する。
【0014】
図2(2)のように、(i0,q0)によって定められた象限がIで、(i1,q1)によって定められた象限がIIの時、FSM3の出力(u,d)は(0,1)となり、FSM3はダウンと判定する。図2(7)のように、(i0,q0)によって定められた象限がIIで、(i1,q1)によって定められた象限がIIIの時も同様である。ここで「ダウン」の判定とは、データ信号dataと比較してクロック信号iclk,qclkの周波数が前回の判定時より相対的に高い(速い)ため、クロック信号iclk,qclkの周波数を低くすることを意味する。
【0015】
図2(10)のように、(i0,q0)によって定められた象限がIIIで、(i1,q1)によって定められた象限がIIの時、FMS3の出力(u,d)は(1,0)となり、FSM3はアップと判定する。図2(15)のように、(i0,q0)によって定められた象限がIVで、(i1,q1)によって定められた象限がIIIの時も同様である。ここで「アップ」の判定とは、データ信号dataと比較してクロック信号iclk,qclkの周波数が前回の判定時より相対的に低い(遅い)ため、クロック信号iclk,qclkの周波数を高くすることを意味する。
【0016】
また、図2(6)のように、(i0,q0),(i1,q1)によって定められた象限が共にIIの時、FMS3の出力(u,d)は前回の判定のままとなる。図2(11)のように、(i0,q0),(i1,q1)によって定められた象限が共にIIIの時も同様である。
【0017】
(i0,q0),(i1,q1)によって各々定められる象限の組み合わせが上記以外の時、FMS3の出力(u,d)は(0,0)となり、FSM3はリセットと判定する。ここで「リセット」の判定とは、クロック信号iclk,qclkの周波数を高くあるいは低くするとしていた判定を解除することを意味する。
【0018】
このように、FSM3は、図2に示す象限の組み合わせに応じてデータ信号とクロック信号との周波数差の比較判定を行なう。
【0019】
図3は、図1に示した周波数比較器100の動作を説明するためのタイミング図である。
【0020】
時刻t1,t3,t5において、データ信号dataが立上り、データ信号とクロック信号との周波数差の比較判定が行なわれる。時刻t1,t3,t5では(i1,q1)=(0,1)なので、(i0,q0)の状態にかかわらず、周波数比較器100はリセットと判定する。
【0021】
時刻t2,t4,t6においてはデータ信号dataが立下り、このとき周波数比較器100は周波数差の比較判定を行なわない。
【0022】
一方、従来の周波数比較器では、データ信号dataが立下る時刻t2,t4,t6においても周波数差の比較判定が行なわれる。時刻t2,t4,t6では(i0,q0)=(0,1),(i1,q1)=(0,0)なので、従来の周波数比較器ではダウンと判定する。
【0023】
しかしながら、図3のデータ信号dataは、実際にはデューティ比が崩れているだけであり、データ信号とクロック信号との周波数差は平均的には変化していない。すなわち、図3のようにデータ信号のデューティ比が崩れた場合、従来の周波数比較器は誤判定してしまう。
【0024】
これに対し、この発明の周波数比較器100では、データ信号dataが立下る時刻t2,t4,t6において周波数差の比較判定は行なわれないので、デューティ比の歪みに起因した誤判定を回避することができる。
【0025】
図4は、周波数比較器100の変形例である周波数比較器101の構成を示したブロック図である。
【0026】
図4に示した周波数比較器101は、図1に示した周波数比較器100にフリップフロップ回路4,5を付加した構成となっている。フリップフロップ回路4,5は、フリップフロップ回路1,2の前段にそれぞれ接続され、フリップフロップ回路1,2と同じく、データ信号dataの立上りにのみ同期して動作する。
【0027】
このように、フリップフロップ回路1,2の前段にフリップフロップ回路4,5を接続することにより、フリップフロップ回路1,2に入力されるクロック信号iclk,qclkがデータ信号dataの周期に対して安定する。したがって、周波数比較器101は、デューティ比の歪みに起因した誤判定の回避に加えて、メタステーブル状態を防ぐことができる。
【0028】
[実施の形態2]
図5は、この発明の実施の形態2による周波数比較器200の構成を示したブロック図である。
【0029】
図5に示した実施の形態2の周波数比較器200は,図1に示した実施の形態1の周波数比較器100に、UP/DNマスク装置6およびANDゲート7,8を付加した構成となっている。
【0030】
UP/DNマスク装置6は、クロック信号iclkおよびデータ信号dataの入力を受け、データ信号に同じ値が連続した場合にイネーブル信号ENを出力する。なお、UP/DNマスク装置6に入力されるクロック信号iclkは、クロック信号qclkであってもよい。
【0031】
ANDゲート7にはFSM3からの出力信号uおよびイネーブル信号EN、ANDゲート8にはFSM3からの出力信号dおよびイネーブル信号ENがそれぞれ入力される。このANDゲート7,8の働きにより、イネーブル信号ENがHレベルの時にのみ、FSM3からの出力信号u,dのHレベルがそれぞれアップ信号UP,ダウン信号DNのHレベルとして出力される。
【0032】
このように、周波数比較器100に、UP/DNマスク装置6およびANDゲート7,8を付加することにより、データ信号のデューティ比が崩れた場合に加え、データ信号に同じ値が連続した場合の誤判定を回避することができる。この連続同一符号に起因した誤判定の仕組みについては、UP/DNマスク装置6の具体的構成に関連して後に説明する。
【0033】
図6は、周波数比較器200の変形例である周波数比較器201の構成を示したブロック図である。
【0034】
図6に示した周波数比較器201は、図5に示した周波数比較器200にフリップフロップ回路4,5を付加した構成となっている。このようにフリップフロップ回路1,2の前段にフリップフロップ回路4,5を接続することにより、周波数比較器201は、デューティ比の歪みおよび連続同一符号に起因した誤判定の回避に加えて、メタステーブル状態を防ぐことができる。
【0035】
次に、UP/DNマスク装置6のいくつかの具体的構成例について述べる。
図7は、UP/DNマスク装置6aの構成を示したブロック図である。
【0036】
図7に示したUP/DNマスク装置6aは、カウンタ11,12と、比較器14,15と、ANDゲート16と、トグル装置17とを備える。
【0037】
カウンタ11,12はともに、C入力端子、CK入力端子、およびV出力端子を備える。C入力端子から入力される信号がLレベルの時、V出力端子からのカウント出力は常にゼロとなる。一方、C入力端子から入力される信号がHレベルの時、CK入力端子から入力される信号が立上るたびに、V出力端子からのカウント出力は1ずつ加算される。V出力端子からのカウント出力は、カウント値がある所定の限界値Eに達するとそれ以上加算されない。
【0038】
トグル装置17は、データ信号dataの立上りにのみ同期するデータフリップフロップ回路で、Q出力の反転であるZQ出力端子がD入力端子に接続されている。トグル装置17は、データ信号dataが立上るたびにQ出力端子の出力を反転させる。
【0039】
カウンタ11,12のC入力端子には、トグル装置17のQ出力端子からの出力信号,ZQ出力端子からの出力信号がそれぞれ入力される。また、カウンタ11,12のCK入力端子には、ともにクロック信号iclkが入力される。カウンタ11,12のV出力端子から出力されるカウント値は、比較器14,15にそれぞれ入力される。
【0040】
比較器14,15は、ある所定の設定値Xと比較して入力カウント値が小さい場合にHレベルを出力する。カウンタ11から出力されるカウント値がこの設定値Xより小さい時、比較器14から出力される信号はHレベルとなる。同様に、カウンタ12から出力されるカウント値がこの設定値Xより小さい時、比較器15から出力される信号はHレベルとなる。比較器14,15から出力される信号がともにHレベルのとき、ANDゲート16から出力されるイネーブル信号ENはHレベルとなる。
【0041】
なお、上記の設定値Xは、データ信号dataの波形品質に基づいて決定される。また、この設定値Xは、先の限界値Eよりも小さい。ここでは、仮にX=3とする。
【0042】
図8は、図7に示したUP/DNマスク装置6aの動作を説明するためのタイミング図である。
【0043】
時刻t1において、データ信号dataが立上り、データ信号とクロック信号との周波数差の比較判定が開始される。この比較判定は、図3において説明した手続きにより、FSM3において行なわれる。
【0044】
また、データ信号dataが立上ることによって、カウンタ11は新たなカウントを開始し、一方でカウンタ12のカウント出力はゼロとなる。これにより、カウンタ11,12から出力されるカウント値はともに設定値Xより小さくなるので、比較器14,15から出力される信号はともにHレベルとなる。その結果、時刻t2において、ANDゲート16から出力されるイネーブル信号ENはHレベルとなる。
【0045】
しかしながら、時刻t1においてはイネーブル信号ENはLレベルなので、FSM3の出力(u,d)は伝達されず、アップ信号UP,ダウン信号DNとも常にLレベルとなる。すなわち、時刻t1での周波数差の比較判定結果は最終的には出力されない。なお、時刻t1以前においてイネーブル信号ENがLレベルなのは、図示していないが、時刻t1以前にデータ信号dataに同じ値が連続していたことを意味する。
【0046】
時刻t3において、カウンタ11の出力カウント数が設定値X=3に達したのを受けて、比較器14の出力がLレベルとなり、ANDゲートから出力されるイネーブル信号ENはLレベルに戻る。カウンタ11は、出力カウント数が限界値Eに達するまで、クロック信号iclkが立上るたびに出力カウント数を1ずつ増加させる。
【0047】
時刻t4においてデータ信号dataが立下るが、この発明のFSM3はデータ信号dataの立上りにのみ同期して動作するため、このときデータ信号とクロック信号との周波数差の比較判定は行なわれない。
【0048】
時刻t5において、データ信号dataが立上り、データ信号とクロック信号との周波数差の比較判定が再び開始される。また、データ信号dataが立上ることによって、時刻t6において、ANDゲート16から出力されるイネーブル信号ENはHレベルとなる。
【0049】
しかしながら、時刻t5においてはイネーブル信号ENはLレベルなので、FSM3の出力(u,d)は伝達されず、アップ信号UP,ダウン信号DNとも常にLレベルとなる。すなわち、時刻t5での周波数差の比較判定結果は最終的には出力されない。
【0050】
このように、イネーブル信号ENが立上った直後には周波数差の比較判定結果を出力しないことで、周波数比較器200,201においてデータ信号の連続同一符号に起因した誤判定を回避することができる。
【0051】
UP/DNマスク装置6aを用いると、ANDゲート16からの出力位相がFSM3のレイテンシ―に合致しない可能性がある。この問題を解決するためのUP/DNマスク装置の構成を次に述べる。
【0052】
図9は、UP/DNマスク装置6bの構成を示したブロック図である。
図9に示したUP/DNマスク装置6bは、図7に示したUP/DNマスク装置6aに位相調整器18を付加した構成となっている。位相調整器18は、入力された信号の位相を調整して出力する機能を有する。位相調整器18は、ANDゲート18の後段に接続される。
【0053】
このように、ANDゲート18の後段に位相調整器18を接続することで、ANDゲート16からの出力位相を調整することができ、ANDゲート16からの出力位相をFSM3のレイテンシ―に合わせることができる。また、周波数比較器201において追加されたフリップフロップ回路4,5による出力位相の変動にも対応できる。
【0054】
ところで、この発明のUP/DNマスク装置6は、データ信号の立上りおよび立下りの双方を用いてクロック信号をサンプリングする従来の周波数比較器に対しても適応することができる。以下に、こうした従来の周波数比較器の一例である非特許文献1の図20.5.1に記載されたFDに対して適応されるUP/DNマスク装置の構成について述べる。
【0055】
図10は、UP/DNマスク装置6cの構成を示したブロック図である。
図10に示したUP/DNマスク装置6cは、カウンタ11,12と、インバータ13と、比較器14,15と、ANDゲート16とを備える。
【0056】
カウンタ11,12のC入力端子には、データ信号data,インバータ13によるデータ信号dataの反転信号がそれぞれ入力される。カウンタ11,12のCK入力端子には、ともにクロック信号iclkが入力される。カウンタ11,12のV出力端子から出力されるカウント値は、比較器14,15にそれぞれ入力される。
【0057】
比較器14,15は、ある所定の設定値Xと比較して入力カウント値が小さい場合にHレベルを出力する。カウンタ11から出力されるカウント値がこの設定値Xより小さい時、比較器14から出力される信号はHレベルとなる。同様に、カウンタ12から出力されるカウント値がこの設定値Xより小さい時、比較器15から出力される信号はHレベルとなる。比較器14,15から出力される信号がともにHレベルのとき、ANDゲート16から出力されるイネーブル信号ENはHレベルとなる。
【0058】
図11は、図10に示したUP/DNマスク装置6cがFD500に対してどのように接続されるかを示したブロック図である。
【0059】
図11のFD500は、非特許文献1の図20.5.1に記載されたFDである。FD500中のフリップフロップ回路501,502およびFSM503は、たとえば図5のフリップフロップ回路1,2およびFSM3にそれぞれ対応し、ANDゲート7にはFSM503からの出力信号uおよびイネーブル信号EN、ANDゲート8にはFSM503からの出力信号dおよびイネーブル信号ENがそれぞれ入力される。ただし、フリップフロップ回路501,502およびFSM503は、データ信号dataの立上りおよび立下りの双方に同期して動作する。
【0060】
このANDゲート7,8の働きにより、周波数比較器200,201と同じく、イネーブル信号ENがHレベルの時にのみ、FSM503からの出力信号u,dのHレベルがそれぞれアップ信号UP,ダウン信号DNのHレベルとして出力される。なお、ここでは、データ信号dataとして、1Gb/sのNRZ(Non Return to Zero)データ信号が用いられている。
【0061】
図12は、図10に示したUP/DNマスク装置6cの動作を説明するためのタイミング図である。
【0062】
時刻t1において、データ信号dataが立上り、データ信号とクロック信号との周波数差の比較判定が開始される。この比較判定は、図3において説明したのと同等の手続きにより、FSM503において行なわれる。
【0063】
また、データ信号dataが立上ることによって、カウンタ11は新たなカウントを開始し、一方でカウンタ12のカウント出力はゼロとなる。これにより、カウンタ11,12から出力されるカウント値はともに設定値Xより小さくなるので、比較器14,15から出力される信号はともにHレベルとなる。その結果、時刻t2において、ANDゲート16から出力されるイネーブル信号ENはHレベルとなる。
【0064】
しかしながら、時刻t1においてはイネーブル信号ENはLレベルなので、FSM503の出力(u,d)は伝達されず、アップ信号UP,ダウン信号DNとも常にLレベルとなる。すなわち、時刻t1での周波数差の比較判定結果は最終的には出力されない。なお、時刻t1以前においてイネーブル信号ENがLレベルなのは、図示していないが、時刻t1以前にデータ信号dataに同じ値が連続していたことを意味する。
【0065】
時刻t3において、カウント11の出力カウント数が設定値X=3に達したのを受けて、比較器14の出力がLレベルとなり、ANDゲートから出力されるイネーブル信号ENはLレベルに戻る。カウンタ11は、出力カウント数が限界値Eに達するまで、クロック信号iclkが立上るたびに出力カウント数を1ずつ増加させる。
【0066】
時刻t4において、データ信号dataが立下り、データ信号とクロック信号との周波数差の比較判定が再び開始される。この比較判定は、非特許文献1のFSM503において行なわれるので、これまで述べてきたこの発明の周波数比較器と異なり、データ信号dataの立下り時にも比較判定が行なわれる。
【0067】
また、データ信号dataが立下ることによって、今度は、カウンタ12が新たなカウントを開始し、一方でカウンタ11のカウント出力はゼロとなる。これにより、カウンタ11,12から出力されるカウント値はともに設定値Xより小さくなるので、時刻t5において、ANDゲート16から出力されるイネーブル信号ENは再びHレベルとなる。
【0068】
しかしながら、時刻t4においてはイネーブル信号ENはLレベルなので、FSM503の出力(u,d)は伝達されず、時刻t4においても周波数差の比較判定結果は最終的には出力されない。
【0069】
このように、イネーブル信号ENが変化した直後には周波数差の比較判定結果を出力しないことで、非特許文献1のFDにおいてもデータ信号の連続同一符号に起因した誤判定を回避することができる。
【0070】
なお、実施の形態1,2のフリップフロップ回路は、図11に示した非特許文献1のフリップフロップ回路501,502を除いて立上りにのみ動作するが、立下りにのみ動作するのであってもよい。
【0071】
また、データ信号dataの代わりに、クロック信号iclk,qclk以外のクロック信号clkを用いることによって、クロック信号clkとクロック信号iclk,qclkとの周波数差を比較判定することもできる。
【0072】
今回開示された実施の形態はすべての点で例示であって制限的なものではないと考えられるべきである。本発明の範囲は上記した説明ではなくて特許請求の範囲によって示され、特許請求の範囲と均等の意味および範囲内でのすべての変更が含まれることが意図される。
【0073】
【発明の効果】
以上のように、この発明によれば、データ信号が通常の状態から外れた場合に起こり得る周波数差の誤判定を回避することができる。
【図面の簡単な説明】
【図1】 この発明の実施の形態1による周波数比較器100の構成を示したブロック図である。
【図2】 FSM3の入出力関係を示した真理値表である。
【図3】 図1に示した周波数比較器100の動作を説明するためのタイミング図である。
【図4】 周波数比較器100の変形例である周波数比較器101の構成を示したブロック図である。
【図5】 この発明の実施の形態2による周波数比較器200の構成を示したブロック図である。
【図6】 周波数比較器200の変形例である周波数比較器201の構成を示したブロック図である。
【図7】 UP/DNマスク装置6aの構成を示したブロック図である。
【図8】 図7に示したUP/DNマスク装置6aの動作を説明するためのタイミング図である。
【図9】 UP/DNマスク装置6bの構成を示したブロック図である。
【図10】 UP/DNマスク装置6cの構成を示したブロック図である。
【図11】 図10に示したUP/DNマスク装置6cがFD500に対してどのように接続されるかを示したブロック図である。
【図12】 図10に示したUP/DNマスク装置6cの動作を説明するためのタイミング図である。
【符号の説明】
1,2,4,5,501,502 フリップフロップ回路、3,503 FSM、6,6a,6b,6c UP/DNマスク装置、7,8,16 ANDゲート、11,12 カウンタ、13 インバータ、14,15 比較器、100,101,200,201 周波数比較器、500 FD。
Claims (8)
- データ信号とクロック信号との周波数差の変動を検出する周波数比較器であって、
前記クロック信号を、前記データ信号の立上りエッジおよび立下りエッジのどちらか一方に応じて取込む第1のフリップフロップ回路と、
前記クロック信号から90度だけ位相のずれた第2のクロック信号を、前記第1のフリップフロップ回路と同期して取込む第2のフリップフロップ回路と、
前記クロック信号、前記第2のクロック信号、および前記第1、第2のフリップフロップ回路の保持データに基づいて、前記データ信号と前記クロック信号との周波数差の変動を検出し、前記検出の結果に応じて前記クロック信号の周波数の増減を指示する第1および第2の制御信号を出力する周波数差検出部と、
前記データ信号の同一符号が所定回数以上連続した場合に禁止信号を出力する連続同一符号検出部と、
前記第1の制御信号および前記禁止信号が入力される第1のANDゲートと、
前記第2の制御信号および前記禁止信号が入力される第2のANDゲートとを備える、周波数比較器。 - 前記第1のフリップフロップ回路の前段に接続され、前記クロック信号を前記第1のフリップフロップ回路と同期して取込む第3のフリップフロップ回路と、
前記第2のフリップフロップ回路の前段に接続され、前記クロック信号を前記第1のフリップフロップ回路と同期して取込む第4のフリップフロップ回路とをさらに備える、請求項1に記載の周波数比較器。 - 前記連続同一符号検出部は、
前記第1のフリップフロップ回路と同期して出力信号を反転する反転制御回路と、
前記反転制御回路による出力反転から次の出力反転までの期間に、前記クロック信号および前記第2のクロック信号のどちらか一方が何回立上ったかあるいは立下ったかを計測する第1のカウンタ回路と、
前記出力反転制御回路による出力反転から次の出力反転までの期間に、前記クロック信号および前記第2のクロック信号のどちらか一方が何回立上ったかあるいは立下ったかを、前記第1のカウンタ回路と相補に計測する第2のカウンタ回路と、
前記第1のカウンタ回路による第1のカウント値を第1の設定値と比較し、前記第1のカウント値が前記第1の設定値よりも小さければ第3の制御信号を出力する第1の比較器と、
前記第2のカウンタ回路による第2のカウント値を第2の設定値と比較し、前記第2のカウント値が前記第2の設定値よりも小さければ第4の制御信号を出力する第2の比較器と、
前記第3、第4の制御信号の入力を受けて前記禁止信号を出力する第3のANDゲートとを含む、請求項1に記載の周波数比較器。 - 前記禁止信号の位相を調整する位相調整器をさらに含む、請求項3に記載の周波数比較器。
- データ信号とクロック信号との周波数差の変動を検出する周波数比較器であって、
前記クロック信号を、前記データ信号の立上りエッジおよび立下りエッジに応じて取込む第1のフリップフロップ回路と、
前記クロック信号から90度だけ位相のずれた第2のクロック信号を、前記第1のフリップフロップ回路と同期して取込む第2のフリップフロップ回路と、
前記クロック信号、前記第2のクロック信号、および前記第1、第2のフリップフロップ回路の保持データに基づいて、前記データ信号と前記クロック信号との周波数差の変動を検出し、前記検出の結果に応じて前記クロック信号の周波数の増減を指示する第1および第2の制御信号を出力する周波数差検出部と、
前記データ信号の同一符号が所定回数以上連続した場合に禁止信号を出力する連続同一符号検出部と、
前記第1の制御信号および前記禁止信号が入力される第1のANDゲートと、
前記第2の制御信号および前記禁止信号が入力される第2のANDゲートとを備える、周波数比較器。 - 前記第1のフリップフロップ回路の前段に接続され、前記クロック信号を前記第1のフリップフロップ回路と同期して取込む第3のフリップフロップ回路と、
前記第2のフリップフロップ回路の前段に接続され、前記クロック信号を前記第1のフリップフロップ回路と同期して取込む第4のフリップフロップ回路とをさらに備える、請求項5に記載の周波数比較器。 - 前記連続同一符号検出部は、
前記データ信号の立上りから立下りまでの期間に、前記クロック信号および前記第2のクロック信号のどちらか一方が何回立上ったかあるいは立下ったかを計測する第1のカウンタ回路と、
前記データ信号の立上りから立下りまでの期間に、前記クロック信号および前記第2のクロック信号のどちらか一方が何回立上ったかあるいは立下ったかを、前記第1のカウンタ回路と相補に計測する第2のカウンタ回路と、
前記第1のカウンタ回路による第1のカウント値を第1の設定値と比較し、前記第1のカウント値が前記第1の設定値よりも小さければ第3の制御信号を出力する第1の比較器と、
前記第2のカウンタ回路による第2のカウント値を第2の設定値と比較し、前記第2のカウント値が前記第2の設定値よりも小さければ第4の制御信号を出力する第2の比較器と、
前記第3、第4の制御信号の入力を受けて前記禁止信号を出力する第3のANDゲートとを含む、請求項5または6に記載の周波数比較器。 - 前記禁止信号の位相を調整する位相調整器をさらに含む、請求項7に記載の周波数比較器。
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