JP2003168647A - 半導体装置の製造方法および半導体装置 - Google Patents
半導体装置の製造方法および半導体装置Info
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- JP2003168647A JP2003168647A JP2002270328A JP2002270328A JP2003168647A JP 2003168647 A JP2003168647 A JP 2003168647A JP 2002270328 A JP2002270328 A JP 2002270328A JP 2002270328 A JP2002270328 A JP 2002270328A JP 2003168647 A JP2003168647 A JP 2003168647A
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Abstract
(57)【要約】
【課題】 ゲート絶縁膜等の絶縁特性を向上し、ゲート
電極等の低抵抗化を実現し、チャネル層等の移動度及び
信頼性を向上することを可能とし、また欠陥のないシリ
コン層等を具備し、また工程数も低減したＳＯＩ構造を
有する基板を用いた半導体装置の製造方法および半導体
装置を提供する。 【解決手段】 非晶質の第１の半導体層３ａ上にエピタ
キシャル成長により所定の結晶面方位をもつ結晶性絶縁
層２ｂを堆積する工程と、この結晶性絶縁層２ｂ上に非
晶質の第２の半導体層３ｂを堆積する工程と、前記結晶
性絶縁層２ｂを核として前記第１及び第２の半導体層３
ａ，３ｂを固相成長し、多結晶または単結晶化する工程
と、前記第１、第２の半導体層３ａ，３ｂに機能素子を
組み込む工程とを具備する半導体装置の製造方法。
電極等の低抵抗化を実現し、チャネル層等の移動度及び
信頼性を向上することを可能とし、また欠陥のないシリ
コン層等を具備し、また工程数も低減したＳＯＩ構造を
有する基板を用いた半導体装置の製造方法および半導体
装置を提供する。 【解決手段】 非晶質の第１の半導体層３ａ上にエピタ
キシャル成長により所定の結晶面方位をもつ結晶性絶縁
層２ｂを堆積する工程と、この結晶性絶縁層２ｂ上に非
晶質の第２の半導体層３ｂを堆積する工程と、前記結晶
性絶縁層２ｂを核として前記第１及び第２の半導体層３
ａ，３ｂを固相成長し、多結晶または単結晶化する工程
と、前記第１、第２の半導体層３ａ，３ｂに機能素子を
組み込む工程とを具備する半導体装置の製造方法。
Description
【０００１】
【発明の属する技術分野】本発明は、半導体装置の製造
方法及び装置に関する。
方法及び装置に関する。
【０００２】
【従来の技術】近年、電気的な書き込み及び消去が可能
な不揮発性半導体メモリ（ＥＥＰＲＯＭ）や論理演算素
子及び薄膜トランジスタなどに代表されるように、シリ
コン系素子の微細化及び高性能化が要求されている。こ
れらの素子のうち例えば不揮発性半導体メモリや論理演
算素子は、性能を維持していくために、微細化されるほ
どゲート絶縁膜を薄膜化する必要がある。しかし、従来
のシリコン酸化膜やシリコン窒化膜では、薄膜化すると
リーク電流が増大するという問題を本質的に有してお
り、これらの膜で素子の微細化及び高性能化の実現が困
難になってきている。
な不揮発性半導体メモリ（ＥＥＰＲＯＭ）や論理演算素
子及び薄膜トランジスタなどに代表されるように、シリ
コン系素子の微細化及び高性能化が要求されている。こ
れらの素子のうち例えば不揮発性半導体メモリや論理演
算素子は、性能を維持していくために、微細化されるほ
どゲート絶縁膜を薄膜化する必要がある。しかし、従来
のシリコン酸化膜やシリコン窒化膜では、薄膜化すると
リーク電流が増大するという問題を本質的に有してお
り、これらの膜で素子の微細化及び高性能化の実現が困
難になってきている。
【０００３】このためにゲート絶縁膜としてシリコン酸
化膜やシリコン窒化膜よりも高い誘電率を有する高誘電
体膜、例えばチタン酸化物、ジルコニウム酸化物、ハフ
ニウム酸化物などを用いて、酸化膜換算膜厚はそのまま
に実際の膜厚を厚くして、リーク電流を低減し高い絶縁
特性を達成する技術も開発されている。しかしさらなる
絶縁特性の向上が求められている。
化膜やシリコン窒化膜よりも高い誘電率を有する高誘電
体膜、例えばチタン酸化物、ジルコニウム酸化物、ハフ
ニウム酸化物などを用いて、酸化膜換算膜厚はそのまま
に実際の膜厚を厚くして、リーク電流を低減し高い絶縁
特性を達成する技術も開発されている。しかしさらなる
絶縁特性の向上が求められている。
【０００４】さらに、このような素子ではゲート電極に
多結晶シリコンを用いて、ｐタイプ及びｎタイプのドー
ピングを行い仕事関数の調整及び抵抗の低減を図ること
が成されている。しかしゲート電極等のさらなる低抵抗
化が求められている。
多結晶シリコンを用いて、ｐタイプ及びｎタイプのドー
ピングを行い仕事関数の調整及び抵抗の低減を図ること
が成されている。しかしゲート電極等のさらなる低抵抗
化が求められている。
【０００５】一方、例えば液晶などに用いられる薄膜ト
ランジスタにおいては、高機能化、高性能化及び高速化
のためにチャネルシリコン層のキャリア移動度を増加す
ることや素子の信頼性を向上することが要求されてい
る。このためにチャネルシリコン層の形成条件、例えば
成膜条件やレーザーアニール条件などを最適化し、チャ
ネルシリコン層を多結晶化して結晶粒径などを制御する
方法が検討されている。しかしさらなるチャネルシリコ
ン層等の移動度向上及び信頼性の向上が求められてい
る。
ランジスタにおいては、高機能化、高性能化及び高速化
のためにチャネルシリコン層のキャリア移動度を増加す
ることや素子の信頼性を向上することが要求されてい
る。このためにチャネルシリコン層の形成条件、例えば
成膜条件やレーザーアニール条件などを最適化し、チャ
ネルシリコン層を多結晶化して結晶粒径などを制御する
方法が検討されている。しかしさらなるチャネルシリコ
ン層等の移動度向上及び信頼性の向上が求められてい
る。
【０００６】また、半導体装置の高速化を図るためにＳ
ＯＩ（Ｓｉｌｉｃｏｎ Ｏｎ Ｉｎｓｕｌａｔｏｒ）基
板と呼ばれる絶縁膜上に形成された単結晶シリコンをチ
ャネルとするトランジスタの開発が行われている。
ＯＩ（Ｓｉｌｉｃｏｎ Ｏｎ Ｉｎｓｕｌａｔｏｒ）基
板と呼ばれる絶縁膜上に形成された単結晶シリコンをチ
ャネルとするトランジスタの開発が行われている。
【０００７】ＳＯＩ基板は、一方法としてシリコン基板
中に表面から酸素イオンを高加速電圧でイオン注入し高
温でアニールして、基板中間に層状のＳｉＯ２を形成し
ていたが、この方法ではイオンにより表面のシリコン膜
に欠陥が入るという問題がある。また、シリコン酸化膜
が形成されたシリコン基板と通常のシリコン基板をこの
シリコン酸化膜をはさんで張り合わせ、一方のシリコン
基板の表面を研磨してＳＯＩ基板を形成する方法があ
る。この方法は工程数が多く基板が高価になるという問
題がある。
中に表面から酸素イオンを高加速電圧でイオン注入し高
温でアニールして、基板中間に層状のＳｉＯ２を形成し
ていたが、この方法ではイオンにより表面のシリコン膜
に欠陥が入るという問題がある。また、シリコン酸化膜
が形成されたシリコン基板と通常のシリコン基板をこの
シリコン酸化膜をはさんで張り合わせ、一方のシリコン
基板の表面を研磨してＳＯＩ基板を形成する方法があ
る。この方法は工程数が多く基板が高価になるという問
題がある。
【０００８】また、単結晶シリコン上にＣｅＯ２膜を成
長させ、その上にシリコン膜を気相成長させる方法が提
案されている（例えば非特許文献１参照）。しかしなが
ら、成長膜の配向性が低く、膜質の均一性に欠け信頼性
のある機能素子を形成することができない。
長させ、その上にシリコン膜を気相成長させる方法が提
案されている（例えば非特許文献１参照）。しかしなが
ら、成長膜の配向性が低く、膜質の均一性に欠け信頼性
のある機能素子を形成することができない。
【０００９】
【非特許文献１】ザ、ジャパン、ソサエティ、オブ、アプラ
イド、フィジックス発行「ジャパン・ジャーナル・アプラ
イド・フィジックス」、第４０巻（２００１年８月）（第
４７６９−４７７３頁）
イド、フィジックス発行「ジャパン・ジャーナル・アプラ
イド・フィジックス」、第４０巻（２００１年８月）（第
４７６９−４７７３頁）
【００１０】
【発明が解決しようとする課題】このようにゲート絶縁
膜等の絶縁特性の向上、ゲート電極等の低抵抗化、チャ
ネルシリコン層等の移動度向上及び信頼性の向上が課題
となっている。また、ＳＯＩ基板において、シリコン膜
に欠陥が入る問題や工程数が多くなることにより基板が
高価になる問題がある。
膜等の絶縁特性の向上、ゲート電極等の低抵抗化、チャ
ネルシリコン層等の移動度向上及び信頼性の向上が課題
となっている。また、ＳＯＩ基板において、シリコン膜
に欠陥が入る問題や工程数が多くなることにより基板が
高価になる問題がある。
【００１１】本発明は、このような問題に鑑みて成され
たもので、ゲート絶縁膜等の絶縁特性を向上し、ゲート
電極等の低抵抗化を実現し、チャネル層等の移動度及び
信頼性を向上することを可能とした半導体装置及びその
製造方法を提供することを目的とする。
たもので、ゲート絶縁膜等の絶縁特性を向上し、ゲート
電極等の低抵抗化を実現し、チャネル層等の移動度及び
信頼性を向上することを可能とした半導体装置及びその
製造方法を提供することを目的とする。
【００１２】また、欠陥のないシリコン層等を具備し、
また工程数も低減したＳＯＩ構造を有する基板を用いた
半導体装置の製造方法を提供することを目的とする。
また工程数も低減したＳＯＩ構造を有する基板を用いた
半導体装置の製造方法を提供することを目的とする。
【００１３】
【課題を解決するための手段】上記目的を達成するため
に、本発明は、非晶質半導体層と所定の結晶面方位に配
向した結晶性絶縁層とを接触させこの絶縁層を核として
前記非晶質半導体層を固相成長させ、結晶面方位がそろ
った多結晶、または単結晶の結晶性半導体層にする工程
と、前記結晶性半導体層をベースに機能素子を形成する
工程とを具備することを特徴とする半導体装置の製造方
法を得るものである。
に、本発明は、非晶質半導体層と所定の結晶面方位に配
向した結晶性絶縁層とを接触させこの絶縁層を核として
前記非晶質半導体層を固相成長させ、結晶面方位がそろ
った多結晶、または単結晶の結晶性半導体層にする工程
と、前記結晶性半導体層をベースに機能素子を形成する
工程とを具備することを特徴とする半導体装置の製造方
法を得るものである。
【００１４】前記絶縁層はエピタキシャル成長により、
非晶質半導体層の上に温度３００℃から７００℃で、酸
素分圧１０−８から１０−５Ｔｏｒｒで希土類金属を酸
化物として堆積することが好ましい。
非晶質半導体層の上に温度３００℃から７００℃で、酸
素分圧１０−８から１０−５Ｔｏｒｒで希土類金属を酸
化物として堆積することが好ましい。
【００１５】希土類物がＣｅＯ２であることが好まし
い。
い。
【００１６】さらに、前記絶縁層の結晶面方位が（１１
０）または（１１１）であることが好ましい。
０）または（１１１）であることが好ましい。
【００１７】非晶質半導体層の固相成長の温度は４００
℃から１０００℃の範囲とするのが実用的である。
℃から１０００℃の範囲とするのが実用的である。
【００１８】前記非晶質半導体層がＳｉであり、前記絶
縁層がＣｅＯ２であることがけ好ましい。
縁層がＣｅＯ２であることがけ好ましい。
【００１９】さらに本発明は、第１の半導体層上にエピ
タキシャル成長により所定の結晶面方位をもつ結晶性絶
縁層を堆積する工程と、前記絶縁層上に非晶質の第２の
半導体層を形成する工程と、前記絶縁層を核として前記
第２の半導体層を固相成長させ結晶性層を形成する工程
と、前記結晶性層に機能素子を形成する工程とを具備す
ることを特徴とする半導体装置の製造方法を得るもので
ある。
タキシャル成長により所定の結晶面方位をもつ結晶性絶
縁層を堆積する工程と、前記絶縁層上に非晶質の第２の
半導体層を形成する工程と、前記絶縁層を核として前記
第２の半導体層を固相成長させ結晶性層を形成する工程
と、前記結晶性層に機能素子を形成する工程とを具備す
ることを特徴とする半導体装置の製造方法を得るもので
ある。
【００２０】前記第１の半導体層が多結晶または単結晶
でよい。
でよい。
【００２１】前記第１の半導体層が非晶質でよく、前記
絶縁層を核として固相成長させ結晶化された層となるよ
うにすることができる。
絶縁層を核として固相成長させ結晶化された層となるよ
うにすることができる。
【００２２】さらに本発明は、Ｓｉを含む絶縁基板上に
非晶質Ｓｉ層を堆積する工程と、前記非晶質Ｓｉ層上に
ＣｅＯ２絶縁層を成長させ所定の結晶面方位に配向した
結晶性絶縁層を堆積する工程と、前記ＣｅＯ２の結晶性
絶縁層を核として前記非晶質Ｓｉ層を固相成長させ多結
晶または単結晶半導体基板に形成する工程と、この半導
体基板に機能素子を形成する工程とを具備することを特
徴とする半導体装置の製造方法を得るものである。
非晶質Ｓｉ層を堆積する工程と、前記非晶質Ｓｉ層上に
ＣｅＯ２絶縁層を成長させ所定の結晶面方位に配向した
結晶性絶縁層を堆積する工程と、前記ＣｅＯ２の結晶性
絶縁層を核として前記非晶質Ｓｉ層を固相成長させ多結
晶または単結晶半導体基板に形成する工程と、この半導
体基板に機能素子を形成する工程とを具備することを特
徴とする半導体装置の製造方法を得るものである。
【００２３】さらに本発明は、第１の半導体層上に所定
の結晶面方位に配向した結晶性絶縁層をエピタキシャル
成長する工程と、前記絶縁層上に非晶質の第２の半導体
層を形成する工程と、前記絶縁層を核として前記第２の
半導体層を固相成長させる工程と、前記絶縁層および前
記第２の半導体層をゲート絶縁膜およびゲート電極とな
る領域を残してエッチング除去する工程と、前記領域の
両側の前記第１の半導体層にこの半導体層と異なる導電
型の不純物を拡散し、ソース及びドレイン領域を形成し
ＭＩＳトランジスタを形成する工程と、を具備する半導
体装置の製造方法を得るものである。
の結晶面方位に配向した結晶性絶縁層をエピタキシャル
成長する工程と、前記絶縁層上に非晶質の第２の半導体
層を形成する工程と、前記絶縁層を核として前記第２の
半導体層を固相成長させる工程と、前記絶縁層および前
記第２の半導体層をゲート絶縁膜およびゲート電極とな
る領域を残してエッチング除去する工程と、前記領域の
両側の前記第１の半導体層にこの半導体層と異なる導電
型の不純物を拡散し、ソース及びドレイン領域を形成し
ＭＩＳトランジスタを形成する工程と、を具備する半導
体装置の製造方法を得るものである。
【００２４】さらにまた、本発明は、非晶質の第１の半
導体層上に所定の結晶面方位に配向した結晶性絶縁層を
成長する工程と、前記絶縁層上に非晶質の第２の半導体
層を形成する工程と、前記絶縁層を核として少なくとも
前記第１の半導体層を固相成長させる工程と、前記絶縁
層および前記第２の半導体層を、ゲート絶縁膜およびゲ
ート電極となる領域を残してエッチング除去する工程
と、前記領域の両側の前記第１の半導体層にこの半導体
層と異なる導電型の不純物を拡散し、ソース及びドレイ
ン領域を形成しＭＩＳトランジスタを形成する工程と、
を具備してなる半導体装置の製造方法を得るものであ
る。
導体層上に所定の結晶面方位に配向した結晶性絶縁層を
成長する工程と、前記絶縁層上に非晶質の第２の半導体
層を形成する工程と、前記絶縁層を核として少なくとも
前記第１の半導体層を固相成長させる工程と、前記絶縁
層および前記第２の半導体層を、ゲート絶縁膜およびゲ
ート電極となる領域を残してエッチング除去する工程
と、前記領域の両側の前記第１の半導体層にこの半導体
層と異なる導電型の不純物を拡散し、ソース及びドレイ
ン領域を形成しＭＩＳトランジスタを形成する工程と、
を具備してなる半導体装置の製造方法を得るものであ
る。
【００２５】さらに、本発明は、第１の半導体層と第２
の半導体層間に結晶面方位をもつエピタキシャル成長さ
れた結晶性絶縁層を有し、前記第１の半導体層と第２の
半導体層の少なくとも一方は前記絶縁層を核として非晶
質層から固相成長された結晶面方位が単一に配向してい
る多結晶または単結晶の半導体層であり、前記絶縁層を
ゲート絶縁膜とし、前記第１の半導体層をソース、ドレ
イン領域とし、前記第２の半導体層をゲート電極として
なるＭＩＳトランジスタを含む半導体装置を得るもので
ある。
の半導体層間に結晶面方位をもつエピタキシャル成長さ
れた結晶性絶縁層を有し、前記第１の半導体層と第２の
半導体層の少なくとも一方は前記絶縁層を核として非晶
質層から固相成長された結晶面方位が単一に配向してい
る多結晶または単結晶の半導体層であり、前記絶縁層を
ゲート絶縁膜とし、前記第１の半導体層をソース、ドレ
イン領域とし、前記第２の半導体層をゲート電極として
なるＭＩＳトランジスタを含む半導体装置を得るもので
ある。
【００２６】さらに、本発明は、多結晶或いは単結晶の
第１の半導体層と、前記半導体層上にエピタキシャル成
長された希土類酸化物からなる絶縁層と、前記絶縁層上
に形成された多結晶或いは単結晶の第２の半導体層とを
具備し、少なくとも前記第２の半導体層を使用した機能
素子を備えてなることを特徴とする半導体装置を得るも
のである。
第１の半導体層と、前記半導体層上にエピタキシャル成
長された希土類酸化物からなる絶縁層と、前記絶縁層上
に形成された多結晶或いは単結晶の第２の半導体層とを
具備し、少なくとも前記第２の半導体層を使用した機能
素子を備えてなることを特徴とする半導体装置を得るも
のである。
【００２７】この場合、前記第１及び第２の半導体層の
少なくとも一方がシリコンからなることが好ましい。
少なくとも一方がシリコンからなることが好ましい。
【００２８】さらに、前記絶縁層が前記絶縁層がＣｅＯ
２、Ｄｙ２Ｏ３、Ｙ２Ｏ３、Ｌａ ２Ｏ３、Ｐｒ２Ｏ３、
Ｇｄ２Ｏ３、ＳｒＴｉＯ３，ＳｒＺｒＯ３，Ｓｒ（Ｔｉ
Ｚｒ）Ｏ３，ＳｒＣｅＯ３、ＭｇＯ，Ｃａｏ，ＳｒＯ，
ＢａＯ、ＭｇＡｌ２Ｏ４、Ａｌ２Ｏ３の少なくとも一種
からなることが好ましい。とりわけ、成膜性からＣｅＯ
２が好ましい。
２、Ｄｙ２Ｏ３、Ｙ２Ｏ３、Ｌａ ２Ｏ３、Ｐｒ２Ｏ３、
Ｇｄ２Ｏ３、ＳｒＴｉＯ３，ＳｒＺｒＯ３，Ｓｒ（Ｔｉ
Ｚｒ）Ｏ３，ＳｒＣｅＯ３、ＭｇＯ，Ｃａｏ，ＳｒＯ，
ＢａＯ、ＭｇＡｌ２Ｏ４、Ａｌ２Ｏ３の少なくとも一種
からなることが好ましい。とりわけ、成膜性からＣｅＯ
２が好ましい。
【００２９】さらに、前記第１及び第２の半導体層の少
なくとも一方の結晶面方位が単一に配向していることが
好ましい。
なくとも一方の結晶面方位が単一に配向していることが
好ましい。
【００３０】
【発明の実施の形態】以下、図面を用いて本発明の実施
形態について詳細に説明する。また、本発明は、以下の
実施形態に限定されるものではなく、種々工夫して用い
ることができる。図１は、本発明による半導体装置の構
造断面図である。
形態について詳細に説明する。また、本発明は、以下の
実施形態に限定されるものではなく、種々工夫して用い
ることができる。図１は、本発明による半導体装置の構
造断面図である。
【００３１】図１（ａ）に示す半導体装置は、単結晶ｐ
型シリコン基板１ａ上に、シリコン酸化物等からなる第
１の絶縁層２ａが形成されている。この第１の絶縁層２
ａ上にはシリコン等からなる第１の半導体層３ａが形成
されている。この第１の半導体層３ａの出発構造は非晶
質であり、表面が平坦に形成されている。この第１の半
導体層３ａ上には、酸化セリウム（ＣｅＯ２）等の希土
類酸化物からなる第２の絶縁層２ｂがエピタキシャル成
長されている。この酸化セリウムの第２の絶縁層２ｂは
下地の結晶性を問わず、結晶面方位が一定の方向にそろ
った多結晶または単結晶の層になる。この第２の絶縁層
２ｂの結晶面方位として（１１１）、（１１０）を構成
させやすい。この第２の絶縁層２ｂ上には、シリコン等
からなる第２の半導体層３ｂが形成されている。
型シリコン基板１ａ上に、シリコン酸化物等からなる第
１の絶縁層２ａが形成されている。この第１の絶縁層２
ａ上にはシリコン等からなる第１の半導体層３ａが形成
されている。この第１の半導体層３ａの出発構造は非晶
質であり、表面が平坦に形成されている。この第１の半
導体層３ａ上には、酸化セリウム（ＣｅＯ２）等の希土
類酸化物からなる第２の絶縁層２ｂがエピタキシャル成
長されている。この酸化セリウムの第２の絶縁層２ｂは
下地の結晶性を問わず、結晶面方位が一定の方向にそろ
った多結晶または単結晶の層になる。この第２の絶縁層
２ｂの結晶面方位として（１１１）、（１１０）を構成
させやすい。この第２の絶縁層２ｂ上には、シリコン等
からなる第２の半導体層３ｂが形成されている。
【００３２】ここで、エピタキシャル成長した結晶性絶
縁層２ｂは、所定の結晶面方位例えば（１１１）であ
り、多結晶構造の場合、方位が単一にそろって配向され
る。これを核として、その接触面から第１及び第２の半
導体層３ａ及び３ｂを、非晶質から多結晶或いは単結晶
に固相成長する。ここで非晶質から多結晶或いは単結晶
に固相成長させた層は、第１及び第２の半導体層３ａ及
び３ｂの両方或いはどちらか一方のみでもよい。固相成
長された層は絶縁層２ｂと同じ（１１１）配向の多結晶
または単結晶となる。また、この相は出発構造の形状を
そのまま受け継ぎ、表面が平坦のまま結晶面方位がそろ
っている。このため、結晶界面が層厚方向に規則的に延
びた均質な構造となる。
縁層２ｂは、所定の結晶面方位例えば（１１１）であ
り、多結晶構造の場合、方位が単一にそろって配向され
る。これを核として、その接触面から第１及び第２の半
導体層３ａ及び３ｂを、非晶質から多結晶或いは単結晶
に固相成長する。ここで非晶質から多結晶或いは単結晶
に固相成長させた層は、第１及び第２の半導体層３ａ及
び３ｂの両方或いはどちらか一方のみでもよい。固相成
長された層は絶縁層２ｂと同じ（１１１）配向の多結晶
または単結晶となる。また、この相は出発構造の形状を
そのまま受け継ぎ、表面が平坦のまま結晶面方位がそろ
っている。このため、結晶界面が層厚方向に規則的に延
びた均質な構造となる。
【００３３】また、図１（ｂ）に示す半導体装置は、酸
化ケイ素が主成分であるガラス基板１ｂ上にシリコン等
からなる出発構造が非晶質の第１の半導体層３ａが形成
されている。この層面は平坦に形成される。この第１の
半導体層３ａ上には、酸化セリウム（ＣｅＯ２）等の希
土類酸化物からなる結晶性絶縁層２ｂがエピタキシャル
成長され所定の結晶面方位例えば（１１１）の多結晶構
造であり、方位が単一にそろって形成されている。この
絶縁層２ｂ上には、シリコン等からなる出発構造が非晶
質の第２の半導体層３ｂが形成されている。
化ケイ素が主成分であるガラス基板１ｂ上にシリコン等
からなる出発構造が非晶質の第１の半導体層３ａが形成
されている。この層面は平坦に形成される。この第１の
半導体層３ａ上には、酸化セリウム（ＣｅＯ２）等の希
土類酸化物からなる結晶性絶縁層２ｂがエピタキシャル
成長され所定の結晶面方位例えば（１１１）の多結晶構
造であり、方位が単一にそろって形成されている。この
絶縁層２ｂ上には、シリコン等からなる出発構造が非晶
質の第２の半導体層３ｂが形成されている。
【００３４】ここで、エピタキシャル成長した結晶性絶
縁層２ｂにより、これを核として、第１及び第２の半導
体層３ａ、３ｂを、非晶質から多結晶或いは単結晶に固
相成長する。ここで非晶質から多結晶或いは単結晶に固
相成長する層は、第１及び第２の半導体層３ａ及び３ｂ
の両方或いはどちらか一方のみでもよい。固相成長され
た層の配向は結晶性絶縁層２ｂの配向と同じ例えば（１
１１）となる。
縁層２ｂにより、これを核として、第１及び第２の半導
体層３ａ、３ｂを、非晶質から多結晶或いは単結晶に固
相成長する。ここで非晶質から多結晶或いは単結晶に固
相成長する層は、第１及び第２の半導体層３ａ及び３ｂ
の両方或いはどちらか一方のみでもよい。固相成長され
た層の配向は結晶性絶縁層２ｂの配向と同じ例えば（１
１１）となる。
【００３５】結晶性絶縁層２ｂは、シリコン層上でエピ
タキシャル成長する絶縁膜であれば、酸化セリウム膜に
限定されない。
タキシャル成長する絶縁膜であれば、酸化セリウム膜に
限定されない。
【００３６】膜として、希土類酸化物としてＤｙ
２Ｏ３、Ｙ２Ｏ３、Ｌａ２Ｏ３、Ｐｒ２Ｏ ３、Ｇｄ２Ｏ
３が適用可能である。さらに、ＳｒＴｉＯ３，ＳｒＺｒ
Ｏ３，Ｓｒ（ＴｉＺｒ）Ｏ３，ＳｒＣｅＯ３などのペロ
ブスカイト系酸化物、ＭｇＯ，Ｃａｏ，ＳｒＯ，ＢａＯ
などの岩塩構造酸化物、ＭｇＡｌ２Ｏ４などのスピネル
構造酸化物やＡｌ２Ｏ３が適用可能である。
２Ｏ３、Ｙ２Ｏ３、Ｌａ２Ｏ３、Ｐｒ２Ｏ ３、Ｇｄ２Ｏ
３が適用可能である。さらに、ＳｒＴｉＯ３，ＳｒＺｒ
Ｏ３，Ｓｒ（ＴｉＺｒ）Ｏ３，ＳｒＣｅＯ３などのペロ
ブスカイト系酸化物、ＭｇＯ，Ｃａｏ，ＳｒＯ，ＢａＯ
などの岩塩構造酸化物、ＭｇＡｌ２Ｏ４などのスピネル
構造酸化物やＡｌ２Ｏ３が適用可能である。
【００３７】非晶質から多結晶或いは単結晶に固相成長
する層の結晶面の方位は核となる結晶性絶縁層に応じ
て、（１１１）（１１０）（１００）などに形成され
る。
する層の結晶面の方位は核となる結晶性絶縁層に応じ
て、（１１１）（１１０）（１００）などに形成され
る。
【００３８】このようにして得られる図１（ａ）（ｂ）
の構造を用いて、例えば第１の半導体層３ａをチャネル
領域、絶縁層２ｂをゲート絶縁膜、第２の半導体層３ｂ
をゲート電極としてＳＯＩ構造を有する電界効果トラン
ジスタ（図３、図５）を構成することができる。
の構造を用いて、例えば第１の半導体層３ａをチャネル
領域、絶縁層２ｂをゲート絶縁膜、第２の半導体層３ｂ
をゲート電極としてＳＯＩ構造を有する電界効果トラン
ジスタ（図３、図５）を構成することができる。
【００３９】図２に、このようにして形成した多結晶シ
リコン膜３ａ及び３ｂのサンプルの（１１１）配向率を
調べ、従来のイオンインプラで作製したＳＯＩ基板上に
形成した多結晶シリコン膜のサンプルと比較した。
リコン膜３ａ及び３ｂのサンプルの（１１１）配向率を
調べ、従来のイオンインプラで作製したＳＯＩ基板上に
形成した多結晶シリコン膜のサンプルと比較した。
【００４０】図２に示すように、本発明の方法で単結晶
化させたサンプルは、ドットマークＡで示すように全て
のサンプルで単結晶化していた。また多結晶シリコンに
固相成長させたサンプルは、サークルマークＢで示すよ
うにほぼ１００％（１１１）軸方向に一軸配向した膜を
得ることが可能となる。一方、イオンインプラで作製し
たＳＯＩ基板上に多結晶シリコン膜を形成したもので
は、三角マークＣで示すように高々７０％（１１１）軸
方向に配向した膜であり、（１１１）軸方向以外に配向
した結晶粒もランダムに生成される。
化させたサンプルは、ドットマークＡで示すように全て
のサンプルで単結晶化していた。また多結晶シリコンに
固相成長させたサンプルは、サークルマークＢで示すよ
うにほぼ１００％（１１１）軸方向に一軸配向した膜を
得ることが可能となる。一方、イオンインプラで作製し
たＳＯＩ基板上に多結晶シリコン膜を形成したもので
は、三角マークＣで示すように高々７０％（１１１）軸
方向に配向した膜であり、（１１１）軸方向以外に配向
した結晶粒もランダムに生成される。
【００４１】また、絶縁膜２ｂとして、酸化セリウムに
代表される高誘電率の希土類酸化物を用い、これをゲー
ト絶縁膜として電界効果トランジスタを作製すること
で、ゲート絶縁膜の誘電率が８以上となり、リーク電流
を低減させ、実行酸化膜厚（ｔｅｆｆ）が１．０ｎｍの
極めて高性能なトランジスタを作製することができる。
代表される高誘電率の希土類酸化物を用い、これをゲー
ト絶縁膜として電界効果トランジスタを作製すること
で、ゲート絶縁膜の誘電率が８以上となり、リーク電流
を低減させ、実行酸化膜厚（ｔｅｆｆ）が１．０ｎｍの
極めて高性能なトランジスタを作製することができる。
【００４２】図３に、このようにして構成されたＳＯＩ
構造を有するｎチャネル電界効果トランジスタの断面図
を示す。
構造を有するｎチャネル電界効果トランジスタの断面図
を示す。
【００４３】図３に示すように、シリコン基板１ａ上に
シリコン酸化物等からなる埋め込み絶縁膜２ａが形成さ
れている。この埋め込み絶縁膜２ａは、例えば図１
（ａ）に示す第１の絶縁層２ａを用いることができる。
シリコン酸化物等からなる埋め込み絶縁膜２ａが形成さ
れている。この埋め込み絶縁膜２ａは、例えば図１
（ａ）に示す第１の絶縁層２ａを用いることができる。
【００４４】また、シリコン基板１ａ上には、シリコン
酸化物等からなる素子分離膜４が形成されている。素子
分離膜４の間の埋め込み絶縁膜２ａ上には、単結晶化さ
れたｐ型シリコン層３ａが形成されている。
酸化物等からなる素子分離膜４が形成されている。素子
分離膜４の間の埋め込み絶縁膜２ａ上には、単結晶化さ
れたｐ型シリコン層３ａが形成されている。
【００４５】このｐ型シリコン層３ａは、例えば図１
（ａ）の半導体層３ａを用いることができる。この層
は、例えばエピタキシャル成長した結晶性絶縁層２ｂを
核として非晶質から単結晶に固相成長することによって
形成される。
（ａ）の半導体層３ａを用いることができる。この層
は、例えばエピタキシャル成長した結晶性絶縁層２ｂを
核として非晶質から単結晶に固相成長することによって
形成される。
【００４６】ゲート絶縁膜２ｂ上には、例えば単結晶の
ｎ型シリコン層３ｂが形成されている。このシリコン層
３ｂは、例えば図１（ａ）の第２の半導体層３ｂを用い
ることができる。この層は、例えばエピタキシャル成長
した結晶性絶縁層２ｂを核として、非晶質から単結晶に
固相成長することによって形成することができる。
ｎ型シリコン層３ｂが形成されている。このシリコン層
３ｂは、例えば図１（ａ）の第２の半導体層３ｂを用い
ることができる。この層は、例えばエピタキシャル成長
した結晶性絶縁層２ｂを核として、非晶質から単結晶に
固相成長することによって形成することができる。
【００４７】この後、フォトリソグラフィでシリコン層
３ｂと結晶性絶縁層２ｂをエッチングし、ゲート電極３
ｂパターンとゲート絶縁膜２ｂパターンを形成する。こ
のゲート電極および絶縁膜の両側のシリコン層３ａに
は、例えばリンのイオン注入によってｎ型ソース、拡散
領域５及びｎ型ドレイン拡散領域５ｂが形成されてい
る。このゲート絶縁膜２ｂは、例えば図１（ａ）の第２
の絶縁層２ｂに相当する。
３ｂと結晶性絶縁層２ｂをエッチングし、ゲート電極３
ｂパターンとゲート絶縁膜２ｂパターンを形成する。こ
のゲート電極および絶縁膜の両側のシリコン層３ａに
は、例えばリンのイオン注入によってｎ型ソース、拡散
領域５及びｎ型ドレイン拡散領域５ｂが形成されてい
る。このゲート絶縁膜２ｂは、例えば図１（ａ）の第２
の絶縁層２ｂに相当する。
【００４８】また、全面に例えばＣＶＤ法により形成さ
れたシリコン酸化膜からなる層間絶縁膜６が前面に堆積
され、ゲート電極３ｂ、ソース拡散領域５ａ及びドレイ
ン拡散領域５ｂの位置にコンタクト孔が形成され、配線
となるＡｌ電極７がスパッタにより形成されパターニン
グされている。
れたシリコン酸化膜からなる層間絶縁膜６が前面に堆積
され、ゲート電極３ｂ、ソース拡散領域５ａ及びドレイ
ン拡散領域５ｂの位置にコンタクト孔が形成され、配線
となるＡｌ電極７がスパッタにより形成されパターニン
グされている。
【００４９】図４の曲線Ａは、本発明による図２で説明
した（１１１）配向した多結晶シリコン層の膜厚とシー
ト抵抗との関係を示す図である。比較のために曲線Ｂ
に、従来のシリコン酸化膜上に非晶質シリコン膜を形成
し、熱処理によって多結晶化させた場合のランダムに配
向している多結晶シリコンの膜厚とシート抵抗との関係
を示している。
した（１１１）配向した多結晶シリコン層の膜厚とシー
ト抵抗との関係を示す図である。比較のために曲線Ｂ
に、従来のシリコン酸化膜上に非晶質シリコン膜を形成
し、熱処理によって多結晶化させた場合のランダムに配
向している多結晶シリコンの膜厚とシート抵抗との関係
を示している。
【００５０】図４に示すように、本発明の（１１１）配
向した多結晶シリコン膜（曲線Ａ）のシート抵抗は、従
来の多結晶シリコン膜（曲線Ｂ）と比較すると、低くな
っていることが分かる。シート抵抗は、同一膜厚で約３
０％低減することができる。
向した多結晶シリコン膜（曲線Ａ）のシート抵抗は、従
来の多結晶シリコン膜（曲線Ｂ）と比較すると、低くな
っていることが分かる。シート抵抗は、同一膜厚で約３
０％低減することができる。
【００５１】図５に、この（１１１）配向した多結晶シ
リコン膜をチャネルに利用した薄膜トランジスタの断面
図を示す。
リコン膜をチャネルに利用した薄膜トランジスタの断面
図を示す。
【００５２】図５に示すように、ガラス基板１ｂ上に、
（１１１）配向した多結晶シリコン膜３ａが形成されて
いる。多結晶シリコン膜３ａは、例えば図１（ｂ）に示
す第１の半導体層３ａを用いることができる。この層
は、高配向に成長した絶縁層２ｂを核として、非晶質か
ら多結晶に固相成長して形成される。また、ガラス基板
１ｂ上の多結晶シリコン膜３ａの一部分には、シリコン
を酸化してなる素子分離膜４が形成されている。
（１１１）配向した多結晶シリコン膜３ａが形成されて
いる。多結晶シリコン膜３ａは、例えば図１（ｂ）に示
す第１の半導体層３ａを用いることができる。この層
は、高配向に成長した絶縁層２ｂを核として、非晶質か
ら多結晶に固相成長して形成される。また、ガラス基板
１ｂ上の多結晶シリコン膜３ａの一部分には、シリコン
を酸化してなる素子分離膜４が形成されている。
【００５３】多結晶シリコン層３ａには、例えばリンの
イオン注入によってｎ型ソース拡散領域５ａ及びｎ型ド
レイン拡散領域５ｂが形成されている。また、多結晶シ
リコン層３ａ上には、例えば酸化セリウム等の希土類酸
化物からなるゲート絶縁膜２ｂが形成されている。この
ゲート絶縁膜２ｂは、例えば図１（ｂ）に示すエピタキ
シャル成長した結晶性絶縁層２ｂを用いることができ
る。
イオン注入によってｎ型ソース拡散領域５ａ及びｎ型ド
レイン拡散領域５ｂが形成されている。また、多結晶シ
リコン層３ａ上には、例えば酸化セリウム等の希土類酸
化物からなるゲート絶縁膜２ｂが形成されている。この
ゲート絶縁膜２ｂは、例えば図１（ｂ）に示すエピタキ
シャル成長した結晶性絶縁層２ｂを用いることができ
る。
【００５４】絶縁層２ｂ上には、例えばｎ型多結晶シリ
コン３ｂからなるゲート電極３ｂが形成されている。こ
のゲート電極３ｂは、例えば図１（ｂ）に示す第２の半
導体層３ｂを用いることができる。この層は、エピタキ
シャル成長した結晶性絶縁層２ｂを核として、非晶質か
ら単結晶に固相成長によって形成することができる。
コン３ｂからなるゲート電極３ｂが形成されている。こ
のゲート電極３ｂは、例えば図１（ｂ）に示す第２の半
導体層３ｂを用いることができる。この層は、エピタキ
シャル成長した結晶性絶縁層２ｂを核として、非晶質か
ら単結晶に固相成長によって形成することができる。
【００５５】また、全面に例えばＣＶＤ法により形成さ
れたシリコン酸化膜からなる層間絶縁膜６が堆積され、
ゲート電極３ｂ、ソース拡散領域５ａ及びドレイン拡散
領域５ｂの位置にコンタクト孔が形成され、配線となる
Ａｌ電極７がスパッタにより形成されパターニングされ
ている。
れたシリコン酸化膜からなる層間絶縁膜６が堆積され、
ゲート電極３ｂ、ソース拡散領域５ａ及びドレイン拡散
領域５ｂの位置にコンタクト孔が形成され、配線となる
Ａｌ電極７がスパッタにより形成されパターニングされ
ている。
【００５６】図６に、このような電界効果トランジスタ
のチャネルとして用いた（１１１）配向した多結晶シリ
コン膜３ａの実効移動度を示す。このとき比較としてガ
ラス基板に非晶質シリコン膜を堆積し、これをレーザー
によって多結晶化した膜をチャネルに用いたものを従来
の多結晶シリコン膜として、その実効移動度を示してい
る。
のチャネルとして用いた（１１１）配向した多結晶シリ
コン膜３ａの実効移動度を示す。このとき比較としてガ
ラス基板に非晶質シリコン膜を堆積し、これをレーザー
によって多結晶化した膜をチャネルに用いたものを従来
の多結晶シリコン膜として、その実効移動度を示してい
る。
【００５７】図６に示すように、従来の多結晶シリコン
膜をチャネルに用いると、結晶粒界によるキャリアの散
乱で、曲線Ｂのように実効移動度（μｅｆｆ）は、４０
ｃｍ ２Ｖ−１ｓ−１〜６０ｃｍ２Ｖ−１ｓ−１と低い上
に、サンプル間のばらつきも大きかったのに対し、本発
明による（１１１）配向した多結晶シリコン膜をチャネ
ルに用いることで、曲線Ａのように実効移動度は約８０
ｃｍ２Ｖ−１ｓ−１と向上し、さらにサンプル間のばら
つきも小さく抑えることができることが分かる。
膜をチャネルに用いると、結晶粒界によるキャリアの散
乱で、曲線Ｂのように実効移動度（μｅｆｆ）は、４０
ｃｍ ２Ｖ−１ｓ−１〜６０ｃｍ２Ｖ−１ｓ−１と低い上
に、サンプル間のばらつきも大きかったのに対し、本発
明による（１１１）配向した多結晶シリコン膜をチャネ
ルに用いることで、曲線Ａのように実効移動度は約８０
ｃｍ２Ｖ−１ｓ−１と向上し、さらにサンプル間のばら
つきも小さく抑えることができることが分かる。
【００５８】これは、本発明では、多結晶シリコン膜で
ありながら、（１１１）配向しているために、結晶粒界
におけるキャリアの散乱のポテンシャルエネルギーが均
一となり、その結果として図４に示したようにチャネル
抵抗が低下し、実効移動度が向上したためである。
ありながら、（１１１）配向しているために、結晶粒界
におけるキャリアの散乱のポテンシャルエネルギーが均
一となり、その結果として図４に示したようにチャネル
抵抗が低下し、実効移動度が向上したためである。
【００５９】次に、図７を用いて、本発明の半導体装置
の具体的な製造方法について詳細に説明する。ここでは
絶縁層が形成された基板上に、非晶質の半導体層を形成
し、この上に絶縁層をエピタキシャル成長する。そして
このエピタキシャル絶縁層を核として、非晶質の半導体
層を多結晶に固相成長したものである。
の具体的な製造方法について詳細に説明する。ここでは
絶縁層が形成された基板上に、非晶質の半導体層を形成
し、この上に絶縁層をエピタキシャル成長する。そして
このエピタキシャル絶縁層を核として、非晶質の半導体
層を多結晶に固相成長したものである。
【００６０】先ず、図７（ａ）に示すように、例えば、
面方位（１００）、比抵抗４Ωｃｍ〜６Ωｃｍのｐ型シ
リコン基板１ａを用意し、このｐ型シリコン基板１ａの
表面に通常の熱酸化法によって厚さ０．１μｍ程度のシ
リコン酸化膜２ａを形成する。
面方位（１００）、比抵抗４Ωｃｍ〜６Ωｃｍのｐ型シ
リコン基板１ａを用意し、このｐ型シリコン基板１ａの
表面に通常の熱酸化法によって厚さ０．１μｍ程度のシ
リコン酸化膜２ａを形成する。
【００６１】次に、シリコン酸化膜２ａ上に、例えばＣ
ＶＤ法によりモノシランガス（ＳｉＨ４）やジシランガ
ス（Ｓｉ２Ｈ６）等を用いて、非晶質シリコン膜３ｃを
形成する。この膜厚は膜をベースとして形成する機能素
子に応じて任意の厚さに調節できる。実用的には最大
０．５μｍである。
ＶＤ法によりモノシランガス（ＳｉＨ４）やジシランガ
ス（Ｓｉ２Ｈ６）等を用いて、非晶質シリコン膜３ｃを
形成する。この膜厚は膜をベースとして形成する機能素
子に応じて任意の厚さに調節できる。実用的には最大
０．５μｍである。
【００６２】次に、例えば分子線エピタキシー（ＭＢ
Ｅ）法を用いて、厚さ５ｎｍ程度の酸化セリウム等の希
土類酸化物からなる結晶性絶縁層２ｂをエピタキシャル
成長する。このとき、酸化セリウム膜２ｂは、成膜条件
により単結晶膜や所望の粒径の多結晶膜をエピタキシャ
ル成長することができる。
Ｅ）法を用いて、厚さ５ｎｍ程度の酸化セリウム等の希
土類酸化物からなる結晶性絶縁層２ｂをエピタキシャル
成長する。このとき、酸化セリウム膜２ｂは、成膜条件
により単結晶膜や所望の粒径の多結晶膜をエピタキシャ
ル成長することができる。
【００６３】ＣｅＯ２の成膜は分子線エピタキシー（Ｍ
ＢＥ）法により行い、成膜原料としては金属Ｃｅとオゾ
ン（Ｏ３）を用いた。基板温度を３００〜６００℃、オ
ゾンの分圧を５×１０−８〜１×１０−７Ｔｏｒｒに設
定して、ＣｅＯ２を非晶質層上に成膜した。この条件に
おいては、Ｘ線回折評価からＣｅＯ２は（１１０）に配
向していることが確認された。一方、基板温度を６５０
〜８５０℃、オゾン分圧を２Ｅ−７〜１Ｅ−６Ｔｏｒｒ
に設定して、ＣｅＯ２を非晶質層上に成膜した。このと
き、ＣｅＯ２は（１１１）方向に配向していることが確
認された。基板温度・オゾン分圧とも低い場合にはＣｅ
Ｏ２は（１１０）に配向し、基板温度・オゾン分圧とも
高い場合にはＣｅＯ２は（１１１）に配向した。つま
り、ＭＢＥ法における成膜条件を制御することにより、
ＣｅＯ２の配向方向を任意に制御することが可能である
ことがわかった。
ＢＥ）法により行い、成膜原料としては金属Ｃｅとオゾ
ン（Ｏ３）を用いた。基板温度を３００〜６００℃、オ
ゾンの分圧を５×１０−８〜１×１０−７Ｔｏｒｒに設
定して、ＣｅＯ２を非晶質層上に成膜した。この条件に
おいては、Ｘ線回折評価からＣｅＯ２は（１１０）に配
向していることが確認された。一方、基板温度を６５０
〜８５０℃、オゾン分圧を２Ｅ−７〜１Ｅ−６Ｔｏｒｒ
に設定して、ＣｅＯ２を非晶質層上に成膜した。このと
き、ＣｅＯ２は（１１１）方向に配向していることが確
認された。基板温度・オゾン分圧とも低い場合にはＣｅ
Ｏ２は（１１０）に配向し、基板温度・オゾン分圧とも
高い場合にはＣｅＯ２は（１１１）に配向した。つま
り、ＭＢＥ法における成膜条件を制御することにより、
ＣｅＯ２の配向方向を任意に制御することが可能である
ことがわかった。
【００６４】さらに、成膜時の基板温度が５００℃〜６
００℃で、酸素供給量がセリウム供給量の１〜２倍とす
ると単結晶化し、基板温度が３００℃〜５００℃では多
結晶化する。このとき室温に近いほど結晶粒径は小さく
なる。また、酸素供給量をセリウム供給量の２〜５倍に
しても多結晶化する。
００℃で、酸素供給量がセリウム供給量の１〜２倍とす
ると単結晶化し、基板温度が３００℃〜５００℃では多
結晶化する。このとき室温に近いほど結晶粒径は小さく
なる。また、酸素供給量をセリウム供給量の２〜５倍に
しても多結晶化する。
【００６５】次に、図７（ｂ）に示すように、例えば、
窒素雰囲気中６００℃で熱処理を施すと、酸化セリウム
膜２ｂを核として、酸化セリウム膜２ｂと非晶質シリコ
ン膜３ｃの界面からシリコン結晶の核８が生成され始め
る。これは酸化セリウム膜が結晶化しており、この結晶
性を引き継いで核８が成長するために、結晶核生成速度
が速くなっているためである。
窒素雰囲気中６００℃で熱処理を施すと、酸化セリウム
膜２ｂを核として、酸化セリウム膜２ｂと非晶質シリコ
ン膜３ｃの界面からシリコン結晶の核８が生成され始め
る。これは酸化セリウム膜が結晶化しており、この結晶
性を引き継いで核８が成長するために、結晶核生成速度
が速くなっているためである。
【００６６】次に、図７（ｃ）に示すように、さらに熱
処理を加えると、これらの核８が成長する。
処理を加えると、これらの核８が成長する。
【００６７】次に、図７（ｄ）に示すように、１時間程
度の熱処理でシリコン膜３ａは固相成長により多結晶化
する。核となる絶縁層が（１１１）配向のとき多結晶シ
リコン膜３ａは、（１１１）配向した多結晶シリコン膜
になっている。
度の熱処理でシリコン膜３ａは固相成長により多結晶化
する。核となる絶縁層が（１１１）配向のとき多結晶シ
リコン膜３ａは、（１１１）配向した多結晶シリコン膜
になっている。
【００６８】ここでは非晶質シリコン膜３ｃを結晶化さ
せるのに６００℃の熱処理を施したが、この温度に限定
されるものではなく、それ以下の例えば５００℃で結晶
化が進行する。したがってより融点の低いガラス基板上
に多結晶シリコン層を形成することも可能となる。
せるのに６００℃の熱処理を施したが、この温度に限定
されるものではなく、それ以下の例えば５００℃で結晶
化が進行する。したがってより融点の低いガラス基板上
に多結晶シリコン層を形成することも可能となる。
【００６９】また、結晶性絶縁層に接触する非晶質シリ
コンの固相成長で、良質な多結晶シリコン層が形成でき
ることから、従来のレーザーアニールを用いて酸化シリ
コン膜上に堆積した非晶質シリコンを結晶化する際のよ
うに、発生する突起などの生成を抑制でき、耐圧及びそ
の分布を著しく改善することが可能である。
コンの固相成長で、良質な多結晶シリコン層が形成でき
ることから、従来のレーザーアニールを用いて酸化シリ
コン膜上に堆積した非晶質シリコンを結晶化する際のよ
うに、発生する突起などの生成を抑制でき、耐圧及びそ
の分布を著しく改善することが可能である。
【００７０】また、絶縁膜２ｂを酸化セリウム膜とし
て、上方から非晶質シリコン膜３ｃを結晶化させたが、
これに限定されるものではなく、例えばシリコン基板上
に酸化セリウム等の希土類酸化物からなる絶縁膜を形成
し、その上に非晶質シリコン膜を堆積して、下方から固
相成長させることも可能である。
て、上方から非晶質シリコン膜３ｃを結晶化させたが、
これに限定されるものではなく、例えばシリコン基板上
に酸化セリウム等の希土類酸化物からなる絶縁膜を形成
し、その上に非晶質シリコン膜を堆積して、下方から固
相成長させることも可能である。
【００７１】また、不揮発性メモリのように、浮遊ゲー
トと制御ゲートの層間に酸化セリウム膜を用い、浮遊ゲ
ートシリコン膜と制御ゲートシリコン膜を同時に固相成
長させてもよい。この場合、不揮発性メモリの閾値のば
らつきを大幅に改善させることが可能となる。
トと制御ゲートの層間に酸化セリウム膜を用い、浮遊ゲ
ートシリコン膜と制御ゲートシリコン膜を同時に固相成
長させてもよい。この場合、不揮発性メモリの閾値のば
らつきを大幅に改善させることが可能となる。
【００７２】また、通常のトランジスタ構造におけるゲ
ート電極シリコン膜を本発明により単結晶化することも
可能である。
ート電極シリコン膜を本発明により単結晶化することも
可能である。
【００７３】次に、図８を用いて、本発明の半導体装置
の他の実施例の製造方法について説明する。ここでは絶
縁層が形成された基板上に、非晶質の半導体層を形成
し、この上に絶縁層をエピタキシャル成長する。そして
このエピタキシャル絶縁層を核として、非晶質の半導体
層を単結晶に固相成長し、最後に絶縁層を除去したもの
である。
の他の実施例の製造方法について説明する。ここでは絶
縁層が形成された基板上に、非晶質の半導体層を形成
し、この上に絶縁層をエピタキシャル成長する。そして
このエピタキシャル絶縁層を核として、非晶質の半導体
層を単結晶に固相成長し、最後に絶縁層を除去したもの
である。
【００７４】先ず、図８（ａ）に示すように、例えば、
面方位（１００）、比抵抗４Ωｃｍ〜６Ωｃｍのｐ型シ
リコン基板１ａを用意し、このｐ型シリコン基板の表面
に水素と酸素の混合ガスの燃焼により厚さ約２ｎｍ程度
のシリコン酸化膜を形成し、引き続き、アンモニアガス
雰囲気中にこのシリコン酸化膜を曝して窒素原子を導入
したオキシナイトライド膜２ａを形成する。
面方位（１００）、比抵抗４Ωｃｍ〜６Ωｃｍのｐ型シ
リコン基板１ａを用意し、このｐ型シリコン基板の表面
に水素と酸素の混合ガスの燃焼により厚さ約２ｎｍ程度
のシリコン酸化膜を形成し、引き続き、アンモニアガス
雰囲気中にこのシリコン酸化膜を曝して窒素原子を導入
したオキシナイトライド膜２ａを形成する。
【００７５】次に、例えば、シリコンオキシナイトライ
ド膜２ａ上に、ＣＶＤ法によりモノシランガス（ＳｉＨ
４）やジシランガス（Ｓｉ２Ｈ６）等を用いて、膜厚
０．２μｍの非晶質シリコン膜３ｃを形成する。
ド膜２ａ上に、ＣＶＤ法によりモノシランガス（ＳｉＨ
４）やジシランガス（Ｓｉ２Ｈ６）等を用いて、膜厚
０．２μｍの非晶質シリコン膜３ｃを形成する。
【００７６】次に、例えば、分子線エピタキシー（ＭＢ
Ｅ）法を用いて、厚さ５ｎｍ程度の酸化セリウム等の希
土類酸化物からなる絶縁層２ｂをエピタキシャル成長す
る。このとき、酸化セリウム膜２ｂは、成膜条件により
単結晶から所望の粒径の多結晶膜をエピタキシャル成長
することができる。例えば、成膜時の基板温度が５００
℃〜６００℃で、酸素供給量がセリウム供給量の１〜２
倍とすると単結晶化し、基板温度が３００℃〜５００℃
では多結晶化する。このとき室温に近いほど結晶粒径は
小さくなる。また、酸素供給量をセリウム供給量の２〜
５倍にしても多結晶化する。
Ｅ）法を用いて、厚さ５ｎｍ程度の酸化セリウム等の希
土類酸化物からなる絶縁層２ｂをエピタキシャル成長す
る。このとき、酸化セリウム膜２ｂは、成膜条件により
単結晶から所望の粒径の多結晶膜をエピタキシャル成長
することができる。例えば、成膜時の基板温度が５００
℃〜６００℃で、酸素供給量がセリウム供給量の１〜２
倍とすると単結晶化し、基板温度が３００℃〜５００℃
では多結晶化する。このとき室温に近いほど結晶粒径は
小さくなる。また、酸素供給量をセリウム供給量の２〜
５倍にしても多結晶化する。
【００７７】次に、図８（ｂ）に示すように、例えば、
窒素雰囲気中６００℃で熱処理を施すとことによって、
酸化セリウム膜２ｂを核として、この膜と非晶質シリコ
ン膜３ｃの界面側から非晶質シリコン膜３ｃから単結晶
シリコン層３ｄに固相成長させる。
窒素雰囲気中６００℃で熱処理を施すとことによって、
酸化セリウム膜２ｂを核として、この膜と非晶質シリコ
ン膜３ｃの界面側から非晶質シリコン膜３ｃから単結晶
シリコン層３ｄに固相成長させる。
【００７８】次に、図８（ｃ）に示すように、さらに熱
処理を加えると、単結晶シリコン層３ｄが成長する。
処理を加えると、単結晶シリコン層３ｄが成長する。
【００７９】次に、図８（ｄ）に示すように、１時間程
度の熱処理で単結晶シリコン層３ｄが完全に固相成長さ
れる。これにより欠陥の少ないシリコン層が得られる。
度の熱処理で単結晶シリコン層３ｄが完全に固相成長さ
れる。これにより欠陥の少ないシリコン層が得られる。
【００８０】次に、図８（ｅ）に示すように、希フッ酸
溶液で酸化セリウム膜２ｂを剥離する。
溶液で酸化セリウム膜２ｂを剥離する。
【００８１】次に、図８（ｆ）に示すように、レジスト
等でパターニングし、反応性イオンエッチング法により
エッチングして、単結晶シリコン膜３ｄを加工すること
によって、ゲート電極部３ｄを作製する。
等でパターニングし、反応性イオンエッチング法により
エッチングして、単結晶シリコン膜３ｄを加工すること
によって、ゲート電極部３ｄを作製する。
【００８２】次に、ここでは図示しないが、図３ を参
照すると、単結晶シリコン膜３ｄをマスクにして例えば
リンを１×１０１６ｃｍ−２イオン注入し、例えば、９
５０℃、３０秒間の熱処理を行いうことで、ソース拡散
領域及びドレイン拡散領域を形成する。次に、全面に厚
さ３００ｎｍのシリコン酸化膜をＣＶＤ法により堆積す
る。次に、異方性ドライエッチングによりシリコン酸化
膜にコンタクトホールを開口する。次に、シリコン、銅
をそれぞれ例えば０．５％ずつ含有する厚さ８００ｎｍ
のアルミニウム膜を形成した後、これをパターニングし
てソース電極及びドレイン電極を形成する。こうするこ
とで機能素子としてトランジスタ構造を形成することも
可能である。
照すると、単結晶シリコン膜３ｄをマスクにして例えば
リンを１×１０１６ｃｍ−２イオン注入し、例えば、９
５０℃、３０秒間の熱処理を行いうことで、ソース拡散
領域及びドレイン拡散領域を形成する。次に、全面に厚
さ３００ｎｍのシリコン酸化膜をＣＶＤ法により堆積す
る。次に、異方性ドライエッチングによりシリコン酸化
膜にコンタクトホールを開口する。次に、シリコン、銅
をそれぞれ例えば０．５％ずつ含有する厚さ８００ｎｍ
のアルミニウム膜を形成した後、これをパターニングし
てソース電極及びドレイン電極を形成する。こうするこ
とで機能素子としてトランジスタ構造を形成することも
可能である。
【００８３】図９は、シリコン基板上に、エピタキシャ
ル成長した結晶性ゲート絶縁膜を形成し、このゲート絶
縁膜を核として、固相成長により単結晶或いは多結晶化
したゲート電極を形成したＭＯＳキャパシタの絶縁破壊
寿命分布を示している。比較のために従来のシリコン酸
化物からなるゲート絶縁膜上に熱処理によって多結晶化
されたゲート電極をもつＭＯＳキャパシタの絶縁破壊分
布を示す。なおシリコン基板はｎ型とした。
ル成長した結晶性ゲート絶縁膜を形成し、このゲート絶
縁膜を核として、固相成長により単結晶或いは多結晶化
したゲート電極を形成したＭＯＳキャパシタの絶縁破壊
寿命分布を示している。比較のために従来のシリコン酸
化物からなるゲート絶縁膜上に熱処理によって多結晶化
されたゲート電極をもつＭＯＳキャパシタの絶縁破壊分
布を示す。なおシリコン基板はｎ型とした。
【００８４】図９において、三角点Ｃで示すように、従
来の多結晶シリコン膜はそれぞれの結晶粒がランダム配
向しているため、例えばゲート電極へのドーピングの
際、結晶方位によりドーパント（不純物）がチャネル領
域まで突き抜けるなどして、絶縁破壊寿命分布は不均一
となる。
来の多結晶シリコン膜はそれぞれの結晶粒がランダム配
向しているため、例えばゲート電極へのドーピングの
際、結晶方位によりドーパント（不純物）がチャネル領
域まで突き抜けるなどして、絶縁破壊寿命分布は不均一
となる。
【００８５】これに対し、サークル点Ｂで示すように本
発明のように（１１１）配向した多結晶シリコンを用い
て、かつ固相成長により結晶粒径を制御することによ
り、多結晶シリコン膜の結晶性が均質となり、絶縁破壊
寿命分布も均一となることが分かる。
発明のように（１１１）配向した多結晶シリコンを用い
て、かつ固相成長により結晶粒径を制御することによ
り、多結晶シリコン膜の結晶性が均質となり、絶縁破壊
寿命分布も均一となることが分かる。
【００８６】さらに、ドット点Ａで示すように本発明に
より酸化セリウム膜の成膜条件により単結晶ゲート化す
ることにより、絶縁破壊寿命分布がさらに均一となり、
かつ絶縁破壊寿命が長寿命化することが分かる。
より酸化セリウム膜の成膜条件により単結晶ゲート化す
ることにより、絶縁破壊寿命分布がさらに均一となり、
かつ絶縁破壊寿命が長寿命化することが分かる。
【００８７】図８に示す実施例方法では、エピタキシャ
ル絶縁膜２ａを核として、固相成長した半導体層３ｄを
パターニングすることによってゲート電極を形成した。
これに限らず図８（ｅ）のエピタキシャル絶縁膜を除去
することにより、ＳＯＩ基板を作製することも可能であ
る。
ル絶縁膜２ａを核として、固相成長した半導体層３ｄを
パターニングすることによってゲート電極を形成した。
これに限らず図８（ｅ）のエピタキシャル絶縁膜を除去
することにより、ＳＯＩ基板を作製することも可能であ
る。
【００８８】また、図１０は、本発明の他の実施例のＳ
ＯＩ基板の製造方法を示す。
ＯＩ基板の製造方法を示す。
【００８９】先ず、図１０（ａ）に示すように、例え
ば、面方位（１００）、比抵抗４Ωｃｍ〜６Ωｃｍの単
結晶ｐ型シリコン基板１ａを用意し、このｐ型シリコン
基板１ａの表面に水素と酸素の混合ガスの燃焼により厚
さ約０．１μｍ以上のシリコン酸化膜２ａを形成する。
ば、面方位（１００）、比抵抗４Ωｃｍ〜６Ωｃｍの単
結晶ｐ型シリコン基板１ａを用意し、このｐ型シリコン
基板１ａの表面に水素と酸素の混合ガスの燃焼により厚
さ約０．１μｍ以上のシリコン酸化膜２ａを形成する。
【００９０】次に、図１０（ｂ）に示すように、例え
ば、ＣＶＤ法により、モノシランガス（ＳｉＨ４）やジ
シランガス）Ｓｉ２Ｈ６）等を用いて、０．２μｍ膜厚
の非晶質シリコン膜３ｃをシリコン酸化膜２ａ上に形成
する。
ば、ＣＶＤ法により、モノシランガス（ＳｉＨ４）やジ
シランガス）Ｓｉ２Ｈ６）等を用いて、０．２μｍ膜厚
の非晶質シリコン膜３ｃをシリコン酸化膜２ａ上に形成
する。
【００９１】次に、図１０（ｃ）に示すように、例え
ば、分子線エピタキシー（ＭＢＥ）法を用いて、厚さ５
ｎｍ程度の酸化セリウム等の希土類酸化物からなる絶縁
層２ｂを成長する。このとき、酸化セリウム膜２ｂは、
成膜条件により単結晶から所望の粒径の多結晶膜を高配
向に成長することができる。例えば、成膜時の基板温度
が５００℃〜６００℃で、酸素供給量がセリウム供給量
の１〜２倍とすると単結晶化し、基板温度が室温〜５０
０℃では多結晶化する。このとき室温に近いほど結晶粒
径は小さくなる。また、酸素供給量をセリウム供給量の
２〜５倍にしても多結晶化する。
ば、分子線エピタキシー（ＭＢＥ）法を用いて、厚さ５
ｎｍ程度の酸化セリウム等の希土類酸化物からなる絶縁
層２ｂを成長する。このとき、酸化セリウム膜２ｂは、
成膜条件により単結晶から所望の粒径の多結晶膜を高配
向に成長することができる。例えば、成膜時の基板温度
が５００℃〜６００℃で、酸素供給量がセリウム供給量
の１〜２倍とすると単結晶化し、基板温度が室温〜５０
０℃では多結晶化する。このとき室温に近いほど結晶粒
径は小さくなる。また、酸素供給量をセリウム供給量の
２〜５倍にしても多結晶化する。
【００９２】次に、図１０（ｄ）に示すように、例え
ば、窒素雰囲気中６００℃で熱処理を施すと、酸化セリ
ウム膜２ｂを核として、この膜と非晶質シリコン層３ｃ
との界面側から非晶質シリコン膜３ｃから単結晶シリコ
ン層３ｄが固相成長してくる。
ば、窒素雰囲気中６００℃で熱処理を施すと、酸化セリ
ウム膜２ｂを核として、この膜と非晶質シリコン層３ｃ
との界面側から非晶質シリコン膜３ｃから単結晶シリコ
ン層３ｄが固相成長してくる。
【００９３】次に、図１０（ｅ）に示すように、さらに
熱処理を加えると、単結晶シリコン層が成長し、１時間
程度の熱処理で単結晶シリコン膜３ｄが完全に固相成長
する。
熱処理を加えると、単結晶シリコン層が成長し、１時間
程度の熱処理で単結晶シリコン膜３ｄが完全に固相成長
する。
【００９４】次に、図１０（ｆ）に示すように、希フッ
酸溶液で酸化セリウム膜２ｂを剥離することによって、
ＳＯＩ基板が形成される。
酸溶液で酸化セリウム膜２ｂを剥離することによって、
ＳＯＩ基板が形成される。
【００９５】また、この後必要に応じて、高温熱処理を
して脱水素処理、脱酸素処理、欠陥除去処理を行っても
よい。また、化学機械的研磨法や活性酸素による犠牲酸
化などにより、単結晶シリコン層３ｄの表面の平坦化を
行ってもよい。
して脱水素処理、脱酸素処理、欠陥除去処理を行っても
よい。また、化学機械的研磨法や活性酸素による犠牲酸
化などにより、単結晶シリコン層３ｄの表面の平坦化を
行ってもよい。
【００９６】また、酸化セリウム膜２ｂを剥離したあ
と、単結晶シリコン膜３ｄを下地として、さらにシリコ
ンを気相エピタキシャル成長させて膜厚をかせいでもよ
い。
と、単結晶シリコン膜３ｄを下地として、さらにシリコ
ンを気相エピタキシャル成長させて膜厚をかせいでもよ
い。
【００９７】このようにして形成したＳＯＩ基板は、旧
来のイオン注入や貼り合わせによる方法により形成され
たＳＯＩ基板より、工程数を削減することができ、安価
にＳＯＩ基板を作製することができる。また、酸化膜上
のシリコン層の膜厚も非晶質シリコン膜３ｃの膜厚で制
御可能であるため、所望のＳＯＩ構造を容易に得ること
が可能である。また、イオン注入を用いることがないの
で単結晶シリコン膜に欠陥が導入されることがない。
来のイオン注入や貼り合わせによる方法により形成され
たＳＯＩ基板より、工程数を削減することができ、安価
にＳＯＩ基板を作製することができる。また、酸化膜上
のシリコン層の膜厚も非晶質シリコン膜３ｃの膜厚で制
御可能であるため、所望のＳＯＩ構造を容易に得ること
が可能である。また、イオン注入を用いることがないの
で単結晶シリコン膜に欠陥が導入されることがない。
【００９８】図１１に、本発明に係るｎチャネルＭＩＳ
トランジスタの断面図を示す。
トランジスタの断面図を示す。
【００９９】ここでは、単結晶半導体基板上に、ゲート
絶縁膜をエピタキシャル成長し、この上に単結晶シリコ
ンからなるゲート電極をエピタキシャル成長したトラン
ジスタについて説明する。
絶縁膜をエピタキシャル成長し、この上に単結晶シリコ
ンからなるゲート電極をエピタキシャル成長したトラン
ジスタについて説明する。
【０１００】図１１に示すように、ｐ型（１１１）シリ
コン基板１ｂ上に、通常の選択酸化法を用いて素子分離
絶縁膜４が形成されている。このシリコン基板１ｂに、
例えばリンのイオン注入によってｎ型ソース拡散領域５
ａ及びｎ型ドレイン拡散領域５ｂが形成されている。
コン基板１ｂ上に、通常の選択酸化法を用いて素子分離
絶縁膜４が形成されている。このシリコン基板１ｂに、
例えばリンのイオン注入によってｎ型ソース拡散領域５
ａ及びｎ型ドレイン拡散領域５ｂが形成されている。
【０１０１】また、このシリコン基板１ｂ表面には、例
えば酸化セリウム等の希土類酸化物からなるゲート絶縁
膜２ｂがエピタキシャル成長されている。さらにその上
にｎ型の単結晶シリコン層３ａがエピタキシャル成長し
ている。
えば酸化セリウム等の希土類酸化物からなるゲート絶縁
膜２ｂがエピタキシャル成長されている。さらにその上
にｎ型の単結晶シリコン層３ａがエピタキシャル成長し
ている。
【０１０２】全面にＣＶＤシリコン酸化膜６が堆積さ
れ、そこに開口されたコンタクト孔に、配線となるＡｌ
電極７がスパッタにより形成されパターニングされてい
る。
れ、そこに開口されたコンタクト孔に、配線となるＡｌ
電極７がスパッタにより形成されパターニングされてい
る。
【０１０３】このような構成の電界効果トランジスタに
おいても、極めて良好なゲート絶縁膜２ａ及びシリコン
基板１ｂ界面が達成でき、例えば界面準位密度などの欠
陥を低減し、またゲート絶縁膜２ｂの高い誘電率のため
リーク電流の低減が可能となり、さらにチャネル移動度
の向上やトランジスタ特性の向上が得られる。
おいても、極めて良好なゲート絶縁膜２ａ及びシリコン
基板１ｂ界面が達成でき、例えば界面準位密度などの欠
陥を低減し、またゲート絶縁膜２ｂの高い誘電率のため
リーク電流の低減が可能となり、さらにチャネル移動度
の向上やトランジスタ特性の向上が得られる。
【０１０４】また、ゲート電極３ａが、ゲート絶縁膜２
ｂ上にエピタキシャル成長しているので、トランジスタ
特性をさらに良好かつ均質にし、素子の信頼性も大幅に
向上させることが可能となる。
ｂ上にエピタキシャル成長しているので、トランジスタ
特性をさらに良好かつ均質にし、素子の信頼性も大幅に
向上させることが可能となる。
【０１０５】次に、図１２を用いて、本発明にかかる電
界効果トランジスタの製造方法について、詳細に説明す
る。
界効果トランジスタの製造方法について、詳細に説明す
る。
【０１０６】先ず、図１２（ａ）に示すように、例え
ば、面方位（１１１）、比抵抗４Ωｃｍ〜６Ωｃｍのｐ
型シリコン基板１ａを用意し、このｐ型シリコン基板１
ａの表面に通常の選択酸化法によって厚さ０．６μｍ程
度のシリコン酸化物からなる素子分離絶縁膜４を形成す
る。
ば、面方位（１１１）、比抵抗４Ωｃｍ〜６Ωｃｍのｐ
型シリコン基板１ａを用意し、このｐ型シリコン基板１
ａの表面に通常の選択酸化法によって厚さ０．６μｍ程
度のシリコン酸化物からなる素子分離絶縁膜４を形成す
る。
【０１０７】次に、例えば、分子線エピタキシー法など
により、シリコン基板１ａ上に、ｎｍ厚の酸化セリウム
等の希土類酸化物からなる絶縁膜２ｂをエピタキシャル
成長する。基板温度を６５０〜８５０℃、オゾン分圧を
２×１０−７〜１×１０− ６Ｔｏｒｒに設定して、Ｃｅ
Ｏ２を成膜した。このとき、ＣｅＯ２は（１１１）方向
に配向する。
により、シリコン基板１ａ上に、ｎｍ厚の酸化セリウム
等の希土類酸化物からなる絶縁膜２ｂをエピタキシャル
成長する。基板温度を６５０〜８５０℃、オゾン分圧を
２×１０−７〜１×１０− ６Ｔｏｒｒに設定して、Ｃｅ
Ｏ２を成膜した。このとき、ＣｅＯ２は（１１１）方向
に配向する。
【０１０８】次に、図１２（ｂ）に示すように、この酸
化セリウム膜２ｂ上に、ゲート電極となる厚さ２００ｎ
ｍの非晶質シリコン膜３ｃを堆積する。
化セリウム膜２ｂ上に、ゲート電極となる厚さ２００ｎ
ｍの非晶質シリコン膜３ｃを堆積する。
【０１０９】次に、図１２（ｃ）に示すように、この非
晶質シリコン膜３ｃを、例えば、６００℃、窒素雰囲気
中で熱処理することによって、単結晶シリコン層３ｄを
固相成長させる。このとき非晶質シリコン膜３ｃは酸化
セリウム膜２ｂの結晶性を引き継ぎエピタキシャル成長
し単結晶化する。
晶質シリコン膜３ｃを、例えば、６００℃、窒素雰囲気
中で熱処理することによって、単結晶シリコン層３ｄを
固相成長させる。このとき非晶質シリコン膜３ｃは酸化
セリウム膜２ｂの結晶性を引き継ぎエピタキシャル成長
し単結晶化する。
【０１１０】次に、図１２（ｄ）に示すように、レジス
トマスクでパターニングした後、単結晶シリコン膜３ｄ
及び酸化セリウム膜２ｂを反応性イオンエッチング法に
よりエッチングして、ゲート電極３ｄ及びゲート絶縁膜
２ｂを形成する。
トマスクでパターニングした後、単結晶シリコン膜３ｄ
及び酸化セリウム膜２ｂを反応性イオンエッチング法に
よりエッチングして、ゲート電極３ｄ及びゲート絶縁膜
２ｂを形成する。
【０１１１】次に、図１２（ｅ）に示すように、例え
ば、リンを４×１０１６ｃｍ−２イオン注入し、ゲート
電極３ｄ及びソース拡散領域５ａならびにドレイン拡散
領域５ｂとなる部分へリンを導入する。このとき注入さ
れたリンイオンは単結晶シリコンゲート電極内部及びシ
リコン基板内部で加速エネルギーに依存するピーク深さ
を中心にして分布する。その後、例えば、９５０℃、３
０秒間の熱処理を行い、リンを活性化させ、ゲート電極
３ｄ及びソース拡散領域５ａならびにドレイン拡散領域
５ｂを活性化する。
ば、リンを４×１０１６ｃｍ−２イオン注入し、ゲート
電極３ｄ及びソース拡散領域５ａならびにドレイン拡散
領域５ｂとなる部分へリンを導入する。このとき注入さ
れたリンイオンは単結晶シリコンゲート電極内部及びシ
リコン基板内部で加速エネルギーに依存するピーク深さ
を中心にして分布する。その後、例えば、９５０℃、３
０秒間の熱処理を行い、リンを活性化させ、ゲート電極
３ｄ及びソース拡散領域５ａならびにドレイン拡散領域
５ｂを活性化する。
【０１１２】次に、必要に応じて全面に厚さ２５ｎｍの
チタン薄膜、厚さ５０ｎｍのチタンナイトライド薄膜を
スパッタ法により、順次堆積する。さらに、窒素雰囲気
中、７００℃で１分間の熱処理により、チタン薄膜をす
べてシリコン基板と反応させ、ゲート電極３ｄ上及びソ
ース拡散領域５ａならびにドレイン拡散領域５ｂ上にの
みチタンシリサイド膜を形成してもよい。この後、例え
ば、フッ化水素酸の水溶液、硫酸と過酸化水素の混合溶
液によって、チタンナイトライド膜及び絶縁膜上の未反
応のチタン薄膜を選択的に剥離する。
チタン薄膜、厚さ５０ｎｍのチタンナイトライド薄膜を
スパッタ法により、順次堆積する。さらに、窒素雰囲気
中、７００℃で１分間の熱処理により、チタン薄膜をす
べてシリコン基板と反応させ、ゲート電極３ｄ上及びソ
ース拡散領域５ａならびにドレイン拡散領域５ｂ上にの
みチタンシリサイド膜を形成してもよい。この後、例え
ば、フッ化水素酸の水溶液、硫酸と過酸化水素の混合溶
液によって、チタンナイトライド膜及び絶縁膜上の未反
応のチタン薄膜を選択的に剥離する。
【０１１３】次に、図１２（ｆ）に示すように、全面に
厚さ３００ｎｍのシリコン酸化膜６をＣＶＤ法により堆
積する。次に、異方性ドライエッチングによりシリコン
酸化膜にコンタクトホールを開口する。
厚さ３００ｎｍのシリコン酸化膜６をＣＶＤ法により堆
積する。次に、異方性ドライエッチングによりシリコン
酸化膜にコンタクトホールを開口する。
【０１１４】次に、図１２（ｇ）に示すように、シリコ
ン及び銅をそれぞれ例えば０．５％ずつ含有する厚さ８
００ｎｍのアルミニウム膜を形成した後、これをパター
ニングして電極７を形成する。この後、４５０℃で１５
分間水素を１０％含む窒素雰囲気で熱処理した。
ン及び銅をそれぞれ例えば０．５％ずつ含有する厚さ８
００ｎｍのアルミニウム膜を形成した後、これをパター
ニングして電極７を形成する。この後、４５０℃で１５
分間水素を１０％含む窒素雰囲気で熱処理した。
【０１１５】これにより、シリコン基板１ａ上にゲート
絶縁膜２ｂをエピタキシャル成長させることができ、か
つ単結晶シリコンからなるゲート電極３ｄを有する電界
効果トランジスタを形成させることが可能となる。
絶縁膜２ｂをエピタキシャル成長させることができ、か
つ単結晶シリコンからなるゲート電極３ｄを有する電界
効果トランジスタを形成させることが可能となる。
【０１１６】このようにして形成された電界効果トラン
ジスタでは、ゲート絶縁膜２ｂ及びシリコン基板１ａと
の界面及びゲート絶縁膜２ｂとゲート電極３ｄとの界面
に欠陥が少ないものである。
ジスタでは、ゲート絶縁膜２ｂ及びシリコン基板１ａと
の界面及びゲート絶縁膜２ｂとゲート電極３ｄとの界面
に欠陥が少ないものである。
【０１１７】また、ゲート絶縁膜２ｂにＣｅＯ２のよう
な高誘電率の希土類酸化物を用いることで、リーク電流
の抑制され、かつ実効膜厚１．０ｎｍ以下のトランジス
タが実現できると同時に、単結晶ゲート化することによ
り、トランジスタ特性等のばらつきが少なく均質で、か
つ高信頼性が実現される。
な高誘電率の希土類酸化物を用いることで、リーク電流
の抑制され、かつ実効膜厚１．０ｎｍ以下のトランジス
タが実現できると同時に、単結晶ゲート化することによ
り、トランジスタ特性等のばらつきが少なく均質で、か
つ高信頼性が実現される。
【０１１８】ここでは、ゲート絶縁膜２ｂとして、酸化
セリウム膜を例にとって説明したが、これに限定される
ものではなく、シリコン基板１ａ上でエピタキシャル成
長する絶縁膜であれば同様な構造及び効果を得ることが
できる。
セリウム膜を例にとって説明したが、これに限定される
ものではなく、シリコン基板１ａ上でエピタキシャル成
長する絶縁膜であれば同様な構造及び効果を得ることが
できる。
【０１１９】エピタキシャル成長絶縁膜として以上の実
施形態で説明した酸化セリウムのほか、希土類酸化物と
してＤｙ２Ｏ３、Ｙ２Ｏ３、Ｌａ２Ｏ３、Ｐｒ２Ｏ３、
Ｇｄ ２Ｏ３が適用可能である。さらに、ＳｒＴｉＯ３，
ＳｒＺｒＯ３，Ｓｒ（ＴｉＺｒ）Ｏ３，ＳｒＣｅＯ３な
どのペロブスカイト系酸化物、ＭｇＯ，Ｃａｏ，Ｓｒ
Ｏ，ＢａＯなどの岩塩構造酸化物、ＭｇＡｌ２Ｏ４など
のスピネル構造酸化物やＡｌ２Ｏ３が適用可能である。
これらの絶縁膜の成膜条件は例えばＭＢＥ法であれば３
００℃〜７００℃、酸素分圧１かける１０−８〜１０
−５Ｔｏｒｒ程度である。
施形態で説明した酸化セリウムのほか、希土類酸化物と
してＤｙ２Ｏ３、Ｙ２Ｏ３、Ｌａ２Ｏ３、Ｐｒ２Ｏ３、
Ｇｄ ２Ｏ３が適用可能である。さらに、ＳｒＴｉＯ３，
ＳｒＺｒＯ３，Ｓｒ（ＴｉＺｒ）Ｏ３，ＳｒＣｅＯ３な
どのペロブスカイト系酸化物、ＭｇＯ，Ｃａｏ，Ｓｒ
Ｏ，ＢａＯなどの岩塩構造酸化物、ＭｇＡｌ２Ｏ４など
のスピネル構造酸化物やＡｌ２Ｏ３が適用可能である。
これらの絶縁膜の成膜条件は例えばＭＢＥ法であれば３
００℃〜７００℃、酸素分圧１かける１０−８〜１０
−５Ｔｏｒｒ程度である。
【０１２０】また、非晶質シリコンの成膜にモノシラン
やジシランを例にとり説明したが、これに限定されるも
のではなく、ＳｉＨ２Ｃｌ２やＳｉＣｌ４などの化合物
ガスでも適用可能である。
やジシランを例にとり説明したが、これに限定されるも
のではなく、ＳｉＨ２Ｃｌ２やＳｉＣｌ４などの化合物
ガスでも適用可能である。
【０１２１】また、トランジスタ構造の作製方法やその
特性に関して、ｎチャネルＭＯＳトランジスタを例にと
って説明したが、ｐチャネルＭＯＳトランジスタにおい
ても同様な効果が得られる。
特性に関して、ｎチャネルＭＯＳトランジスタを例にと
って説明したが、ｐチャネルＭＯＳトランジスタにおい
ても同様な効果が得られる。
【０１２２】また、図１３は有機ＥＬや液晶ディスプレ
ーの画素スイッチング用多結晶薄膜トランジスタ（ＴＦ
Ｔ）を示しており、チャネルを形成する多結晶半導体薄
膜に本発明が適用される。すなわち、ガラス基板１ｂ上
にパターニングされたゲート電極や補助容量線となるＭ
ｏなどの金属膜１０上にＣｅＯ２膜の結晶性絶縁膜２ｂ
がエピタキシャル成長により堆積される。その上に非晶
質のシリコン層３ａが堆積される。この非晶質シリコン
層３ａは結晶性絶縁膜２ｂを核として固相成長されて多
結晶層にされる。多結晶層にソース、ドレイン領域５
ａ，５ｂを拡散形成し、層間絶縁膜６を介して画素電極
９や配線層（図示しない）に接続する。結晶性絶縁膜２
ｂがそのままゲート絶縁膜となり、ＭＩＳＴＦＴが形成
される。
ーの画素スイッチング用多結晶薄膜トランジスタ（ＴＦ
Ｔ）を示しており、チャネルを形成する多結晶半導体薄
膜に本発明が適用される。すなわち、ガラス基板１ｂ上
にパターニングされたゲート電極や補助容量線となるＭ
ｏなどの金属膜１０上にＣｅＯ２膜の結晶性絶縁膜２ｂ
がエピタキシャル成長により堆積される。その上に非晶
質のシリコン層３ａが堆積される。この非晶質シリコン
層３ａは結晶性絶縁膜２ｂを核として固相成長されて多
結晶層にされる。多結晶層にソース、ドレイン領域５
ａ，５ｂを拡散形成し、層間絶縁膜６を介して画素電極
９や配線層（図示しない）に接続する。結晶性絶縁膜２
ｂがそのままゲート絶縁膜となり、ＭＩＳＴＦＴが形成
される。
【０１２３】その他、本発明の要旨を逸脱しない範囲
で、種々変形しても実施可能である。
で、種々変形しても実施可能である。
【０１２４】
【発明の効果】ゲート絶縁膜等の絶縁特性を向上し、ゲ
ート電極等の低抵抗化を実現し、チャネル層等の移動度
及び信頼性を向上することを可能とした半導体装置及び
その製造方法を提供することが可能となる。
ート電極等の低抵抗化を実現し、チャネル層等の移動度
及び信頼性を向上することを可能とした半導体装置及び
その製造方法を提供することが可能となる。
【０１２５】また、欠陥のないシリコン層等を具備する
ＳＯＩ構造を有する基板を用いた半導体装置の製造方法
を提供することが可能となる。
ＳＯＩ構造を有する基板を用いた半導体装置の製造方法
を提供することが可能となる。
【図１】 （ａ）は本発明にかかる半導体装置の一例の
断面図であり、（ｂ）は本発明にかかる半導体装置の他
の例の断面図である。
断面図であり、（ｂ）は本発明にかかる半導体装置の他
の例の断面図である。
【図２】 本発明により形成した多結晶シリコン膜と、
従来の方法で形成した多結晶シリコン膜の（１１１）配
向率を示す図。
従来の方法で形成した多結晶シリコン膜の（１１１）配
向率を示す図。
【図３】 本発明にかかるＳＯＩ構造を有するｎチャネ
ルトランジスタの断面図。
ルトランジスタの断面図。
【図４】 本発明により形成した多結晶シリコン膜と従
来の方法で形成した多結晶シリコンのシート抵抗と膜厚
の関係を示した特性図。
来の方法で形成した多結晶シリコンのシート抵抗と膜厚
の関係を示した特性図。
【図５】 本発明にかかる薄膜トランジスタの断面図。
【図６】 本発明により形成した多結晶シリコン膜と従
来の方法により形成した多結晶シリコン膜の実効移動度
を示す特性図。
来の方法により形成した多結晶シリコン膜の実効移動度
を示す特性図。
【図７】 （ａ）ないし（ｄ）は、本発明の一実施例に
かかる半導体装置の製造方法の主要工程における断面
図。
かかる半導体装置の製造方法の主要工程における断面
図。
【図８】 （ａ）ないし（ｆ）は、本発明の他の実施例
にかかる単結晶シリコンゲート電極を有する半導体装置
の製造方法の主要工程における断面図。
にかかる単結晶シリコンゲート電極を有する半導体装置
の製造方法の主要工程における断面図。
【図９】 本発明により形成した多結晶シリコン膜、単
結晶シリコン膜及び従来の方法により形成した多結晶シ
リコン膜の絶縁破壊寿命のワイブル分布を示す特性図。
結晶シリコン膜及び従来の方法により形成した多結晶シ
リコン膜の絶縁破壊寿命のワイブル分布を示す特性図。
【図１０】 （ａ）ないし（ｆ）は、本発明にかかるＳ
ＯＩ基板の製造方法の主要工程における断面図。
ＯＩ基板の製造方法の主要工程における断面図。
【図１１】 本発明にかかるｎチャネルトランジスタの
断面図。
断面図。
【図１２】 （ａ）ないし（ｇ）は、本発明にかかるｎ
チャネルトランジスタの製造方法の主要工程における断
面図。
チャネルトランジスタの製造方法の主要工程における断
面図。
【図１３】 本発明にかかるＭＩＳ薄膜トランジスタの
断面図。
断面図。
１ａ…シリコン基板
１ｂ…ガラス基板
２ａ…第１の絶縁層
２ｂ…第２の絶縁層（酸化セリウム膜、ゲート絶縁膜）
３ａ…第１の半導体層
３ｂ…第２の半導体層
３ｃ…非晶質シリコン膜
３ｄ…単結晶シリコン層
フロントページの続き
(51)Int.Cl.7 識別記号 ＦＩ テーマコート゛(参考）
Ｈ０１Ｌ 29/78 Ｈ０１Ｌ 29/78 ６２７Ｇ
29/786 ３０１Ｇ
21/76 Ｄ
Ｆターム(参考） 4M104 BB01 BB25 CC05 DD84 GG09
GG10 GG14
5F032 AA09 AA12 AA91 CA17 DA02
DA12 DA13 DA24 DA33 DA41
DA53 DA57 DA74 DA78
5F052 AA11 AA17 DA02 DB01 GC07
GC08 GC10 JA01
5F110 AA01 CC02 CC08 DD02 DD05
DD13 EE04 EE08 EE09 EE45
FF01 FF05 FF21 FF27 GG02
GG12 GG13 GG24 GG44 HJ01
HJ13 HL03 HL23 NN02 NN23
NN62 PP01 PP03 PP10 PP13
PP22 PP40 QQ11
5F140 AA01 BA01 BA20 BD04 BE09
BF01 BF04 BG32 BG35 BG38
BG44 BJ05 BJ06 BJ08 BK13
BK21 BK29 BK35 CB01 CC03
CF04 CF07
Claims (24)
- 【請求項１】 非晶質半導体層と所定の結晶面方位に配
向した結晶性絶縁層とを接触させこの絶縁層を核として
前記非晶質半導体層を固相成長させ、結晶面方位がそろ
った多結晶、または単結晶の結晶性半導体層にする工程
と、 前記結晶性半導体層をベースに機能素子を形成する工程
とを具備することを特徴とする半導体装置の製造方法。 - 【請求項２】 前記絶縁層が前記非晶質半導体層上にエ
ピタキシャル成長されてなる請求項１記載の半導体装置
の製造方法。 - 【請求項３】 前記絶縁層のエピタキシャル成長が非晶
質半導体層上に温度３００℃から７００℃、酸素分圧１
×１０−８から１×１０−５Ｔｏｒｒで希土類金属を酸
化物として堆積するものである請求項２記載の半導体装
置の製造方法。 - 【請求項４】 前記絶縁層がＣｅＯ２である請求項３記
載の半導体装置の製造方法。 - 【請求項５】 前記絶縁層の結晶面方位が（１１０）ま
たは（１１１）である請求項３記載の半導体装置の製造
方法。 - 【請求項６】 非晶質半導体層が温度４００℃から１０
００℃で固相成長される請求項１記載の半導体装置の製
造方法。 - 【請求項７】 非晶質半導体層が固相成長される結晶性
半導体の結晶面方位が前記結晶性絶縁層の結晶面方位と
同一である請求項１記載の半導体装置の製造方法。 - 【請求項８】 前記絶縁層が除去される工程が付加され
る請求項１記載の半導体装置の製造方法。 - 【請求項９】 第１の半導体層上にエピタキシャル成長
により所定の結晶面方位をもつ結晶性絶縁層を堆積する
工程と、 前記絶縁層上に非晶質の第２の半導体層を形成する工程
と、 前記絶縁層を核として前記第２の半導体層を固相成長さ
せ結晶性層を形成する工程と、 前記結晶性層を含む機能素子を形成する工程とを具備す
ることを特徴とする半導体装置の製造方法。 - 【請求項１０】 前記第１の半導体層が多結晶または単
結晶である請求項９記載の半導体装置の製造方法。 - 【請求項１１】 前記第１の半導体層が非晶質であり、
前記絶縁層を核として固相成長させ結晶化された層とな
ることを特徴とする請求項９記載の半導体装置の製造方
法。 - 【請求項１２】 Ｓｉを含む絶縁基板上に非晶質Ｓｉ層
を堆積する工程と、前記非晶質Ｓｉ層上にＣｅＯ２絶縁
層をエピタキシャル成長させ所定の結晶面方位に配向し
た結晶性絶縁層を堆積する工程と、 前記ＣｅＯ２の結晶性絶縁層を核として前記非晶質Ｓｉ
層を固相成長させ多結晶または単結晶半導体基板に形成
する工程と、 この半導体基板に機能素子を形成する工程とを具備する
ことを特徴とする半導体装置の製造方法。 - 【請求項１３】 前記絶縁基板がガラスである請求項１
２記載の半導体装置の製造方法。 - 【請求項１４】 前記絶縁基板がＳｉＯ２層である請求
項１２記載の半導体装置の製造方法。 - 【請求項１５】 前記絶縁基板が多結晶または単結晶の
Ｓｉ基板上に形成されたものである請求項１２記載の半
導体装置の製造方法。 - 【請求項１６】 Ｓｉを含む絶縁基板上に第１の非晶質
Ｓｉ層を堆積する工程と、 前記非晶質Ｓｉ層上に所定の結晶性方位に配向したＣｅ
Ｏ２結晶性絶縁層をエピタキシャル成長させる工程と、 前記ＣｅＯ２絶縁層上に第２の非晶質Ｓｉ層を堆積する
工程と、 前記ＣｅＯ２絶縁層を核として前記第１及び第２の非晶
質Ｓｉ層を固相成長させ多結晶または単結晶半導体基板
に形成する工程と、 この半導体基板に機能素子を形成する工程とを具備する
ことを特徴とする半導体装置の製造方法。 - 【請求項１７】 第１の半導体層上に所定の結晶面方位
に配向した結晶性絶縁層をエピタキシャル成長する工程
と、 前記絶縁層上に非晶質の第２の半導体層を形成する工程
と、 前記絶縁層を核として前記第２の半導体層を固相成長さ
せる工程と、 前記絶縁層および前記第２の半導体層をゲート絶縁膜お
よびゲート電極となる領域を残してエッチング除去する
工程と、 前記領域の両側の前記第１の半導体層にこの半導体層と
異なる導電型の不純物を拡散し、ソース及びドレイン領
域を形成しＭＩＳトランジスタを形成する工程と、 を具備してなる半導体装置の製造方法。 - 【請求項１８】 非晶質の第１の半導体層上に所定の結
晶面方位に配向した結晶性絶縁層をエピタキシャル成長
する工程と、 前記絶縁層上に非晶質の第２の半導体層を形成する工程
と、 前記絶縁層を核として少なくとも前記第１の半導体層を
固相成長させる工程と、 前記絶縁層および前記第２の半導体層を、ゲート絶縁膜
およびゲート電極となる領域を残してエッチング除去す
る工程と、 前記領域の両側の前記第１の半導体層にこの半導体層と
異なる導電型の不純物を拡散し、ソース及びドレイン領
域を形成しＭＩＳトランジスタを形成する工程と、 を具備してなる半導体装置の製造方法。 - 【請求項１９】 ガラス基板上にゲート電極膜を形成す
る工程と、 前記ゲート電極膜を含む前記ガラス基板上にゲート絶縁
膜を形成する工程と、 前記ゲート絶縁膜上に非晶質半導体層を堆積する工程
と、 前記非晶質半導体層上に所定の結晶面方位に配向した結
晶性絶縁層をエピタキシャル成長させる工程と、 前記絶縁層を核として前記非晶質半導体層を固相成長さ
せ多結晶または単結晶の半導体層にする工程と、 前記結晶化半導体層にソース、ドレイン領域を形成しＭ
ＩＳトランジスタを得る工程とを具備してなる半導体装
置の製造方法。 - 【請求項２０】 第１の半導体層と第２の半導体層間に
結晶面方位をもつエピタキシャル成長された絶縁層を有
し、前記第１の半導体層と第２の半導体層の少なくとも
一方は前記絶縁層を核として非晶質層から固相成長され
た結晶面方位が単一に配向している多結晶または単結晶
の半導体層であり、前記絶縁層をゲート絶縁膜とし、前
記第１の半導体層をソース、ドレイン領域とし、前記第
２の半導体層をゲート電極としてなるＭＩＳトランジス
タを含む半導体装置。 - 【請求項２１】 多結晶或いは単結晶の第１の半導体層
と、 前記半導体層上にエピタキシャル成長された希土類酸化
物からなる絶縁層と、 前記絶縁層上に形成された多結晶或いは単結晶の第２の
半導体層とを具備し、 少なくとも前記第２の半導体層を使用した機能素子を備
えてなることを特徴とする半導体装置。 - 【請求項２２】 前記第１及び第２の半導体層の少なく
とも一方がシリコンからなることを特徴とする請求項２
１記載の半導体装置。 - 【請求項２３】 前記絶縁層がＣｅＯ２、Ｄｙ２Ｏ３、
Ｙ２Ｏ３、Ｌａ２Ｏ３、Ｐｒ２Ｏ３、Ｇｄ２Ｏ３、Ｓｒ
ＴｉＯ３，ＳｒＺｒＯ３，Ｓｒ（ＴｉＺｒ）Ｏ３，Ｓｒ
ＣｅＯ３、ＭｇＯ，Ｃａｏ，ＳｒＯ，ＢａＯ、ＭｇＡｌ
２Ｏ４、Ａｌ２Ｏ ３の少なくとも一種からなることを特
徴とする請求項２１或いは請求項２２記載の半導体装
置。 - 【請求項２４】 前記第１及び第２の半導体層の少なく
とも一方の結晶面方位が単一に配向していることを特徴
とする請求項２１乃至請求項２３のいずれかに記載の半
導体装置。
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|---|---|---|---|
| JP2002270328A JP4115789B2 (ja) | 2001-09-19 | 2002-09-17 | 半導体装置の製造方法 |
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| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2001284869 | 2001-09-19 | ||
| JP2001-284869 | 2001-09-19 | ||
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Publications (2)
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|---|---|
| JP2003168647A true JP2003168647A (ja) | 2003-06-13 |
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| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2008160086A (ja) * | 2006-11-30 | 2008-07-10 | Toshiba Corp | 半導体装置およびその製造方法 |
| JP2008288424A (ja) * | 2007-05-18 | 2008-11-27 | Sony Corp | 半導体装置の製造方法および半導体装置、薄膜トランジスタ基板の製造方法および薄膜トランジスタ基板、ならびに表示装置の製造方法および表示装置 |
| JP2008294412A (ja) * | 2007-03-28 | 2008-12-04 | Siltronic Ag | 半導体ウェハ及びその製造法 |
| KR100875953B1 (ko) | 2007-06-11 | 2008-12-26 | 삼성전자주식회사 | 반도체 메모리 소자의 제조 방법 |
| JPWO2018051487A1 (ja) * | 2016-09-16 | 2018-09-13 | 凸版印刷株式会社 | 表示装置及び表示装置基板 |
| CN109964302A (zh) * | 2016-09-22 | 2019-07-02 | Iqe公司 | 集成的外延金属电极 |
-
2002
- 2002-09-17 JP JP2002270328A patent/JP4115789B2/ja not_active Expired - Fee Related
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|---|---|---|---|---|
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| US8268076B2 (en) | 2007-03-28 | 2012-09-18 | Siltronic Ag | SOI wafers having MxOy oxide layers on a substrate wafer and an amorphous interlayer adjacent the substrate wafer |
| JP2008288424A (ja) * | 2007-05-18 | 2008-11-27 | Sony Corp | 半導体装置の製造方法および半導体装置、薄膜トランジスタ基板の製造方法および薄膜トランジスタ基板、ならびに表示装置の製造方法および表示装置 |
| US8461595B2 (en) | 2007-05-18 | 2013-06-11 | Sony Corporation | Method for making semiconductor apparatus and semiconductor apparatus obtained by the method, method for making thin film transistor substrate and thin film transistor substrate obtained by the method, and method for making display apparatus and display apparatus obtained by the method |
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| JPWO2018051487A1 (ja) * | 2016-09-16 | 2018-09-13 | 凸版印刷株式会社 | 表示装置及び表示装置基板 |
| CN109964302A (zh) * | 2016-09-22 | 2019-07-02 | Iqe公司 | 集成的外延金属电极 |
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