JP3153911B2 - 半導体装置の製法 - Google Patents
半導体装置の製法Info
- Publication number
- JP3153911B2 JP3153911B2 JP29259390A JP29259390A JP3153911B2 JP 3153911 B2 JP3153911 B2 JP 3153911B2 JP 29259390 A JP29259390 A JP 29259390A JP 29259390 A JP29259390 A JP 29259390A JP 3153911 B2 JP3153911 B2 JP 3153911B2
- Authority
- JP
- Japan
- Prior art keywords
- film
- thin film
- active layer
- semiconductor thin
- polycrystalline silicon
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Fee Related
Links
Landscapes
- Non-Volatile Memory (AREA)
- Thin Film Transistor (AREA)
- Recrystallisation Techniques (AREA)
- Semiconductor Memories (AREA)
Description
【発明の詳細な説明】 〔産業上の利用分野〕 本発明は半導体装置の製法に関し、特に薄膜トランジ
スタ（TFT）等の多結晶シリコンによる活性層の形成方
法に関する。
スタ（TFT）等の多結晶シリコンによる活性層の形成方
法に関する。
本発明は、半導体装置の製法において、基体上に非晶
質半導体薄膜を形成したのち、該非晶質半導体薄膜を更
に薄膜化し、非晶質半導体薄膜を素子形成領域に対応し
てパターニングし、その後、非晶質半導体薄膜上にキャ
ップ膜を形成し、非晶質半導体薄膜を固相成長させるこ
とにより、活性層のチャネル領域への粒界の発生率を少
なくして、活性層上に形成されるデバイス（TFT等）の
特性を向上させるようにしたものである。
質半導体薄膜を形成したのち、該非晶質半導体薄膜を更
に薄膜化し、非晶質半導体薄膜を素子形成領域に対応し
てパターニングし、その後、非晶質半導体薄膜上にキャ
ップ膜を形成し、非晶質半導体薄膜を固相成長させるこ
とにより、活性層のチャネル領域への粒界の発生率を少
なくして、活性層上に形成されるデバイス（TFT等）の
特性を向上させるようにしたものである。
従来、薄膜トランジスタ（以下、単にTFTと記す）の
多結晶シリコンによる活性層を形成する場合は、まず第
８図Ａに示すように、石英基板あるいはシリコン基板
（41）上にSiO2膜（42）を形成したのち、該SiO2膜（4
2）上にほぼ800Å厚の多結晶シリコン膜（43）を形成す
る。
多結晶シリコンによる活性層を形成する場合は、まず第
８図Ａに示すように、石英基板あるいはシリコン基板
（41）上にSiO2膜（42）を形成したのち、該SiO2膜（4
2）上にほぼ800Å厚の多結晶シリコン膜（43）を形成す
る。
次に、第８図Ｂに示すように、上記多結晶シリコン膜
（43）にSi+等をイオン注入することにより、上記多結
晶シリコン膜（43）を非晶質化して、非晶質シリコン膜
（44）を形成する。
（43）にSi+等をイオン注入することにより、上記多結
晶シリコン膜（43）を非晶質化して、非晶質シリコン膜
（44）を形成する。
次に、第８図Ｃに示すように、アニールを行なって非
晶質シリコン膜（44）を固相成長させて、結晶粒の粒径
が大きい多結晶シリコン膜（45）を形成したのち、第８
図Ｄに示すように、多結晶シリコン膜（45）をパターニ
ングして、島状の活性層（46）を形成するようにしてい
る（特開昭61−127118号公報参照）。
晶質シリコン膜（44）を固相成長させて、結晶粒の粒径
が大きい多結晶シリコン膜（45）を形成したのち、第８
図Ｄに示すように、多結晶シリコン膜（45）をパターニ
ングして、島状の活性層（46）を形成するようにしてい
る（特開昭61−127118号公報参照）。
しかしながら、従来の上記製法においては、非晶質シ
リコン膜（44）を固相成長させて多結晶シリコン膜（4
5）にした後、該多結晶シリコン膜（45）を島状にパタ
ーニングして活性層（46）を形成するようにしているた
め、上記固相成長の際、非晶質シリコン膜（44）中に核
がランダムに発生し、核の発生が少ない疎の領域におい
ては、上記固相成長にて、結晶粒の到達粒径が互いに大
きくなり、核の発生が多い密の領域では、結晶粒の到達
粒径が互いに小さくなる。従って、上記パターニングに
おいて、到達粒径が互いに小さい結晶粒の存する領域
（密の領域）が活性層（46）としてパターニングされる
場合がある。この場合、TFTの動作領域であるチャンネ
ル領域に粒界が多く存在することになり、活性層（46）
上に形成されるTFTの特性（リーク電流、移動度、ゲー
ト電圧スイング等）が著しく劣化するという不都合があ
る。
リコン膜（44）を固相成長させて多結晶シリコン膜（4
5）にした後、該多結晶シリコン膜（45）を島状にパタ
ーニングして活性層（46）を形成するようにしているた
め、上記固相成長の際、非晶質シリコン膜（44）中に核
がランダムに発生し、核の発生が少ない疎の領域におい
ては、上記固相成長にて、結晶粒の到達粒径が互いに大
きくなり、核の発生が多い密の領域では、結晶粒の到達
粒径が互いに小さくなる。従って、上記パターニングに
おいて、到達粒径が互いに小さい結晶粒の存する領域
（密の領域）が活性層（46）としてパターニングされる
場合がある。この場合、TFTの動作領域であるチャンネ
ル領域に粒界が多く存在することになり、活性層（46）
上に形成されるTFTの特性（リーク電流、移動度、ゲー
ト電圧スイング等）が著しく劣化するという不都合があ
る。
本発明は、このような点に鑑み成されたもので、その
目的とするところは、活性層の特にチャンネル領域への
粒界の発生率を少なくすることができ、活性層上に形成
されるデバイス（TFT等）の特性を向上させることがで
きる半導体装置の製法を提供することにある。
目的とするところは、活性層の特にチャンネル領域への
粒界の発生率を少なくすることができ、活性層上に形成
されるデバイス（TFT等）の特性を向上させることがで
きる半導体装置の製法を提供することにある。
本発明の半導体装置の製法は、基体（１）上に非晶質
半導体薄膜（５）を形成したのち、非晶質半導体薄膜
（５）を更に薄膜化し、非晶質半導体薄膜（５）を素子
形成領域に対応してパターニングし、その後、非晶質半
導体薄膜（５）上にキャップ膜（７）を形成し、非晶質
半導体薄膜（５）を固相成長させる。
半導体薄膜（５）を形成したのち、非晶質半導体薄膜
（５）を更に薄膜化し、非晶質半導体薄膜（５）を素子
形成領域に対応してパターニングし、その後、非晶質半
導体薄膜（５）上にキャップ膜（７）を形成し、非晶質
半導体薄膜（５）を固相成長させる。
非晶質半導体薄膜は、多結晶半導体薄膜にイオン注入
して形成することができる。
して形成することができる。
上述の本発明の製法によれば、非晶質半導体薄膜
（５）を固相成長させる前に、非晶質半導体薄膜（５）
を活性層（６）のかたち（例えば島状）にパターンニン
グするようにしたので、その後の固相成長時における上
記パターニングされた非晶質半導体薄膜（５）での核の
発生は少なくなり、固相成長後、結晶粒の粒径は互いに
大きくなる。
（５）を固相成長させる前に、非晶質半導体薄膜（５）
を活性層（６）のかたち（例えば島状）にパターンニン
グするようにしたので、その後の固相成長時における上
記パターニングされた非晶質半導体薄膜（５）での核の
発生は少なくなり、固相成長後、結晶粒の粒径は互いに
大きくなる。
従って、活性層（６）の特にチャンネル領域（6c）で
の粒界の発生確率が大幅に小さくなり、活性層（６）上
に形成されるデバイス（TFT等）の特性を向上させるこ
とができる。
の粒界の発生確率が大幅に小さくなり、活性層（６）上
に形成されるデバイス（TFT等）の特性を向上させるこ
とができる。
非晶質半導体薄膜を形成した後、この非晶質半導体薄
膜を更に薄膜化することにより、例えば多結晶半導体薄
膜にイオン注入して非晶質半導体薄膜を形成する時は、
薄膜化前の厚い膜状態でイオン注入することになり、膜
中のイオン注入の飛程距離RPを容易に制御できる。
膜を更に薄膜化することにより、例えば多結晶半導体薄
膜にイオン注入して非晶質半導体薄膜を形成する時は、
薄膜化前の厚い膜状態でイオン注入することになり、膜
中のイオン注入の飛程距離RPを容易に制御できる。
従って、その後、薄膜化した非晶質半導体薄膜を固相
成長させた時、非晶質半導体薄膜全体を均一に且つ大き
な粒径で固相成長される。
成長させた時、非晶質半導体薄膜全体を均一に且つ大き
な粒径で固相成長される。
固相成長前に非晶質半導体薄膜上にキャップ膜を形成
するので、その後の長時間にわたる固相成長時に不意の
汚染等から半導体薄膜が保護される。
するので、その後の長時間にわたる固相成長時に不意の
汚染等から半導体薄膜が保護される。
以下、第１図〜第７図を参照しながら本発明の実施例
を説明する。
を説明する。
第１図は、本実施例に係る半導体装置の製法、特に薄
膜トランジスタ（以下、単にTFTと記す）における活性
層の形成方法を示す工程図である。以下、順にその工程
を説明する。
膜トランジスタ（以下、単にTFTと記す）における活性
層の形成方法を示す工程図である。以下、順にその工程
を説明する。
まず、第１図Ａに示すように、石英基板又はシリコン
基板（１）上にSiO2膜（２）を形成したのち、該SiO2膜
（２）上に膜厚が例えば800Åの多結晶シリコン膜
（３）を例えばLPCVD（低圧化学気相成長）法により形
成する。
基板（１）上にSiO2膜（２）を形成したのち、該SiO2膜
（２）上に膜厚が例えば800Åの多結晶シリコン膜
（３）を例えばLPCVD（低圧化学気相成長）法により形
成する。
次に、第１図Ｂに示すように、多結晶シリコン膜
（３）に例えばSi+を打込みエネルギ40KeV,ドース量1.5
×1015cm-2でイオン注入することにより、上記多結晶シ
リコン膜（３）を非晶質化して、非晶質シリコン膜
（４）を形成する。
（３）に例えばSi+を打込みエネルギ40KeV,ドース量1.5
×1015cm-2でイオン注入することにより、上記多結晶シ
リコン膜（３）を非晶質化して、非晶質シリコン膜
（４）を形成する。
次に、第１図Ｃに示すように、上記非晶質シリコン膜
（４）に対し、ライトエッチングを行なって該非晶質シ
リコン膜（４）を膜厚約200Å程度に薄膜化して非晶質
シリコン薄膜（５）とする。
（４）に対し、ライトエッチングを行なって該非晶質シ
リコン膜（４）を膜厚約200Å程度に薄膜化して非晶質
シリコン薄膜（５）とする。
次に、第１図Ｄに示すように、非晶質シリコン薄膜
（５）の所定部分をエッチング除去して、上記非晶質シ
リコン薄膜（５）を第２図に示すように、素子形成領域
である島状の活性層（６）（第１図Ｆ参照）のかたちに
対応した形状にパターニングする。この形状は、特に、
後にチャンネル領域となる部分（6c）の幅lcが他のソー
ス領域又はドレイン領域となる部分（6s）又は（6d）の
幅ls又はld（例えば約１μｍ）よりも小とされている。
（５）の所定部分をエッチング除去して、上記非晶質シ
リコン薄膜（５）を第２図に示すように、素子形成領域
である島状の活性層（６）（第１図Ｆ参照）のかたちに
対応した形状にパターニングする。この形状は、特に、
後にチャンネル領域となる部分（6c）の幅lcが他のソー
ス領域又はドレイン領域となる部分（6s）又は（6d）の
幅ls又はld（例えば約１μｍ）よりも小とされている。
次に、第１図Ｅに示すように、パターニングされた非
晶質シリコン薄膜（５）（第１図Ｄ参照）を含む全面に
SiO2膜（Cap−SiO2膜）（７）を形成したのち、例えばN
2雰囲気中において例えば温度600℃でアニール処理を行
なう。このアニール処理により、上記非晶質シリコン薄
膜（５）が固相成長して、結晶粒の到達粒径が極めて大
きい多結晶シリコン薄膜（８）となる（粒径＝〜１μ
ｍ）。
晶質シリコン薄膜（５）（第１図Ｄ参照）を含む全面に
SiO2膜（Cap−SiO2膜）（７）を形成したのち、例えばN
2雰囲気中において例えば温度600℃でアニール処理を行
なう。このアニール処理により、上記非晶質シリコン薄
膜（５）が固相成長して、結晶粒の到達粒径が極めて大
きい多結晶シリコン薄膜（８）となる（粒径＝〜１μ
ｍ）。
この後、第１図Ｆに示すように、SiO2膜（７）をエッ
チング除去して本例に係る多結晶シリコン薄膜（８）に
よる活性層（６）を得る。
チング除去して本例に係る多結晶シリコン薄膜（８）に
よる活性層（６）を得る。
上述の如く、本例によれば、非晶質シリコン薄膜
（５）を活性層（６）のかたちにパターニングしたの
ち、アニール処理を施して上記非晶質シリコン薄膜
（５）を固相成長させて多結晶シリコン薄膜（８）とな
すことにより、活性層（６）を形成するようにしたの
で、上記固相成長時における非晶質シリコン薄膜（５）
での核の発生数が少なくなり、固相成長後の結晶粒の到
達粒径は互いに大きいものとなる。
（５）を活性層（６）のかたちにパターニングしたの
ち、アニール処理を施して上記非晶質シリコン薄膜
（５）を固相成長させて多結晶シリコン薄膜（８）とな
すことにより、活性層（６）を形成するようにしたの
で、上記固相成長時における非晶質シリコン薄膜（５）
での核の発生数が少なくなり、固相成長後の結晶粒の到
達粒径は互いに大きいものとなる。
従って、活性層（６）の特にチャンネル領域（6c）で
の粒界の発生確率が大幅に小さくなり、活性層（６）上
に形成されるTFTの特性を向上させることができ、例え
ばリーク電流の低減化、移動度の向上、ゲート電圧スイ
ングの低減化等を図ることができ、例え、製造上のばら
つき等があっても、リーク電流は確実に低減化される。
これは、スタンバイ電流の低減化につながり、例えば低
消費電力型SRAM等に用いて好適なものとなる。また、液
晶表示装置の駆動素子に適用した場合、そのスイッチン
グ動作の高速化にもつながる。
の粒界の発生確率が大幅に小さくなり、活性層（６）上
に形成されるTFTの特性を向上させることができ、例え
ばリーク電流の低減化、移動度の向上、ゲート電圧スイ
ングの低減化等を図ることができ、例え、製造上のばら
つき等があっても、リーク電流は確実に低減化される。
これは、スタンバイ電流の低減化につながり、例えば低
消費電力型SRAM等に用いて好適なものとなる。また、液
晶表示装置の駆動素子に適用した場合、そのスイッチン
グ動作の高速化にもつながる。
尚、上記実施例において、非晶質シリコン膜（４）を
形成する場合、予め形成した多結晶シリコン膜（３）に
Si+をイオン注入して形成するようにしたが、その他、
非晶質シリコン膜（４）を直接被着形成するようにして
もよい。
形成する場合、予め形成した多結晶シリコン膜（３）に
Si+をイオン注入して形成するようにしたが、その他、
非晶質シリコン膜（４）を直接被着形成するようにして
もよい。
次に、上記活性層（６）をSRAMに適用した例を第３図
〜第７図に基づいて説明する。
〜第７図に基づいて説明する。
ここで、その説明の前に、最近のSRAMについての技術
動向をみると、1MbitSRAM,4MbitSRAM等において、その
動作マージン、スタンバイ電流の低減等の理由により、
第３図で示す高抵抗負荷積層型SRAMから、第４図で示す
CMOS方式、特に多結晶シリコンを活性層とするTFT積層
型スタックSRAMへの移行が必須となってきている。第３
図及び第４図において、（Ｂ）及び（）はビット線、
（Ｗ）はワード線である。
動向をみると、1MbitSRAM,4MbitSRAM等において、その
動作マージン、スタンバイ電流の低減等の理由により、
第３図で示す高抵抗負荷積層型SRAMから、第４図で示す
CMOS方式、特に多結晶シリコンを活性層とするTFT積層
型スタックSRAMへの移行が必須となってきている。第３
図及び第４図において、（Ｂ）及び（）はビット線、
（Ｗ）はワード線である。
そして、第４図において、例えばQ1及びQ2で示すCMOS
トランジスタの具体的構成は、第５図に示すように、シ
リコン基板の素子形成領域（11）上にSiO2からなるゲー
ト絶縁膜（12）を介してゲート電極（13）を形成し、こ
のゲート電極（13）をマスクとして素子形成領域（11）
にＮ型のソース領域（14s）及びドレイン領域（14d）を
形成して下地のNMOSトランジスタQ1を形成し、更に、ゲ
ート電極（13）を含む全面に例えばPSG等のリフロー膜
（15）を形成して平坦化したのち、リフロー膜（15）上
に多結晶シリコン薄膜からなる活性層（16）を形成し、
該活性層（16）の所定領域にＰ型の不純物を導入して、
上記ゲート電極（13）を共通としたＰチャンネルの薄膜
トランジスタQ2を形成してなる。
トランジスタの具体的構成は、第５図に示すように、シ
リコン基板の素子形成領域（11）上にSiO2からなるゲー
ト絶縁膜（12）を介してゲート電極（13）を形成し、こ
のゲート電極（13）をマスクとして素子形成領域（11）
にＮ型のソース領域（14s）及びドレイン領域（14d）を
形成して下地のNMOSトランジスタQ1を形成し、更に、ゲ
ート電極（13）を含む全面に例えばPSG等のリフロー膜
（15）を形成して平坦化したのち、リフロー膜（15）上
に多結晶シリコン薄膜からなる活性層（16）を形成し、
該活性層（16）の所定領域にＰ型の不純物を導入して、
上記ゲート電極（13）を共通としたＰチャンネルの薄膜
トランジスタQ2を形成してなる。
この構成は、セルサイズの大型化が欠点であったCMOS
方式のSRAMに対し、その欠点を解消させる優れた構造と
なっている。
方式のSRAMに対し、その欠点を解消させる優れた構造と
なっている。
そして、上記構成において、高速化のために、ゲート
電極（13）を低抵抗の例えばタングステン（Ｗ）ポリサ
イド層で形成するようにしている。
電極（13）を低抵抗の例えばタングステン（Ｗ）ポリサ
イド層で形成するようにしている。
しかし、ここで問題になるのが、薄膜トランジスタQ2
側のゲート絶縁膜（17）である。即ち、ゲート電極（1
3）を構成するタングステン（Ｗ）シリサイド層を直接
酸化しても膜質の良い（例えば耐圧等）ゲート絶縁膜
（17）を得ることはできない。また、ゲート絶縁膜（1
7）をCVD法等で形成する方法も考えられるが、ピンホー
ル等が多く発生し、特性上好ましくない。
側のゲート絶縁膜（17）である。即ち、ゲート電極（1
3）を構成するタングステン（Ｗ）シリサイド層を直接
酸化しても膜質の良い（例えば耐圧等）ゲート絶縁膜
（17）を得ることはできない。また、ゲート絶縁膜（1
7）をCVD法等で形成する方法も考えられるが、ピンホー
ル等が多く発生し、特性上好ましくない。
そこで、本例では、第６図に示すように、SiO2膜から
なるゲート絶縁膜（12）上に多結晶シリコン層（21）を
形成したのち、該多結晶シリコン層（21）上にタングス
テン（Ｗ）シリサイド層（22）を形成してタングステン
（Ｗ）ポリサイド層（23）とし、更にこのタングステン
（Ｗ）ポリサイド層（23）上に多結晶シリコン層（24）
を形成したのち、パターニングしてゲート電極（25）と
なす。この構造は、多結晶シリコン層（24）の形成工程
を１回設けるだけでよく、通常のLP−CVD法でよい。こ
のとき、LP−CVD法による形成温度は、580℃以下でもよ
い。この場合、多結晶シリコン層（24）は、非晶質シリ
コン層となるがかまわない。即ちゲート電極（25）の表
面をシリコン系の膜にすることにより、その後の熱酸化
によって、良質（高耐圧、ピンホール少）で剥がれにく
い良好なSiO2膜（ゲート絶膜膜（26））となる。この構
成の場合、タングステン（Ｗ）ポリサイド層（23）上に
新たに多結晶シリコン層（24）を形成するわけだが、配
線としては、タングステン（Ｗ）ポリサイド層（23）が
支配的であるため、高速化に支障を来すことはない。ま
た、薄膜トランジスタQ2の活性層として、本例の形成方
法による活性層（６）を用いれば、更にスタンバイ電流
の低減化が図れ、SRAMの低消費電力化を効率良く図るこ
とができる。また、NMOSトランジスタQ1の素子形成領域
（11）を本例に係る活性層（６）で構成してもよい。
なるゲート絶縁膜（12）上に多結晶シリコン層（21）を
形成したのち、該多結晶シリコン層（21）上にタングス
テン（Ｗ）シリサイド層（22）を形成してタングステン
（Ｗ）ポリサイド層（23）とし、更にこのタングステン
（Ｗ）ポリサイド層（23）上に多結晶シリコン層（24）
を形成したのち、パターニングしてゲート電極（25）と
なす。この構造は、多結晶シリコン層（24）の形成工程
を１回設けるだけでよく、通常のLP−CVD法でよい。こ
のとき、LP−CVD法による形成温度は、580℃以下でもよ
い。この場合、多結晶シリコン層（24）は、非晶質シリ
コン層となるがかまわない。即ちゲート電極（25）の表
面をシリコン系の膜にすることにより、その後の熱酸化
によって、良質（高耐圧、ピンホール少）で剥がれにく
い良好なSiO2膜（ゲート絶膜膜（26））となる。この構
成の場合、タングステン（Ｗ）ポリサイド層（23）上に
新たに多結晶シリコン層（24）を形成するわけだが、配
線としては、タングステン（Ｗ）ポリサイド層（23）が
支配的であるため、高速化に支障を来すことはない。ま
た、薄膜トランジスタQ2の活性層として、本例の形成方
法による活性層（６）を用いれば、更にスタンバイ電流
の低減化が図れ、SRAMの低消費電力化を効率良く図るこ
とができる。また、NMOSトランジスタQ1の素子形成領域
（11）を本例に係る活性層（６）で構成してもよい。
尚、不純物拡散領域の活性化アニールは、例えばラン
プアニール、レーザ（エキシマレーザ）アニール等が用
いられる。また、上記のゲート構造は、例えばEPROMやE
EPROM等のゲートとしても応用可能である。
プアニール、レーザ（エキシマレーザ）アニール等が用
いられる。また、上記のゲート構造は、例えばEPROMやE
EPROM等のゲートとしても応用可能である。
次に、ゲート電極として多結晶シリコン層のみを使っ
た場合を第７図に基いて説明する。
た場合を第７図に基いて説明する。
この場合の要点は、下地のNMOSトランジスタQ1を作る
前に、Ｐチャンネルの薄膜トランジスタQ2側のゲート絶
縁膜までを形成してしまうことである。
前に、Ｐチャンネルの薄膜トランジスタQ2側のゲート絶
縁膜までを形成してしまうことである。
即ち、第７図Ａに示すように、素子形成領域（11）上
にSiO2膜からなるゲート絶縁膜（12）を形成したのち、
該ゲート絶縁膜（12）上に多結晶シリコン層（31）を形
成する。
にSiO2膜からなるゲート絶縁膜（12）を形成したのち、
該ゲート絶縁膜（12）上に多結晶シリコン層（31）を形
成する。
その後、第７図Ｂに示すように、熱酸化を施して、多
結晶シリコン層（31）の表面に熱酸化膜（SiO2膜）（3
2）を形成する。この場合、上記熱酸化膜（32）は、厚
み約100Åであり、熱酸化の温度としては、素子形成領
域（11）にソース領域及びドレイン領域が作られていな
いため、高温、例えば〜1000℃を用いることができる。
結晶シリコン層（31）の表面に熱酸化膜（SiO2膜）（3
2）を形成する。この場合、上記熱酸化膜（32）は、厚
み約100Åであり、熱酸化の温度としては、素子形成領
域（11）にソース領域及びドレイン領域が作られていな
いため、高温、例えば〜1000℃を用いることができる。
次に、第７図Ｃに示すように、熱酸化膜（32）、多結
晶シリコン層（31）及びゲート絶縁膜（12）を選択的に
エッチング除去して多結晶シリコン層（31）によるゲー
ト電極（33）を形成する。
晶シリコン層（31）及びゲート絶縁膜（12）を選択的に
エッチング除去して多結晶シリコン層（31）によるゲー
ト電極（33）を形成する。
次に、第７図Ｄに示すように、熱酸化膜（32）上にフ
ォトレジスト（34）を形成したのち、該フォトレジスト
（34）をマスクとして、素子形成領域（11）にＮ型の不
純物をイオン注入して該素子形成領域（11）にソース領
域（14s）及びドレイン領域（14d）を形成する。
ォトレジスト（34）を形成したのち、該フォトレジスト
（34）をマスクとして、素子形成領域（11）にＮ型の不
純物をイオン注入して該素子形成領域（11）にソース領
域（14s）及びドレイン領域（14d）を形成する。
次に、第７図Ｅに示すように、上記フォトレジスト
（34）を剥離したのち、全面にPSG等のリフロー膜（1
5）を形成する。その後、リフローし、表面を平坦化す
る。その後、ウェットエッチングによるエッチバックに
より、熱酸化膜（32）を露出させる。このエッチバック
時、熱酸化膜（32）は、PSG等のリフロー膜（15）に対
し、ち密であり、選択性もあるため、リフロー膜（15）
と共に、エッチングされるということがない。
（34）を剥離したのち、全面にPSG等のリフロー膜（1
5）を形成する。その後、リフローし、表面を平坦化す
る。その後、ウェットエッチングによるエッチバックに
より、熱酸化膜（32）を露出させる。このエッチバック
時、熱酸化膜（32）は、PSG等のリフロー膜（15）に対
し、ち密であり、選択性もあるため、リフロー膜（15）
と共に、エッチングされるということがない。
その後、第７図Ｆに示すように、露出する熱酸化膜、
即ちゲート絶縁膜（32）上に本例に係る多結晶シリコン
薄膜による活性層（６）を形成し、該活性層（６）の所
定領域にＰ型の不純物を導入して本例に係るSRAMのCMOS
トランジスタを得る。
即ちゲート絶縁膜（32）上に本例に係る多結晶シリコン
薄膜による活性層（６）を形成し、該活性層（６）の所
定領域にＰ型の不純物を導入して本例に係るSRAMのCMOS
トランジスタを得る。
この実施例によれば、Ｐチャンネルの薄膜トランジス
タQ2側のゲート絶縁膜（32）を多結晶シリコン層（31）
表面の高温熱酸化により得ることができるため、高耐圧
でピンホールが少ない膜質を得ることができ、SRAMの歩
留りの向上及び信頼性の向上を図ることができる。
タQ2側のゲート絶縁膜（32）を多結晶シリコン層（31）
表面の高温熱酸化により得ることができるため、高耐圧
でピンホールが少ない膜質を得ることができ、SRAMの歩
留りの向上及び信頼性の向上を図ることができる。
尚、この形成方法は、上記第６図で示すSRAMのCMOSト
ランジスタにも適用することができ、より高性能なSRAM
を得ることができる。
ランジスタにも適用することができ、より高性能なSRAM
を得ることができる。
また、第７図で示すSRAMにおけるCMOSトランジスタ形
成方法において素子形成領域（11）を本例に係る活性層
（６）で構成するようにしてもよい。
成方法において素子形成領域（11）を本例に係る活性層
（６）で構成するようにしてもよい。
本発明に係る半導体装置の製法によれば、非晶質半導
体薄膜の全体を均一に且つ大きな結晶粒で固相成長する
ことができ、活性層の特にチャネル領域の粒界の発生率
を少なくすることができ、また、固相成長時の半導体薄
膜の汚染等を防ぐことができ、活性層上に形成されるデ
バイス（TFT等）の特性を向上させることができる。
体薄膜の全体を均一に且つ大きな結晶粒で固相成長する
ことができ、活性層の特にチャネル領域の粒界の発生率
を少なくすることができ、また、固相成長時の半導体薄
膜の汚染等を防ぐことができ、活性層上に形成されるデ
バイス（TFT等）の特性を向上させることができる。
第１図は本実施例に係る半導体装置の製法を示す工程
図、第２図は本実施例に係る活性層の形状の一例を示す
平面図、第３図は高抵抗負荷積層型SRAMを示す回路図、
第４図はCMOS方式のSRAMを示す回路図、第５図はCMOS方
式のSRAMにおける通常のCMOSトランジスタを示す構成
図、第６図はCMOS方式のSRAMにおける本例のCMOSトラン
ジスタを示す構成図、第７図はその他の例を示す工程
図、第８図は従来例に係る半導体装置の製法を示す工程
図である。 （１）は石英基板又はシリコン基板、（２）はSiO2膜、
（３）は多結晶シリコン膜、（４）は非晶質シリコン
膜、（５）は非晶質シリコン薄膜、（６）は活性層であ
る。
図、第２図は本実施例に係る活性層の形状の一例を示す
平面図、第３図は高抵抗負荷積層型SRAMを示す回路図、
第４図はCMOS方式のSRAMを示す回路図、第５図はCMOS方
式のSRAMにおける通常のCMOSトランジスタを示す構成
図、第６図はCMOS方式のSRAMにおける本例のCMOSトラン
ジスタを示す構成図、第７図はその他の例を示す工程
図、第８図は従来例に係る半導体装置の製法を示す工程
図である。 （１）は石英基板又はシリコン基板、（２）はSiO2膜、
（３）は多結晶シリコン膜、（４）は非晶質シリコン
膜、（５）は非晶質シリコン薄膜、（６）は活性層であ
る。
フロントページの続き (51)Int.Cl.7 識別記号 ＦＩ Ｈ０１Ｌ 29/786 29/788 29/792
Claims (2)
- 【請求項１】基体上に非晶質半導体薄膜を形成する工程
と、 前記非晶質半導体薄膜を更に薄膜化する工程と、 前記非晶質半導体薄膜を素子形成領域に対応してパター
ニングする工程と、 前記非晶質半導体薄膜上にキャップ膜を形成する工程
と、 前記非晶質半導体薄膜を固相成長させる工程と を有してなる半導体装置の製法。 - 【請求項２】前記非晶質半導体薄膜を形成する工程は、 多結晶半導体薄膜にイオン注入することを含む 請求項１の半導体装置の製法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP29259390A JP3153911B2 (ja) | 1990-10-30 | 1990-10-30 | 半導体装置の製法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP29259390A JP3153911B2 (ja) | 1990-10-30 | 1990-10-30 | 半導体装置の製法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH04165613A JPH04165613A (ja) | 1992-06-11 |
| JP3153911B2 true JP3153911B2 (ja) | 2001-04-09 |
Family
ID=17783791
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP29259390A Expired - Fee Related JP3153911B2 (ja) | 1990-10-30 | 1990-10-30 | 半導体装置の製法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3153911B2 (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP7032834B2 (ja) | 2020-02-24 | 2022-03-09 | 亨將精密工業股▲ふん▼有限公司 | 複合箸の補強構造 |
Families Citing this family (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| TW272319B (ja) * | 1993-12-20 | 1996-03-11 | Sharp Kk | |
| TW279275B (ja) * | 1993-12-27 | 1996-06-21 | Sharp Kk | |
| KR0124626B1 (ko) * | 1994-02-01 | 1997-12-11 | 문정환 | 박막 트랜지스터 제조방법 |
| US6162667A (en) * | 1994-03-28 | 2000-12-19 | Sharp Kabushiki Kaisha | Method for fabricating thin film transistors |
| US6582996B1 (en) | 1998-07-13 | 2003-06-24 | Fujitsu Limited | Semiconductor thin film forming method |
| JP4663615B2 (ja) * | 2001-08-30 | 2011-04-06 | シャープ株式会社 | 半導体装置 |
-
1990
- 1990-10-30 JP JP29259390A patent/JP3153911B2/ja not_active Expired - Fee Related
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP7032834B2 (ja) | 2020-02-24 | 2022-03-09 | 亨將精密工業股▲ふん▼有限公司 | 複合箸の補強構造 |
Also Published As
| Publication number | Publication date |
|---|---|
| JPH04165613A (ja) | 1992-06-11 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| JP2591927B2 (ja) | Ｄｒａｍセルの製造方法 | |
| JP3626734B2 (ja) | 薄膜半導体装置 | |
| JP3153911B2 (ja) | 半導体装置の製法 | |
| JPH05102415A (ja) | 超高集積半導体メモリ装置の製造方法 | |
| JP3171673B2 (ja) | 薄膜トランジスタ及びその製造方法 | |
| JPH098298A (ja) | 半導体装置の製造方法 | |
| JPH08139177A (ja) | 半導体装置 | |
| JPH0974189A (ja) | 半導体装置の製造方法 | |
| JP2003168647A (ja) | 半導体装置の製造方法および半導体装置 | |
| JPH09205064A (ja) | 半導体装置の製造方法 | |
| JP2874062B2 (ja) | 薄膜トランジスタの製造方法 | |
| JPH11238871A (ja) | 半導体装置 | |
| JP2910100B2 (ja) | 半導体メモリ | |
| JPH0487374A (ja) | 不揮発性メモリ素子の製造方法 | |
| JPH0621458A (ja) | 半導体装置及び半導体装置の製造方法 | |
| JPH0964203A (ja) | 半導体装置の製造方法 | |
| JPH0563197A (ja) | 薄膜トランジスタ及びその製造方法 | |
| JPH1084053A (ja) | 半導体記憶装置の製造方法 | |
| JP3218616B2 (ja) | 半導体装置の製法 | |
| JP2002033485A (ja) | Ｔｆｔ型液晶表示装置およびその製造方法 | |
| JPH09213962A (ja) | 薄膜トランジスタおよびその製造方法 | |
| JPH0621461A (ja) | 薄膜トランジスタ | |
| JP3309469B2 (ja) | アクティブマトリックス基板及びその製造方法 | |
| JP4076930B2 (ja) | 半導体装置の製造方法 | |
| JPH03175676A (ja) | 半導体装置 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20080202 Year of fee payment: 7 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20090202 Year of fee payment: 8 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20100202 Year of fee payment: 9 |
|
| LAPS | Cancellation because of no payment of annual fees |