JP2003123487A - 不揮発性半導体記憶装置およびその書き込み時間決定方法 - Google Patents
不揮発性半導体記憶装置およびその書き込み時間決定方法Info
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Abstract
(57)【要約】
【課題】 書き込みとベリファイの繰り返し回数を削減
して、全体の書き込み時間を短縮できる不揮発性半導体
記憶装置を提供する。 【解決手段】 行アドレス,列アドレスを生成するＸデ
コーダ１,Ｙデコーダ２の出力で選択される複数のメモ
リセルＭ11,…,Ｍn3からなるフラッシュメモリにおい
て、異なるパルス幅の書き込み信号を同列上のメモリセ
ルに同時に供給する測定用書込みパルス発生回路７と、
パルス幅測定時に測定用書込みパルス発生回路７からの
書き込み信号を同列上のワード線Ｍ11,…,Ｍn1に供給
し、通常アクセス時にＸデコーダ１からのワード線信号
を対応する１つのワード線WL1に供給するように切り換
わる選択回路５を備える。
して、全体の書き込み時間を短縮できる不揮発性半導体
記憶装置を提供する。 【解決手段】 行アドレス,列アドレスを生成するＸデ
コーダ１,Ｙデコーダ２の出力で選択される複数のメモ
リセルＭ11,…,Ｍn3からなるフラッシュメモリにおい
て、異なるパルス幅の書き込み信号を同列上のメモリセ
ルに同時に供給する測定用書込みパルス発生回路７と、
パルス幅測定時に測定用書込みパルス発生回路７からの
書き込み信号を同列上のワード線Ｍ11,…,Ｍn1に供給
し、通常アクセス時にＸデコーダ１からのワード線信号
を対応する１つのワード線WL1に供給するように切り換
わる選択回路５を備える。
Description
【０００１】
【発明の属する技術分野】本発明は、閾値電圧を電気的
に制御してデータを記憶する不揮発性半導体記憶装置に
関する。
に制御してデータを記憶する不揮発性半導体記憶装置に
関する。
【０００２】
【従来の技術】ＥＥＰＲＯＭやフラッシュＥＥＰＲＯＭ
などのフロ−ティングゲ−トを有して電気的に書き換え
のできる不揮発性半導体記憶装置においては、フロ−テ
ィングゲ−ト対して電荷を注入し,引き抜いてメモリセ
ルの閾値電圧Ｖthを高,低することによって、データの
書き込み,消去を行なっている。
などのフロ−ティングゲ−トを有して電気的に書き換え
のできる不揮発性半導体記憶装置においては、フロ−テ
ィングゲ−ト対して電荷を注入し,引き抜いてメモリセ
ルの閾値電圧Ｖthを高,低することによって、データの
書き込み,消去を行なっている。
【０００３】図７、従来の不揮発性半導体記憶装置にお
けるメモリセルアレイの一部分を示した回路図であり、
このメモリセルアレイは、行列状に配置されたメモリセ
ルＭ 11,Ｍ12,Ｍ21,Ｍ22からなり、同じ行にあるメモリ
セルＭ11,Ｍ12;Ｍ21,Ｍ22は、制御ゲートが共通のワー
ド線ＷＬ1;ＷＬ2に夫々接続され、同じ列にあるメモリ
セルＭ11,Ｍ21;Ｍ12,Ｍ22は、ドレインが共通のビット
線ＢＬ1;ＢＬ2に夫々接続されている。また、総てのメ
モリセルＭ11,Ｍ12,Ｍ21,Ｍ22のソースは、共通のソー
ス線ＳＬに接続されている。
けるメモリセルアレイの一部分を示した回路図であり、
このメモリセルアレイは、行列状に配置されたメモリセ
ルＭ 11,Ｍ12,Ｍ21,Ｍ22からなり、同じ行にあるメモリ
セルＭ11,Ｍ12;Ｍ21,Ｍ22は、制御ゲートが共通のワー
ド線ＷＬ1;ＷＬ2に夫々接続され、同じ列にあるメモリ
セルＭ11,Ｍ21;Ｍ12,Ｍ22は、ドレインが共通のビット
線ＢＬ1;ＢＬ2に夫々接続されている。また、総てのメ
モリセルＭ11,Ｍ12,Ｍ21,Ｍ22のソースは、共通のソー
ス線ＳＬに接続されている。
【０００４】上記メモリセルアレイにおいて、データを
消去する場合、ワード線ＷＬ1,ＷＬ 2に例えば−１０Ｖ
の負の電圧を、ソース線ＳＬに例えば５Ｖの正の電圧を
夫々印加し、ビット線ＢＬ1,ＢＬ2を高インピーダンス
状態にする。すると、ＦＮトンネリング効果により、各
メモリセルＭ11,Ｍ12,Ｍ21,Ｍ22は、フロ−ティングゲ
−トからソースに電子が放出されて、閾値電圧が低下
し、消去状態となる。一方、データを書き込む場合、書
き込み対象の選択メモリセルに接続されたワード線に例
えば１２Ｖの正の高電圧を印加し、それ以外のワード線
を接地するとともに、選択メモリセルに接続されたビッ
ト線に例えば６Ｖの正の電圧を所定時間だけ印加し、そ
れ以外のビット線を接地する。すると、選択メモリセル
では、ソース／ドレイン拡散層間に形成されたチャネル
領域からフロ−ティングゲ−トに電子(ホットエレクト
ロン)が注入されて、閾値電圧が上昇し、データを記憶
した書き込み状態となる。
消去する場合、ワード線ＷＬ1,ＷＬ 2に例えば−１０Ｖ
の負の電圧を、ソース線ＳＬに例えば５Ｖの正の電圧を
夫々印加し、ビット線ＢＬ1,ＢＬ2を高インピーダンス
状態にする。すると、ＦＮトンネリング効果により、各
メモリセルＭ11,Ｍ12,Ｍ21,Ｍ22は、フロ−ティングゲ
−トからソースに電子が放出されて、閾値電圧が低下
し、消去状態となる。一方、データを書き込む場合、書
き込み対象の選択メモリセルに接続されたワード線に例
えば１２Ｖの正の高電圧を印加し、それ以外のワード線
を接地するとともに、選択メモリセルに接続されたビッ
ト線に例えば６Ｖの正の電圧を所定時間だけ印加し、そ
れ以外のビット線を接地する。すると、選択メモリセル
では、ソース／ドレイン拡散層間に形成されたチャネル
領域からフロ−ティングゲ−トに電子(ホットエレクト
ロン)が注入されて、閾値電圧が上昇し、データを記憶
した書き込み状態となる。
【０００５】一般に、書き込み時の閾値電圧は、選択メ
モリセルに接続されたビット線に一定パルス幅の書き込
みパルスを繰り返し印加した後、センス回路によって選
択メモリセルの閾値電圧を検出し、検出した閾値電圧が
所定の範囲内になると、書き込み動作を終了して、所定
の値に設定されている。かかるメモリセルの閾値電圧
は、メモリセルに印加されるパルス幅の対数値に比例し
て変動する傾向があり、同じパルス幅の書き込みパルス
を繰り返し印加していくと、メモリセルの閾値電圧の変
化が飽和して徐々に小さくなる。従って、所定の閾値電
圧Ｖthまで閾値電圧を変化させるには、書き込みパルス
の印加回数を多くする必要があり、書き込み時間が長く
なるという問題がある。また、各書き込みの後に、閾値
電圧が所定の値まで達したか否かを所定時間をかけて確
認する所謂ベリファイ作業が伴うため、書き込みとベリ
ファイが繰り返し行なわれるから、書き込みパルスの印
加回数が増加すると、書き込みに要する合計時間が長く
なるという問題がある。さらに、多値メモリや低電圧動
作メモリなどの場合、要求される閾値電圧の分布幅が狭
いため、閾値の分布を抑え込もうとすると、１回当たり
のパルス幅が小さくなり、必要な閾値に到達させるには
パルスを多数回印加して書き込みを行なわねばならず、
書き込み時間が長くなることになる。
モリセルに接続されたビット線に一定パルス幅の書き込
みパルスを繰り返し印加した後、センス回路によって選
択メモリセルの閾値電圧を検出し、検出した閾値電圧が
所定の範囲内になると、書き込み動作を終了して、所定
の値に設定されている。かかるメモリセルの閾値電圧
は、メモリセルに印加されるパルス幅の対数値に比例し
て変動する傾向があり、同じパルス幅の書き込みパルス
を繰り返し印加していくと、メモリセルの閾値電圧の変
化が飽和して徐々に小さくなる。従って、所定の閾値電
圧Ｖthまで閾値電圧を変化させるには、書き込みパルス
の印加回数を多くする必要があり、書き込み時間が長く
なるという問題がある。また、各書き込みの後に、閾値
電圧が所定の値まで達したか否かを所定時間をかけて確
認する所謂ベリファイ作業が伴うため、書き込みとベリ
ファイが繰り返し行なわれるから、書き込みパルスの印
加回数が増加すると、書き込みに要する合計時間が長く
なるという問題がある。さらに、多値メモリや低電圧動
作メモリなどの場合、要求される閾値電圧の分布幅が狭
いため、閾値の分布を抑え込もうとすると、１回当たり
のパルス幅が小さくなり、必要な閾値に到達させるには
パルスを多数回印加して書き込みを行なわねばならず、
書き込み時間が長くなることになる。
【０００６】そこで、書き込み時間を増大させることな
く、閾値電圧の分布を狭める手法として、従来、次のよ
うなものが提案されている。特開平７−７３６８５号公
報や特開平１１−７３７８６号公報では、繰返し回数の
増加に伴なって書き込みパルス幅を大きくすることによ
って、書き込みパルスの印加回数を低減している。特開
平１０−１７７７９５号公報では、閾値電圧が目標値を
含む所定の範囲内に達するまで、パルス幅を所定の増加
率で増加させ、閾値電圧が所定の範囲内に達してから、
パルス幅の増加率を小さくし、閾値電圧が目標値Ｖthま
たはその近傍に達するまでパルスを繰り返し印加するこ
とにより書き込み時間を短縮している。特開平１１-３
９８８７号公報では、書き込み回数の増加に伴って選択
メモリセルへ印加する電圧のレベルを変化させていくＩ
ＳＰＰ法(Incremental Step Pulse Programming)を改良
して、一回目に幅の長い書き込みパルスを印加し、２回
目以降の書き込みで、幅は短いが、電圧レベルが書き込
み回数の増加に伴って漸増するパルスを印加している。
く、閾値電圧の分布を狭める手法として、従来、次のよ
うなものが提案されている。特開平７−７３６８５号公
報や特開平１１−７３７８６号公報では、繰返し回数の
増加に伴なって書き込みパルス幅を大きくすることによ
って、書き込みパルスの印加回数を低減している。特開
平１０−１７７７９５号公報では、閾値電圧が目標値を
含む所定の範囲内に達するまで、パルス幅を所定の増加
率で増加させ、閾値電圧が所定の範囲内に達してから、
パルス幅の増加率を小さくし、閾値電圧が目標値Ｖthま
たはその近傍に達するまでパルスを繰り返し印加するこ
とにより書き込み時間を短縮している。特開平１１-３
９８８７号公報では、書き込み回数の増加に伴って選択
メモリセルへ印加する電圧のレベルを変化させていくＩ
ＳＰＰ法(Incremental Step Pulse Programming)を改良
して、一回目に幅の長い書き込みパルスを印加し、２回
目以降の書き込みで、幅は短いが、電圧レベルが書き込
み回数の増加に伴って漸増するパルスを印加している。
【０００７】さらに、特開平１１−９６７８５号公報、
特開２０００−１１３６８６号公報、特開２０００−１
２３５８４号公報では、メモリセルの特性を判断し、メ
モリセルの特性に合った最適な書き込みパルスのパルス
幅、またはパルス電圧を設定し、メモリセル毎に最適な
書き込みパルスを印加する手法が提案されている。上記
特開平１１−９６７８５号公報では、一回目の書き込み
時間は比較的長いが、２回目以降は累積書き込み時間が
冪乗比で大きくなるように設定される冪乗パルス書き込
み方式を改良したＡ＊２Ｂパルス幅方式に基づいて、Ａ
の値、Ｂ(＜１)の値をメモリセルの特性に合わせて調整
できるようにしている。また、ベリファイ時間を含むオ
ーバーヘッド時間が１回の書き込み時間より充分に大き
いときは、冪乗パルス書き込み方式とし、上記オーバー
ヘッド時間が１回の書き込み時間より充分に小さいとき
には、均一パルス書き込み方式とすることで、累積書き
込み時間を削減している。
特開２０００−１１３６８６号公報、特開２０００−１
２３５８４号公報では、メモリセルの特性を判断し、メ
モリセルの特性に合った最適な書き込みパルスのパルス
幅、またはパルス電圧を設定し、メモリセル毎に最適な
書き込みパルスを印加する手法が提案されている。上記
特開平１１−９６７８５号公報では、一回目の書き込み
時間は比較的長いが、２回目以降は累積書き込み時間が
冪乗比で大きくなるように設定される冪乗パルス書き込
み方式を改良したＡ＊２Ｂパルス幅方式に基づいて、Ａ
の値、Ｂ(＜１)の値をメモリセルの特性に合わせて調整
できるようにしている。また、ベリファイ時間を含むオ
ーバーヘッド時間が１回の書き込み時間より充分に大き
いときは、冪乗パルス書き込み方式とし、上記オーバー
ヘッド時間が１回の書き込み時間より充分に小さいとき
には、均一パルス書き込み方式とすることで、累積書き
込み時間を削減している。
【０００８】
【発明が解決しようとする課題】段落[0006],[0007]で
述べた従来の手法は、いずれも可能な限り少ない回数で
書き込みを完了すべく、書き込みパルス幅またはパルス
電圧を変化させて、書き込み時間の短縮を図っている
が、次のような問題がある。即ち、段落[0006]の従来例
では、書き込みパルスのパルス幅またはパルス電圧を変
化させるということは記載されているが、具体的な書き
込みパルス幅の決定方法が開示されていない。
述べた従来の手法は、いずれも可能な限り少ない回数で
書き込みを完了すべく、書き込みパルス幅またはパルス
電圧を変化させて、書き込み時間の短縮を図っている
が、次のような問題がある。即ち、段落[0006]の従来例
では、書き込みパルスのパルス幅またはパルス電圧を変
化させるということは記載されているが、具体的な書き
込みパルス幅の決定方法が開示されていない。
【０００９】段落[0007]の最初の特開平１１−９６７８
５号公報では、メモリセルの特性に合った最適な書き込
みパルスのパルス幅またはパルス電圧を設定しており、
書き込みパルス幅を設定するための初期値やモジューロ
値などの各種パラメータは、ヒューズアレイに設定され
るが、このヒューズアレイにおいてメモリセルの特性ば
らつきに応じてどのように書き込みパルス幅を設定する
かについて具体的な方法や手順が開示されていない。段
落[0007]の次の特開２０００−１１３６８６号公報で
は、書き込み動作の前に、各メモリセルに所定幅の書き
込みパルスを印加し、その閾値の変動を測定し、実際の
書き込みパルス幅を決定しているが、各メモリセルを元
の状態に戻すために再び消去が必要になって、結局、書
き込み時間が長くなる。また、メモリセルの特性に合っ
た最適な書き込みパルスのパルス幅を設定するために、
評価サンプルの書き込み特性を用いるのであるが、その
書き込み特性の測定方法が具体的に開示されていない。
段落[0007]の最後の特開２０００−１２３５８４号公報
では、メモリセルの特性に応じて、書き込み電圧を補正
すると記載されているが、定量的な補正方法が開示され
ていないため、書き込み後の読み出し結果によって補正
量を決定せざるを得ず、補正量の決定という余分な処理
が加わって書き込み時間が増加する。
５号公報では、メモリセルの特性に合った最適な書き込
みパルスのパルス幅またはパルス電圧を設定しており、
書き込みパルス幅を設定するための初期値やモジューロ
値などの各種パラメータは、ヒューズアレイに設定され
るが、このヒューズアレイにおいてメモリセルの特性ば
らつきに応じてどのように書き込みパルス幅を設定する
かについて具体的な方法や手順が開示されていない。段
落[0007]の次の特開２０００−１１３６８６号公報で
は、書き込み動作の前に、各メモリセルに所定幅の書き
込みパルスを印加し、その閾値の変動を測定し、実際の
書き込みパルス幅を決定しているが、各メモリセルを元
の状態に戻すために再び消去が必要になって、結局、書
き込み時間が長くなる。また、メモリセルの特性に合っ
た最適な書き込みパルスのパルス幅を設定するために、
評価サンプルの書き込み特性を用いるのであるが、その
書き込み特性の測定方法が具体的に開示されていない。
段落[0007]の最後の特開２０００−１２３５８４号公報
では、メモリセルの特性に応じて、書き込み電圧を補正
すると記載されているが、定量的な補正方法が開示され
ていないため、書き込み後の読み出し結果によって補正
量を決定せざるを得ず、補正量の決定という余分な処理
が加わって書き込み時間が増加する。
【００１０】このように従来技術では、必ずしも１回目
の書込みパルスによって目標の閾値に達することを目的
としていない。また、従来の短いパルスで何回も書き込
みおよびベリファイを繰り返す方法では、それらを累積
した書き込み時間と１回のパルスで書き込んだ場合の書
込み時間との誤差が大きいという問題もあった。
の書込みパルスによって目標の閾値に達することを目的
としていない。また、従来の短いパルスで何回も書き込
みおよびベリファイを繰り返す方法では、それらを累積
した書き込み時間と１回のパルスで書き込んだ場合の書
込み時間との誤差が大きいという問題もあった。
【００１１】そこで、本発明は、書込み時間の短縮を目
的とし、その方法としてメモリセルの特性に合わせて、
１回目の書込みにおいて、できるだけ長いパルスで目標
の閾値に近づけ、次のベリファイで目標の閾値に達して
いなければ、その後比較的短いパルスで閾値を微調整す
ることにより実現する。この方法によれば、１回目の書
込みパルス幅を精度良く求めることが最も重要となって
くる。そのために、本発明では、更にある閾値から所定
の幅だけ閾値を変化させるために必要な書込みパスル幅
を求め、そのパルス幅での１回目の書込みによって精度
良く目標の閾値に近づけること、およびその書込みパル
ス幅の明確かつ具体的な測定方法を与える。
的とし、その方法としてメモリセルの特性に合わせて、
１回目の書込みにおいて、できるだけ長いパルスで目標
の閾値に近づけ、次のベリファイで目標の閾値に達して
いなければ、その後比較的短いパルスで閾値を微調整す
ることにより実現する。この方法によれば、１回目の書
込みパルス幅を精度良く求めることが最も重要となって
くる。そのために、本発明では、更にある閾値から所定
の幅だけ閾値を変化させるために必要な書込みパスル幅
を求め、そのパルス幅での１回目の書込みによって精度
良く目標の閾値に近づけること、およびその書込みパル
ス幅の明確かつ具体的な測定方法を与える。
【００１２】
【課題を解決するための手段】上記目的を達成するた
め、本発明の不揮発性半導体記憶装置は、ワード線を選
択するための行アドレスを生成するＸデコーダと、ビッ
ト線を選択するための列アドレスを生成するＹデコーダ
と、上記ＸデコーダおよびＹデコーダの出力によってワ
ード線とビット線を介して選択される複数のメモリセル
とを有するものにおいて、複数のワード線に夫々異なる
パルス幅の複数のパルス信号を供給するパルス発生回路
と、上記ワード線を駆動する信号を供給するために、上
記パルス発生回路からの出力または上記Ｘデコーダから
の出力を選択する選択回路を備えたことを特徴とする。
め、本発明の不揮発性半導体記憶装置は、ワード線を選
択するための行アドレスを生成するＸデコーダと、ビッ
ト線を選択するための列アドレスを生成するＹデコーダ
と、上記ＸデコーダおよびＹデコーダの出力によってワ
ード線とビット線を介して選択される複数のメモリセル
とを有するものにおいて、複数のワード線に夫々異なる
パルス幅の複数のパルス信号を供給するパルス発生回路
と、上記ワード線を駆動する信号を供給するために、上
記パルス発生回路からの出力または上記Ｘデコーダから
の出力を選択する選択回路を備えたことを特徴とする。
【００１３】本発明の他の不揮発性半導体記憶装置は、
ワード線を選択するための行アドレスを生成するＸデコ
ーダと、ビット線を選択するための列アドレスを生成す
るＹデコーダと、上記ＸデコーダおよびＹデコーダの出
力によってワード線とビット線を介して選択される複数
のメモリセルとを有するものにおいて、異なるパルス幅
の複数のパルス信号を同じタイミングで生成するパルス
発生回路と、ビット線を選択するために、上記パルス発
生回路からの出力または上記Ｙデコーダからの出力を選
択する選択回路とを備えたことを特徴とする。
ワード線を選択するための行アドレスを生成するＸデコ
ーダと、ビット線を選択するための列アドレスを生成す
るＹデコーダと、上記ＸデコーダおよびＹデコーダの出
力によってワード線とビット線を介して選択される複数
のメモリセルとを有するものにおいて、異なるパルス幅
の複数のパルス信号を同じタイミングで生成するパルス
発生回路と、ビット線を選択するために、上記パルス発
生回路からの出力または上記Ｙデコーダからの出力を選
択する選択回路とを備えたことを特徴とする。
【００１４】また、本発明の書き込み信号のパルス幅の
測定方法は、複数のパルスからなる書き込み信号または
消去信号を印加して電荷蓄積層に対する電荷の授受を行
なうことにより閾値電圧を制御し、この閾値電圧に応じ
たデータを保持する複数のメモリセルを有する不揮発性
半導体記憶装置において、上記複数のメモリセルの少な
くとも一部からなるメモリセル群のすべての閾値を所定
の第１の閾値に設定する第１のステップと、上記メモリ
セル群に夫々異なるパルス幅の書き込みパルスを与える
第２のステップと、上記メモリセル群の個々のデータを
読み出し、読み出しの際の電流を第２の閾値に対応する
基準電流と比較して、第２の閾値との高低関係を判定す
る第３ステップとを備えたことを特徴とする。
測定方法は、複数のパルスからなる書き込み信号または
消去信号を印加して電荷蓄積層に対する電荷の授受を行
なうことにより閾値電圧を制御し、この閾値電圧に応じ
たデータを保持する複数のメモリセルを有する不揮発性
半導体記憶装置において、上記複数のメモリセルの少な
くとも一部からなるメモリセル群のすべての閾値を所定
の第１の閾値に設定する第１のステップと、上記メモリ
セル群に夫々異なるパルス幅の書き込みパルスを与える
第２のステップと、上記メモリセル群の個々のデータを
読み出し、読み出しの際の電流を第２の閾値に対応する
基準電流と比較して、第２の閾値との高低関係を判定す
る第３ステップとを備えたことを特徴とする。
【００１５】また、本発明のパルス幅決定方法は、上記
書き込み信号のパルス幅の測定方法において、上記第３
のステップの高低関係の判定を、印加した書き込み信号
のパルス幅の小さい順に上記読み出し電流を基準電流と
比較し、最初に高低関係が反転したときのパルス幅、ま
たは高低関係の反転が複数ある場合は、最初に反転した
パルス幅から最後に反転したパルス幅までのいずれかの
パルス幅を、書き込み動作に最適な書き込み信号のパル
ス幅として決定することを特徴とする。
書き込み信号のパルス幅の測定方法において、上記第３
のステップの高低関係の判定を、印加した書き込み信号
のパルス幅の小さい順に上記読み出し電流を基準電流と
比較し、最初に高低関係が反転したときのパルス幅、ま
たは高低関係の反転が複数ある場合は、最初に反転した
パルス幅から最後に反転したパルス幅までのいずれかの
パルス幅を、書き込み動作に最適な書き込み信号のパル
ス幅として決定することを特徴とする。
【００１６】さらに、本発明の書き込み方法は、複数の
パルスからなる書き込み信号または消去信号を印加して
電荷蓄積層に対する電荷の授受を行なうことにより閾値
電圧を制御し、この閾値電圧に応じたデータを保持する
複数のメモリセルを有する不揮発性半導体記憶装置にお
いて、上記パルス幅の決定方法で決定したパルス幅を、
書き込み動作において最初に印加する書き込み信号のパ
ルス幅とすることを特徴とする。
パルスからなる書き込み信号または消去信号を印加して
電荷蓄積層に対する電荷の授受を行なうことにより閾値
電圧を制御し、この閾値電圧に応じたデータを保持する
複数のメモリセルを有する不揮発性半導体記憶装置にお
いて、上記パルス幅の決定方法で決定したパルス幅を、
書き込み動作において最初に印加する書き込み信号のパ
ルス幅とすることを特徴とする。
【００１７】本発明の他の書き込み方法は、複数のパル
スからなる書き込み信号または消去信号を印加して電荷
蓄積層に対する電荷の授受を行なうことにより閾値電圧
を制御し、この閾値電圧に応じたデータを保持する複数
のメモリセルを有する不揮発性半導体記憶装置におい
て、上記パルス幅の決定方法で決定したパルス幅に１よ
り小さな正の係数を乗じた値を、書き込み動作において
最初に印加する書き込み信号のパルス幅とすることを特
徴とする。
スからなる書き込み信号または消去信号を印加して電荷
蓄積層に対する電荷の授受を行なうことにより閾値電圧
を制御し、この閾値電圧に応じたデータを保持する複数
のメモリセルを有する不揮発性半導体記憶装置におい
て、上記パルス幅の決定方法で決定したパルス幅に１よ
り小さな正の係数を乗じた値を、書き込み動作において
最初に印加する書き込み信号のパルス幅とすることを特
徴とする。
【００１８】
【発明の実施の形態】図１は、本発明による不揮発性半
導体記憶装置の書き込み方法を、従来の書き込み方法と
対比させて定性的に示すタイムチャートである。図１
(Ａ)は、段落[0007]の最初の従来例である特開平１１−
９６７８５号公報に開示された書き込み動作を示してお
り、１回目は比較的長い時間ｔw1で書き込みを行なった
後、時間ｔvfでベリファイを行ない、書き込み動作とベ
リファイ動作を順次繰り返している。２回目以降の書き
込み時間ｔw2,ｔw3,ｔw4,…は、累積書き込み時間が冪
乗比で大きくなるように漸増する一方、ベリファイ時間
ｔvfは、一定に保たれる。そして、６回目の時間ｔw6で
の書き込みの後のベリファイ動作で、目的の閾値に達し
たことが確認され、書き込み動作が終了している。累積
書き込み時間が冪乗比で大きくなるとは、 ｔｗ2／ｔw1＝ｔw3／(ｔw1+ｔw2)＝ｔw4／(ｔw1+ｔw2+
ｔw3)＝ｔw5／(ｔw1+ｔw2+ｔw3+ｔw4)＝ｔw6／(ｔw1+ｔ
w2+ｔw3+ｔw4+ｔw5) が成立することをいい、全書き込み時間は、ｔw1+ｔw2+
ｔw3+ｔw4+ｔw5+ｔw6+ｔvf×６ となる。
導体記憶装置の書き込み方法を、従来の書き込み方法と
対比させて定性的に示すタイムチャートである。図１
(Ａ)は、段落[0007]の最初の従来例である特開平１１−
９６７８５号公報に開示された書き込み動作を示してお
り、１回目は比較的長い時間ｔw1で書き込みを行なった
後、時間ｔvfでベリファイを行ない、書き込み動作とベ
リファイ動作を順次繰り返している。２回目以降の書き
込み時間ｔw2,ｔw3,ｔw4,…は、累積書き込み時間が冪
乗比で大きくなるように漸増する一方、ベリファイ時間
ｔvfは、一定に保たれる。そして、６回目の時間ｔw6で
の書き込みの後のベリファイ動作で、目的の閾値に達し
たことが確認され、書き込み動作が終了している。累積
書き込み時間が冪乗比で大きくなるとは、 ｔｗ2／ｔw1＝ｔw3／(ｔw1+ｔw2)＝ｔw4／(ｔw1+ｔw2+
ｔw3)＝ｔw5／(ｔw1+ｔw2+ｔw3+ｔw4)＝ｔw6／(ｔw1+ｔ
w2+ｔw3+ｔw4+ｔw5) が成立することをいい、全書き込み時間は、ｔw1+ｔw2+
ｔw3+ｔw4+ｔw5+ｔw6+ｔvf×６ となる。
【００１９】これに対し、本発明の請求項１６に記載の
方法の一例である書き込み動作は、図１(Ｂ)のタイムチ
ャートに示すように、１回目に相当長い時間ｔp1で書き
込みを行なった後、時間ｔvfでベリファイを行ない、２
回目以降は短い時間ｔp2,ｔp3(≪ｔp1)での書き込み動
作と一定時間ｔvfでのベリファイ動作とを交互に繰り返
して、３回目のベリファイ動作で既に目的の閾値に達
し、書き込み動作が終了している。１回目の書き込み時
間ｔp1は、図１(Ａ)の書き込み時間合計ｔw1+ｔw2+ｔw3
+ｔw4+ｔw5+ｔw6に近い値となるが、書き込みとベリフ
ァイの繰り返し回数が３回と少ないので、全書き込み時
間ｔp1+ｔp2+ｔp3 +ｔvf×３ は、図１(Ａ)の全書き込
み時間よりも相当短縮できることが判る。
方法の一例である書き込み動作は、図１(Ｂ)のタイムチ
ャートに示すように、１回目に相当長い時間ｔp1で書き
込みを行なった後、時間ｔvfでベリファイを行ない、２
回目以降は短い時間ｔp2,ｔp3(≪ｔp1)での書き込み動
作と一定時間ｔvfでのベリファイ動作とを交互に繰り返
して、３回目のベリファイ動作で既に目的の閾値に達
し、書き込み動作が終了している。１回目の書き込み時
間ｔp1は、図１(Ａ)の書き込み時間合計ｔw1+ｔw2+ｔw3
+ｔw4+ｔw5+ｔw6に近い値となるが、書き込みとベリフ
ァイの繰り返し回数が３回と少ないので、全書き込み時
間ｔp1+ｔp2+ｔp3 +ｔvf×３ は、図１(Ａ)の全書き込
み時間よりも相当短縮できることが判る。
【００２０】ところで、メモリセルに時間ｔp1で１回目
の書き込みを行なうことによって、そのメモリセルの閾
値を初期値から目標値の近傍まで所定幅だけ変化させる
のであるが、この変化幅が同じでも、初期の閾値が異な
れば、必要な書き込み回数や全書き込み時間が異なり、
上記変化幅が大きいほどそれに要する書き込み時間が指
数関数的に増大する。そこで、不揮発性半導体記憶装置
を構成するメモリセルアレイの各メモリセルについて、
製造時など実際に使用される以前に、閾値を初期の値か
ら所定幅だけ変化させるに要する書き込み時間を所定の
方法で測定して求め、求められた書き込み時間、つまり
書き込み信号のパルス幅から適切な１回目の書き込みパ
ルス幅ｔp1を決定する必要がある。請求項６,１１に記
載されたこのような書き込み信号のパルス幅測定方法お
よびパルス幅決定方法については、図３を参照しつつ後
述する。
の書き込みを行なうことによって、そのメモリセルの閾
値を初期値から目標値の近傍まで所定幅だけ変化させる
のであるが、この変化幅が同じでも、初期の閾値が異な
れば、必要な書き込み回数や全書き込み時間が異なり、
上記変化幅が大きいほどそれに要する書き込み時間が指
数関数的に増大する。そこで、不揮発性半導体記憶装置
を構成するメモリセルアレイの各メモリセルについて、
製造時など実際に使用される以前に、閾値を初期の値か
ら所定幅だけ変化させるに要する書き込み時間を所定の
方法で測定して求め、求められた書き込み時間、つまり
書き込み信号のパルス幅から適切な１回目の書き込みパ
ルス幅ｔp1を決定する必要がある。請求項６,１１に記
載されたこのような書き込み信号のパルス幅測定方法お
よびパルス幅決定方法については、図３を参照しつつ後
述する。
【００２１】図２は、請求項１に記載の不揮発性半導体
記憶装置の一実施形態であるフラッシュメモリの回路図
である。このフラッシュメモリは、行列状に並んだ複数
のメモリセルＭ11,Ｍ21,Ｍ31,…,Ｍn1,Ｍn2,Ｍn3と、同
列にあるメモリセルＭ11,Ｍ1 2,…,Ｍn1;…;Ｍ13,Ｍ23,
…,Ｍn3のドレインを互いに接続するビット線BL1;BL2;B
L3と、各ビット線の一端に介設されたカラム選択トラン
ジスタYS1,YS2,YS3と、外部から入力されるアドレス信
号をカラム選択信号に復号して対応するカラム選択トラ
ンジスタYS1,YS2,YS3のゲートに出力するＹデコーダ２
と、カラム選択トランジスタYS1,YS2,YS3のドレインに
共通接続されるデータ線DLに出力端,入力端が夫々接続
された書込み回路３,センスアンプ回路４と、同行にあ
るメモリセルＭ11,Ｍ12,Ｍ13;…;Ｍn1,Ｍn2,Ｍn3の制御
ゲートを互いに接続するワード線WL1;WL2;…;WLnと、通
常のメモリアクセス時に外部から入力されるアドレス信
号をワード線信号に復号して、後述する選択回路５およ
びワード線駆動回路６を介して対応するワード線WL1,WL
2,…,WLnに出力するＸデコーダ１とを備えている。
記憶装置の一実施形態であるフラッシュメモリの回路図
である。このフラッシュメモリは、行列状に並んだ複数
のメモリセルＭ11,Ｍ21,Ｍ31,…,Ｍn1,Ｍn2,Ｍn3と、同
列にあるメモリセルＭ11,Ｍ1 2,…,Ｍn1;…;Ｍ13,Ｍ23,
…,Ｍn3のドレインを互いに接続するビット線BL1;BL2;B
L3と、各ビット線の一端に介設されたカラム選択トラン
ジスタYS1,YS2,YS3と、外部から入力されるアドレス信
号をカラム選択信号に復号して対応するカラム選択トラ
ンジスタYS1,YS2,YS3のゲートに出力するＹデコーダ２
と、カラム選択トランジスタYS1,YS2,YS3のドレインに
共通接続されるデータ線DLに出力端,入力端が夫々接続
された書込み回路３,センスアンプ回路４と、同行にあ
るメモリセルＭ11,Ｍ12,Ｍ13;…;Ｍn1,Ｍn2,Ｍn3の制御
ゲートを互いに接続するワード線WL1;WL2;…;WLnと、通
常のメモリアクセス時に外部から入力されるアドレス信
号をワード線信号に復号して、後述する選択回路５およ
びワード線駆動回路６を介して対応するワード線WL1,WL
2,…,WLnに出力するＸデコーダ１とを備えている。
【００２２】上記フラッシュメモリは、請求項１に記載
の異なるパルス幅の複数のパルス信号を同じタイミング
で生成するパルス発生回路としての測定用書込みパルス
発生回路７と、この測定用書込みパルス発生回路７およ
び上記Ｘデコーダ１の出力のいずれかを選択する選択回
路５を更に備えている。測定用書込みパルス発生回路７
は、通常のフラッシュメモリの構成とは異なり、書き込
み信号のパルス幅を測定する際に、複数のワード線信号
を同時期に出力するための回路である。選択回路５は、
パルス幅測定時には、測定用書込みパルス発生回路７か
ら並列的に入力されるパルス幅の異なる複数のワード線
信号をワード線駆動回路６に出力し、通常のメモリアク
セス時には、Ｘデコーダ１から入力される１つのワード
線信号だけをワード線駆動回路６に出力する。
の異なるパルス幅の複数のパルス信号を同じタイミング
で生成するパルス発生回路としての測定用書込みパルス
発生回路７と、この測定用書込みパルス発生回路７およ
び上記Ｘデコーダ１の出力のいずれかを選択する選択回
路５を更に備えている。測定用書込みパルス発生回路７
は、通常のフラッシュメモリの構成とは異なり、書き込
み信号のパルス幅を測定する際に、複数のワード線信号
を同時期に出力するための回路である。選択回路５は、
パルス幅測定時には、測定用書込みパルス発生回路７か
ら並列的に入力されるパルス幅の異なる複数のワード線
信号をワード線駆動回路６に出力し、通常のメモリアク
セス時には、Ｘデコーダ１から入力される１つのワード
線信号だけをワード線駆動回路６に出力する。
【００２３】図３は、請求項６に記載の書き込み信号の
パルス幅の測定方法および請求項１１に記載の上記測定
方法を用いたパルス幅の決定方法の一実施形態を示すフ
ローチャートである。処理の流れを概説すれば、ステッ
プＳ１で、フラッシュメモリの同列にある各メモリセル
Ｍ11,Ｍ21,…,Ｍn1の閾値を一定値Ｖt0に揃え、ステッ
プＳ２で、各メモリセルＭ11,Ｍ21,…,Ｍn1に対して夫
々異なるパルス幅ｔ1,ｔ2,…,ｔnの書き込みパルスを印
加し、ステップＳ３で、判定用の閾値をＶt0＋ΔＶt0と
して各メモリセルに格納されたデータを読み出し、ステ
ップＳ４〜Ｓ６で、読み出したデータを判定用の閾値で
判定した結果が初めて反転したメモリセルに印加した書
き込みパルス幅を第１回目の書き込みパルス幅として決
定するのである。
パルス幅の測定方法および請求項１１に記載の上記測定
方法を用いたパルス幅の決定方法の一実施形態を示すフ
ローチャートである。処理の流れを概説すれば、ステッ
プＳ１で、フラッシュメモリの同列にある各メモリセル
Ｍ11,Ｍ21,…,Ｍn1の閾値を一定値Ｖt0に揃え、ステッ
プＳ２で、各メモリセルＭ11,Ｍ21,…,Ｍn1に対して夫
々異なるパルス幅ｔ1,ｔ2,…,ｔnの書き込みパルスを印
加し、ステップＳ３で、判定用の閾値をＶt0＋ΔＶt0と
して各メモリセルに格納されたデータを読み出し、ステ
ップＳ４〜Ｓ６で、読み出したデータを判定用の閾値で
判定した結果が初めて反転したメモリセルに印加した書
き込みパルス幅を第１回目の書き込みパルス幅として決
定するのである。
【００２４】上記処理の流れを各ステップについて詳細
に説明すれば、次のとおりである。ステップＳ１で、同
列にある各メモリセルＭ11,Ｍ21,…,Ｍn1の閾値を一定
値Ｖt0に揃えるには、各メモリセルからの読み出し電流
が、上記値Ｖt0に対応する電流値よりも大きいか小さい
かをセンスアンプ回路４で検知し、大きい場合はそのメ
モリセルのフローティングゲートから電子を引き抜き、
小さい場合はそのメモリセルのフローティングゲートに
電子を注入するという操作を、閾値が上記一定値Ｖt0に
なるまで繰り返す。なお、この手法は、例えば特開平１
１−１４４４７７号公報で公知であるが、他の手法によ
って行なうこともできる。
に説明すれば、次のとおりである。ステップＳ１で、同
列にある各メモリセルＭ11,Ｍ21,…,Ｍn1の閾値を一定
値Ｖt0に揃えるには、各メモリセルからの読み出し電流
が、上記値Ｖt0に対応する電流値よりも大きいか小さい
かをセンスアンプ回路４で検知し、大きい場合はそのメ
モリセルのフローティングゲートから電子を引き抜き、
小さい場合はそのメモリセルのフローティングゲートに
電子を注入するという操作を、閾値が上記一定値Ｖt0に
なるまで繰り返す。なお、この手法は、例えば特開平１
１−１４４４７７号公報で公知であるが、他の手法によ
って行なうこともできる。
【００２５】ステップＳ２で、例えばn＝８として上記
各メモリセルＭ11,Ｍ21,…,Ｍn1に異なるパルス幅で書
き込みパルスを印加する場合、図４のタイミングチャー
トに示すように、異なるパルス幅ｔ1,ｔ2,…,ｔ8のワー
ド線信号WL1,WL2,…,WL8(例えば１２Ｖの正の高電圧)を
図２の測定用書込みパルス発生回路７から選択回路５,
ワード線駆動回路６を経て各メモリセルＭ11,Ｍ21,…,
Ｍ81の制御ゲートに印加し、カラム選択信号YG1をＹデ
コーダ２から選択列のカラム選択トランジスタYS1のゲ
ートに印加し、ビット線信号BL1(例えば６Ｖの正の電
圧)を図２の書込み回路３からデータ線DLを経て選択列
のビット線BL1に印加する。上記ワード線信号WL1,WL2,
…,WL8は、図４から判るように、同時刻に立ち上がる
が、パルス幅がｔ1＜ｔ2＜…＜ｔ8と漸増している。ワ
ード線信号WL1,WL2,…,WL8を同時刻に立ち上がらせたの
は、短時間に効率良く同列上のメモリセルに書き込みを
行なうためであり、それだけ大きな書き込み電流が必要
となるので、外部から供給できるようにするのが望まし
い。なお、ワード線信号は、必ずしも同時刻に立ち上が
らせる必要はない。また、書き込みパルス幅の設定に冪
乗パルス方式を用いる場合、上記パルス幅は、ｔ2／ｔ1
＝ｔ3／ｔ2＝…＝ｔ8／ｔ7 となる。
各メモリセルＭ11,Ｍ21,…,Ｍn1に異なるパルス幅で書
き込みパルスを印加する場合、図４のタイミングチャー
トに示すように、異なるパルス幅ｔ1,ｔ2,…,ｔ8のワー
ド線信号WL1,WL2,…,WL8(例えば１２Ｖの正の高電圧)を
図２の測定用書込みパルス発生回路７から選択回路５,
ワード線駆動回路６を経て各メモリセルＭ11,Ｍ21,…,
Ｍ81の制御ゲートに印加し、カラム選択信号YG1をＹデ
コーダ２から選択列のカラム選択トランジスタYS1のゲ
ートに印加し、ビット線信号BL1(例えば６Ｖの正の電
圧)を図２の書込み回路３からデータ線DLを経て選択列
のビット線BL1に印加する。上記ワード線信号WL1,WL2,
…,WL8は、図４から判るように、同時刻に立ち上がる
が、パルス幅がｔ1＜ｔ2＜…＜ｔ8と漸増している。ワ
ード線信号WL1,WL2,…,WL8を同時刻に立ち上がらせたの
は、短時間に効率良く同列上のメモリセルに書き込みを
行なうためであり、それだけ大きな書き込み電流が必要
となるので、外部から供給できるようにするのが望まし
い。なお、ワード線信号は、必ずしも同時刻に立ち上が
らせる必要はない。また、書き込みパルス幅の設定に冪
乗パルス方式を用いる場合、上記パルス幅は、ｔ2／ｔ1
＝ｔ3／ｔ2＝…＝ｔ8／ｔ7 となる。
【００２６】ステップＳ３のベリファイ動作は、判定用
の閾値をＶt0＋ΔＶt0とし、図２のＹデコーダ２によっ
て選択列のカラム選択トランジスタYS1を導通させ、ビ
ット線BL1に電源電圧を供給し、Ｘデコーダ１からのワ
ード線信号によりワード線WL1,WL2,…,WLnを順次立ち上
げたときにビット線BL1に流れる電流を、図示しない抵
抗素子によって電圧に変換し、判定用の閾値Ｖt0＋ΔＶ
t0に相当する基準電圧と比較し、比較結果をセンスアン
プ回路４から出力する。
の閾値をＶt0＋ΔＶt0とし、図２のＹデコーダ２によっ
て選択列のカラム選択トランジスタYS1を導通させ、ビ
ット線BL1に電源電圧を供給し、Ｘデコーダ１からのワ
ード線信号によりワード線WL1,WL2,…,WLnを順次立ち上
げたときにビット線BL1に流れる電流を、図示しない抵
抗素子によって電圧に変換し、判定用の閾値Ｖt0＋ΔＶ
t0に相当する基準電圧と比較し、比較結果をセンスアン
プ回路４から出力する。
【００２７】表１は、メモリセルＭ11,Ｍ21,…,Ｍ81が
上記ワード線信号で順次導通されたとき、データ線DLに
流れる各電流を検知したセンスアンプ回路４から出力さ
れるデータの一例を示している。
上記ワード線信号で順次導通されたとき、データ線DLに
流れる各電流を検知したセンスアンプ回路４から出力さ
れるデータの一例を示している。
【表１】
表中のデータ“１”は、電流が流れて、そのメモリセル
が閾値電圧の低い未書き込み状態であることを示し、デ
ータ“０”は、電流が流れず、そのメモリセルが閾値電
圧の高い書き込み状態であることを示している。表１か
ら、パルス幅ｔ5で書き込んだメモリセルＭ51以降が判
定用の閾値に達していることが判る。これは、図３のフ
ローチャートのステップＳ４,５で、メモリセルＭk1(1
≦k≦8)から読み出されたデータが“１”であるか否か
を判断し、“１”でないつまり“０”の書き込み状態に
初めてなったとき、ステップＳ６で、そのメモリセルの
書き込みパルス幅を図１(Ｂ)で述べた第１回目の書き込
みパルス幅ｔp1とすることに相当する。
が閾値電圧の低い未書き込み状態であることを示し、デ
ータ“０”は、電流が流れず、そのメモリセルが閾値電
圧の高い書き込み状態であることを示している。表１か
ら、パルス幅ｔ5で書き込んだメモリセルＭ51以降が判
定用の閾値に達していることが判る。これは、図３のフ
ローチャートのステップＳ４,５で、メモリセルＭk1(1
≦k≦8)から読み出されたデータが“１”であるか否か
を判断し、“１”でないつまり“０”の書き込み状態に
初めてなったとき、ステップＳ６で、そのメモリセルの
書き込みパルス幅を図１(Ｂ)で述べた第１回目の書き込
みパルス幅ｔp1とすることに相当する。
【００２８】
【表２】
表２は、ベリファイ動作時にメモリセルＭ11,Ｍ21,…,
Ｍ81のセンスアンプ回路４から出力されるデータの他の
例を示している。メモリセルＭ11〜Ｍ41からは、未書き
込み状態を表わすデータ“１”が出力されているが、メ
モリセルＭ51で書き込み状態を表わすデータ“０”が一
度出力された後、メモリセルＭ61,Ｍ71で再び未書き込
みのデータ“１”が出力され、最後のメモリセルＭ81で
書き込みのデータ“０”が出力されている。これは、メ
モリセルの特性ばらつきによって、メモリセルＭ51が書
き込まれやすいセルであったため、そのパルス幅ｔ5よ
りも長いパルス幅ｔ6,ｔ7で書き込まれたメモリセルＭ
6１,Ｍ7１が未書き込み状態なのに先に書き込み状態に
なったことを示している。
Ｍ81のセンスアンプ回路４から出力されるデータの他の
例を示している。メモリセルＭ11〜Ｍ41からは、未書き
込み状態を表わすデータ“１”が出力されているが、メ
モリセルＭ51で書き込み状態を表わすデータ“０”が一
度出力された後、メモリセルＭ61,Ｍ71で再び未書き込
みのデータ“１”が出力され、最後のメモリセルＭ81で
書き込みのデータ“０”が出力されている。これは、メ
モリセルの特性ばらつきによって、メモリセルＭ51が書
き込まれやすいセルであったため、そのパルス幅ｔ5よ
りも長いパルス幅ｔ6,ｔ7で書き込まれたメモリセルＭ
6１,Ｍ7１が未書き込み状態なのに先に書き込み状態に
なったことを示している。
【００２９】従って、第１回目の書き込みパルス幅をｔ
8としても良いのであるが、パルス幅ｔ8で同列の他のメ
モリセルを書き込むと、目標の閾値をかなり上回るセル
が出現し、そうすると今度はメモリセルの消去特性を考
慮した消去動作が必要になって、全書き込み時間が長く
なるという問題が生じる。そこで、同列のメモリセルＭ
11,Ｍ21,…,Ｍn1の初期の一定閾値Ｖt0からΔＶt0だけ
変化させるための第１回目の書き込みパルス幅をｔ5、一
般的にはデータ“０”が出力される書き込みパルス幅の
最小値を、第１回目の書き込みパルス幅として用いるの
である。しかし、実際的には、請求項１７に記載のよう
に１回目の書き込みパルス幅として、上記パルス幅の最
小値に１より小さい係数ｋを乗じた値ｋ×ｔ5を用い
る。これは、１回目の書き込みによって目標の閾値をあ
まり上回ると、消去動作によって閾値を下げなければな
らないからである。メモリセルの書き込み特性の分布
が、実験等で予め詳細に判っていれば、統計的に上記係
数を正確に決定することができる。
8としても良いのであるが、パルス幅ｔ8で同列の他のメ
モリセルを書き込むと、目標の閾値をかなり上回るセル
が出現し、そうすると今度はメモリセルの消去特性を考
慮した消去動作が必要になって、全書き込み時間が長く
なるという問題が生じる。そこで、同列のメモリセルＭ
11,Ｍ21,…,Ｍn1の初期の一定閾値Ｖt0からΔＶt0だけ
変化させるための第１回目の書き込みパルス幅をｔ5、一
般的にはデータ“０”が出力される書き込みパルス幅の
最小値を、第１回目の書き込みパルス幅として用いるの
である。しかし、実際的には、請求項１７に記載のよう
に１回目の書き込みパルス幅として、上記パルス幅の最
小値に１より小さい係数ｋを乗じた値ｋ×ｔ5を用い
る。これは、１回目の書き込みによって目標の閾値をあ
まり上回ると、消去動作によって閾値を下げなければな
らないからである。メモリセルの書き込み特性の分布
が、実験等で予め詳細に判っていれば、統計的に上記係
数を正確に決定することができる。
【００３０】上述した１回目の書き込みパルス幅の測定
および決定は、通常、請求項１３に記載のように不揮発
性半導体記憶デバイスの出荷前の製造検査時、あるいは
請求項１４に記載のようにデバイスの出荷後の初期化動
作時または請求項１５に記載のようにデバイスの電源投
入時に実行することができる。測定および決定をデバイ
ス出荷前に行なうと、通常のフラッシュメモリと同等に
使用でき、デバイス出荷後に行なうと、電源電圧,温度,
メモリセル特性の経年劣化等の実使用条件に最適化した
書き込み時間を得ることができるという利点を夫々有す
る。
および決定は、通常、請求項１３に記載のように不揮発
性半導体記憶デバイスの出荷前の製造検査時、あるいは
請求項１４に記載のようにデバイスの出荷後の初期化動
作時または請求項１５に記載のようにデバイスの電源投
入時に実行することができる。測定および決定をデバイ
ス出荷前に行なうと、通常のフラッシュメモリと同等に
使用でき、デバイス出荷後に行なうと、電源電圧,温度,
メモリセル特性の経年劣化等の実使用条件に最適化した
書き込み時間を得ることができるという利点を夫々有す
る。
【００３１】また、図３のステップＳ２で述べた書き込
み動作において、図２の他のカラム選択トランジスタYS
2,YS3も同時に導通させることによって、他のビット線B
L2,BL3に接続されたメモリセルにも、同時に同一のワー
ド線信号WL1,WL2,…,WLnを印加し、１列目のメモリセル
Ｍ11,Ｍ21,…,Ｍn1と同じ時間で書き込むことによっ
て、書き込みパルス幅決定のサンプル数を増やして、統
計的により高精度の測定結果を得ることができる。即
ち、メモリセＭ12,Ｍ22,…,Ｍn2も、夫々メモリセルＭ
11,Ｍ21,…,Ｍn1と同一時間で書き込み、続くベリファ
イ動作で、カラム選択トランジスタYS2を導通させ、ワ
ード線WL1,WL2,WLnを順次立ち上げたときに、ビット線B
L2に流れる各メモリセルＭ12,Ｍ22,…,Ｍn2からの電流
を、センスアンプ回路４によって検知することによっ
て、２列目の各メモリセルの閾値を一定値Ｖt0からΔVt
0だけ変化させるための書き込み時間を追加データとし
て求めることができる。さらに、３列目のメモリセルＭ
13,Ｍ23,…,Ｍn3に対しても同様のことを行なえば、こ
れら３組の書き込み時間データに基づいて、より信頼性
の高い第１回目の書き込みパルス幅を求めることができ
る。
み動作において、図２の他のカラム選択トランジスタYS
2,YS3も同時に導通させることによって、他のビット線B
L2,BL3に接続されたメモリセルにも、同時に同一のワー
ド線信号WL1,WL2,…,WLnを印加し、１列目のメモリセル
Ｍ11,Ｍ21,…,Ｍn1と同じ時間で書き込むことによっ
て、書き込みパルス幅決定のサンプル数を増やして、統
計的により高精度の測定結果を得ることができる。即
ち、メモリセＭ12,Ｍ22,…,Ｍn2も、夫々メモリセルＭ
11,Ｍ21,…,Ｍn1と同一時間で書き込み、続くベリファ
イ動作で、カラム選択トランジスタYS2を導通させ、ワ
ード線WL1,WL2,WLnを順次立ち上げたときに、ビット線B
L2に流れる各メモリセルＭ12,Ｍ22,…,Ｍn2からの電流
を、センスアンプ回路４によって検知することによっ
て、２列目の各メモリセルの閾値を一定値Ｖt0からΔVt
0だけ変化させるための書き込み時間を追加データとし
て求めることができる。さらに、３列目のメモリセルＭ
13,Ｍ23,…,Ｍn3に対しても同様のことを行なえば、こ
れら３組の書き込み時間データに基づいて、より信頼性
の高い第１回目の書き込みパルス幅を求めることができ
る。
【００３２】図５は、本発明の請求項３に記載の不揮発
性半導体記憶装置の一実施形態であるフラッシュメモリ
を示しており、このフラッシュメモリは、図２で述べた
フラッシュメモリの測定用書込みパルス発生回路７と選
択回路５を、Ｘデコーダ１側からＹデコーダ２側へ移し
た点を除いて図２のフラッシュメモリと同じ構成であ
る。上記フラッシュメモリは、行列状に並んだ複数のメ
モリセルＭ11,Ｍ12,Ｍ13,…,Ｍ1nと、同列にあるメモリ
セルＭ11,…;Ｍ12,…;Ｍ13,…;Ｍ1n,…のドレインを互
いに接続するビット線BL1;BL2;BL3;…;BLnと、各ビット
線の一端に介設されたカラム選択トランジスタYS1,YS2,
YS3,…,YSnと、通常のメモリアクセス時に外部から入力
されるアドレス信号をカラム選択信号に復号して選択回
路８を経て対応するカラム選択トランジスタYS1,YS2,YS
3,…,YSnのゲートに出力するＹデコーダ２と、カラム選
択トランジスタYS1,YS2,YS3,…,YSnのドレインに共通接
続されるデータ線DLに出力端,入力端が夫々接続された
書込み回路３,センスアンプ回路４と、同行にあるメモ
リセルＭ11,Ｍ12,Ｍ13,…Ｍ1n;…の制御ゲートを互いに
接続するワード線WL1;…と、外部から入力されるアドレ
ス信号をワード線信号に復号して、対応するワード線WL
1,…に出力するＸデコーダ１とを備えている。
性半導体記憶装置の一実施形態であるフラッシュメモリ
を示しており、このフラッシュメモリは、図２で述べた
フラッシュメモリの測定用書込みパルス発生回路７と選
択回路５を、Ｘデコーダ１側からＹデコーダ２側へ移し
た点を除いて図２のフラッシュメモリと同じ構成であ
る。上記フラッシュメモリは、行列状に並んだ複数のメ
モリセルＭ11,Ｍ12,Ｍ13,…,Ｍ1nと、同列にあるメモリ
セルＭ11,…;Ｍ12,…;Ｍ13,…;Ｍ1n,…のドレインを互
いに接続するビット線BL1;BL2;BL3;…;BLnと、各ビット
線の一端に介設されたカラム選択トランジスタYS1,YS2,
YS3,…,YSnと、通常のメモリアクセス時に外部から入力
されるアドレス信号をカラム選択信号に復号して選択回
路８を経て対応するカラム選択トランジスタYS1,YS2,YS
3,…,YSnのゲートに出力するＹデコーダ２と、カラム選
択トランジスタYS1,YS2,YS3,…,YSnのドレインに共通接
続されるデータ線DLに出力端,入力端が夫々接続された
書込み回路３,センスアンプ回路４と、同行にあるメモ
リセルＭ11,Ｍ12,Ｍ13,…Ｍ1n;…の制御ゲートを互いに
接続するワード線WL1;…と、外部から入力されるアドレ
ス信号をワード線信号に復号して、対応するワード線WL
1,…に出力するＸデコーダ１とを備えている。
【００３３】上記フラッシュメモリは、請求項３に記載
の異なるパルス幅の複数のパルス信号を同じタイミング
で生成するパルス発生回路としての測定用書込みパルス
発生回路９と、この測定用書込みパルス発生回路９およ
び上記Ｙデコーダ２の出力のいずれかを選択する選択回
路８を更に備えている。測定用書込みパルス発生回路９
は、通常のフラッシュメモリの構成とは異なり、書き込
み信号のパルス幅を測定する際に、複数のカラム選択信
号を同時期に出力するための回路である。選択回路８
は、パルス幅測定時には、測定用書込みパルス発生回路
９から並列的に入力されるパルス幅の異なる複数のカラ
ム選択信号を各カラム選択トランジスタYS1,YS2,YS3,
…,YSnのゲートに出力し、通常のメモリアクセス時に
は、Ｙデコーダ２から入力される１つのカラム選択信号
だけをカラム選択トランジスタに出力する。
の異なるパルス幅の複数のパルス信号を同じタイミング
で生成するパルス発生回路としての測定用書込みパルス
発生回路９と、この測定用書込みパルス発生回路９およ
び上記Ｙデコーダ２の出力のいずれかを選択する選択回
路８を更に備えている。測定用書込みパルス発生回路９
は、通常のフラッシュメモリの構成とは異なり、書き込
み信号のパルス幅を測定する際に、複数のカラム選択信
号を同時期に出力するための回路である。選択回路８
は、パルス幅測定時には、測定用書込みパルス発生回路
９から並列的に入力されるパルス幅の異なる複数のカラ
ム選択信号を各カラム選択トランジスタYS1,YS2,YS3,
…,YSnのゲートに出力し、通常のメモリアクセス時に
は、Ｙデコーダ２から入力される１つのカラム選択信号
だけをカラム選択トランジスタに出力する。
【００３４】本実施形態でも、書き込み信号のパルス幅
の測定方法および決定方法は、処理が列単位でなく行単
位で行われる点を除いて、図３のフローチャートで述べ
たと同様に行なわれる。即ち、ステップＳ１で、同行に
ある各メモリセルＭ11,Ｍ12,Ｍ13,…Ｍ1nの閾値を、各
メモリセルからの読み出し電流が閾値Ｖt0に対応する電
流値よりも大きいか否かに応じてフローティングゲート
に対し電子を引き抜くか注入するかして、各メモリセル
の閾値をＶt0に揃える。
の測定方法および決定方法は、処理が列単位でなく行単
位で行われる点を除いて、図３のフローチャートで述べ
たと同様に行なわれる。即ち、ステップＳ１で、同行に
ある各メモリセルＭ11,Ｍ12,Ｍ13,…Ｍ1nの閾値を、各
メモリセルからの読み出し電流が閾値Ｖt0に対応する電
流値よりも大きいか否かに応じてフローティングゲート
に対し電子を引き抜くか注入するかして、各メモリセル
の閾値をＶt0に揃える。
【００３５】次に、ステップＳ２で、例えばｎ＝８とし
て各メモリセルＭ11,Ｍ12,Ｍ13,…Ｍ1nに異なるパルス
幅で書き込みパルスを印加する場合、図５のＸデコーダ
１からワード線WL1に正の高電圧(例えば１２Ｖ)を、書
込み回路３からデータ線DLに正の電圧(例えば６Ｖ)を夫
々印加し、図６のタイミングチャートに示すように、異
なるパルス幅ｔ1,ｔ2,…,ｔ8のカラム選択信号YG1,YG2,
…,YG8を測定用書込みパルス発生回路９から選択回路８
を経て各カラム選択トランジスタYS1,YS2,YS3,…,YS8の
ゲートに印加する。すると、夫々のパルス幅に応じて導
通するカラム選択トランジスタYS1,YS2,YS3,…,YS8によ
って、各ビット線BL1,BL2,BL3,…,BL8にも、図６と同じ
ビット線信号が現われる。このビット線信号BL1,BL2,BL
3,…,BL8は、図示の如く同時刻に立ち上がるが、パルス
幅がｔ1＜ｔ2＜…＜ｔ8と漸増している。ビット線信号B
L1,BL2,BL3,…,BL8を同時刻に立ち上がらせたのは、短
時間に効率良く同行上のメモリセルに書き込みを行なう
ためであり、それだけ大きな書き込み電流が必要となる
ので、外部から供給できるようにするのが望ましい。
て各メモリセルＭ11,Ｍ12,Ｍ13,…Ｍ1nに異なるパルス
幅で書き込みパルスを印加する場合、図５のＸデコーダ
１からワード線WL1に正の高電圧(例えば１２Ｖ)を、書
込み回路３からデータ線DLに正の電圧(例えば６Ｖ)を夫
々印加し、図６のタイミングチャートに示すように、異
なるパルス幅ｔ1,ｔ2,…,ｔ8のカラム選択信号YG1,YG2,
…,YG8を測定用書込みパルス発生回路９から選択回路８
を経て各カラム選択トランジスタYS1,YS2,YS3,…,YS8の
ゲートに印加する。すると、夫々のパルス幅に応じて導
通するカラム選択トランジスタYS1,YS2,YS3,…,YS8によ
って、各ビット線BL1,BL2,BL3,…,BL8にも、図６と同じ
ビット線信号が現われる。このビット線信号BL1,BL2,BL
3,…,BL8は、図示の如く同時刻に立ち上がるが、パルス
幅がｔ1＜ｔ2＜…＜ｔ8と漸増している。ビット線信号B
L1,BL2,BL3,…,BL8を同時刻に立ち上がらせたのは、短
時間に効率良く同行上のメモリセルに書き込みを行なう
ためであり、それだけ大きな書き込み電流が必要となる
ので、外部から供給できるようにするのが望ましい。
【００３６】ステップＳ３のベリファイ動作は、判定用
の閾値をＶt0＋ΔＶt0とし、図５のＸデコーダ１からの
ワード線信号によりワード線WL1を立ち上げ、ビット線B
L1,BL2,BL3,…,BL8に電源電圧を供給し、Ｙデコーダ２
からのカラム選択信号により選択回路８を介してカラム
選択トランジスタYS1,YS2,YS3,…,YS8を順次導通させた
ときに、各ビット線に流れる電流を、図示しない抵抗素
子によって電圧に変換し、判定用の閾値Ｖt0＋ΔＶt0に
相当する基準電圧と比較し、比較結果をセンスアンプ回
路４から出力する。
の閾値をＶt0＋ΔＶt0とし、図５のＸデコーダ１からの
ワード線信号によりワード線WL1を立ち上げ、ビット線B
L1,BL2,BL3,…,BL8に電源電圧を供給し、Ｙデコーダ２
からのカラム選択信号により選択回路８を介してカラム
選択トランジスタYS1,YS2,YS3,…,YS8を順次導通させた
ときに、各ビット線に流れる電流を、図示しない抵抗素
子によって電圧に変換し、判定用の閾値Ｖt0＋ΔＶt0に
相当する基準電圧と比較し、比較結果をセンスアンプ回
路４から出力する。
【００３７】表３は、メモリセルＭ11,Ｍ12,…,Ｍ18が
順次導通されたとき、データ線DLに流れる各電流を検知
したセンスアンプ回路４から出力されるデータの一例を
示している。
順次導通されたとき、データ線DLに流れる各電流を検知
したセンスアンプ回路４から出力されるデータの一例を
示している。
【表３】
表３から、パルス幅ｔ5で書き込んだメモリセルＭ51以
降が判定用の閾値に達していることが判る。これは、図
３のフローチャートのステップＳ４,５で、列方向を行
方向に読み替えたメモリセルＭ1k(1≦k≦8)から読み出
されたデータが“１”であるか否かを判断し、“１”で
ないつまり“０”の書き込み状態に初めてなったとき、
ステップＳ６で、そのメモリセルの書き込みパルス幅を
図１(Ｂ)で述べた第１回目の書き込みパルス幅ｔp1とす
ることに相当する。
降が判定用の閾値に達していることが判る。これは、図
３のフローチャートのステップＳ４,５で、列方向を行
方向に読み替えたメモリセルＭ1k(1≦k≦8)から読み出
されたデータが“１”であるか否かを判断し、“１”で
ないつまり“０”の書き込み状態に初めてなったとき、
ステップＳ６で、そのメモリセルの書き込みパルス幅を
図１(Ｂ)で述べた第１回目の書き込みパルス幅ｔp1とす
ることに相当する。
【００３８】以上述べてきた測定方法および決定方法で
求められた１回目の書き込みパルス幅は、具体的な書き
込み操作に次のように適用され、書き込み時間を従来に
比して著しく短縮する。即ち、求められた最適パルス幅
は、不揮発性メモリセル等からなる不揮発性の記憶領域
に格納され、外部のＣＰＵ(中央演算処理装置)等の制御
により書き込み動作が指示されると、上記最適パルス幅
をもつ第１回目の書き込みパルスでもって、図１(Ｂ)で
述べたように所定の閾値に達するまで書き込みとベリフ
ァイの動作が繰り返される。第１回目の書き込みパルス
の印加に際しては、不揮発性の記憶領域から最適パルス
幅を読み出すか、あるいは不揮発性の記憶領域そのもの
を初期設定レジスタとして用い、この値を初期値として
タイマー回路等の計時手段でパルス幅を制御する。２回
目以降のパルス幅の設定は、書き込み時間を短縮すると
いう目的を逸脱しない限り、従来の方法を用いることが
できる。
求められた１回目の書き込みパルス幅は、具体的な書き
込み操作に次のように適用され、書き込み時間を従来に
比して著しく短縮する。即ち、求められた最適パルス幅
は、不揮発性メモリセル等からなる不揮発性の記憶領域
に格納され、外部のＣＰＵ(中央演算処理装置)等の制御
により書き込み動作が指示されると、上記最適パルス幅
をもつ第１回目の書き込みパルスでもって、図１(Ｂ)で
述べたように所定の閾値に達するまで書き込みとベリフ
ァイの動作が繰り返される。第１回目の書き込みパルス
の印加に際しては、不揮発性の記憶領域から最適パルス
幅を読み出すか、あるいは不揮発性の記憶領域そのもの
を初期設定レジスタとして用い、この値を初期値として
タイマー回路等の計時手段でパルス幅を制御する。２回
目以降のパルス幅の設定は、書き込み時間を短縮すると
いう目的を逸脱しない限り、従来の方法を用いることが
できる。
【００３９】なお、フラッシュメモリに代表される不揮
発性半導体記憶装置には、メモリ全体を制御するプログ
ラマブルな制御回路を有するものがあるので、本発明で
述べたパルス幅の測定や決定の処理さらに決定したパル
ス幅での書き込みパルスの印加は、上記制御回路によっ
てプログラムに基づいて行なわせることができる。この
ようにすれば、回路の変更や追加を最小限に抑さえて、
コストダウンを図れるという利点もある。また、本発明
が上述の実施形態に限られないのは言うまでもない。
発性半導体記憶装置には、メモリ全体を制御するプログ
ラマブルな制御回路を有するものがあるので、本発明で
述べたパルス幅の測定や決定の処理さらに決定したパル
ス幅での書き込みパルスの印加は、上記制御回路によっ
てプログラムに基づいて行なわせることができる。この
ようにすれば、回路の変更や追加を最小限に抑さえて、
コストダウンを図れるという利点もある。また、本発明
が上述の実施形態に限られないのは言うまでもない。
【００４０】
【発明の効果】以上の説明で明らかなように、本発明の
書き込みパルス幅の測定方法は、行アドレス,列アドレ
スを生成するＸデコーダ,Ｙデコーダの出力で選択され
る複数のメモリセルからなる不揮発性半導体記憶装置に
おいて、メモリセルにデータを書き込む前に、複数のメ
モリセルにパルス幅を変えてデータを書き込んで、各メ
モリセルの閾値電圧を所定の基準電圧と夫々比較する手
法であるので、測定時間を短縮でき、本発明のパルス幅
の決定方法は、上記パルス幅測定方法で上記基準電圧よ
り低い閾値電圧および高い閾値電圧をもつメモリセルの
各書き込み時間から、全メモリセルの閾値電圧を上記基
準電圧に最も近づける第１の書き込み時間を求め、これ
を１回目の書き込みパルス幅に設定し、２回目以降の書
き込みパルス幅を漸減させる手法であるので、書き込み
およびベリファイの繰り返し回数を削減して、全体の書
き込み時間を著しく短縮できる。また、従来の短いパル
スで何回も書き込みおよびベリファイを繰り返し、その
累積書込み時間から１回の書込みパルス幅を求める方法
に比べて、書込み時間を累積しないので誤差を小さくで
きる。また、夫々の半導体記憶装置毎に書込み信号のパ
ルス幅を測定するので、夫々の半導体記憶装置毎に異な
る書込み時間特性に合わせて１回目の書込みパルス幅を
決定することができる。また、本発明の不揮発性半導体
記憶装置は、異なるパルス幅の書き込み信号の印加を可
能にするためにパルス発生回路を備え、さらにパルス幅
の測定時にはパルス発生回路からの出力、通常アクセス
時にはＸデコーダあるいはＹデコーダからの出力を切り
換えて出力する選択回路を備えるので、書き込みおよび
ベリファイの繰り返し回数を削減して、全体の書き込み
時間を著しく短縮でき、書き込み時間の誤差を小さくで
きる。
書き込みパルス幅の測定方法は、行アドレス,列アドレ
スを生成するＸデコーダ,Ｙデコーダの出力で選択され
る複数のメモリセルからなる不揮発性半導体記憶装置に
おいて、メモリセルにデータを書き込む前に、複数のメ
モリセルにパルス幅を変えてデータを書き込んで、各メ
モリセルの閾値電圧を所定の基準電圧と夫々比較する手
法であるので、測定時間を短縮でき、本発明のパルス幅
の決定方法は、上記パルス幅測定方法で上記基準電圧よ
り低い閾値電圧および高い閾値電圧をもつメモリセルの
各書き込み時間から、全メモリセルの閾値電圧を上記基
準電圧に最も近づける第１の書き込み時間を求め、これ
を１回目の書き込みパルス幅に設定し、２回目以降の書
き込みパルス幅を漸減させる手法であるので、書き込み
およびベリファイの繰り返し回数を削減して、全体の書
き込み時間を著しく短縮できる。また、従来の短いパル
スで何回も書き込みおよびベリファイを繰り返し、その
累積書込み時間から１回の書込みパルス幅を求める方法
に比べて、書込み時間を累積しないので誤差を小さくで
きる。また、夫々の半導体記憶装置毎に書込み信号のパ
ルス幅を測定するので、夫々の半導体記憶装置毎に異な
る書込み時間特性に合わせて１回目の書込みパルス幅を
決定することができる。また、本発明の不揮発性半導体
記憶装置は、異なるパルス幅の書き込み信号の印加を可
能にするためにパルス発生回路を備え、さらにパルス幅
の測定時にはパルス発生回路からの出力、通常アクセス
時にはＸデコーダあるいはＹデコーダからの出力を切り
換えて出力する選択回路を備えるので、書き込みおよび
ベリファイの繰り返し回数を削減して、全体の書き込み
時間を著しく短縮でき、書き込み時間の誤差を小さくで
きる。
【図１】 本発明による不揮発性半導体記憶装置の書き
込み方法を、従来の書き込み方法と対比させて定性的に
示すタイミングチャートである。
込み方法を、従来の書き込み方法と対比させて定性的に
示すタイミングチャートである。
【図２】 本発明による不揮発性半導体記憶装置の第１
実施形態であるフラッシュメモリの回路図である。
実施形態であるフラッシュメモリの回路図である。
【図３】 本発明によるパルス幅測定方法およびパルス
幅決定方法の一実施形態の処理の流れを示すフローチャ
ートである。
幅決定方法の一実施形態の処理の流れを示すフローチャ
ートである。
【図４】 上記第１実施形態における書き込み動作の信
号タイミング図である。
号タイミング図である。
【図５】 本発明による不揮発性半導体記憶装置の第２
実施形態であるフラッシュメモリの回路図である。
実施形態であるフラッシュメモリの回路図である。
【図６】 上記第２実施形態における書き込み動作の信
号タイミング図である。
号タイミング図である。
【図７】 従来の不揮発性半導体記憶装置におけるメモ
リセルアレイの一部を示す回路図である。
リセルアレイの一部を示す回路図である。
１ Ｘデコーダ
２ Ｙデコーダ
３ 書込み回路
４ センスアンプ回路
５,８ 選択回路
６ ワード線駆動回路
７,９ 測定用書込みパルス発生回路
フロントページの続き
(51)Int.Cl.7 識別記号 ＦＩ テーマコート゛(参考）
Ｇ１１Ｃ 17/00 ６３４Ａ
６３４Ｆ
６１１Ａ
６１２Ｚ
Ｆターム(参考） 5B003 AA05 AB05 AC06 AD03 AD05
AE04
5B025 AA03 AB01 AC01 AD04 AD06
AD08 AD09 AD15 AE05 AE08
AE09
5L106 AA10 DD31 EE02 FF04 GG03
Claims (18)
- 【請求項１】 ワード線を選択するための行アドレスを
生成するＸデコーダと、ビット線を選択するための列ア
ドレスを生成するＹデコーダと、上記Ｘデコーダおよび
Ｙデコーダの出力によってワード線とビット線を介して
選択される複数のメモリセルとを有する不揮発性半導体
記憶装置において、 複数のワード線に夫々異なるパルス幅の複数のパルス信
号を供給するパルス発生回路と、 上記ワード線を駆動する信号を供給するために、上記パ
ルス発生回路からの出力または上記Ｘデコーダからの出
力を選択する選択回路を備えたことを特徴とする不揮発
性半導体記憶装置。 - 【請求項２】 請求項１に記載の不揮発性半導体記憶装
置において、上記パルス発生回路は、異なるパルス幅の
複数の上記パルス信号を同じタイミングで生成すること
を特徴とする不揮発性半導体記憶装置。 - 【請求項３】 請求項１に記載の半導体記憶装置におい
て、上記Ｙデコーダは、複数の出力を同時に活性化さ
せ、夫々のＹデコーダ出力によって選択されるビット線
に書き込みパルスを供給することを特徴とする不揮発性
半導体記憶装置。 - 【請求項４】 ワード線を選択するための行アドレスを
生成するＸデコーダと、ビット線を選択するための列ア
ドレスを生成するＹデコーダと、上記Ｘデコーダおよび
Ｙデコーダの出力によってワード線とビット線を介して
選択される複数のメモリセルとを有する不揮発性半導体
記憶装置において、 異なるパルス幅の複数のパルス信号を同じタイミングで
生成するパルス発生回路と、 ビット線を選択するために、上記パルス発生回路からの
出力または上記Ｙデコーダからの出力を選択する選択回
路とを備えたことを特徴とする不揮発性半導体記憶装
置。 - 【請求項５】 請求項１乃至３のいずれか１つに記載の
不揮発性半導体記憶において、パルス幅情報を格納する
記憶領域と、この記憶領域に格納されたパルス幅でパル
スを印加するように上記パルス発生回路を制御する制御
回路を更に備えたことを特徴とする不揮発性半導体記憶
装置。 - 【請求項６】 請求項１乃至４のいずれか１つに記載の
不揮発性半導体記憶装置において、少なくとも上記選択
回路が上記パルス発生回路の出力を選択している期間に
亘って外部電力供給源から電力を受ける電力供給端子を
備えたことを特徴とする不揮発性半導体記憶装置。 - 【請求項７】 複数のパルスからなる書き込み信号また
は消去信号を印加して電荷蓄積層に対する電荷の授受を
行なうことにより閾値電圧を制御し、この閾値電圧に応
じたデータを保持する複数のメモリセルを有する不揮発
性半導体記憶装置における上記書き込み信号のパルス幅
の測定方法であって、 上記複数のメモリセルの少なくとも一部からなるメモリ
セル群のすべての閾値を所定の第１の閾値に設定する第
１のステップと、 上記メモリセル群に夫々異なるパルス幅の書き込みパル
スを与える第２のステップと、 上記メモリセル群の個々のデータを読み出し、読み出し
の際の電流を第２の閾値に対応する基準電流と比較し
て、第２の閾値との高低関係を判定する第３ステップと
を備えたことを特徴とする書き込み信号のパルス幅測定
方法。 - 【請求項８】 請求項７に記載の書き込み信号のパルス
幅測定方法において、上記第１のステップは、上記メモ
リセル群へ消去信号パルスを印加することからなること
を特徴とする書き込み信号のパルス幅測定方法。 - 【請求項９】 請求項７に記載の書き込み信号のパルス
幅測定方法において、上記第２のステップの異なるパル
ス幅の書き込みパルスは、上記メモリセル群に接続され
たワード線に印加されることを特徴とする書き込み信号
のパルス幅測定方法。 - 【請求項１０】 請求項７に記載の書き込み信号のパル
ス幅測定方法において、上記第２のステップの異なるパ
ルス幅の書き込みパルスは、上記メモリセル群に接続さ
れたビット線に印加されることを特徴とする書き込み信
号のパルス幅測定方法。 - 【請求項１１】 請求項７乃至１０のいずれか１つに記
載の書き込み信号のパルス幅測定方法において、上記第
２ステップの異なるパルス幅の書き込みパルスは、同時
に印加が開始されることを特徴とする書き込み信号のパ
ルス幅測定方法。 - 【請求項１２】 請求項７乃至１１いずれか１つに記載
の書き込み信号のパルス幅測定方法を用いたパルス幅の
決定方法であって、上記第３のステップの高低関係の判
定は、印加した書き込み信号のパルス幅の小さい順に上
記読み出し電流を基準電流と比較し、最初に高低関係が
反転したときのパルス幅、または高低関係の反転が複数
ある場合は、最初に反転したパルス幅から最後に反転し
たパルス幅までのいずれかのパルス幅を、書き込み動作
に最適な書き込み信号のパルス幅として決定することを
特徴とするパルス幅の決定方法。 - 【請求項１３】 請求項１２に記載の書き込み信号のパ
ルス幅決定方法において、上記パルス幅の決定は、上記
不揮発性半導体記憶装置が書き込み動作を実行する前に
行なわれることを特徴とするパルス幅決定方法。 - 【請求項１４】 請求項１３に記載の書き込み信号のパ
ルス幅決定方法において、上記パルス幅の決定は、上記
不揮発性半導体記憶装置の製造検査時に行なわれること
を特徴とするパルス幅決定方法。 - 【請求項１５】 請求項１３に記載の書き込み信号のパ
ルス幅決定方法において、上記パルス幅の決定は、上記
不揮発性半導体記憶装置の初期化動作時に行なわれるこ
とを特徴とするパルス幅決定方法。 - 【請求項１６】 請求項１３に記載の書き込み信号のパ
ルス幅決定方法において、上記パルス幅の決定は、上記
不揮発性半導体記憶装置の電源投入時になされることを
特徴とするパルス幅決定方法。 - 【請求項１７】 複数のパルスからなる書き込み信号ま
たは消去信号を印加して電荷蓄積層に対する電荷の授受
を行なうことにより閾値電圧を制御し、この閾値電圧に
応じたデータを保持する複数のメモリセルを有する不揮
発性半導体記憶装置の書き込み方法であって、 請求項１２乃至１６のいずれかに１つに記載のパルス幅
の決定方法で決定したパルス幅を、書き込み動作におい
て最初に印加する書き込み信号のパルス幅とすることを
特徴とする不揮発性半導体装置の書き込み方法。 - 【請求項１８】 複数のパルスからなる書き込み信号ま
たは消去信号を印加して電荷蓄積層に対する電荷の授受
を行なうことにより閾値電圧を制御し、この閾値電圧に
応じたデータを保持する複数のメモリセルを有する不揮
発性半導体記憶装置の書き込み方法であって、 請求項１２乃至１６のいずれか１つに記載のパルス幅の
決定方法で決定したパルス幅に１より小さな正の係数を
乗じた値を、書き込み動作において最初に印加する書き
込み信号のパルス幅とすることを特徴とする不揮発性半
導体装置の書き込み方法。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2001311575A JP3965287B2 (ja) | 2001-10-09 | 2001-10-09 | 不揮発性半導体記憶装置およびその書き込み時間決定方法 |
| US10/266,942 US6987703B2 (en) | 2001-10-09 | 2002-10-09 | Nonvolatile semiconductor storage device and write time determining method therefor |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2001311575A JP3965287B2 (ja) | 2001-10-09 | 2001-10-09 | 不揮発性半導体記憶装置およびその書き込み時間決定方法 |
Publications (2)
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|---|---|
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