KR20100064103A - 반도체 메모리 장치 및 그 구동방법 - Google Patents

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Abstract

본 발명은 컬럼 커맨드신호에 응답하여 예정된 펄스 폭의 소오스 신호를 생성하기 위한 소오스신호 생성수단, 및 외부 전원전압의 전압레벨에 따라 상기 소오스 신호의 펄스 폭을 조절하여 컬럼선택신호를 생성하기 위한 컬럼선택신호 생성수단을 구비하는 반도체 메모리 장치를 제공한다.
컬럼 선택신호, 외부 전원전압, 세그먼트 입출력 라인, 비트 라인

Description

반도체 메모리 장치 및 그 구동방법{SEMICONDUCTOR MEMORY DEVICE AND THE METHOD FOR OPERATING THE SAME}
본 발명은 반도체 설계 기술에 관한 것으로, 특히 읽기 동작 및 쓰기 동작에 응답하여 활성화되는 컬럼 선택신호를 생성하기 위한 반도체 메모리 장치에 관한 것이다.
일반적으로, DDR SDRAM(Double Data Rate Synchronous DRAM)을 비롯한 반도체 메모리 장치는 데이터를 저장하기 위한 수천 만개 이상의 메모리 셀(memory cell)을 구비하고 있으며, 중앙처리장치(CPU)에서 요구하는 명령에 따라 데이터를 저장하거나 데이터를 출력한다. 즉, 중앙처리장치에서 쓰기 동작을 요구하는 경우 중앙처리장치로부터 입력되는 주소(address)에 대응하는 메모리 셀에 데이터를 저장하고, 읽기 동작을 요구하는 경우 중앙처리장치로부터 입력되는 주소에 대응하는 메모리 셀에 저장된 데이터를 출력한다. 다시 말하면, 쓰기 동작시 외부에서 입력되는 데이터는 입출력 패드(data pad)를 통해 데이터 입력 경로를 거쳐 메모리 셀 에 입력되고, 읽기 동작시 메모리 셀에 저장된 데이터는 데이터 출력 경로를 거쳐 입출력 패드를 통해 외부로 출력된다.
도 1 은 반도체 메모리 장치의 일반적인 읽기 동작 및 쓰기 동작을 설명하기 위한 도면이다. 참고로, 반도체 메모리 장치 내에는 수천 만개 이상의 메모리 셀이 설계되고 있으며, 설명의 편의를 위하여 하나의 메모리 셀을 도시하고, 여기에 '110'이라는 도면 부호를 부여하였다.
도 1 을 참조하여 반도체 메모리 장치의 간단한 읽기 동작을 살펴보기로 한다.
우선, 로우 커맨드신호에 따라 입력되는 로우 어드레스(row address)를 디코딩하여 선택된 워드라인(Word Line, WL)이 활성화되면, 메모리 셀(110)의 셀 트렌지스터(cell transistor, T1)가 턴 온(turn on)되고, 셀 커패시터(cell capacitor, C1)에 저장된 데이터가 프리차징된 정/부 비트 라인(BL, /BL)에 차지 쉐어링된다. 정 비트 라인(BL)과 부 비트 라인(/BL)은 차지 쉐어링 동작을 통해 미소한 전위 차이를 갖게 된다. 참고로 프리차징되는 전압 레벨은 내부전압인 코어(core) 전압의 ½ 전압 레벨을 갖는다.
이어서, 비트 라인 감지 증폭부(bit line sense amplifier, 120)는 정 비트 라인(BL)과 이에 대응하는 부 비트 라인(/BL)의 미소한 전위를 감지하여 이를 증폭한다. 다시 말하면, 정 비트 라인(BL)의 전위가 부 비트 라인(/BL)의 전위보다 높은 경우 정 비트 라인(BL)은 풀업 전원 전압(RTO)으로 증폭되고 부 비트 라인(BL)은 풀다운 전원 전압(SB)으로 증폭된다. 반대로, 정 비트 라인(BL)의 전위가 부 비 트 라인(/BL)의 전위보다 낮은 경우 정 비트 라인(BL)은 풀다운 전원전압(SB)으로 증폭되고 부 비트 라인(/BL)은 풀업 전원 전압(RTO)으로 증폭된다.
한편, 컬럼 커맨드신호에 따라 입력되는 컬럼 어드레스(column address)를 디코딩하여 선택된 컬럼 선택신호(YI)가 활성화되면, 컬럼 선택부(130)가 활성화되어 정/부 비트 라인(BL, /BL)과 정/부 세그먼트 입출력 라인(SIO, /SIO)이 연결된다. 즉, 정 비트 라인(BL)에 증폭된 데이터가 정 세그먼트 입출력 라인(SIO)으로 전달되고, 부 비트 라인(/BL)에 증폭된 데이터가 부 세그먼트 입출력 라인(/SIO)으로 전달된다.
이어서, 컬럼 어드레스에 대응하는 입출력 제어신호(CTR_IO)에 응답하여 입출력 스위칭부(140)가 활성화되면 정/부 세그먼트 입출력 라인(SIO, /SIO)과 정/부 로컬 입출력 라인(LIO, /LIO)이 연결된다. 즉, 정 세그먼트 입출력 라인(SIO)에 전달된 데이터는 정 로컬 입출력 라인(LIO)에 전달되고, 부 세그먼트 입출력 라인(/SIO)에 전달된 데이터는 부 로컬 입출력 라인(/LIO)에 전달된다. 읽기 드라이빙부(150)는 정/부 로컬 입출력 라인(LIO, /LIO)을 통해 전달된 데이터에 따라 글로벌 입출력 라인(GIO)을 구동한다.
결국, 메모리 셀(110)에 저장된 데이터는 컬럼 선택신호(YI)에 응답하여 정/부 비트 라인(BL, /BL)에서 정/부 세그먼트 입출력 라인(SIO, /SIO)으로 전달되고, 정/부 세그먼트 입출력 라인(SIO, /SIO)에 전달된 데이터는 입출력 제어신호(CTR_IO)에 응답하여 정/부 로컬 입출력 라인(LIO, /LIO)으로 전달되고, 정/부 로컬 입출력 라인(LIO, /LIO)에 전달된 데이터는 읽기 드라이빙부(150)에 의하여 글로벌 입출력 라인(GIO)으로 전달된다. 이렇게 전달된 데이터는 최종적으로 해당하는 입출력 패드(도시되지 않음)를 통해 외부로 출력된다.
한편, 쓰기 동작시 외부에서 인가되는 데이터는 읽기 동작과 반대 방향으로 전달된다. 즉, 입출력 패드를 통해 인가된 데이터는 글로벌 입출력 라인(GIO)에서 쓰기 드라이빙부(160)를 통해 정/부 로컬 입출력 라인(LIO, /LIO)으로, 정/부 로컬 입출력 라인(LIO, /LIO)에서 정/부 세그먼트 입출력 라인(SIO, /SIO)으로, 정/부 세그먼트 입출력 라인(SIO, /SIO)에서 정/부 비트 라인(BL, /BL)으로 전달된다. 이렇게 전달된 데이터는 최종적으로 메모리 셀(110)에 저장된다.
도 2 는 도 1 의 컬럼 선택신호(YI)를 생성하는데 관련된 구성을 설명하기 위한 블록도로서, 내부명령신호 생성부(210)와, 펄스신호 생성부(230), 및 어드레스 디코딩부(250)가 도시되어 있다.
내부명령신호 생성부(210)는 외부에서 인가되는 외부 명령신호에 따라 활성화되는 컬럼 커맨드신호(CMD)에 응답하여 읽기 내부명령신호(CASPB_RD)와 쓰기 내부명령신호(CASPB_WT)를 생성한다. 여기서, 컬럼 커맨드신호(CMD)는 반도체 메모리 장치의 읽기 및 쓰기 동작시 활성화되는 신호이다. 그리고, 읽기 내부명령신호(CASPB_RD)는 반도체 메모리 장치의 읽기 동작시 활성화되는 펄스 신호이고, 쓰기 내부명령신호(CASPB_WT)는 반도체 메모리 장치의 쓰기 동작시 활성화되는 펄스 신호이다.
펄스신호 생성부(230)는 읽기 내부명령신호(CASPB_RD)와 쓰기 내부명령신호(CASPB_WT)에 응답하여 펄스신호(AYP)를 생성한다. 이후에서 다시 설명하겠지만, 펄스신호(AYP)는 예정된 펄스 폭을 가지며, 이 펄스 폭은 컬럼 선택신호(YI)의 활성화 구간을 정의하는 기준이 된다.
어드레스 디코딩부(250)는 어드레스 정보(ADD<0:N>, 여기서, N 은 자연수)를 디코딩(decoding)하고, 이를 펄스신호(AYP)에 반영하여 컬럼 선택신호(YI)를 생성한다. 컬럼 선택신호(YI) 역시 펄스 형태를 가지며, 그 펄스 폭은 펄스신호(AYP)의 펄스 폭에 대응된다. 설명의 편의를 위하여 도면에는 하나의 컬럼 선택신호(YI)만 도시하였으며, 컬럼 선택신호(YI)는 컬럼 어드레스 신호(ADD<0:N>)를 디코딩하여 생성된 다수의 신호 중 하나이다.
도 3 은 쓰기 동작시 도 2 의 각 신호들의 동작 파형을 설명하기 위한 파형도로서, 외부 클럭신호(CLK)와, 쓰기 내부명령신호(CASPB_WT)와, 펄스신호(AYP)와, 컬럼 선택신호(YI)가 도시되어 있으며, 도 1 의 정/부 비트 라인(BL, /BL)에 인가되는 데이터가 도시되어 있다. 이하, 도 1 내지 도 3 을 참조하여 설명하기로 한다. 설명의 편의를 위하여 정 비트 라인(BL)에는 논리'로우(low)'에 대응하는 데이터의 쓰기 동작 이전에 논리'하이(high)'에 대응하는 데이터가 인가되어 있다고 가정하기로 한다.
우선, 액티브 명령(ACT)이 인가되면 워드 라인(WL)이 활성화되고, 정/부 비트 라인(BL, /BL)은 차지 쉐어링 동작을 통해 미소한 전위 차이를 갖게 된다. 이후, 정/부 비트 라인(BL, /BL)에 인가된 데이터는 비트 라인 감지 증폭부(120)에 의하여 증폭된다.
한편, 쓰기 명령(WT)이 인가되면 쓰기 내부명령신호(CASPB_WT)가 활성화되고 이에 따라 예정된 펄스 폭을 가지는 펄스신호(AYP)가 활성화된다. 이렇게 생성된 펄스신호(AYP)는 컬럼 선택신호(YI)의 펄스 폭을 결정하는 바탕이 된다. 도 3 에 도시되지 않았지만, 쓰기 명령(WT)이 인가됨에 따라 외부에서 인가되는 논리'로우'의 데이터는 글로벌 입출력 라인(GIO)과 정/부 로컬 입출력 라인(LIO, /LIO)을 통해 정/부 세그먼트 입출력 라인(SIO, /SIO)에 전달된다. 때문에, 컬럼 선택신호(YI)가 논리'하이'로 활성화되는 구간에서 정/부 비트 라인(BL, /BL)과 정/부 세그먼트 입출력 라인(SIO, /SIO)이 연결되면, 정/부 세그먼트 입출력 라인(SIO, /SIO)에 인가된 데이터는 정/부 비트 라인(BL, /BL)으로 전달된다. 도면에서 알 수 있듯이, 컬럼 선택신호(YI)가 논리'하이'로 활성화되는 구간에서 정 비트 라인(BL)은 논리'하이'에 대응하는 데이터에서 논리'로우'에 대응하는 데이터로 바뀌고, 부 비트 라인(/BL)은 논리'로우'에 대응하는 데이터에서 논리'하이'에 대응하는 데이터로 바뀐다.
여기서, 쓰기 동작시 정/부 비트 라인(BL, /BL)에 인가되는 데이터가 바뀌는데 소모되는 시간은 반도체 메모리 장치에 인가되는 외부 전원전압에 따라 달라질 수 있다. 즉, 부 비트 라인(/BL)의 전압 레벨이 논리'로우'에 대응하는 전압 레벨에서 논리'하이'에 대응하는 전압 레벨로 올라가는데 소모되는 시간은 외부 전원전압의 전압 레벨에 따라 달라진다. 만약, 외부 전원전압의 전압 레벨이 높은 경우 논리'로우'에 대응하는 전압 레벨에서 논리'하이'에 대응하는 전압 레벨로 올라가는데 소모되는 시간은 그만큼 짧아지고, 외부 전원전압의 전압 레벨이 낮은 경우 소모되는 시간은 그만큼 길어지게 된다.
기존의 반도체 메모리 장치의 경우, 컬럼 선택신호(YI)의 펄스 폭이 고정되어 있었기 때문에, 외부 전원전압의 전압 레벨이 바뀌더라도 항상 예정된 시간 동안만 정/부 비트 라인(BL, /BL)과 정/부 세그먼트 입출력 라인(SIO, /SIO)을 연결해 주었다. 이러한 상황은 아래와 두 가지 문제점을 유발한다.
첫 번째는 외부 전원전압의 전압 레벨이 낮은 경우이다. 외부 전원전압의 전압 레벨이 낮은 만큼 정/부 비트 라인(BL, /BL)의 데이터가 바뀌는데 소모되는 시간은 길어지게 된다. 하지만, 예정된 시간만큼만 정/부 비트 라인(BL, /BL)과 정/부 세그먼트 입출력 라인(SIO, /SIO)을 연결해 주기 때문에, 정/부 비트 라인(BL, /BL)의 데이터가 충분히 바뀌지 못할 여지가 있다. 이는 쓰고자 하는 데이터를 정/부 비트 라인(BL, /BL)에 정확하게 전달하지 못한다는 것을 의미하며, 결국 메모리 셀(110, 도 1 참조)에 원하는 데이터를 저장하지 못함을 의미한다.
두 번째는 외부 전원전압의 전압 레벨이 높은 경우이다. 외부 전원전압의 전압 레벨이 높은 만큼 정/부 비트 라인(BL, /BL)의 데이터가 바뀌는데 소모되는 시간은 짧아지게 된다. 하지만, 정/부 비트 라인(BL, /BL)과 정/부 세그먼트 입출력 라인(SIO, /SIO)을 연결하고 있는 시간이 불필요하게 길어 불필요한 전력 소모가 발생한다. 또한, 컬럼 선택신호(YI)가 불필요하게 오랜 시간 동안 활성화되기 때문에 회로 동작을 하는데 있어서 효율성을 떨어뜨린다.
본 발명은 상기와 같은 문제점을 해결하기 위해 제안된 것으로, 외부 전원전압의 전압 레벨에 따라 컬럼 선택신호의 펄스 폭을 조절할 수 있는 반도체 메모리 장치를 제공하는데 그 목적이 있다.
또한, 본 발명은 외부 전원전압의 전압 레벨에 대응하는 펄스 폭의 컬럼 선택신호를 생성하는 방법을 제공하는데 그 목적이 있다.
상기 목적을 달성하기 위한 본 발명의 일 측면에 따른 반도체 메모리 장치는, 컬럼 커맨드신호에 응답하여 예정된 펄스 폭의 소오스 신호를 생성하기 위한 소오스신호 생성수단; 및 외부 전원전압의 전압레벨에 따라 상기 소오스 신호의 펄스 폭을 조절하여 컬럼선택신호를 생성하기 위한 컬럼선택신호 생성수단을 구비한다.
상기 목적을 달성하기 위한 본 발명의 다른 일 측면에 따른 반도체 메모리 장치의 구동 방법은, 외부 전원전압의 전압레벨을 검출하여 검출신호를 생성하는 단계; 및 컬럼 커맨드신호에 응답하여 컬럼 선택신호를 활성화시키고, 상기 검출신호에 응답하여 상기 컬럼 선택신호를 비활성화시키는 단계를 포함한다.
상기 목적을 달성하기 위한 본 발명의 다른 일 측면에 따른 반도체 메모리 장치는, 컬럼 커맨드신호에 응답하여 외부 전원전압의 전압레벨에 대응하는 펄스 폭을 갖는 컬럼선택신호를 생성하기 위한 컬럼선택신호 생성수단; 및 상기 컬럼선택신호의 펄스 폭에 대응하는 시간만큼 제1 데이터라인 - 메모리 셀과 연결됨 - 과 제2 데이터라인을 연결하기 위한 컬럼 선택수단을 구비한다.
본 발명에서는 외부 전원전압의 전압 레벨에 따라 컬럼 선택신호의 펄스 폭을 조절함으로써, 외부 전원전압의 전압 레벨이 낮은 반도체 메모리 장치에서 정/부 비트 라인과 정/부 세그먼트 입출력 라인과의 충분한 데이터 전달 시간을 보장해 줄 수 있으며, 외부 전원전압의 전압 레벨이 높은 반도체 메모리 장치에서 최소한의 전력 소모 및 효율적인 회로 동작을 보장해 줄 수 있다.
본 발명은 외부 전원전압의 전압 레벨에 대응하는 컬럼 선택신호를 생성해 줌으로써, 데이터 라인 간의 안정적인 데이터 전달 시간을 보장해 줄 수 있는 효과를 얻을 수 있다.
또한, 컬럼 선택신호에 의한 동작에 있어서 불필요한 전력 소모를 막아줄 수 있으며, 회로 동작의 효율성을 높여 줄 수 있는 효과를 얻을 수 있다.
이하, 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자가 본 발명의 기술적 사상을 용이하게 실시할 수 있을 정도로 상세히 설명하기 위하여, 본 발명 의 가장 바람직한 실시 예를 첨부 도면을 참조하여 설명하기로 한다.
도 4 는 본 발명에 따른 반도체 메모리 장치의 일부 구성을 설명하기 위한 블록도이다.
도 4 를 참조하면, 반도체 메모리 장치는 내부명령신호 생성부(410)와, 컬럼선택신호 생성부(430)를 구비할 수 있다.
내부명령신호 생성부(410)는 외부에서 인가되는 외부 명령신호에 따라 활성화되는 컬럼 커맨드신호(CMD)에 응답하여 읽기 내부명령신호(CASPB_RD)와 쓰기 내부명령신호(CASPB_WT)를 생성한다. 여기서, 컬럼 커맨드신호(CMD)는 반도체 메모리 장치의 읽기 및 쓰기 동작시 활성화되는 신호이다. 그리고, 읽기 내부명령신호(CASPB_RD)는 반도체 메모리 장치의 읽기 동작시 활성화되는 펄스 신호이고, 쓰기 내부명령신호(CASPB_WT)는 반도체 메모리 장치의 쓰기 동작시 활성화되는 펄스 신호이다. 읽기 내부명령신호(CASPB_RD)와 쓰기 내부명령신호(CASPB_WT)는 컬럼 선택신호(YI)의 소오스 신호가 되며, 예정된 펄스 폭을 가진다.
컬럼선택신호 생성부(430)는 읽기 동작시 읽기 내부명령신호(CASPB_RD)의 펄스 폭을 외부 전원전압(VDD)의 전압레벨에 따라 조절하고, 쓰기 동작시 쓰기 내부명령신호(CASPB_WT)의 펄스 폭을 외부 전원전압(VDD)의 전압레벨에 따라 조절하기 위한 것으로, 펄스신호 생성부(432)와, 전압 검출부(434), 및 어드레스 디코딩부(436)를 구비할 수 있다.
펄스신호 생성부(432)는 제1 내지 제3 검출신호(DET1, DET2, DET3)에 응답하여 읽기 내부명령신호(CASPB_RD) 및 쓰기 내부명령신호(CASPB_WT)의 펄스 폭을 조 절할 수 있다. 본 발명에 따른 펄스신호 생성부(432)는 제1 내지 제3 검출신호(DET1, DET2, DET3)에 대응하는 펄스 폭을 갖는 펄스신호(AYP)를 생성하는 것이 가능하다.
도 5 는 도 4 의 펄스신호 생성부(432)를 설명하기 위한 회로도이다.
도 5 를 참조하면, 펄스신호 생성부(432)는 내부명령신호 입력부(510)와, 지연제어부(530), 및 펄스신호 출력부(550)를 구비할 수 있다.
내부명령신호 입력부(510)는 소오스 신호인 읽기 내부명령신호(CASPB_RD)와 쓰기 내부명령신호(CASPB_WT)를 입력받기 위한 것으로, 제1 부정 논리곱 게이트(NAND1)를 구비할 수 있다.
지연제어부(530)는 내부명령신호 입력부(510)의 출력신호를 제1 내지 제3 검출신호(DET1, DET2, DET3)에 대응하는 시간만큼 지연시키기 위한 것으로, 제1 내지 제3 지연제어부(532, 534, 536)를 구비할 수 있다. 본 발명에 따른 실시 예에서는 제1 내지 제3 검출신호(DET1, DET2, DET3)에 각각 대응하는 3 개의 제1 내지 제3 지연제어부(532, 534, 536)를 구비하였다. 하지만, 이는 검출신호의 개수에 따라 그 개수를 달리하여 설계할 수 있는 사항이다. 한편, 제1 내지 제3 검출신호(DET1, DET2, DET3)는 이후에 다시 설명하겠지만, 외부 전원전압(VDD)의 전압 레벨에 대응하는 정보가 포함된다.
이어서, 제1 지연제어부(532)는 제1 검출신호(DET1)에 응답하여 내부명령신호 입력부(510)의 출력신호의 지연 여부를 결정하고, 제2 지연제어부(534)는 제2 검출신호(DET2)에 응답하여 제1 지연제어부(532)의 출력신호의 지연 여부를 결정하 며, 제3 지연제어부(536)는 제3 검출신호(DET3)에 응답하여 제2 지연제어부(534)의 출력신호의 지연 여부를 결정한다. 이하, 제1 내지 제3 지연제어부(532, 534, 536)의 구성은 서로 유사하기 때문에, 이들 중 제1 지연제어부(532)를 대표로 살펴보기로 한다.
제1 지연제어부(532)는 다중화부(532_1)와, 지연부(532_2), 및 출력부(532_3)를 구비할 수 있다.
다중화부(532_1)는 제1 검출신호(DET1)에 응답하여 내부명령신호 입력부(510)의 출력신호를 다중화하기 위한 것으로, 내부명령신호 입력부(510)의 출력신호와 제1 검출신호(DET1)를 입력받는 제2 부정 논리곱 게이트(NAND2)와, 제1 검출신호(DET1)를 반전하기 위한 제1 인버터(INV1), 및 내부명령신호 입력부(510)의 출력신호와 제1 인버터(INV1)의 출력신호를 입력받는 제3 부정 논리곱 게이트(NAND3)를 구비할 수 있다.
지연부(532_2)는 다중화부(532_1)의 제1 출력단(A)을 통해 입력된 신호를 예정된 시간만큼 지연하기 위한 것으로, 예컨대 다수의 인버터로 구성될 수 있으며, 저항 및 커패시터로 구성될 수도 있다.
출력부(532_3)는 다중화부(532_1)의 제2 출력단(B)을 통해 입력되는 신호와 지연부(532_2)의 출력신호에 응답하여 출력신호를 생성하기 위한 것으로, 제4 부정 논리곱 게이트(NAND4)를 구비할 수 있다.
이하, 제1 지연제어부(532)의 간단한 동작을 살펴보기로 한다.
만약, 제1 검출신호(DET1)가 논리'하이'라면 내부명령신호 입력부(510)의 출 력신호는 제2 및 제4 부정 논리곱 게이트(NAND2, NAND4)에 대응하는 시간만큼 지연된다. 그리고, 제1 검출신호(DET1)가 논리'로우'라면 내부명령신호 입력부(510)의 출력신호는 제3 및 제4 부정 논리곱 게이트(NAND3, NAND4)와 지연부(532_2)에 대응하는 시간만큼 지연된다. 여기서, 제2 내지 제4 부정 논리곱 게이트(NAND2, NAND3, NAND4)에 대응하는 지연시간을 고려하지 않는다면, 제1 지연제어부(532)는 제1 검출신호(DET1)에 따라 지연부(532_2)에 대응하는 지연시간을 내부명령신호 입력부(510)의 출력신호에 반영하거나 반영하지 않게 된다.
한편, 펄스신호 출력부(550)는 내부명령신호 입력부(510)의 출력신호와 지연제어부(530)의 출력신호를 입력받아 펄스신호(AYP)를 출력하기 위한 것으로, 제1 부정 논리합 게이트(NOR1)와, 제2 인버터(INV2)를 구비할 수 있다. 여기서, 펄스신호(AYP)의 펄스 폭은 컬럼 선택신호(YI)의 펄스 폭을 결정할 수 있다.
결국, 펄스신호 생성부(432)는 내부명령신호 입력부(510)의 출력신호를 제1 내지 제3 검출신호(DET1, DET2, DET3)에 대응하는 시간만큼 지연시키고, 내부명령신호 입력부(510)의 출력신호와 지연된 시간 만큼에 대응하여 펄스신호(AYP)를 생성할 수 있다. 이때, 생성되는 펄스신호(AYP)는 제1 내지 제3 검출신호(DET1, DET2, DET3)에 대응하는 펄스 폭을 가진다. 즉, 펄스신호(AYP)는 내부명령신호 입력부(510)의 출력신호에 응답하여 활성화되고, 제3 지연제어부(536)의 출력신호에 응답하여 비활성화된다. 다시 말하지만, 제1 내지 제3 검출신호(DET1, DET2, DET3)는 외부 전원전압(VDD)의 전압 레벨에 대응하는 정보를 가지고 있다. 때문에, 본 발명에 따른 펄스신호(AYP)의 펄스 폭은 외부 전원전압(VDD)의 전압 레벨에 따라 달라질 수 있다.
다시 도 4 를 참조하면, 전압 검출부(434)는 외부 전원전압(VDD)의 전압 레벨을 검출하여 제1 내지 제3 검출신호(DET1, DET2, DET3)를 생성할 수 있다.
도 6 은 도 4 의 전압 검출부(434)를 설명하기 위한 회로도이다.
도 6 을 참조하면, 전압 검출부(434)는 전압 분배부(610)와, 제1 내지 제3 검출부(630_1, 630_2, 630_3)를 구비할 수 있다.
전압 분배부(610)는 외부 전원전압(VDD)의 전압 레벨을 분배하여 A 노드, B 노드, C 노드로 출력하기 위한 것으로, 외부 전원전압(VDD)단과 접지 전원전압(VSS)단 사이에 직렬 연결된 다수의 저항(R)을 구비할 수 있다.
제1 내지 제3 검출부(630_1, 630_2, 630_3)는 각각 해당하는 노드의 전압 레벨을 검출하여 제1 내지 제3 검출신호(DET1, DET2, DET3)를 출력할 수 있다. 즉, 제1 검출부(630_1)는 A 노드의 전압 레벨을 검출하고, 제2 검출부(630_2)는 B 노드의 전압 레벨을 검출하며, 제3 검출부(630_3)는 C 노드의 전압 레벨을 검출할 수 있다. 제1 내지 제3 검출부(630_1, 630_2, 630_3)는 서로 유사한 구성을 가질 수 있으며, 이하, 제1 검출부(630_1)를 대표로 설명하기로 한다.
제1 검출부(630_1)는 다수의 NMOS 트랜지스터와 PMOS 트랜지스터를 구비할 수 있다. 여기서, 제1 NMOS 트랜지스터(N1)는 다수의 제2 NMOS 트랜지스터(N2)의 안정적인 동작을 수행하기 위한 것이고, 다수의 제2 NMOS 트랜지스터(N2)는 A 노드의 전압 레벨에 따라 다수의 제1 PMOS 트랜지스터(P1)와 공통으로 연결된 공통 노드에 풀 다운 동작을 수행하기 위한 것이며, 다수의 제1 PMOS 트랜지스터(P1)는 제 1 검출신호(DET1)의 초기 레벨 결정 및 A 노드의 전압 레벨에 따라 공통 노드에 풀 업 동작을 수행하기 위한 것이다. 그래서, A 노드의 전압 레벨이 다수의 제2 NMOS 트랜지스터(N2)를 턴 온(turn on) 시킬 정도로 올라가게 되면, 제1 검출신호(DET1)는 초기 레벨인 논리'로우'에서 논리'하이'로 천이하게 된다.
이하, 전압 검출부(434)의 전체 동작을 살펴보기로 한다.
외부 전원전압(VDD)의 전압 레벨이 비교적 낮은 반도체 메모리 장치에서는 C 노드의 전압 레벨에 응답하여 제3 검출신호(DET3)가 논리'하이'로 천이한다. 그리고, 외부 전원전압(VDD)이 이보다 높은 경우 B 노드와 C 노드의 전압 레벨에 응답하여 제2 및 제3 검출신호(DET2, DET3)가 논리'하이'로 천이한다. 마지막으로, 외부 전원전압(VDD)의 전압 레벨이 비교적 높은 반도체 메모리 장치에서는 A 노드와 B 노드와 C 노드의 전압 레벨에 응답하여 제1 내지 제3 검출신호(DET1, DET2, DET3)가 모두 논리'하이'로 천이한다.
다시 도 4 를 참조하면, 어드레스 디코딩부(436)는 어드레스 정보(ADD<0:N>, 여기서, N 은 자연수)를 디코딩하고, 이를 펄스신호(AYP)에 반영하여 컬럼 선택신호(YI)를 생성할 수 있다. 컬럼 선택신호(YI) 역시 펄스 형태를 가지며, 그 펄스 폭은 펄스신호(AYP)의 펄스 폭에 대응된다. 설명의 편의를 위하여 도면에는 하나의 컬럼 선택신호(YI)만 도시하였으며, 컬럼 선택신호(YI)는 컬럼 어드레스 신호(ADD<0:N>)를 디코딩하여 생성된 다수의 신호 중 하나이다. 본 발명에 따른 컬럼 선택신호(YI)의 펄스 폭은 외부 전원전압(VDD)의 전압 레벨에 따라 펄스 폭이 조절되는 펄스신호(AYP)와 마찬가지로 조절될 수 있다.
도 7 은 쓰기 동작시 도 4 내지 도 6 에 도시된 각 신호들의 동작 파형을 설명하기 위한 파형도로서, 외부 클럭신호(CLK)와, 쓰기 내부명령신호(CASPB_WT)와, 제1 내지 제3 검출신호(DET1, DET2, DET3)와, 펄스신호(AYP), 및 컬럼 선택신호(YI)가 도시되어 있다. 설명의 편의를 위하여 외부 전원전압(VDD)이 비교적 높은 전압 레벨을 가지는 경우와, 외부 전원전압(VDD)이 비교적 낮은 전압 레벨을 가지는 경우와, 외부 전원전압(VDD)이 두 전압 레벨 사이의 전압 레벨을 가지는 경우를 일례로 들었다.
우선, 외부 전원전압(VDD)이 두 전압 레벨 사이의 전압 레벨을 가지는 경우, 쓰기 명령(WT)이 인가되면 쓰기 내부명령신호(CASPB_WT)가 활성화된다. 여기서, 펄스신호(AYP)의 펄스 폭은 제1 내지 제3 검출신호(DET1, DET2, DET3)에 따라 반영되는 지연 시간에 의하여 t1 만큼의 펄스 폭을 가지게되며, 이는 컬럼 선택신호(YI)의 펄스 폭을 결정하는 바탕이 된다. 좀 더 자세히 살펴보면, 제1 검출신호(DET1)는 논리'로우'가 될 수 있으며, 제2 및 제3 검출신호(DET2, DET3)는 논리'하이'가 될 수 있다. 때문에, 내부명령신호 입력부(510)의 출력신호는 도 5 의 제1 검출신호(DET1)에 대응하는 지연부(532_2)를 거치게 되며, 펄스신호(AYP)는 지연부(532_2)에 대응하는 시간만큼의 t1 펄스 폭을 가지게 된다.
다음으로, 외부 전원전압(VDD)이 비교적 낮은 전압 레벨을 가지는 경우, 쓰기 명령(WT)이 인가되면 쓰기 내부명령신호(CASPB_WT)가 활성화된다. 이때, 제1 및 제2 검출신호(DET1, DET2)는 논리'로우'가 되고 제3 검출신호(DET3)는 논리'하이'가 될 수 있다. 즉, 내부명령신호 입력부(510)의 출력신호는 제1 및 제2 검출신 호(DET1, DET2)에 대응하는 두 개의 지연부를 거치게 되며, 펄스신호(AYP)는 두 개의 지연부에 대응하는 시간만큼의 t2 펄스 폭을 가지게 된다.
마지막으로, 외부 전원전압(VDD)이 비교적 높은 전압 레벨을 가지는 경우, 제1 내지 제3 검출신호(DET1, DET2, DET3)는 모두 논리'하이'가 될 수 있다. 즉 내부명령신호 입력부(510)의 출력신호는 제1 내지 제3 검출신호(DET1, DET2, DET3)에 대응하는 세 개의 지연부를 거치게 되며, 펄스신호(AYP)는 이에 대응하는 시간만큼의 t3 펄스 폭을 가지게 된다.
도면에서 볼 수 있듯이, 외부 전원전압(VDD)의 전압 레벨이 낮은 경우에는 펄스신호(AYP)의 펄스 폭이 t1 보다 긴 t2 가 되고, 외부 전원전압(VDD)의 전압 레벨이 높은 경우에는 펄스신호(AYP)의 펄스 폭이 t1 보다 짧은 t3 가 된다.
기존의 반도체 메모리 장치에서는 외부 전원전압(VDD)의 전압 레벨에 상관없이 항상 일정한 펄스 폭의 컬럼 선택신호(YI)를 생성하였다. 때문에, 외부 전원전압(VDD)의 전압 레벨이 낮은 경우 데이터가 정/부 세그먼트 입출력 라인(SIO, /SIO)에서 정/부 비트 라인(BL, /BL)으로 전달되는데 충분한 시간을 보장해 줄 수 없었으며, 외부 전원전압(VDD)의 전압 레벨이 높은 경우 불필요한 전력 소모 및 비효율적인 회로 동작을 수행하였다.
하지만, 본 발명에 따른 반도체 메모리 장치는 외부 전원전압(VDD)의 전압 레벨에 대응하는 펄스 폭의 컬럼 선택신호(YI)를 생성하는 것이 가능하다. 컬럼 선택신호(YI)의 펄스 폭은 제1 데이터라인인 정/부 세그먼드 입출력 라인(SIO, /SIO)과, 제2 데이터라인인 정/부 비트 라인(BL, /BL)이 연결되는 시간에 대응될 수 있 다. 때문에, 외부 전원전압(VDD)의 전압 레벨이 낮은 경우 컬럼 선택신호(YI)의 펄스 폭을 늘려주어 정/부 세그먼트 입출력 라인(SIO, /SIO)에 인가된 데이터가 정/부 비트 라인(BL, /BL)으로 전달되는데 있어서 충분한 시간을 확보할 수 있으며, 외부 전원전압(VDD)의 전압 레벨이 높은 경우 컬럼 선택신호(YI)의 펄스 폭을 줄여 주어 효율적인 전력 소모 및 회로 동작이 가능하다.
본 발명의 기술 사상은 상기 바람직한 실시예에 따라 구체적으로 기술되었으나, 이상에서 설명한 실시예는 그 설명을 위한 것이며 그 제한을 위한 것이 아님을 주의하여야 한다. 또한, 본 발명의 기술 분야의 통상의 전문가라면 본 발명의 기술 사상의 범위 내에서 여러 가지 치환, 변형 및 변경으로 다양한 실시예가 가능함을 이해할 수 있을 것이다.
또한, 전술한 실시 예에서는 쓰기 동작을 중심으로 설명하였으나, 본 발명은 읽기 동작에서도 적용될 수 있다. 또한, 전술한 실시 예에서는 정/부 비트 라인(BL, /BL)과 정/부 세그먼트 입출력 라인(SIO, /SIO)에서 동작하는 경우를 일례로 들어 설명하였으나, 본 발명은 제어신호에 의하여 임의의 데이터 라인에서 다른 데이터 라인으로 데이터가 전달되는 경우에도 적용할 수 있다.
뿐만 아니라, 전술한 실시 예에서 예시한 논리 게이트 및 트랜지스터는 입력되는 신호의 극성에 따라 그 위치 및 종류가 다르게 구현되어야 할 것이다.
도 1 은 반도체 메모리 장치의 일반적인 읽기 동작 및 쓰기 동작을 설명하기 위한 도면.
도 2 는 도 1 의 컬럼 선택신호(YI)를 생성하는데 관련된 구성을 설명하기 위한 블록도.
도 3 은 쓰기 동작시 도 2 의 각 신호들의 동작 파형을 설명하기 위한 파형도.
도 4 는 본 발명에 따른 반도체 메모리 장치의 일부 구성을 설명하기 위한 블록도.
도 5 는 도 4 의 펄스신호 생성부(432)를 설명하기 위한 회로도.
도 6 은 도 4 의 전압 검출부(434)를 설명하기 위한 회로도.
도 7 은 쓰기 동작시 도 4 내지 도 6 에 도시된 각 신호들의 동작 파형을 설명하기 위한 파형도.
* 도면의 주요 부분에 대한 부호의 설명
410 : 내부명령신호 생성부 430 : 컬럼선택신호 생성부

Claims (24)

  1. 컬럼 커맨드신호에 응답하여 예정된 펄스 폭의 소오스 신호를 생성하기 위한 소오스신호 생성수단; 및
    외부 전원전압의 전압레벨에 따라 상기 소오스 신호의 펄스 폭을 조절하여 컬럼선택신호를 생성하기 위한 컬럼선택신호 생성수단
    을 구비하는 반도체 메모리 장치.
  2. 제1항에 있어서,
    상기 컬럼선택신호 생성수단은,
    상기 외부 전원전압의 전압레벨을 검출하여 검출신호를 생성하기 위한 전압 검출부;
    상기 검출신호에 응답하여 상기 소오스 신호의 펄스 폭을 조절하기 위한 펄스신호 생성부; 및
    어드레스 정보를 디코딩하여 상기 펄스신호 생성부의 출력신호에 반영하기 위한 어드레스 디코딩부를 구비하는 것을 특징으로 하는 반도체 메모리 장치.
  3. 제2항에 있어서,
    상기 펄스신호 생성부는,
    상기 소오스 신호를 상기 검출신호에 대응하는 시간만큼 지연시키기 위한 지연제어부; 및
    상기 소오스 신호와 상기 지연제어부의 출력신호를 입력받아 상기 컬럼 선택신호의 펄스 폭을 결정하기 위한 펄스신호를 출력하는 펄스신호 출력부를 구비하는 것을 특징으로 하는 반도체 메모리 장치.
  4. 제3항에 있어서,
    상기 소오스 신호는 읽기 동작 또는 쓰기 동작시 활성화되며,
    상기 펄스신호 생성부는,
    상기 소오스 신호를 입력받아 상기 지연제어부로 출력하기 위한 입력부를 더 구비하는 것을 특징으로 하는 반도체 메모리 장치.
  5. 제3항에 있어서,
    상기 지연제어부는,
    상기 검출신호 응답하여 상기 소오스 신호를 다중화하기 위한 다중화부;
    상기 다중화부의 제1 출력단을 통해 입력된 신호를 예정된 시간만큼 지연하기 위한 지연부; 및
    상기 다중화부의 제2 출력단을 통해 입력된 신호와 상기 지연부의 출력신호에 응답하여 출력신호를 생성하기 위한 출력부를 구비하는 것을 특징으로 하는 반도체 메모리 장치.
  6. 제2항에 있어서,
    상기 전압 검출부는,
    상기 외부 전원전압을 분배하기 위한 전압분배부; 및
    상기 전압분배부의 출력신호에 응답하여 상기 외부 전원전압의 전압레벨을 검출하기 위한 검출부를 구비하는 것을 특징으로 하는 반도체 메모리 장치.
  7. 제3항에 있어서,
    상기 컬럼 선택신호는 상기 소오스 신호와 상기 지연제어부의 출력신호에 의하여 정의되는 펄스 폭을 가지는 것을 특징으로 하는 반도체 메모리 장치.
  8. 제3항에 있어서,
    상기 지연제어부는 상기 검출신호에 대응하여 다수 개를 구비하는 것을 특징으로 하는 반도체 메모리 장치.
  9. 제1항에 있어서,
    상기 컬럼 선택신호에 응답하여 제1 데이터 라인과 제2 데이터 라인을 연결하기 위한 스위칭수단을 더 구비하는 반도체 메모리 장치.
  10. 외부 전원전압의 전압레벨을 검출하여 검출신호를 생성하는 단계; 및
    컬럼 커맨드신호에 응답하여 컬럼 선택신호를 활성화시키고, 상기 검출신호에 응답하여 상기 컬럼 선택신호를 비활성화시키는 단계
    를 포함하는 반도체 메모리 장치의 구동 방법.
  11. 제10항에 있어서,
    상기 컬럼 선택신호를 비활성화시키는 단계는,
    상기 컬럼 커맨드신호에 응답하여 소오스 컬럼 선택신호를 생성하는 단계;
    상기 검출신호에 대응하는 시간만큼 상기 소오스 컬럼 선택신호를 지연시키는 단계; 및
    상기 소오스 컬럼 선택신호와 지연된 소오스 컬럼 선택신호에 응답하여 상기 컬럼 선택신호를 출력하는 단계를 포함하는 것을 특징으로 하는 반도체 메모리 장치의 구동 방법.
  12. 제11항에 있어서,
    상기 소오스 컬럼 선택신호는 예정된 펄스 폭을 가지는 것을 특징으로 하는 반도체 메모리 장치의 구동 방법.
  13. 제11항에 있어서,
    상기 컬럼 선택신호는 상기 소오스 컬럼 선택신호에 응답하여 활성화되고, 상기 지연된 소오스 컬럼 선택신호에 응답하여 비활성화되는 것을 특징으로 하는 반도체 메모리 장치의 구동 방법.
  14. 제11항에 있어서,
    상기 소오스 컬럼 선택신호를 지연시키는 단계는 다수의 검출신호에 대응하는 시간만큼 상기 소오스 컬럼 선택신호를 지연하는 것을 특징으로 하는 반도체 메모리 장치의 구동 방법.
  15. 제10항에 있어서,
    상기 검출신호를 생성하는 단계는,
    상기 외부 전원전압을 분배하여 분배전압을 생성하는 단계; 및
    상기 분배전압에 응답하여 상기 검출신호를 생성하는 단계를 포함하는 것을 특징으로 하는 반도체 메모리 장치의 구동 방법.
  16. 제10항에 있어서,
    상기 컬럼 선택신호는 어드레스 정보가 반영되는 것을 특징으로 하는 반도체 메모리 장치의 구동 방법.
  17. 컬럼 커맨드신호에 응답하여 외부 전원전압의 전압레벨에 대응하는 펄스 폭을 갖는 컬럼선택신호를 생성하기 위한 컬럼선택신호 생성수단; 및
    상기 컬럼선택신호의 펄스 폭에 대응하는 시간만큼 제1 데이터라인 - 메모리 셀과 연결됨 - 과 제2 데이터라인을 연결하기 위한 컬럼 선택수단
    을 구비하는 반도체 메모리 장치.
  18. 제17항에 있어서,
    상기 컬럼선택신호 생성수단은,
    상기 외부 전원전압의 전압레벨을 검출하여 검출신호를 생성하기 위한 전압 검출부;
    상기 검출신호에 응답하여 상기 컬럼 커맨드신호에 대응하는 소오스 신호의 펄스 폭을 조절하기 위한 펄스신호 생성부; 및
    어드레스 정보를 디코딩하여 상기 펄스신호 생성부의 출력신호에 반영하기 위한 어드레스 디코딩부를 구비하는 것을 특징으로 하는 반도체 메모리 장치.
  19. 제18항에 있어서,
    상기 펄스신호 생성부는,
    상기 소오스 신호를 상기 검출신호에 대응하는 시간만큼 지연시키기 위한 지연제어부; 및
    상기 소오스 신호와 상기 지연제어부의 출력신호를 입력받아 상기 컬럼 선택신호의 펄스 폭을 결정하기 위한 펄스신호를 출력하는 펄스신호 출력부를 구비하는 것을 특징으로 하는 반도체 메모리 장치.
  20. 제19항에 있어서,
    상기 소오스 신호는 읽기 동작 또는 쓰기 동작시 활성화되며,
    상기 펄스신호 생성부는,
    상기 소오스 신호를 입력받아 상기 지연제어부로 출력하기 위한 입력부를 더 구비하는 것을 특징으로 하는 반도체 메모리 장치.
  21. 제19항에 있어서,
    상기 지연제어부는,
    상기 검출신호 응답하여 상기 소오스 신호를 다중화하기 위한 다중화부;
    상기 다중화부의 제1 출력단을 통해 입력된 신호를 예정된 시간만큼 지연하기 위한 지연부; 및
    상기 다중화부의 제2 출력단을 통해 입력된 신호와 상기 지연부의 출력신호에 응답하여 출력신호를 생성하기 위한 출력부를 구비하는 것을 특징으로 하는 반도체 메모리 장치.
  22. 제18항에 있어서,
    상기 전압 검출부는,
    상기 외부 전원전압을 분배하기 위한 전압분배부; 및
    상기 전압분배부의 출력신호에 응답하여 상기 외부 전원전압의 전압레벨을 검출하기 위한 검출부를 구비하는 것을 특징으로 하는 반도체 메모리 장치.
  23. 제19항에 있어서,
    상기 컬럼 선택신호는 상기 소오스 신호와 상기 지연제어부의 출력신호에 의하여 정의되는 펄스 폭을 가지는 것을 특징으로 하는 반도체 메모리 장치.
  24. 제19항에 있어서,
    상기 지연제어부는 상기 검출신호에 대응하여 다수 개를 구비하는 것을 특징으로 하는 반도체 메모리 장치.
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