JP2003110420A - Level shifter and electro-optical device using the same - Google Patents
Level shifter and electro-optical device using the sameInfo
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Abstract
Description
【0001】[0001]
【発明の属する技術分野】本発明は、簡易な構成によっ
て、低振幅の論理信号を高振幅の論理信号に高速に変換
するレベルシフタに関する。また、本発明は、そのよう
なレベルシフタを備えた電気光学装置の技術分野にも属
する。BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a level shifter for converting a low-amplitude logic signal into a high-amplitude logic signal at high speed with a simple structure. The present invention also belongs to the technical field of electro-optical devices provided with such level shifters.
【0002】[0002]
【背景技術】近年、液晶や有機EL(エレクトロ・ルミ
ネッセンス)などの電気光学物質の電気光学的な変化に
より表示を行う電気光学装置が、陰極線管(CRT)に
代わるディスプレイデバイスとして、各種情報処理機器
やテレビジョンなどに広く用いられつつある。BACKGROUND ART In recent years, electro-optical devices that perform display by electro-optical changes of electro-optical materials such as liquid crystal and organic EL (electroluminescence) have been used as various display devices as display devices in place of cathode ray tubes (CRTs). It is being used widely in televisions and televisions.
【0003】このような電気光学装置を駆動方式等によ
って分類すると、トランジスタやダイオードなどの非線
形素子により画素を駆動するアクティブ・マトリクス型
と、非線形素子を用いないで画素を駆動するパッシブ・
マトリクス型とに大別することができる。このうち、前
者に係るアクティブ・マトリクス型の電気光学装置の方
が、各画素を独立して駆動できるので、表示品位の高い
表示が可能であるとされている。When such electro-optical devices are classified according to a driving method, an active matrix type in which a pixel is driven by a non-linear element such as a transistor or a diode and a passive type in which a pixel is driven without using the non-linear element.
It can be roughly classified into a matrix type. Of these, the former active-matrix electro-optical device is capable of independently driving each pixel, and is therefore capable of high-quality display.
【0004】ここで、アクティブ・マトリクス型の電気
光学装置は、次のような構成となっている。すなわち、
アクティブ・マトリクス型の電気光学装置においては、
行方向に延在する走査線と、列方向に延在するデータ線
との交差に対応して画素電極が形成されるとともに、さ
らに、当該交差部分にあって画素電極とデータ線との間
に、走査線に供給される走査信号にしたがってオンオフ
する薄膜トランジスタなどの非線形素子が介挿される一
方、画素電極には対向電極が電気光学物質を介して対向
する構成となっている。Here, the active matrix type electro-optical device has the following structure. That is,
In the active matrix electro-optical device,
Pixel electrodes are formed at the intersections of the scanning lines extending in the row direction and the data lines extending in the column direction, and further, at the intersections between the pixel electrodes and the data lines. A non-linear element such as a thin film transistor which is turned on / off according to a scanning signal supplied to a scanning line is inserted, while a counter electrode is opposed to the pixel electrode via an electro-optical material.
【0005】さて、電気光学物質や非線形素子を駆動す
るためには、比較的高い電圧が要求される。一方、電気
光学装置に、駆動の基準となるクロック信号や制御信号
などを供給する外部制御回路は、通常、CMOS回路で
構成されるため、その論理信号の振幅は3〜5V程度で
ある。したがって、電気光学装置には、走査線およびデ
ータ線を駆動する駆動回路の出力部分や、クロック信号
等の入力部分に、低振幅の論理信号を高振幅の論理信号
に変換する振幅変換回路(以下、単に「レベルシフタ」
という)が備えられる構成が一般的である。A relatively high voltage is required to drive an electro-optical material or a non-linear element. On the other hand, an external control circuit that supplies a clock signal or a control signal, which is a reference for driving, to the electro-optical device is usually composed of a CMOS circuit, so that the amplitude of the logic signal is about 3 to 5V. Therefore, in the electro-optical device, an amplitude conversion circuit (hereinafter, referred to as an amplitude conversion circuit) that converts a low-amplitude logic signal into a high-amplitude logic signal is provided in an output portion of a drive circuit that drives a scanning line and a data line and an input portion such as a clock signal. , Simply "level shifter"
That is) is generally provided.
【0006】[0006]
【発明が解決しようとする課題】ところで、近年におい
て電気光学装置には、表示の高解像度や高階調度などが
強く求められている。このため、電気光学装置には、駆
動回路自体の高速動作はもちろんのこと、レベルシフタ
についても高速動作が要求される。また、高解像度のほ
か、単位長さ当たりの画素数も要求されており、このた
めには、回路規模の縮小を図ることも必要となる。By the way, in recent years, electro-optical devices are strongly required to have high display resolution and high gradation. For this reason, the electro-optical device is required to operate at high speed not only in the drive circuit itself but also in the level shifter. In addition to high resolution, the number of pixels per unit length is also required, and for this purpose, it is necessary to reduce the circuit scale.
【0007】本発明は、上述した事情に鑑みてなされた
もので、その目的とするところは、簡易な構成によって
回路規模を縮小し、かつ、高速動作が可能なレベルシフ
タ及びそれを用いた電気光学装置を提供することにあ
る。The present invention has been made in view of the above-mentioned circumstances, and an object of the present invention is to provide a level shifter capable of reducing the circuit scale with a simple structure and operating at high speed, and an electro-optical device using the level shifter. To provide a device.
【0008】[0008]
【課題を解決するための手段】上記目的を達成するため
に、本発明に係るレベルシフタは、一端にて低振幅の論
理信号を入力する第1の容量と、前記第1の容量の他端
に、第1の電圧をオフセットする第1のオフセット回路
と、一端にて前記低振幅の論理信号を入力する第2の容
量と、前記第2の容量の他端に、第2の電圧をオフセッ
トする第2のオフセット回路と、高振幅の論理信号にお
ける電源電圧の供給線とその基準電圧の供給線との間に
直列接続されるとともに、その接続点を出力端とする第
1および第2のスイッチング素子であって、前記第1の
容量の他端に接続された第1のスイッチング素子と、前
記第2の容量に接続された第2のスイッチング素子とを
備える構成を特徴としている。In order to achieve the above-mentioned object, a level shifter according to the present invention has a first capacitor for inputting a low-amplitude logic signal at one end and another end for the first capacitor. A first offset circuit for offsetting the first voltage, a second capacitor for inputting the low-amplitude logic signal at one end, and a second voltage for the other end of the second capacitor First and second switchings in which the second offset circuit is connected in series between the supply line of the power supply voltage for the high-amplitude logic signal and the supply line of the reference voltage, and the connection point serves as an output end. The element is characterized by including a first switching element connected to the other end of the first capacitor and a second switching element connected to the second capacitor.
【0009】この構成によれば、低振幅の論理信号は、
第1および第2の容量によってそれぞれ直流成分が除去
されるとともに、第1および第2のオフセット回路によ
ってそれぞれ第1および第2の電圧がオフセットされ
る。そして、オフセットされた電圧にしたがうととも
に、例えば前記第1のスイッチング素子は、前記第1の
容量の他端における信号電圧が、前記第1の電圧よりも
低く設定された第1のしきい値電圧以下であればオン
し、前記第2のスイッチング素子は、前記第2の容量の
他端における信号電圧が、前記第2の電圧よりも高く設
定された第2のしきい値電圧以上であればオンする構成
としておけば、動作点が変更された第1および第2のス
イッチング素子が相補的にオンオフすることになる。According to this structure, the low-amplitude logic signal is
The direct current components are removed by the first and second capacitors, respectively, and the first and second voltages are offset by the first and second offset circuits, respectively. Then, according to the offset voltage, for example, in the first switching element, the signal voltage at the other end of the first capacitance is set to a first threshold voltage lower than the first voltage. If the signal voltage at the other end of the second capacitor is equal to or higher than the second threshold voltage set higher than the second voltage, the second switching element is turned on if With the configuration of turning on, the first and second switching elements whose operating points are changed are turned on and off complementarily.
【0010】ここで、上に例示したように、前記第1の
スイッチング素子は、前記第1の容量の他端における信
号電圧が、前記第1の電圧よりも低く設定された第1の
しきい値電圧以下であればオンし、前記第2のスイッチ
ング素子は、前記第2の容量の他端における信号電圧
が、前記第2の電圧よりも高く設定された第2のしきい
値電圧以上であればオンする構成としておくのが好適な
一態様である。Here, as exemplified above, in the first switching element, the signal voltage at the other end of the first capacitance is set to be lower than the first voltage. If the signal voltage is equal to or lower than the value voltage, the second switching element is turned on, and if the signal voltage at the other end of the second capacitance is equal to or higher than the second threshold voltage set higher than the second voltage If there is, it is a preferable mode to have a configuration in which it is turned on.
【0011】この構成において、前記第1のスイッチン
グ素子はPチャネル型トランジスタであり、前記第2の
スイッチング素子はNチャネル型トランジスタであり、
前記第1のオフセット回路は、前記電源電圧の供給線と
前記基準電圧の供給線との間に直列接続されたPチャネ
ル型トランジスタおよびNチャネル型トランジスタであ
って、その接続点電圧を前記第1の電圧並びに該Pチャ
ネル型トランジスタおよびNチャネル型トランジスタの
ゲート電圧とし、前記第2のオフセット回路は、前記電
源電圧の供給線と前記基準電圧の供給線との間に直列接
続されたPチャネル型トランジスタおよびNチャネル型
トランジスタであって、その接続点電圧を前記第2の電
圧並びに該Pチャネル型トランジスタおよびNチャネル
型トランジスタのゲート電圧とした構成が好ましい。In this structure, the first switching element is a P-channel type transistor, and the second switching element is an N-channel type transistor,
The first offset circuit is a P-channel type transistor and an N-channel type transistor connected in series between the supply line of the power supply voltage and the supply line of the reference voltage, and the connection point voltage thereof is the first line. And a gate voltage of the P-channel type transistor and the N-channel type transistor, and the second offset circuit is a P-channel type connected in series between the supply line of the power supply voltage and the supply line of the reference voltage. It is preferable that the transistor and the N-channel type transistor have a connection point voltage which is the second voltage and the gate voltage of the P-channel type transistor and the N-channel type transistor.
【0012】この構成によれば、一方のチャネル型のト
ランジスタ特性と他方のチャネル型のトランジスタ特性
とが相違していても、その相違を相殺する方向に、オフ
セットされる第1または第2の電圧が変位する。According to this structure, even if one channel type transistor characteristic and the other channel type transistor characteristic are different, the first or second voltage offset in the direction of canceling the difference. Is displaced.
【0013】ところで、上記構成にあっては、第1およ
び第2の容量サイズに比べて、十分に周波数が高く、か
つ、規則的に変化する低振幅の論理信号(例えばデュー
ティ比50%のクロック信号)には好適である。By the way, in the above-mentioned configuration, the frequency is sufficiently higher than that of the first and second capacitance sizes, and a low amplitude logic signal that changes regularly (for example, a clock with a duty ratio of 50%). Signal).
【0014】しかしながら、周波数の低い論理信号を入
力したり、論理レベルが継続するような論理信号を入力
したりすると、第1および第2のスイッチング素子のオ
ンオフが不確定状態となる、という不都合がある。However, when a logic signal having a low frequency is input or a logic signal whose logic level continues is input, there is a disadvantage that the on / off states of the first and second switching elements become indeterminate. is there.
【0015】そこで上記構成において、当該レベルシフ
タの出力に応じて、すなわち、前記した第1のスイッチ
ング素子と第2のスイッチング素子の接続点電圧に応じ
て、前記第1のオフセット回路及び第2のオフセット回
路のオフセット電圧を変える構成が好ましい。Therefore, in the above configuration, the first offset circuit and the second offset circuit are provided according to the output of the level shifter, that is, according to the connection point voltage between the first switching element and the second switching element. A configuration that changes the offset voltage of the circuit is preferred.
【0016】この構成によれば、第1および第2のスイ
ッチング素子のオンオフ状態が確定すれば、以後、第1
または第2の容量の出力端における電圧減衰によって、
出力端における電位の不確定状態が防止されることにな
る。According to this structure, when the on / off states of the first and second switching elements are determined, the first and second switching elements are thereafter determined.
Or by the voltage decay at the output of the second capacitance,
The uncertain state of the potential at the output end is prevented.
【0017】ただし、電源投入直後のような初期状態に
おいては、入力される論理信号が遷移しなければ、出力
端における電位の不確定状態が避けられない。そこで、
前記第1または第2のオフセット制御回路にかかわら
ず、前記第1および第2のスイッチング素子が互いに排
他的にオンオフするように、前記第1の容量の他端およ
び前記第2の容量の他端に、それぞれ初期電圧を印加す
る初期化回路を備える構成が好ましい、と考える。However, in the initial state immediately after the power is turned on, an uncertain state of the potential at the output end cannot be avoided unless the input logic signal transits. Therefore,
Regardless of the first or second offset control circuit, the other end of the first capacitor and the other end of the second capacitor are so arranged that the first and second switching elements are turned on and off exclusively. In addition, it is considered that a configuration including an initialization circuit that applies an initial voltage to each is preferable.
【0018】ここで特に、第1及び第2のオフセット回
路においては、一般に、微弱ながら電流が流れることに
よって、無駄な電力消費が発生するという不都合があ
る。例えば、これら第1及び第2のオフセット回路が、
上述のように、Nチャネル型のトランジスタ及びPチャ
ネル型のトランジスタからなる場合においては、両者間
に微弱ながら電流が流れることにより、無駄な電力消費
が発生する。Here, in particular, in the first and second offset circuits, in general, there is a disadvantage that wasteful power consumption occurs due to a weak current flow. For example, these first and second offset circuits are
As described above, in the case of the N-channel type transistor and the P-channel type transistor, useless power consumption occurs due to a weak current flowing between them.
【0019】そこで、当該構成においてはオフセット回
路に供給される「前記電源電圧」、「前記基準電圧」の
少なくとも一部を「前記低振幅の論理信号」に置きかえ
る構成が好ましい。この構成によれば、オフセット回路
を、例えば上述のように、Nチャネル型トランジスタと
Pチャネル型トランジスタとによって構成する場合にお
いては、両者間の電位差は前記低振幅の論理信号に同期
して変動し、前記電源電圧と前記基準電圧を供給する構
成の場合と比較して電位差が縮小される期間を得ること
が可能である。電位差が縮小されることで消費電流を削
減する効果を得る。Therefore, in the structure, it is preferable that at least a part of the "power supply voltage" and the "reference voltage" supplied to the offset circuit is replaced with the "low-amplitude logic signal". According to this configuration, when the offset circuit is configured by the N-channel type transistor and the P-channel type transistor as described above, the potential difference between the two varies in synchronization with the low-amplitude logic signal. It is possible to obtain a period in which the potential difference is reduced as compared with the case where the power supply voltage and the reference voltage are supplied. By reducing the potential difference, an effect of reducing current consumption is obtained.
【0020】なお、上述においてはオフセット回路を構
成するNチャネル型トランジスタとPチャネル型トラン
ジスタ間の電位差を縮小する手段として、前記低振幅の
論理信号を用いる構成としたが、本発明はこのような形
態に限定されるものではなく、前記低振幅の論理信号に
同期した信号を用いる構成としてもよい。In the above description, the low-amplitude logic signal is used as the means for reducing the potential difference between the N-channel type transistor and the P-channel type transistor which form the offset circuit. The form is not limited, and a configuration may be used in which a signal synchronized with the low-amplitude logic signal is used.
【0021】また、オフセット回路に供給される電源の
うちいずれについて、前記低振幅の論理信号あるいは前
記低振幅の論理信号に同期した信号に置きかえるかは、
レベルシフタの動作形態に合わせた設計事項である。Further, which one of the power supplies to be supplied to the offset circuit is to be replaced with the low-amplitude logic signal or the signal synchronized with the low-amplitude logic signal.
It is a design item according to the operation mode of the level shifter.
【0022】また、無駄な電力消費に対処する構成とし
ては更に、一端にて低振幅の論理信号を入力する第2の
容量と、前記第2の容量の他端に、第2の電圧をオフセ
ットする第2のオフセット回路と、高振幅の論理信号に
おける電源電圧の供給線とその基準電圧の供給線との間
に直列接続されるとともに、その接続点を出力端とする
第1および第2のスイッチング素子であって、前記低振
幅の論理信号がLレベルのときにはオンする第1のスイ
ッチング素子と、前記第2の容量の他端における信号電
圧が、前記第2の電圧よりも高く設定された第2のしき
い値電圧以上であればオンする第2のスイッチング素子
とを備える構成を採用してもよい。Further, as a construction for coping with wasteful power consumption, a second capacitor for inputting a low-amplitude logic signal at one end and a second voltage offset to the other end of the second capacitor are further provided. And a second offset circuit that is connected in series between the supply line of the power supply voltage for the high-amplitude logic signal and the supply line of the reference voltage thereof, and has the connection point as an output end. A switching element, wherein a first switching element that is turned on when the low-amplitude logic signal is at the L level and a signal voltage at the other end of the second capacitor are set to be higher than the second voltage. You may employ | adopt the structure provided with the 2nd switching element which turns on if it is more than a 2nd threshold voltage.
【0023】この構成は、要するに、上述の本発明のレ
ベルシフタにおいて、第1の容量及び第1のオフセット
回路を省略することで、第1のスイッチング素子には、
前記低振幅の論理信号が直接に入力されることとなると
ともに、該論理信号がLレベルの時にはオンとなる構成
となるものである。これによれば、第1のオフセット回
路それ自体が存在しないから、そこにおける電力消費と
いうことを考える必要がない。This configuration is, in short, in the level shifter of the present invention described above, by omitting the first capacitance and the first offset circuit, the first switching element is
The low-amplitude logic signal is directly input, and is turned on when the logic signal is at the L level. According to this, since the first offset circuit itself does not exist, it is not necessary to consider the power consumption there.
【0024】また、このように第1の容量及び第1のオ
フセット回路を省略することによれば、それらを構成す
べきデバイスが減少することになるから、製造上の歩留
まり向上につながり、コストの低減化を図ることができ
る。Further, by omitting the first capacitance and the first offset circuit as described above, the number of devices constituting them is reduced, which leads to improvement in manufacturing yield and cost. It can be reduced.
【0025】なお、このような構成に代えて、一端にて
低振幅の論理信号を入力する第1の容量と、前記第1の
容量の他端に、第1の電圧をオフセットするオフセット
回路と、高振幅の論理信号における電源電圧の供給線と
その基準電圧の供給線との間に直列接続されるととも
に、その接続点を出力端とする第1および第2のスイッ
チング素子であって、前記第1の容量の他端における信
号電圧が、前記第1の電圧よりも低く設定された第1の
しきい値電圧以下であればオンする第1のスイッチング
素子と、前記低振幅の論理信号がHレベルのときにはオ
ンする第2のスイッチング素子とを備える構成としても
よい。いずれの構成とするかはレベルシフタの動作形態
にあわせた設計事項である。Instead of such a structure, a first capacitor for inputting a low-amplitude logic signal at one end and an offset circuit for offsetting the first voltage at the other end of the first capacitor are provided. A first and a second switching element which are connected in series between a supply line of a power supply voltage for a high-amplitude logic signal and a supply line of a reference voltage thereof and whose connection point is an output end, If the signal voltage at the other end of the first capacitance is equal to or lower than the first threshold voltage set lower than the first voltage, the first switching element that turns on and the low-amplitude logic signal are It may be configured to include a second switching element that is turned on at the H level. Which configuration should be adopted is a design matter according to the operation mode of the level shifter.
【0026】本発明のレベルシフタを電気光学装置の駆
動回路に応用することにより、電気光学装置の表示の高
解像度化及び高階調度化に大きな効果がある。さらに、
回路規模の縮小化にも効果がある。By applying the level shifter of the present invention to the drive circuit of the electro-optical device, there is a great effect in improving the resolution and gradation of the display of the electro-optical device. further,
It is also effective in reducing the circuit scale.
【0027】本発明のこのような作用及び他の利得は次
に説明する実施の形態から明らかにされる。The operation and other advantages of the present invention will be apparent from the embodiments described below.
【0028】[0028]
【発明の実施の形態】以下、本発明の実施の形態につい
て図面を参照して説明する。BEST MODE FOR CARRYING OUT THE INVENTION Embodiments of the present invention will be described below with reference to the drawings.
【0029】<第1実施形態>まず、本発明の第1実施
形態に係るレベルシフタの構成について図1を参照して
説明する。この図において、入力端INは、変換前にお
ける低振幅の論理信号を入力するものであり、出力端O
UTは、変換後における高振幅の論理信号を出力するも
のである。ここで、説明の便宜上、低振幅信号において
Lレベルに相当する低電位側(基準)電位をVSSLと、
Hレベルに相当する高位側電位をVDDLとそれぞれ表記
することにする。同様に、高振幅信号においてLレベル
に相当する低位側(基準)電位をVSSHと、Hレベルに
相当する高位側電位をVDDHと、それぞれ表記すること
にする。<First Embodiment> First, the structure of a level shifter according to a first embodiment of the present invention will be described with reference to FIG. In this figure, an input terminal IN is for inputting a low-amplitude logic signal before conversion, and an output terminal O
The UT outputs a high-amplitude logic signal after conversion. Here, for convenience of explanation, the low potential side (reference) potential corresponding to the L level in the low amplitude signal is V SSL ,
The higher potentials corresponding to the H level will be referred to as V DDL . Similarly, in the high-amplitude signal, the lower potential (reference) potential corresponding to the L level is represented by V SSH, and the higher potential corresponding to the H level is represented by V DDH .
【0030】さて、図1において、コンデンサ(容量)
112、114の一端は、それぞれ入力端INに接続さ
れている。一方、コンデンサ112の他端は、Pチャネ
ル型TFT(Thin Film Transistor)122のゲートP
inに、コンデンサ114の他端は、Nチャネル型TFT
124のゲートNinに、それぞれ接続される。Now, in FIG. 1, a capacitor (capacity)
One end of each of 112 and 114 is connected to the input end IN. On the other hand, the other end of the capacitor 112 has a gate P of a P-channel type TFT (Thin Film Transistor) 122.
In, the other end of the capacitor 114 is an N-channel TFT
It is connected to the gate Nin of 124, respectively.
【0031】次に、第1のスイッチング素子たるTFT
122のソースは、高位側電位VDD Hの供給線に接続さ
れ、また、第2のスイッチング素子たるTFT124の
ソースは、低位側電位VSSHの供給線に接続され、さら
に、TFT122、124のドレインは共通接続されて
いる。ここで、TFT122、124の共通ドレインを
Cdと表記する。Next, the TFT which is the first switching element
The source of 122 is connected to the supply line of the higher potential V DD H , the source of the TFT 124 that is the second switching element is connected to the supply line of the lower potential V SSH , and the drains of the TFTs 122 and 124 are further connected. Are commonly connected. Here, the common drain of the TFTs 122 and 124 is represented as Cd.
【0032】続いて、TFT122、124の共通ドレ
インCdは、Pチャネル型TFT142およびNチャネ
ル型TFT144のゲートにそれぞれ接続されている。
ここで、TFT142、144は、レベルシフタ100
における出力段のインバータを構成するものである。Subsequently, the common drain Cd of the TFTs 122 and 124 is connected to the gates of the P-channel TFT 142 and the N-channel TFT 144, respectively.
Here, the TFTs 142 and 144 are the level shifter 100.
In the output stage inverter.
【0033】詳細には、TFT142のソースは、高位
側電位VDDHの供給線に接続され、また、TFT144
のソースは、低位側電位VSSHの供給線に接続され、さ
らに、TFT142、144のドレインは共通接続され
ている。そして、TFT142、144の共通ドレイン
が、このレベルシフタ100の出力端OUTとなってい
る。More specifically, the source of the TFT 142 is connected to the supply line of the higher potential V DDH , and the TFT 144
Is connected to the supply line of the lower potential V SSH , and the drains of the TFTs 142 and 144 are commonly connected. The common drain of the TFTs 142 and 144 serves as the output terminal OUT of the level shifter 100.
【0034】一方、コンデンサ112の他端、すなわ
ち、TFT122のゲートPinには、第1のオフセット
回路を構成するPチャネル型TFT132とNチャネル
型TFT134とによって、電圧Vofs1がオフセット
されている。この電圧Vofs1はオフセット回路を構成
する両タイプのTFTの特性が理想的にバランスがとれ
ていれば高位側電位VDDHと低位側電位VSSHの中間電位
となる。詳細には、TFT132のソースは、高位側電
位VDDHの供給線に接続され、また、TFT134のソ
ースは、低位側電位VSSHの供給線に接続され、さら
に、TFT142、144のドレインおよびゲートが互
いに共通に接続されるとともに、当該共通部分が、コン
デンサ112の他端(ゲートPin)に接続されている。On the other hand, the other end of the capacitor 112, i.e., the gate Pin of TFT 122, by a P-channel type TFT132 and N-channel type TFT134 constituting a first offset circuit, the voltage V ofs 1 are offset. This voltage V ofs 1 is an intermediate potential between the high potential V DDH and the low potential V SSH if the characteristics of both types of TFTs forming the offset circuit are ideally balanced. Specifically, the source of the TFT 132 is connected to the supply line of the high potential V DDH , the source of the TFT 134 is connected to the supply line of the low potential V SSH , and the drain and gate of the TFTs 142 and 144 are connected. The common part is connected to each other, and the common part is connected to the other end (gate Pin) of the capacitor 112.
【0035】同様に、コンデンサ114の他端(ゲート
Nin)には、第2のオフセット回路を構成するPチャネ
ル型TFT136とNチャネル型TFT138とによっ
て、高位側電位VDDHと低位側電位VSSHとの中間電位V
ofs2がオフセットされる構成となっている。Similarly, at the other end (gate Nin) of the capacitor 114, the high-side potential V DDH and the low-side potential V SSH are provided by the P-channel type TFT 136 and the N-channel type TFT 138 which form the second offset circuit. Intermediate potential V
Ofs 2 is offset.
【0036】ここで、説明簡略化のために本実施形態で
は、低振幅信号においてLレベルに相当する低電位側電
位VSSLと、高振幅信号においてLレベルに相当する低
位側電位をVSSHとが同一電位であるとし、さらに、高
振幅信号の振幅電圧は低振幅信号の振幅電圧の2倍、す
なわち、(VDDH−VSSH)=2(VDDL−VSSL)である
とする。また、同様に説明簡略化のために、TFTのオ
ン抵抗については、無視することにするが、このため説
明で図示する各種波形は実際とはやや異なる。Here, for simplification of description, in this embodiment, the low potential side potential V SSL corresponding to the L level in the low amplitude signal and the low potential side potential V SSH corresponding to the L level in the high amplitude signal are V SSH . Is the same potential, and the amplitude voltage of the high-amplitude signal is twice that of the low-amplitude signal, that is, (V DDH −V SSH ) = 2 (V DDL −V SSL ). Further, similarly, for simplification of description, the ON resistance of the TFT is neglected, but for this reason, various waveforms illustrated in the description are slightly different from actual waveforms.
【0037】一方、実施形態において、Pチャネル型T
FTがオン/オフするしきい値電圧VthPは、高位側電
位VDDHと低電位側電位VSSHとの中間電圧よりも低くな
るように設定されている。同様に、Nチャネル型TFT
がオン/オフするしきい値電圧VthNは、高位側電位V
DDHと低電位側電位VSSHとの中間電圧よりも高くなるよ
うに設定されている。On the other hand, in the embodiment, the P-channel type T
The threshold voltage VthP at which the FT turns on and off is set to be lower than the intermediate voltage between the high potential V DDH and the low potential V SSH . Similarly, N-channel TFT
Threshold voltage VthN for turning on / off is high-side potential V
The voltage is set to be higher than the intermediate voltage between DDH and the low potential side potential V SSH .
【0038】TFT132、134からなる第1のオフ
セット回路によってオフセットされる電圧Vofs1は、
(VDDH−VSSH)/2であるので、本実施形態における
しきい値電圧VthPは、電圧Vofs1よりも低く設定さ
れることになる。同様に、TFT136、138からな
る第2のオフセット回路によってオフセットされる電圧
Vofs2は、(VDDH−VSSH)/2であるので、本実施
形態においてしきい値電圧VthNは、電圧Vofs2より
も高く設定されることになる。The voltage V ofs 1 which is offset by a first offset circuit consisting TFT132,134 is
Because it is (V DDH -V SSH) / 2 , the threshold voltage VthP of the present embodiment will be set lower than the voltage V ofs 1. Similarly, the voltage V ofs 2 are offset by the second offset circuit consisting TFT136,138, because it is (V DDH -V SSH) / 2 , the threshold voltage VthN In the present embodiment, the voltage V ofs It will be set higher than 2.
【0039】次に、このような構成のレベルシフタ10
0の動作について説明する。図2は、この動作を説明す
るための図であって、各部における電圧波形を示す図で
ある。Next, the level shifter 10 having such a configuration.
The operation of 0 will be described. FIG. 2 is a diagram for explaining this operation, and is a diagram showing voltage waveforms at respective portions.
【0040】まず、入力端INに、例えばデューティ比
が50%である低振幅の論理信号が供給されると、ゲー
トPinに表れる電圧波形は、当該論理信号の微分波形
に、電圧Vofs1をオフセットしたものとなる一方、ゲ
ートNinに表れる電圧波形は、当該論理信号の微分波形
に、電圧Vofs2をオフセットしたものとなる。本実施
形態では、電圧Vofs1と電圧Vofs2とは等しいので、
ゲートPin、Ninに表れる電圧波形は、図2に示される
ように、同一となる。First, when a low-amplitude logic signal having a duty ratio of 50%, for example, is supplied to the input terminal IN, the voltage waveform appearing at the gate Pin is the differential waveform of the logic signal with the voltage V ofs 1. While being offset, the voltage waveform appearing at the gate Nin is the differential waveform of the logic signal offset by the voltage V ofs 2. In this embodiment, since the voltage V ofs 1 and the voltage V ofs 2 are equal,
The voltage waveforms appearing at the gates Pin and Nin are the same as shown in FIG.
【0041】そして、ゲートPinにおける電圧がしきい
値電圧VthPを越え、かつ、ゲートNinにおける電圧が
しきい値電圧VthN以上となれば、TFT122がオフ
し、TFT124がオンするので、共通ドレインCdの
電位は、低位側電位VSSHとなる。したがって、出力端
OUTの電位は、すなわち、出力段のインバータ(TF
T142、144)によって反転された電位は、高位側
電位VDDHとなる。If the voltage at the gate Pin exceeds the threshold voltage VthP and the voltage at the gate Nin becomes equal to or higher than the threshold voltage VthN, the TFT 122 is turned off and the TFT 124 is turned on. The potential becomes the lower potential V SSH . Therefore, the potential of the output terminal OUT is the output stage inverter (TF
The potential inverted by T142, 144) becomes the higher potential V DDH .
【0042】一方、ゲートPinにおける電圧がしきい値
電圧VthP以下となり、かつ、ゲートNinにおける電圧
がしきい値電圧VthNを下回れば、TFT122がオン
し、TFT124がオフするので、共通ドレインCdの
電位は、高位側電位VDDHとなる。したがって、出力端
OUTの電位は、低位側電位VSSHとなる。On the other hand, if the voltage at the gate Pin becomes less than or equal to the threshold voltage VthP and the voltage at the gate Nin falls below the threshold voltage VthN, the TFT 122 turns on and the TFT 124 turns off, so the potential of the common drain Cd. Becomes the high-side potential V DDH . Therefore, the potential of the output terminal OUT becomes the lower potential V SSH .
【0043】さて、電圧Vofs1、Vofs2とが高位側電
位VDDHと低位側電位VSSHとの中間電位になるのは、P
チャネル型のTFT132、136の特性と、Nチャネ
ル型のTFT134、138の特性とが理想的にバラン
スがとれているときである。ところが、レベルシフタ1
00を集積化して形成する場合に、両チャネル型の特性
を互いに理想的にバランスがとれているように形成する
のは製造上のばらつきなどにより困難である。Now, it is P that the voltages V ofs 1 and V ofs 2 become an intermediate potential between the high potential V DDH and the low potential V SSH.
This is when the characteristics of the channel type TFTs 132 and 136 and the characteristics of the N channel type TFTs 134 and 138 are ideally balanced. However, level shifter 1
When 00 is integrated, it is difficult to form the characteristics of both channel types so as to be ideally balanced with each other due to manufacturing variations.
【0044】これに対して本実施形態によれば、トラン
ジスタの特性差を相殺する方向の動作が行われる。そこ
で以下、この動作について説明する。On the other hand, according to this embodiment, the operation for canceling the characteristic difference between the transistors is performed. Therefore, this operation will be described below.
【0045】例えば、TFT134、138を含めたN
チャネル型TFTの特性が、TFT132、134を含
めたPチャネル型TFTの特性よりも劣ってしまった場
合を想定する。For example, N including the TFTs 134 and 138
It is assumed that the characteristics of the channel type TFT are inferior to those of the P channel type TFT including the TFTs 132 and 134.
【0046】ここで、Nチャネル型TFTの特性が劣る
ということは、オンしにくくなるということであり、換
言すれば、そのしきい値電圧VthNが、図3に示される
ように、両チャネル型の特性が等しいときと比較して高
くなることを意味する。Here, the inferior characteristics of the N-channel type TFT means that it is difficult to turn on. In other words, the threshold voltage VthN thereof is, as shown in FIG. It means that the characteristics of are higher than when they are equal.
【0047】一方、Nチャネル型TFT138の特性が
Pチャネル型TFT136の特性よりも劣る場合、前者
の抵抗の方が後者の抵抗よりも高くなるので、両者の接
続点電圧Vofs2は、図3に示されるように、両者の特
性が等しいときと比較して高くなる。On the other hand, when the characteristics of the N-channel type TFT 138 are inferior to the characteristics of the P-channel type TFT 136, the resistance of the former becomes higher than the resistance of the latter, so that the connection point voltage V ofs 2 between them is as shown in FIG. As shown in, the characteristics are higher than when the characteristics are the same.
【0048】このため、Nチャネル型TFT124は、
しきい値電圧VthNが高くなる分オンしにくくなるもの
の、オフセットされる電圧Vofs2も高くなる。すなわ
ち、Nチャネル型TFT122がオンしにくくなるのを
相殺するように、オフセット電圧Vofs2が上昇するこ
とになる。Therefore, the N-channel TFT 124 is
The higher the threshold voltage VthN, the more difficult it is to turn on, but the offset voltage V ofs 2 also increases. That is, the offset voltage V ofs 2 rises so as to cancel the difficulty in turning on the N-channel TFT 122.
【0049】反対に、Pチャネル型TFTの特性が、N
チャネル型TFTの特性よりも劣ってしまった場合につ
いては、特に図示はしないが、同様なことがいえる。On the contrary, the characteristic of the P-channel type TFT is N
The case where the characteristics are inferior to the characteristics of the channel type TFT is the same, although not particularly shown.
【0050】したがって、本実施形態によれば、一方の
チャネル型のTFTが他方のチャネル型のTFTよりも
劣ってしまっても、その特性差を相殺する方向に、電圧
Vof s1またはVofs2が変位することになるので、TF
Tの特性差による影響を受けにくくなることが判る。Therefore, according to this embodiment, even if one channel type TFT is inferior to the other channel type TFT, the voltage V of s 1 or V ofs is offset in the direction of canceling the characteristic difference. Since 2 will be displaced, TF
It can be seen that it is less likely to be affected by the characteristic difference of T.
【0051】<第2実施形態>上述した第1実施形態に
おいて、入力端INに供給される論理信号は、コンデン
サ112、114の容量サイズや、付随する回路要素で
決まる時定数と比較して、論理信号の周波数が十分に高
く、また、そのデューティ比がほぼ50%とするもので
ある。これは、典型的にはクロック信号のような信号で
ある。<Second Embodiment> In the first embodiment described above, the logic signal supplied to the input terminal IN is compared with the capacitance size of the capacitors 112 and 114 and the time constant determined by the associated circuit elements. The frequency of the logic signal is sufficiently high, and its duty ratio is approximately 50%. This is typically a signal such as a clock signal.
【0052】しかしながら、第1実施形態に係るレベル
シフタ100では、コンデンサ112(114)による
微分波形の信号電圧が最終的にオフセット電圧Vofs1
(Vo fs2)に収束するので、入力される論理信号の周
波数が低い場合や、不規則パルスのように同一の論理レ
ベルが長期間にわたるような場合などでは、当該微分波
形の信号電圧が、しきい値電圧VthP(VthN)を跨ぐ
事態が発生する。However, in the level shifter 100 according to the first embodiment, the signal voltage of the differential waveform by the capacitor 112 (114) finally becomes the offset voltage V ofs 1.
Since converges to (V o fs 2), when the frequency of the logic signal is low and input, when the same logic level as long-term in such as irregular pulse, the signal voltage of the differential waveform Then, a situation occurs where the threshold voltage VthP (VthN) is crossed.
【0053】例えば、図4に示されるように、入力端I
Nに供給される論理信号がHレベルに相当する高位側電
位VDDLに遷移して比較的長期間経過すると、ゲートNi
nの電位がしきい値VthNを下回ってしまう。このた
め、入力端INに供給される論理信号がHレベルに相当
する高位側電位VDDLであるにもかかわらず、Pチャネ
ル型TFT124のみならず、Nチャネル型TFT12
2もオフしてしまうので、共通ドレインCdの電位が意
図しない状態となる。同様に、入力端INに供給される
論理信号がLレベルに相当する低位側電位VSSLに遷移
して比較的長期間経過すると、ゲートPinの電位がしき
い値VthPを上回ってしまうので、入力端INに供給さ
れる論理信号がLレベルに相当する低位側電位VSSLで
あるにもかかわらず、Nチャネル型TFT122のみな
らず、Pチャネル型TFT124もオフしてしまうの
で、共通ドレインCdの電位が意図しない状態となる。For example, as shown in FIG. 4, the input terminal I
When the logic signal supplied to N transits to the higher potential V DDL corresponding to the H level and a relatively long time elapses, the gate Ni
The potential of n falls below the threshold value VthN. Therefore, even though the logic signal supplied to the input terminal IN is the high-side potential VDDL corresponding to the H level, not only the P-channel TFT 124 but also the N-channel TFT 12
Since 2 is also turned off, the potential of the common drain Cd becomes an unintended state. Similarly, when the logic signal supplied to the input terminal IN transits to the lower potential V SSL corresponding to the L level and a relatively long time elapses, the potential of the gate Pin exceeds the threshold value VthP. Even though the logic signal supplied to the end IN is the low-side potential V SSL corresponding to the L level, not only the N-channel TFT 122 but also the P-channel TFT 124 is turned off, so the potential of the common drain Cd. Will be in an unintended state.
【0054】このように共通ドレインCdの電位が制御
できないと、出力段のインバータにおける出力端OUT
の電位も意図しない状態となってしまう。したがって、
第1実施形態に係るレベルシフタ100にあっては、高
速動作が可能ではあるものの、入力される論理信号が限
定的である、という制約がある。If the potential of the common drain Cd cannot be controlled in this way, the output terminal OUT in the inverter of the output stage
The potential of will also be in an unintended state. Therefore,
The level shifter 100 according to the first embodiment is capable of high-speed operation, but has a restriction that the input logic signal is limited.
【0055】そこで、このような制約を解消した第2実
施形態について説明する。図5は、第2実施形態に係る
レベルシフタ102の構成を示す回路図である。なお、
この図において、第1実施形態(図1参照)との相違点
は、Nチャネル型TFT152およびPチャネル型TF
T156が追加的に設けられた点にある。Therefore, a second embodiment in which such a restriction is eliminated will be described. FIG. 5 is a circuit diagram showing the configuration of the level shifter 102 according to the second embodiment. In addition,
In this figure, the difference from the first embodiment (see FIG. 1) is that an N-channel TFT 152 and a P-channel TF are used.
The point is that T156 is additionally provided.
【0056】詳細には、TFT152については、その
ゲートが、TFT122、124の共通ドレインCdに
接続され、そのソースが、低位側電位VSSHの供給線に
接続され、そのドレインが、TFT132、134のド
レイン(ゲート)に接続されている。すなわち、TFT
152は、共通ドレインCdの電位が、高振幅における
Hレベルであればオンして、TFT122のゲートPin
における電位を強制的に低位側電位VSSHとするもので
ある。More specifically, regarding the TFT 152, its gate is connected to the common drain Cd of the TFTs 122 and 124, its source is connected to the supply line of the lower potential V SSH , and its drain is connected to the TFTs 132 and 134. It is connected to the drain (gate). That is, TFT
The gate 152 of the TFT 122 is turned on when the potential of the common drain Cd is H level at high amplitude.
Is forced to the lower potential V SSH .
【0057】同様に、TFT156については、そのゲ
ートが、TFT122、124の共通ドレインCdに接
続され、そのソースが、高位側電位VDDHの供給線に接
続され、そのドレインが、TFT136、138のドレ
イン(ゲート)に接続されている。すなわち、TFT1
52は、共通ドレインCdの電位が、高振幅におけるL
レベルであればオンして、TFT124のゲートNinに
おける電位を強制的に高位側電位VDDHとするものであ
る。Similarly, with respect to the TFT 156, its gate is connected to the common drain Cd of the TFTs 122 and 124, its source is connected to the supply line of the high potential V DDH , and its drain is the drain of the TFTs 136 and 138. It is connected to (gate). That is, TFT1
52 is L when the potential of the common drain Cd is high amplitude.
If it is at a level, it is turned on to forcibly set the potential at the gate Nin of the TFT 124 to the higher potential V DDH .
【0058】これ以外の構成について第1実施形態と同
一であるので、その説明を省略することにする。The rest of the configuration is the same as that of the first embodiment, so its explanation is omitted.
【0059】次に、このような構成のレベルシフタ10
2の動作について説明する。図6は、この動作を説明す
るための図であって、各部における電圧波形を示す図で
ある。なお、前述したように説明簡略化のために、TF
Tのオン抵抗については、無視することにする。このた
めに説明に図示する各種波形は実際とはやや異なるが、
動作概略の理解には大きな支障はない。Next, the level shifter 10 having such a configuration.
The operation of No. 2 will be described. FIG. 6 is a diagram for explaining this operation, and is a diagram showing voltage waveforms at respective portions. In addition, as described above, for simplification of description, TF
The on resistance of T will be ignored. For this reason, the various waveforms shown in the explanation are slightly different from the actual ones,
There is no major obstacle to understanding the operation outline.
【0060】まず、入力端INに供給された低振幅の論
理信号が低位側電位VSSLから高位側電位VDDLに遷移す
ると、その微分波形の立ち上がりによってゲートPinの
電位は、しきい値VthPを越えるのでPチャネル型TF
T122がオフする一方、ゲートNinの電位は、しきい
値VthN以上となるのでNチャネル型TFT124がオ
ンする。このため、共通ドレインCdの電位は、Lレベ
ルに相当する低位側電位VSSHとなる。よって、TFT
156がオンする結果、ゲートNinの電位は、TFT1
36、138によるオフセット電圧にかかわらず、高位
側電位VDDHに維持される。したがって、この後、低振
幅の論理信号が長期間にわたって高位側電位VDDLとな
っても、ゲートNinの電位は、しきい値VthNを下回る
ことはない。First, when the low-amplitude logic signal supplied to the input terminal IN transits from the lower potential V SSL to the higher potential V DDL , the potential of the gate Pin becomes the threshold VthP due to the rising of the differential waveform. P channel type TF
While T122 is turned off, the potential of the gate Nin becomes equal to or higher than the threshold value VthN, so that the N-channel TFT 124 is turned on. Therefore, the potential of the common drain Cd becomes the lower potential V SSH corresponding to the L level. Therefore, TFT
As a result of turning on 156, the potential of the gate Nin is
It is maintained at the higher potential V DDH regardless of the offset voltage due to 36 and 138. Therefore, thereafter, even if the low-amplitude logic signal becomes the high potential V DDL for a long period of time, the potential of the gate Nin does not fall below the threshold value VthN.
【0061】一方、TFT152はオフであるので、ゲ
ートPinの電位は、第1実施形態と同様に、入力された
論理信号の微分波形に電圧Vofs1をオフセットしたも
のとなる。On the other hand, since the TFT 152 is off, the potential of the gate Pin becomes the differential waveform of the input logic signal with the voltage V ofs 1 offset, as in the first embodiment.
【0062】反対に、入力端INに供給された低振幅の
論理信号が高位側電位VDDLから低位側電位VSSLに遷移
すると、その微分波形の立ち下がりによってゲートPin
の電位は、しきい値VthP以下となるのでTFT122
がオンする一方、ゲートNinの電位は、しきい値VthN
を下回るのでTFT124がオフする。このため、共通
ドレインCdの電位は、Hレベルに相当する高位側電位
VDDHとなる。よって、TFT152がオンする結果、
ゲートNinの電位は、TFT132、134によるオフ
セット電圧にかかわらず、低位側電位VSSHに維持され
る。したがって、この後、低振幅の論理信号が長期間に
わたって低位側電位VSSLとなっても、ゲートPinの電
位は、しきい値VthPを上回ることはない。On the contrary, when the low-amplitude logic signal supplied to the input terminal IN transits from the high-side potential V DDL to the low-side potential V SSL , the fall of the differential waveform thereof causes the gate Pin to fall.
Potential of the TFT 122 becomes equal to or lower than the threshold value VthP.
Is turned on, the potential of the gate Nin changes to the threshold value VthN.
Since it is below the threshold, the TFT 124 is turned off. Therefore, the potential of the common drain Cd becomes the higher potential V DDH corresponding to the H level. Therefore, as a result of turning on the TFT 152,
The potential of the gate Nin is maintained at the lower potential V SSH regardless of the offset voltage of the TFTs 132 and 134. Therefore, thereafter, even if the low-amplitude logic signal becomes the lower potential V SSL for a long period of time, the potential of the gate Pin does not exceed the threshold VthP.
【0063】一方、TFT156はオフであるので、ゲ
ートNinの電位は、第1実施形態と同様に、入力された
論理信号の微分波形に電圧Vofs2をオフセットしたも
のとなる。On the other hand, since the TFT 156 is off, the potential of the gate Nin is the differential waveform of the input logic signal with the voltage V ofs 2 offset, as in the first embodiment.
【0064】このため、第2実施形態に係るレベルシフ
タ102にあっては、同一の論理レベルが長期間にわた
る場合であっても、TFT122、124がともにオフ
することがない。したがって、第2実施形態によれば、
第1実施形態のように、入力する論理信号に制約を受け
ることがない。Therefore, in the level shifter 102 according to the second embodiment, the TFTs 122 and 124 are not turned off even when the same logic level is used for a long period of time. Therefore, according to the second embodiment,
Unlike the first embodiment, the input logic signal is not restricted.
【0065】ただし、実際には、第1又は第2のオフセ
ット回路を構成している3個のトランジスタの抵抗比で
オフセット電圧が決定されるので、簡略動作説明である
図6よりも複雑な波形が出力されることには留意する必
要がある。However, in reality, since the offset voltage is determined by the resistance ratio of the three transistors forming the first or second offset circuit, the waveform is more complicated than that in FIG. 6 which is a simple operation explanation. It should be noted that is output.
【0066】<第3実施形態>第2実施形態では、共通
ドレインCdの電位に応じて、ゲートPinまたはNinの
電位を、強制的に低位側電位VSSHまたは高位側電位V
DDHとする構成であるため、すなわち、出力側のドレイ
ン電位に応じて入力側のゲート電位を確定する構成であ
るため、例えば、電源投入直後のような初期状態にあっ
ては、そもそも出力が確定しない、といった不都合が考
えられる。<Third Embodiment> In the second embodiment, the potential of the gate Pin or Nin is forcibly changed to the lower potential V SSH or the higher potential V according to the potential of the common drain Cd.
Because of the DDH configuration, that is, because the gate potential on the input side is determined according to the drain potential on the output side, for example, in the initial state immediately after power-on, the output is determined in the first place. The inconvenience of not doing it is possible.
【0067】そこで、このような不都合を解消した第3
実施形態について説明することにする。なお、この第3
実施形態にあっては、ゲートPin、Ninの電位をLレベ
ルに相当する電位にリセットする第1の態様と、Hレベ
ルに相当する電位にセットする第2の態様とが考えられ
るので、ここでは、まず第1の態様について説明するこ
とにする。Therefore, the third method for eliminating such inconvenience
An embodiment will be described. In addition, this third
In the embodiment, the first mode in which the potentials of the gates Pin and Nin are reset to the potential corresponding to the L level and the second mode in which the potential is set to the potential corresponding to the H level are considered. First, the first aspect will be described.
【0068】図7は、第3実施形態のうち、第1の態様
に係るレベルシフタ104の構成を示す回路図である。
この図において、第2実施形態(図5参照)と相違する
点は、Nチャネル型TFT161、165が追加的に設
けられた点にある。FIG. 7 is a circuit diagram showing the structure of the level shifter 104 according to the first mode of the third embodiment.
In this figure, the difference from the second embodiment (see FIG. 5) is that N-channel TFTs 161 and 165 are additionally provided.
【0069】詳細には、TFT161については、その
ソースが、低位側電位VSSHの供給線に接続され、その
ドレインが、TFT132、134のドレイン(ゲー
ト)に接続される一方、TFT165については、その
ソースが、低位側電位VSSHの供給線に接続され、その
ドレインが、TFT136、138のドレイン(ゲー
ト)に接続されて、TFT161、165のゲートに
は、リセット時において高位側電位VDDHとなるリセッ
トパルスRpが供給される構成となっている。More specifically, with respect to the TFT 161, the source thereof is connected to the supply line of the lower potential V SSH , and the drain thereof is connected to the drains (gates) of the TFTs 132 and 134. The source is connected to the supply line of the lower potential V SSH , the drain thereof is connected to the drains (gates) of the TFTs 136 and 138, and the gates of the TFTs 161 and 165 are at the higher potential V DDH at reset. The reset pulse Rp is supplied.
【0070】なお、これ以外の構成について第2実施形
態と同一であるので、その説明を省略することにする。The rest of the configuration is the same as that of the second embodiment, so its explanation is omitted.
【0071】図8は、このレベルシフタ104の動作を
説明するため図であって、各部における電圧波形を示す
図である。FIG. 8 is a diagram for explaining the operation of the level shifter 104, and is a diagram showing voltage waveforms at respective portions.
【0072】電源投入直後にあって、入力端INに供給
される論理信号の電位に変化が全くない場合、ゲートP
inはオフセット電圧Vofs1となり、ゲートNinはオフ
セット電圧Vofs2となる状態に至る。この状態では、
TFT122、124がともにオフであるので、ドレイ
ンCdひいては出力端OUTの電位が確定しない。Immediately after the power is turned on, if there is no change in the potential of the logic signal supplied to the input terminal IN, the gate P
in becomes the offset voltage V ofs 1, and the gate Nin reaches the offset voltage V ofs 2. In this state,
Since the TFTs 122 and 124 are both off, the potential of the drain Cd and hence the output terminal OUT is not fixed.
【0073】ここで、リセットパルスRpが供給され
て、その電位が高位側電位VDDHになると、TFT16
1、165がオンになるので、ゲートPin、Ninの電位
は、強制的に低位側電位VSSHにリセットされる。この
ため、TFT122がオン、TFT124がオフして、
ドレインCdが高位側電位VDDHに確定することにな
る。以降の動作については第2実施形態と同様である。Here, when the reset pulse Rp is supplied and its potential becomes the high-side potential V DDH , the TFT 16
Since 1 and 165 are turned on, the potentials of the gates Pin and Nin are forcibly reset to the lower potential V SSH . Therefore, the TFT 122 is turned on and the TFT 124 is turned off,
The drain Cd is settled to the high potential V DDH . The subsequent operation is the same as in the second embodiment.
【0074】続いて、図9は、第3実施形態のうち第2
の態様に係るレベルシフタ106の構成を示す回路図で
ある。この図において、第2実施形態(図5参照)と相
違する点は、Pチャネル型TFT163、167が追加
的に設けられた点にある。Next, FIG. 9 shows the second embodiment of the third embodiment.
3 is a circuit diagram showing a configuration of a level shifter 106 according to the aspect of FIG. In this figure, the difference from the second embodiment (see FIG. 5) is that P-channel TFTs 163 and 167 are additionally provided.
【0075】詳細には、TFT163については、その
ソースが、高位側電位VDDHの供給線に接続され、その
ドレインが、TFT132、134のドレイン(ゲー
ト)に接続される一方、TFT167については、その
ソースが、高位側電位VDDHの供給線に接続され、その
ドレインが、TFT136、138のドレイン(ゲー
ト)に接続されて、TFT163、167のゲートに
は、セット時において低位側電位VSSHとなるセットパ
ルスSpが供給される構成となっている。Specifically, the source of the TFT 163 is connected to the supply line of the high potential V DDH and the drain thereof is connected to the drains (gates) of the TFTs 132 and 134, while the TFT 167 thereof is connected to the drain (gate) thereof. The source is connected to the supply line of the higher potential V DDH , the drain is connected to the drains (gates) of the TFTs 136 and 138, and the gates of the TFTs 163 and 167 become the lower potential V SSH when set. The set pulse Sp is supplied.
【0076】なお、これ以外の構成について第2実施形
態と同一であるので、その説明を省略することにする。Since the configuration other than this is the same as that of the second embodiment, the description thereof will be omitted.
【0077】図10は、このレベルシフタ106の動作
を説明するため図であって、各部における電圧波形を示
す図である。FIG. 10 is a diagram for explaining the operation of the level shifter 106, and is a diagram showing voltage waveforms at respective portions.
【0078】電源投入直後にあって、入力端INに供給
される論理信号の電位に変化が全くない場合、第1の態
様と同様な理由によって、TFT122、124がとも
にオフとなるので、ドレインCdひいては出力端OUT
の電位が確定しない。Immediately after the power is turned on, when there is no change in the potential of the logic signal supplied to the input terminal IN, both the TFTs 122 and 124 are turned off for the same reason as in the first mode. As a result, the output terminal OUT
The potential of is not fixed.
【0079】ここで、セットパルスSpが供給されて、
その電位が低位側電位VSSHになると、TFT163、
167がオンになるので、ゲートPin、Ninの電位は、
強制的に高位側電位VDDHにセットされる。このため、
TFT122がオフ、TFT124がオンして、ドレイ
ンCdが低位側電位VSSHに確定することになる。以降
の動作については第2実施形態と同様である。Here, the set pulse Sp is supplied,
When the potential becomes the lower potential V SSH , the TFT 163,
Since 167 is turned on, the potentials of the gates Pin and Nin are
It is forcibly set to the higher potential V DDH . For this reason,
The TFT 122 is turned off, the TFT 124 is turned on, and the drain Cd is set to the lower potential V SSH . The subsequent operation is the same as in the second embodiment.
【0080】ただし、ここでも実際には、第1又は第2
のオフセット回路を構成している3個のトランジスタと
初期化のために設けられたトランジスタの抵抗比でオフ
セット電圧が決定されるので、簡略動作説明である図1
0よりも複雑な波形が出力されることには留意する必要
がある。However, here again, in practice, the first or second
1 is a simplified operation description because the offset voltage is determined by the resistance ratio of the three transistors forming the offset circuit of FIG. 1 and the transistor provided for initialization.
It should be noted that a waveform more complicated than 0 is output.
【0081】<第4実施形態>以上のように、本発明に
よれば、簡易な構成で、高速動作が可能なレベルシフタ
が実現されることになるが、上記第1乃至第3実施形態
に係るレベルシフタ100、102、104、106に
おいては、共通して次のような不都合がある。すなわ
ち、TFT132、134により構成される第1のオフ
セット回路及びTFT136、138により構成される
第2のオフセット回路における電力消費の無駄が発生す
ることである。これは、第1又は第2のオフセット回路
では、TFT132及び134間又はTFT136及び
138間において、高位側電圧VDD H及び低位側電圧V
SSH間の電位差が常にかかることで、TFT132から
TFT134へ又はTFT136からTFT138へと
いう電流が微弱ながら流れてしまうことによる。<Fourth Embodiment> As described above, according to the present invention, a level shifter capable of high-speed operation is realized with a simple structure. However, according to the first to third embodiments described above. The level shifters 100, 102, 104 and 106 commonly have the following inconveniences. That is, power consumption is wasted in the first offset circuit formed by the TFTs 132 and 134 and the second offset circuit formed by the TFTs 136 and 138. This is because in the first or second offset circuit, between the TFT 132 and 134 or between the TFT 136 and 138, the high side voltage V DD H and the low side voltage V DD H
This is because the potential difference between the SSH is always applied, so that the current from the TFT 132 to the TFT 134 or from the TFT 136 to the TFT 138 flows weakly.
【0082】以下では、このような不具合を有効に解消
し得る本発明の第4実施形態について、図11を参照し
ながら説明する。ここに図11は、第4実施形態に係る
レベルシフタ108の構成を示す回路図である。なお、
この図におけるレベルシフタ108は、上記第1実施形
態に基づいており、第4実施形態は、この第1実施形態
の変形形態として位置付けられる。Hereinafter, a fourth embodiment of the present invention which can effectively solve such a problem will be described with reference to FIG. FIG. 11 is a circuit diagram showing the configuration of the level shifter 108 according to the fourth embodiment. In addition,
The level shifter 108 in this figure is based on the first embodiment described above, and the fourth embodiment is positioned as a modification of the first embodiment.
【0083】図11においては、第2のオフセット回路
を構成するTFT138のソースと、入力端INとを短
絡する短絡線401が設けられている。これにより、第
2のオフセット回路のTFT136及び138間に印加
される電圧を低減させることができる。具体的には例え
ば、VDDH=6〔V〕、VDDL=3〔V〕、VSSH=VS SL
=0〔V〕との仮定を置けば、第1実施形態では、動作
中常にVDDH−VSSH=6〔V〕の電位差がかかっている
のに比べて、第4実施形態では入力信号と同期してV
DDH−VDDL=6〔V〕またはVDDH−VSSL=3〔V〕の
2値をとることになる。電位差が小さくなっている期間
があることによりTFT136及び138間を流れる電
流値を削減する効果をもたらす。In FIG. 11, a short-circuit line 401 for short-circuiting the source of the TFT 138 forming the second offset circuit and the input terminal IN is provided. Accordingly, the voltage applied between the TFTs 136 and 138 of the second offset circuit can be reduced. Specifically, for example, V DDH = 6 [V], V DDL = 3 [V], V SSH = V S SL
If it is assumed that = 0 [V], in the first embodiment, a potential difference of V DDH −V SSH = 6 [V] is always applied during operation, whereas in the fourth embodiment, the input signal is V in sync
It takes two values of DDH- V DDL = 6 [V] or V DDH- V SSL = 3 [V]. The presence of the period in which the potential difference is small brings about an effect of reducing the current value flowing between the TFTs 136 and 138.
【0084】また、オフセット電位が上昇することによ
り、Nチャネル型TFT124のドライブ能力を改善す
る。よって第4実施形態におけるTFT124は、上記
第1実施形態に比べて小型化することが可能である。こ
れ以外の構成については第1実施形態と同一であるの
で、その説明を省略することとする。Further, the drive capability of the N-channel type TFT 124 is improved by increasing the offset potential. Therefore, the TFT 124 in the fourth embodiment can be downsized as compared with the first embodiment. The configuration other than this is the same as that of the first embodiment, and the description thereof will be omitted.
【0085】なお、上述では、第2のオフセット回路を
構成するTFT138のソースと入力端INとを短絡す
る形態について述べたが、本発明はこのような形態に限
定されるものではない。 レベルシフトの電位関係に応
じてオフセット回路に供給されている電位の一部を入力
信号線から供給させる構成とすることで同様の効果を得
ることができる。どの電位を入力信号に置き換えるかは
設計事項である。In the above description, the mode in which the source of the TFT 138 forming the second offset circuit and the input terminal IN are short-circuited has been described, but the present invention is not limited to such a mode. The same effect can be obtained by adopting a configuration in which part of the potential supplied to the offset circuit is supplied from the input signal line in accordance with the level shift potential relationship. Which potential is replaced with the input signal is a design matter.
【0086】また、上述では、第2のオフセット回路中
のTFT138に入力すべき信号として、入力信号その
ままを用いていたが、本発明はこのような形態にも限定
されない。つまり、本実施形態のような作用効果は、T
FT138又はTFT134と入力端INとを短絡する
という手段のみによって実現されるものではない。より
広く言えば、入力信号に同期した信号を発生させる電源
を別途用意し、それをオフセット回路に供給されている
電位の一部と置き換えることが可能である。In the above description, the input signal itself is used as the signal to be input to the TFT 138 in the second offset circuit, but the present invention is not limited to such a form. That is, the effect of the present embodiment is T
It is not realized only by means of short-circuiting the FT 138 or the TFT 134 and the input terminal IN. More broadly speaking, it is possible to separately prepare a power supply for generating a signal synchronized with the input signal and replace it with a part of the potential supplied to the offset circuit.
【0087】<第5実施形態>以上のように、上述の第
4実施形態によれば、第1又は第2のオフセット回路に
入力信号を入力することによって、無駄な電力消費を回
避することができるが、以下では、より効果的に略同様
な作用効果を達成し得る構成について、これを本発明の
第5実施形態として説明する。図12は、第5実施形態
に係るレベルシフタ110の構成を示す回路図である。
なお、この図におけるレベルシフタ110は、上記第1
実施形態に基づいており、第5実施形態は、この第1実
施形態の変形形態として位置付けられる。<Fifth Embodiment> As described above, according to the above-described fourth embodiment, useless power consumption can be avoided by inputting an input signal to the first or second offset circuit. However, in the following, a configuration capable of more effectively achieving substantially the same effect will be described as a fifth embodiment of the present invention. FIG. 12 is a circuit diagram showing the configuration of the level shifter 110 according to the fifth embodiment.
The level shifter 110 in this figure is the same as the first
Based on the embodiment, the fifth embodiment is positioned as a modification of the first embodiment.
【0088】図12においては、上記各実施形態におい
て設けられていたコンデンサ112と、第1のオフセッ
ト回路とが省略されている。これ以外の構成について
は、第1実施形態と同一であるので、その説明を省略す
ることとする。In FIG. 12, the capacitor 112 and the first offset circuit provided in each of the above embodiments are omitted. The rest of the configuration is the same as that of the first embodiment, so its explanation is omitted.
【0089】次に、このような構成のレベルシフタ11
0の動作について説明する。図13は、この動作を説明
するための図であって、各部における電圧波形を示す図
である。なお、第5実施形態は、上述したように第1実
施形態に基づくものであるので、その動作は基本的に図
2を参照して説明したのと殆ど同一である。したがっ
て、以下では、重複する点についてはその図示及び説明
を省略ないし簡略化し、第5実施形態において特徴的な
部分についてのみ説明を加えることとする。Next, the level shifter 11 having such a configuration.
The operation of 0 will be described. FIG. 13 is a diagram for explaining this operation, and is a diagram showing voltage waveforms in each part. Since the fifth embodiment is based on the first embodiment as described above, its operation is basically the same as that described with reference to FIG. Therefore, in the following, the illustration and description of the overlapping points will be omitted or simplified, and only the characteristic parts of the fifth embodiment will be described.
【0090】第5実施形態では、入力端INに、デュー
ティ比50%である低振幅の論理信号が供給されると、
ゲートPinに表れる電圧波形は、当該論理信号そのまま
の波形を反映したものとして表れる。これは、コンデン
サ112及び第1のオフセット回路が存在しないためで
ある。一方、ゲートNinに表れる電圧波形は、上記第1
実施形態と全く同様である。In the fifth embodiment, when a low-amplitude logic signal having a duty ratio of 50% is supplied to the input terminal IN,
The voltage waveform appearing at the gate Pin appears as a waveform that reflects the logic signal itself. This is because the capacitor 112 and the first offset circuit are not present. On the other hand, the voltage waveform appearing at the gate Nin is
This is exactly the same as the embodiment.
【0091】そして、この場合、ゲートPinにおける電
圧がしきい値電圧VthPを越える場合とは、すなわち入
力信号の値がVDDLのときであり、このような場合であ
って、かつ、ゲートNinにおける電圧がしきい値電圧V
thN以上となれば、TFT122がオフし、TFT12
4がオンすることになる。他方、ゲートPinにおける電
圧がしきい値電圧VthP以下になる場合とは、すなわち
入力信号の値がVSSLのときであり、このような場合で
あって、かつ、ゲートNinにおける電圧がしきい値電圧
VthNを下回れば、TFT122がオンし、TFT12
4がオフすることになる。以下、後段のインバータ(T
FT142、144)及び出力端OUTにおける電位
は、概ね図2を参照して説明したとおりである。[0091] In this case, a case where the voltage at the gate Pin exceeds the threshold voltage VthP, that the value of the input signal is at the time of V DDL, even in such a case, and, at the gate Nin Voltage is threshold voltage V
If thN or more, the TFT 122 turns off and the TFT 12
4 will be turned on. On the other hand, the case where the voltage at the gate Pin becomes equal to or lower than the threshold voltage VthP is when the value of the input signal is V SSL . In such a case, and the voltage at the gate Nin is equal to the threshold value. When the voltage is lower than VthN, the TFT 122 turns on and the TFT 12
4 will turn off. Below, the inverter (T
The potentials at the FT 142, 144) and the output terminal OUT are approximately as described with reference to FIG.
【0092】以上のように、第5実施形態では、第1の
オフセット回路を省略した構成となっているため、そこ
で消費される電力というものを観念しようがない。つま
り、第5実施形態では、上記第1実施形態に比べて、第
1のオフセット回路を省略した分だけ、電力消費量の削
減が可能となるのである。As described above, in the fifth embodiment, the structure in which the first offset circuit is omitted is omitted, and therefore the power consumed there cannot be considered. That is, in the fifth embodiment, compared with the first embodiment, the power consumption can be reduced by the amount of the first offset circuit omitted.
【0093】なお、上述では、第1のオフセット回路を
省略した構成となっていたが、本発明はこのような形態
に限定されるものではなく、例えばこれとは逆に、図1
4に示すように、第2のオフセット回路を省略した構成
となるレベルシフタ110´としてもよい。このような
形態によれば、第2のオフセット回路が存在しないこと
により、そこで消費される電力というものを観念しよう
がなく、その省略分の電力消費を削減することが可能と
なり、これによって上述と略同様な作用効果が奏される
ことになる。Although the first offset circuit is omitted in the above description, the present invention is not limited to such a configuration. For example, conversely, the configuration shown in FIG.
As shown in FIG. 4, the level shifter 110 ′ may have a configuration in which the second offset circuit is omitted. According to this mode, since the second offset circuit does not exist, it is possible to reduce the power consumption by omitting the power consumed by the second offset circuit. Substantially the same operational effects are achieved.
【0094】<各実施形態の補足説明>まず、上記第4
及び第5実施形態は、いずれも第1実施形態に係るレベ
ルシフタ100に基づく構成を採っていたが、本発明
は、このような形態に限定されるものではない。すなわ
ち、第1のオフセット回路又は第2のオフセット回路を
構成するTFT134又は138のソースと入力端IN
を短絡させること(第4実施形態)や、第1オフセット
回路又は第2オフセット回路の設置を省略すること(第
5実施形態)等は、上述の図5(第2実施形態)、図7
(第3実施形態の第1の態様)、図9(第3実施形態の
第2の態様)に対しても、その適用が可能である。<Supplementary Explanation of Each Embodiment> First, the fourth
The fifth and fifth embodiments both adopt the configuration based on the level shifter 100 according to the first embodiment, but the present invention is not limited to such a configuration. That is, the source and the input terminal IN of the TFT 134 or 138 forming the first offset circuit or the second offset circuit.
7 (the fourth embodiment), omitting the installation of the first offset circuit or the second offset circuit (the fifth embodiment), and the like in FIG.
(First aspect of third embodiment) and FIG. 9 (second aspect of third embodiment) are also applicable.
【0095】また、本発明は、上記第4及び第5実施形
態の特徴を併せもつ形態をその範囲内に収めることも勿
論である。図15においては、その一例として、第4実
施形態のように第2のオフセット回路中のTFT138
のソースと入力端INとを短絡する短絡線401を設け
るとともに、第5実施形態のようにコンデンサ112及
び第1のオフセット回路を省略した構成となるレベルシ
フタ200を示している。なお、この図15では、図5
に示した第2実施形態がその基礎となっており、コンデ
ンサ156が設けられて共通ドレインCdからのフィー
ドバックがかけられる構成となっているため、第2実施
形態の説明中述べたように、入力信号がDC的な変動を
見せる場合においても、安定した動作が可能となるとい
う上記と略同様な作用効果が得られるようにもなってい
る。Further, it is a matter of course that the present invention includes a form having the features of the fourth and fifth embodiments within the range thereof. In FIG. 15, as an example thereof, the TFT 138 in the second offset circuit as in the fourth embodiment is used.
The level shifter 200 has a configuration in which a short-circuit line 401 that short-circuits the source and the input terminal IN is provided and the capacitor 112 and the first offset circuit are omitted as in the fifth embodiment. In addition, in FIG.
The second embodiment shown in FIG. 1 is the basis for this, and since the capacitor 156 is provided and the feedback from the common drain Cd is applied, as described in the description of the second embodiment, the input Even when the signal shows a DC fluctuation, it is possible to obtain a substantially similar operation effect to the above, which enables stable operation.
【0096】このような形態によれば、まず、第2のオ
フセット回路において、TFT136及びTFT138
間に印加される電位差が従前よりも小さくなることによ
り、無駄な電力消費が回避される作用効果を得ることが
できる。また、これに併せて、第1のオフセット回路が
存在しないことにより、該第1のオフセット回路におけ
る電力消費がそもそも生じ得ないという作用効果をも得
ることができる。According to this mode, first, in the second offset circuit, the TFT 136 and the TFT 138 are formed.
Since the potential difference applied between them becomes smaller than before, it is possible to obtain an effect of avoiding useless power consumption. In addition to this, since the first offset circuit is not present, it is possible to obtain an operation effect that power consumption in the first offset circuit cannot occur in the first place.
【0097】結局、図15のような構成では、上記第4
及び第5実施形態で述べた双方の作用効果を同時に享受
し得ることとなる。そして、このような最も好適な形態
の一例となる図15によれば、図1に示した第1実施形
態等に比べて、その電力消費量を約1/6〜1/7にま
で落とすことが可能であることを、本願発明者は確認し
た。After all, in the configuration as shown in FIG.
Also, it is possible to enjoy the effects of both described in the fifth embodiment at the same time. Then, according to FIG. 15 which is an example of such a most preferable mode, the power consumption can be reduced to about 1/6 to 1/7 as compared with the first embodiment shown in FIG. The present inventor has confirmed that the above is possible.
【0098】その他、各種の変形形態(例えば、第3実
施形態と、第4又は第5実施形態との両特徴を併せもつ
形態等)も当然に可能であるが、その点の図示及び説明
については省略する。Other various modifications (for example, a combination of both features of the third embodiment and the fourth or fifth embodiment, etc.) are naturally possible, but with respect to illustration and description of that point. Is omitted.
【0099】なお、また、上述した実施形態にあって
は、スイッチング素子としてTFTを例にとって説明し
たが、本発明はこれに限られない。すなわち、スイッチ
ング素子としては、バイポーラ型や、MOS(Metal Ox
ide Semiconductor)型、より広義にはMIS(Metal I
nsulator Semiconductor)型などのように種々のものが
適用可能である。Further, in the above-described embodiment, the TFT has been described as an example of the switching element, but the present invention is not limited to this. That is, as a switching element, a bipolar type or a MOS (Metal Ox) is used.
ide Semiconductor) type, in a broader sense MIS (Metal I
Various types are applicable, such as an nsulator semiconductor type.
【0100】<電気光学装置の実施形態>上述したよう
なレベルシフタは、例えば、液晶装置等の電気光学装置
の駆動回路に利用してもよい。以下では、当該電気光学
装置について、図16を参照しながら説明する。ここに
図16は、本実施形態に係る電気光学装置の概要構成を
示す斜視図である。<Embodiment of Electro-Optical Device> The level shifter as described above may be used, for example, in a drive circuit of an electro-optical device such as a liquid crystal device. Hereinafter, the electro-optical device will be described with reference to FIG. FIG. 16 is a perspective view showing a schematic configuration of the electro-optical device according to this embodiment.
【0101】図16において、電気光学装置は、マトリ
クス状に配列された画素電極9a、該画素電極9aに接
続されたTFT30、該TFT30に接続された走査線
3a及びデータ線6a等が形成されたTFTアレイ基板
10を備えている。このうち画素電極9aは、例えばI
TO(インディウム・ティン・オキサイド)等の透明導
電性材料等で形成されている。また、走査線3a及びデ
ータ線6aは、図に示すように、マトリクス状に配列さ
れた画素電極9a間の間隙を縫うように、格子状に形成
されている。そして、走査線3aは走査線駆動回路93
aに接続され、データ線6aもまたデータ線駆動回路9
6aに接続されている。走査線駆動回路93aは、走査
線3aに対して、例えば線順次に走査信号を供給し、デ
ータ線駆動回路96aは、データ線6aに対して前記走
査信号の供給タイミング等を計った上で、所定のタイミ
ングで画像信号を供給するものである。In FIG. 16, the electro-optical device has pixel electrodes 9a arranged in a matrix, TFTs 30 connected to the pixel electrodes 9a, scanning lines 3a connected to the TFTs 30 and data lines 6a. A TFT array substrate 10 is provided. Of these, the pixel electrode 9a is, for example, I
It is made of a transparent conductive material such as TO (indium tin oxide). The scanning lines 3a and the data lines 6a are formed in a grid pattern so as to sew the gaps between the pixel electrodes 9a arranged in a matrix as shown in the figure. The scanning line 3a is connected to the scanning line driving circuit 93.
a and the data line 6a is also connected to the data line drive circuit 9
6a. The scanning line driving circuit 93a supplies scanning signals to the scanning lines 3a, for example, line-sequentially, and the data line driving circuit 96a measures the timing of supplying the scanning signals to the data lines 6a, The image signal is supplied at a predetermined timing.
【0102】他方、この電気光学装置には、TFTアレ
イ基板10に対向配置されその全面に共通電極21が形
成された対向基板20が備えられている。共通電極21
は、上述の画素電極9aと同様に、ITO等の透明導電
性材料からなる。そして、TFTアレイ基板10及び対
向基板20間には、電気光学物質の一例たる液晶層50
が挟持されている。On the other hand, this electro-optical device is provided with a counter substrate 20 which is arranged so as to face the TFT array substrate 10 and has a common electrode 21 formed on the entire surface thereof. Common electrode 21
Is made of a transparent conductive material such as ITO, like the pixel electrode 9a described above. A liquid crystal layer 50, which is an example of an electro-optical material, is provided between the TFT array substrate 10 and the counter substrate 20.
Are pinched.
【0103】このような電気光学装置においては、走査
線3aを通じた走査信号の供給により、TFT30のO
N・OFFを制御するとともに、該TFT30がONと
されている状態において、データ線6aを通じて供給さ
れてくる画像信号を画素電極9aに印加することが可能
である(アクティブマトリクス駆動)。このように画像
信号が画素電極9aに印加されると、当該画像信号に対
応した所定の電位差が、該画素電極9aと共通電極21
間に生じる(つまり、画素毎に所定の電位差が生じる)
こととなり、これによって、前記液晶層50中の液晶の
配向状態の変化、それに起因する光透過率の変化が生じ
ることとなるので、画像を表示することが可能となるの
である。ここで、液晶に対する光の入射は、例えば、当
該電気光学装置の内部に設けられた光源や、当該電気光
学装置の外部に存在する蛍光灯等の光源等を考えること
ができる。なお、本実施形態においては、画素電極9a
及び共通電極21のいずれも、透明導電性材料からなる
から、いわゆる「透過型」として使用可能である。In such an electro-optical device, by supplying the scanning signal through the scanning line 3a, the O of the TFT 30 is changed.
It is possible to control N · OFF and to apply the image signal supplied through the data line 6a to the pixel electrode 9a while the TFT 30 is turned on (active matrix drive). When the image signal is applied to the pixel electrode 9a in this manner, a predetermined potential difference corresponding to the image signal causes a difference in potential between the pixel electrode 9a and the common electrode 21.
Occur between (that is, a predetermined potential difference occurs for each pixel)
As a result, a change in the alignment state of the liquid crystal in the liquid crystal layer 50 and a change in the light transmittance due to the change occur, so that an image can be displayed. Here, for the incidence of light on the liquid crystal, for example, a light source provided inside the electro-optical device or a light source such as a fluorescent lamp existing outside the electro-optical device can be considered. In this embodiment, the pixel electrode 9a
Since both the common electrode 21 and the common electrode 21 are made of a transparent conductive material, they can be used as a so-called “transmissive type”.
【0104】そして、本実施形態に係る電気光学装置で
は特に、図16に示すように、走査線駆動回路93aの
一部として、レベルシフタ回路300が備えられてい
る。このレベルシフタ回路300内には、走査線3aの
1本ずつに対応するように、上記第1乃至第5実施形態
として説明したレベルシフタが複数設けられている。す
なわち、レベルシフタ回路300では、例えば図1に示
すような一のシフトレジスタ100のOUTに一の走査
線3aが電気的に接続されており、別のシフトレジスタ
100のOUTに別の走査線3aが電気的に接続されて
いる、というようになっている。In the electro-optical device according to this embodiment, in particular, as shown in FIG. 16, the level shifter circuit 300 is provided as a part of the scanning line drive circuit 93a. In the level shifter circuit 300, the scanning line 3a
A plurality of level shifters described as the first to fifth embodiments are provided so as to correspond to each one. That is, in the level shifter circuit 300, for example, one scanning line 3a is electrically connected to OUT of one shift register 100 as shown in FIG. 1, and another scanning line 3a is electrically connected to OUT of another shift register 100. It is electrically connected.
【0105】なお、前記の走査線駆動回路93a及びデ
ータ線駆動回路96aは、TFTアレイ基板10上に前
記TFT30等の製造プロセスと同一の製造プロセスに
よって作り込んだ内蔵タイプとすることが可能である。
あるいはまた、走査線駆動回路93a及びデータ線駆動
回路96aを、別途、パッケージとして構成し、これを
TFTアレイ基板10上に搭載する外付けタイプとする
ことが可能である。いずれにしても、本発明の範囲内に
あることに変わりはない。The scanning line driving circuit 93a and the data line driving circuit 96a can be of a built-in type built on the TFT array substrate 10 by the same manufacturing process as the manufacturing process of the TFT 30 and the like. .
Alternatively, the scanning line driving circuit 93a and the data line driving circuit 96a can be separately configured as a package and mounted on the TFT array substrate 10 as an external type. In any case, it is still within the scope of the present invention.
【0106】また、スイッチング素子として、上記のT
FT30に代えて、薄膜ダイオード(TFD)を用いた
電気光学装置も知られているが、本発明は、そのような
ものも範囲内に収める。As the switching element, the above-mentioned T
An electro-optical device using a thin film diode (TFD) instead of the FT 30 is also known, but the present invention also includes such a device within the range.
【0107】本発明は、上述した実施形態に限られるも
のではなく、請求の範囲及び明細書全体から読み取れる
発明の要旨、あるいは思想に反しない範囲で適宜変更可
能であり、そのような変更を伴うレベルシフタ及び電気
光学装置もまた、本発明の技術的範囲に含まれるもので
ある。The present invention is not limited to the above-described embodiments, but can be appropriately modified within the scope of the gist or the concept of the invention which can be read from the claims and the entire specification, and accompanying such modifications. The level shifter and the electro-optical device are also included in the technical scope of the present invention.
【0108】[0108]
【発明の効果】以上説明したように本発明によれば、簡
易な構成で、かつ、高速動作が可能なレベルシフタを実
現することが可能となる。As described above, according to the present invention, it is possible to realize a level shifter having a simple structure and capable of high speed operation.
【図1】 本発明の第1実施形態に係るレベルシフタの
構成を示す回路図である。FIG. 1 is a circuit diagram showing a configuration of a level shifter according to a first embodiment of the present invention.
【図2】 同レベルシフタの動作を説明するためのタイ
ミングチャートである。FIG. 2 is a timing chart for explaining the operation of the same level shifter.
【図3】 同レベルシフタの動作を説明するためのタイ
ミングチャートである。FIG. 3 is a timing chart for explaining the operation of the same level shifter.
【図4】 同レベルシフタにおいて発生する不都合を説
明するためのタイミングチャートである。FIG. 4 is a timing chart for explaining a problem that occurs in the same level shifter.
【図5】 本発明の第2実施形態に係るレベルシフタの
構成を示す回路図である。FIG. 5 is a circuit diagram showing a configuration of a level shifter according to a second embodiment of the present invention.
【図6】 同レベルシフタの動作を説明するためのタイ
ミングチャートである。FIG. 6 is a timing chart for explaining the operation of the same level shifter.
【図7】 本発明の第3実施形態のうち、第1の態様に
係るレベルシフタの構成を示す回路図である。FIG. 7 is a circuit diagram showing a configuration of a level shifter according to a first aspect of the third embodiment of the present invention.
【図8】 同レベルシフタの動作を説明するためのタイ
ミングチャートである。FIG. 8 is a timing chart for explaining the operation of the same level shifter.
【図9】 本発明の第3実施形態のうち、第2の態様に
係るレベルシフタの構成を示す回路図である。FIG. 9 is a circuit diagram showing a configuration of a level shifter according to a second aspect of the third embodiment of the present invention.
【図10】 同レベルシフタの動作を説明するためのタ
イミングチャートである。FIG. 10 is a timing chart for explaining the operation of the same level shifter.
【図11】 本発明の第4実施形態に係るレベルシフタ
の構成を示す回路図である。FIG. 11 is a circuit diagram showing a configuration of a level shifter according to a fourth embodiment of the present invention.
【図12】 本発明の第5実施形態に係るレベルシフタ
の構成を示す回路図である。FIG. 12 is a circuit diagram showing a configuration of a level shifter according to a fifth embodiment of the present invention.
【図13】 同レベルシフタの動作を説明するためのタ
イミングチャートである。FIG. 13 is a timing chart for explaining the operation of the same level shifter.
【図14】 本発明の第5実施形態に係り、図12とは
異なる態様となるレベルシフタの構成を示す回路図であ
る。FIG. 14 is a circuit diagram showing a configuration of a level shifter, which is an aspect different from that of FIG. 12, according to the fifth embodiment of the present invention.
【図15】 本発明の第2、第4及び第5実施形態を一
斉に適用したレベルシフタの構成を示す回路図である。FIG. 15 is a circuit diagram showing a configuration of level shifters to which the second, fourth, and fifth embodiments of the present invention are applied all at once.
【図16】 本発明の実施形態に係る電気光学装置の概
要構成を示す斜視図である。FIG. 16 is a perspective view showing a schematic configuration of an electro-optical device according to an embodiment of the invention.
100、102、104、106、108、110、1
10´、200…レベルシフタ
112…コンデンサ(第1の容量)
114…コンデンサ(第2の容量)
122…TFT(第1のスイッチング素子)
124…TFT(第2のスイッチング素子)
132、132…TFT(第1のオフセット回路)
136、138…TFT(第2のオフセット回路)
152…TFT
156…TFT
161、163、165、167…TFT(初期化回
路)
401…短絡線100, 102, 104, 106, 108, 110, 1
10 ', 200 ... Level shifter 112 ... Capacitor (first capacity) 114 ... Capacitor (second capacity) 122 ... TFT (first switching element) 124 ... TFT (second switching element) 132, 132 ... TFT ( First offset circuit) 136, 138 ... TFT (second offset circuit) 152 ... TFT 156 ... TFT 161, 163, 165, 167 ... TFT (initialization circuit) 401 ... Short-circuit line
───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.7 識別記号 FI テーマコート゛(参考) G09G 3/36 H03K 19/00 101D Fターム(参考) 2H092 JA24 JB67 NA05 PA06 2H093 NA16 NC03 NC34 NC35 NC36 NE03 5C006 AA16 AF67 BB16 BC03 BC11 BC20 BF33 BF34 BF37 BF46 EB05 FA12 FA13 FA42 FA43 FA47 5C080 AA06 AA10 BB05 DD08 DD09 DD23 DD25 DD26 DD28 FF11 JJ03 JJ04 JJ06 5J056 AA00 AA32 BB02 CC21 DD29 EE11 FF08 GG09 KK01 ─────────────────────────────────────────────────── ─── Continuation of front page (51) Int.Cl. 7 Identification code FI theme code (reference) G09G 3/36 H03K 19/00 101D F term (reference) 2H092 JA24 JB67 NA05 PA06 2H093 NA16 NC03 NC34 NC35 NC36 NE03 5C006 AA16 AF67 BB16 BC03 BC11 BC20 BF33 BF34 BF37 BF46 EB05 FA12 FA13 FA42 FA43 FA47 5C080 AA06 AA10 BB05 DD08 DD09 DD23 DD25 DD26 DD28 FF11 JJ03 JJ04 JJ06 5J056 AA00 AA32 BB02 CC21 DD29 GG09 EE11KK
Claims (15)
1の容量と、 前記第1の容量の他端に、第1の電圧をオフセットする
第1のオフセット回路と、 一端にて前記低振幅の論理信号を入力する第2の容量
と、 前記第2の容量の他端に、第2の電圧をオフセットする
第2のオフセット回路と、 高振幅の論理信号における電源電圧の供給線とその基準
電圧の供給線との間に直列に接続されるとともに、その
接続点を出力端とする第1および第2のスイッチング素
子であって、 前記第1の容量の他端に接続された第1のスイッチング
素子と、 前記第2の容量の他端に接続された第2のスイッチング
素子と、 を備えることを特徴とするレベルシフタ。1. A first capacitance for inputting a low-amplitude logic signal at one end; a first offset circuit for offsetting a first voltage at the other end of the first capacitance; A second capacitor for inputting a low-amplitude logic signal, a second offset circuit for offsetting a second voltage at the other end of the second capacitor, and a power supply voltage supply line for the high-amplitude logic signal First and second switching elements connected in series with the reference voltage supply line and having the connection point as an output terminal, the first and second switching elements being connected to the other end of the first capacitor. 1. A level shifter comprising: a first switching element; and a second switching element connected to the other end of the second capacitor.
1の容量の他端における信号電圧が、前記第1の電圧よ
りも低く設定された第1のしきい値以下であればオン
し、 前記第2のスイッチング素子は、前記第2の容量の他端
における信号電圧が、前記第2の電圧よりも高く設定さ
れた第2のしきい値以上であればオンすることを特徴と
する請求項1に記載のレベルシフタ。2. The first switching element is turned on if the signal voltage at the other end of the first capacitance is equal to or lower than a first threshold value set lower than the first voltage, The second switching element is turned on if a signal voltage at the other end of the second capacitor is equal to or higher than a second threshold value set higher than the second voltage. The level shifter according to Item 1.
ル型トランジスタであり、前記第2のスイッチング素子
はNチャネル型トランジスタであり、 前記第1のオフセット回路は、 前記電源電圧の供給線と前記基準電圧の供給線との間に
直列接続されたPチャネル型トランジスタおよびNチャ
ネル型トランジスタであって、その接続点電圧を前記第
1の電圧並びに該Pチャネル型トランジスタおよびNチ
ャネル型トランジスタのゲート電圧とし、 前記第2のオフセット回路は、 前記電源電圧の供給線と前記基準電圧の供給線との間に
直列接続されたPチャネル型トランジスタおよびNチャ
ネル型トランジスタであって、その接続点電圧を前記第
2の電圧並びに該Pチャネル型トランジスタおよびNチ
ャネル型トランジスタのゲート電圧としている、 ことを特徴とする請求項1又は2に記載のレベルシフ
タ。3. The first switching element is a P-channel transistor, the second switching element is an N-channel transistor, and the first offset circuit is a supply line of the power supply voltage and the reference. A P-channel type transistor and an N-channel type transistor connected in series with a voltage supply line, the connection point voltage being the first voltage and the gate voltage of the P-channel type transistor and the N-channel type transistor. The second offset circuit is a P-channel type transistor and an N-channel type transistor connected in series between the supply line of the power supply voltage and the supply line of the reference voltage. 2 and the gate voltage of the P-channel and N-channel transistors It is level shifter according to claim 1 or 2, characterized in that.
ルシフタの出力に応じてオフセット値を変え、前記第2
のオフセット回路は、当該レベルシフタの出力に応じて
オフセット値を変えることを特徴とする請求項1又は2
に記載のレベルシフタ。4. The first offset circuit changes the offset value according to the output of the level shifter, and the second offset circuit changes the offset value.
3. The offset circuit according to claim 1 changes the offset value according to the output of the level shifter.
Level shifter described in.
前記第1および第2のスイッチング素子が互いに排他的
にオンオフするように、前記第1の容量の他端および前
記第2の容量の他端に、それぞれ初期電圧を印加する初
期化回路を備えることを特徴とする請求項4に記載のレ
ベルシフタ。5. Regardless of the output of the level shifter,
An initialization circuit is provided which applies an initial voltage to the other end of the first capacitor and the other end of the second capacitor so that the first and second switching elements are turned on and off exclusively. The level shifter according to claim 4, wherein
て印加されることを特徴とする請求項5に記載のレベル
シフタ。6. The level shifter according to claim 5, wherein a low-side voltage of a high-amplitude logic signal is applied to the initialization circuit as an initialization signal.
て印加されることを特徴とする請求項5に記載のレベル
シフタ。7. The level shifter according to claim 5, wherein a high-side voltage in a logic signal having a high amplitude is applied to the initialization circuit as an initialization signal.
電圧の少なくとも一部を、前記低振幅の論理信号の供給
線から供給することを特徴とする請求項1又は2に記載
のレベルシフタ。8. The level shifter according to claim 1, wherein at least a part of the voltage supplied to the first offset circuit is supplied from the supply line of the low-amplitude logic signal.
電圧の少なくとも一部を、前記低振幅の論理信号の供給
線から供給することを特徴とする請求項1又は2に記載
のレベルシフタ。9. The level shifter according to claim 1, wherein at least a part of the voltage supplied to the second offset circuit is supplied from a supply line of the low-amplitude logic signal.
を供給する電源を更に備え、 前記低振幅の論理信号の供給線に代えて、前記同期した
信号の供給線を用いることを特徴とする請求項8又は9
に記載のレベルシフタ。10. A power supply for supplying a signal synchronized with the low-amplitude logic signal is further provided, and the synchronized signal supply line is used in place of the low-amplitude logic signal supply line. Claim 8 or 9
Level shifter described in.
第2の容量と、 前記第2の容量の他端に、第2の電圧をオフセットする
第2のオフセット回路と、 高振幅の論理信号における電源電圧の供給線とその基準
電圧の供給線との間に直列接続されるとともに、その接
続点を出力端とする第1および第2のスイッチング素子
であって、 前記低振幅の論理信号がLレベルのときにはオンする第
1のスイッチング素子と、 前記第2の容量の他端における信号電圧が、前記第2の
電圧よりも高く設定された第2のしきい値電圧以上であ
ればオンする第2のスイッチング素子とを備えることを
特徴とするレベルシフタ。11. A second capacitor for inputting a low-amplitude logic signal at one end, a second offset circuit for offsetting a second voltage at the other end of the second capacitor, and a high-amplitude logic. A first and a second switching element which are connected in series between a supply line of a power supply voltage for a signal and a supply line of a reference voltage thereof, and have the connection point as an output end, wherein the low-amplitude logic signal Is on when the signal voltage at the other end of the second capacitance is equal to or higher than the second threshold voltage set higher than the second voltage. And a second switching element for controlling the level shifter.
第1の容量と、 前記第1の容量の他端に、第1の電圧をオフセットする
オフセット回路と、 高振幅の論理信号における電源電圧の供給線とその基準
電圧の供給線との間に直列接続されるとともに、その接
続点を出力端とする第1および第2のスイッチング素子
であって、 前記第1の容量の他端における信号電圧が、前記第1の
電圧よりも低く設定された第1のしきい値電圧以下であ
ればオンする第1のスイッチング素子と、 前記低振幅の論理信号がHレベルのときにはオンする第
2のスイッチング素子とを備えることを特徴とするレベ
ルシフタ。12. A first capacitor for inputting a low-amplitude logic signal at one end, an offset circuit for offsetting a first voltage at the other end of the first capacitor, and a power supply for a high-amplitude logic signal. A first switching element and a second switching element, which are connected in series between a voltage supply line and a reference voltage supply line and have the connection point as an output terminal, at the other end of the first capacitance; A first switching element that is turned on when the signal voltage is equal to or lower than a first threshold voltage that is set lower than the first voltage, and a second switching element that is turned on when the low-amplitude logic signal is at the H level. And a switching element of the level shifter.
ベルシフタの出力に応じてオフセット値を変えることを
特徴とする請求項11記載のレベルシフタ。13. The level shifter according to claim 11, wherein the second offset circuit changes the offset value according to the output of the level shifter.
ベルシフタの出力に応じてオフセット値を変えることを
特徴とする請求項12記載のレベルシフタ。14. The level shifter according to claim 12, wherein the first offset circuit changes an offset value according to an output of the level shifter.
レベルシフタを用いたことを特徴とする電気光学装置。15. An electro-optical device using the level shifter according to claim 1. Description:
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JP2006279918A (en) * | 2005-03-02 | 2006-10-12 | Sony Corp | Level shift circuit, shift register, and display device |
US7136311B2 (en) | 2004-04-01 | 2006-11-14 | Seiko Epson Corporation | Level shifter, level shift circuit, electro-optical device, and electronic apparatus |
JP2009527178A (en) * | 2006-02-14 | 2009-07-23 | インダストリー−ユニバーシティ・コーペレーション・ファウンデーション・ハンヤン・ユニバーシティ | Low power consumption and small capacitively coupled level shift circuit |
WO2022190702A1 (en) * | 2021-03-08 | 2022-09-15 | ソニーセミコンダクタソリューションズ株式会社 | Level shift circuit and electronic device |
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2002
- 2002-05-31 JP JP2002159929A patent/JP3972735B2/en not_active Expired - Lifetime
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