JP2003108056A - 表示メモリ、ドライバ回路、及びディスプレイ - Google Patents

Abstract

(57)【要約】 【課題】消費電力を低減でき、高速度で描画でき、メモ
リマッピングをする必要が無い表示メモリ、ドライバ回
路、及びそのドライバ回路を用いたディスプレイを提供
する。 【解決手段】表示メモリの一方のビット線にCPU用読み
出し回路が接続し、他方のビット線に表示用読み出し回
路が接続し、両ビット線に書き込み回路が接続し、CPU
用読み出し回路と書き込み回路を、CPUからのアクセス
に割り当て、表示用読み出し回路をディスプレイ画面表
示用に割り当てており、さらに、CPUからのアクセスと
ディスプレイ画面への読みだしがそれぞれメモリのクロ
ック信号の異なる両レベル期間に割り当てられて、独立
に制御される。また、表示メモリの駆動電源を分離して
表示メモリへメモリセル毎に、或は、複数のメモリセル
毎に駆動電源電圧を供給する。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、ディスプレイの画
素へ供給すべき画素データを記憶する表示メモリ、表示
メモリを有するドライバ回路、及びそのドライバ回路を
用いたディスプレイに関する。

【０００２】

【従来の技術】液晶ディスプレイは、軽量、薄型、低消
費電力などの特長を活かし、携帯電話や、PDA(Personal
Digital Assistants)等の携帯情報機器の表示システム
として幅広く使用されている。また、携帯電話やインタ
ーネットの普及により、携帯情報機器の表示は、より大
型化、カラー化対応などの高画質要求と、長時間使用を
実現するための超低消費電力への対応が強く望まれてお
り、液晶ドライバでは、大画面化とカラー化に対応しつ
つ、低消費電力化を実現することが重要となってきた。

【０００３】しかし、従来の液晶ドライバ構成では、LS
I内部の論理回路部の低消費電力化は様々な方法により
低減化が進められてきたが、画面の大型化やカラー化な
どの高画質に対応すると、駆動素子数が増加するため、
消費電力の上昇を伴った。

【０００４】低消費電力化を実現するためには、表示メ
モリ（フレーム・メモリとも言う）を液晶ドライバに内
蔵する方法が採用された。これによって、表示データ転
送を行なうためのコントローラ・メモリが不要で、部品
点数を削減し、消費電力の低減を実現した。また、新し
い駆動方式を採用することによって、消費電力を低減し
た。

【０００５】この課題に関して、例えば、特開平７−６
４５１４号公報において、高速度と低電力化を実現した
汎用メモリを内蔵した液晶ドライバ、及びそのドライバ
を用いた液晶ディスプレイが開示されている。また、特
開２０００−２９３１４４号公報において、低消費電
力、高速で描画動作をし、CPU2の負荷を低減できるメモ
リ内蔵液晶ドライバを用いた液晶表示装置が開示されて
いる。また、特開平７−２８１６３４号公報において、
低消費電力を図ると共に、高速描画アクセスを実現した
メモリ内蔵液晶ドライバを用いた液晶ディスプレイが開
示されている。また、特開平７−２３０２６５号公報に
おいて、電源の供給手法を改善し、低消費電力且つ大容
量のメモリを内蔵した液晶駆動装置を実現した。また、
特開平７−１７５４４５号公報において、液晶ドライバ
に汎用メモリインターフェイスによりアクセス可能な表
示メモリを内蔵することで、システムの動作効率を低下
させることなく、低消費電力化、描画の高速度化を図っ
た。

【０００６】

【発明が解決しようとする課題】しかし、従来の表示メ
モリを内蔵した液晶ドライバのLSIのレイアウトにおい
て、インターフェイスは汎用のメモリセルの一辺に端子
があり、汎用のインターフェイス信号配線を引き回す必
要があって、その配線分の電力がかかる。

【０００７】また、従来の表示メモリでは、表示、描画
でデータバス、アドレスバス、制御信号バスを使いバス
アービトレションを行なう事を要求している。この事に
より、表示の為のアクセス回数が多いと描画の為の時間
が減少する。

【０００８】また、従来方式においては、複数単位ピク
セル毎にCPU2からメモリへのアクセスを行なうため、例
えば、1画面分のデータをCPU2からメモリに格納しよう
とした場合、(１画面分のピクセル数)/(複数単位ピクセ
ル内のピクセル数)回のメモリへの書き込み動作が必要
とされるので、メモリの動作回数が多かった。メモリの
動作消費電力はライト/リードの回数に比例しているこ
とから、消費電力が多かった。

【０００９】また、表示データをメモリから液晶パネル
に転送する時には、表示画面上の水平１ライン分の表示
データを同時に出力するとしていたが、その為のメモリ
からの読みたしが１度に水平１ライン分のデータで行わ
れていなくて、液晶ドライバの出力データ線分で行って
いた。例えば、メモリに格納している１画面分のデータ
をLCD表示画面に表示しようとした場合、(1画面分のピ
クセル数)/(複数単位ピクセル)回のメモリのリード動作
が必要になり、そのアクセス回数分の電力を消費すると
いった問題があった。

【００１０】また、従来方式では、メモリの高周波数で
動作させる必要があり、CPU2のアクセス時間に余裕を持
たせることができず、画面を早く切り替える必要がある
動画表示などに適さないという問題があった。

【００１１】また、従来のメモリを使用する場合、メモ
リ配列と液晶の画素配列のイメージは同一ではなく、描
画する際ピクセルがメモリの何処にあるか計算する必要
があった。

【００１２】また、従来の表示メモリでは、データを書
き込む場合一度に書き込むデータ全てを書き換えてい
る。従って、一度に書き込むデータの中に変更したく無
いデータがある場合は、データを書き換える前に予めデ
ータを読み出し、書き換えたくないデータをマスクしな
がら書き換えるビットを変更し、メモリへ書き込む必要
がある、いわゆる、リード・モディァイト・ライト(Rea
d modify Write) 方式を採用していた。そのため、動作
の回数が多く、電力を消費する問題があった。

【００１３】また、従来は、表示メモリに記憶された画
像データをディジタル−アナログ変換器(Digital Analo
gue Converter、または、DAC)へ出力する際、RGBを時分
割して出力することができないため、表示メモリの出力
を1対1でDACと直結していた。RGBデータ毎にDACが必要
なため、DACの数が多く、消費電力が多かった。DACの消
費電力をしぼるには、セットリングタイムを調整する必
要があり、DACと表示メモリの動作スピードと異なるた
め、別々に制御する必要があり、DACの特性によって
は、入力信号の位相を調整する必要があるが、従来は、
表示メモリのデータをDACへ出力する際、RGBのデータを
出力するタイミングが固定されており、データの位相
を、DACの特性に合わせ自由に変更することができず、
このような必要性に対応できなかった。

【００１４】また、液晶液晶ディスプレイの消費電力を
下げるには、電源電圧を低電圧化する方法もある。しか
し、動作電源電圧が3.0Vより小さくなると、動作不良が
発生する。さらに、電力の節約を考慮した電源の供給方
法について、携帯電話の待機画面に使用されるパーシャ
ル表示モードがあるが、このパーシャル表示モードにお
いて、画面になにも表示しないが、メモリセルのリーク
電流も流れたままの状態であり、電力を消費してしまう
問題もあった。

【００１５】本発明は従来の問題に鑑みてなされたもの
であり、その目的は消費電力を低減でき、高速度で描画
でき、メモリマッピングをする必要が無い表示メモリ、
ドライバ回路、及びそのドライバ回路を用いた液晶ディ
スプレイを提供することにある。

【００１６】

【課題を解決するための手段】本発明の目的を達成する
ために、本発明に係る表示メモリは、ディスプレイの画
素へ供給すべき画素データを記憶する表示メモリであっ
て、少なくとも1対のビット線と、相補的な第１のレベ
ルおよび第２のレベルの状態を保持可能な第１の記憶ノ
ード及び第２の記憶ノードを有する少なくとも1列のメ
モリセルと、前記ビット線対の一方のビット線に出力さ
れた前記第1の記憶ノードの記憶データを読み出す第１
の読み出し回路と、前記ビット線対の他方のビット線に
出力された前記第２の記憶ノードの記憶データを読み出
す第２の読み出し回路とを有する。また、前記第２の読
み出し回路は、前記他方のビット線に出力された前記第
２の記憶ノードの記憶データのレベルを反転させて出力
する。前記メモリセルの前記第1及び第２の記憶ノード
に前記第1のレベルおよび第２のレベルのデータを前記
ビット線対の各々に出力し、前記表示メモリに書き込む
書き込み回路をさらに有する。

【００１７】また、前記表示メモリは、前記表示メモリ
の動作を制御する制御手段と、少なくとも一つの前記書
き込み回路を含む書き込みポートと、少なくとも一つの
前記第1の読み出し回路を含む第1の読み出しポートと、
少なくとも一つの前記第２の読み出し回路を含む第２
の読み出しポートとを有し、前記第1の読み出しポート
は、前記表示メモリに記憶されたデータを前記ディスプ
レイへ供給し、前記第２の読み出しポートは、前記表示
メモリからデータを読出し、前記制御手段へ出力し、前
記書き込みポートは、前記制御手段からのデータを、前
記表示メモリへ書き込む。また、前記表示メモリのクロ
ック信号の第１のレベル期間に、前記第1の読み出しポ
ートは、前記第１の読み出し回路を介して読み出された
データを前記ディスプレイへ出力する第１のアクセスを
行ない、前記表示メモリのクロック信号の第２のレベル
期間に、前記第２の読み出しポートおよび前記書き込み
ポートは、前記第２の読み出し回路を介して読み出され
たデータを前記制御手段へ出力する、並びに、前記表示
メモリに書き込むべき書き込みデータを前記制御手段か
ら入力する第２のアクセスを行なう。

【００１８】また、前記表示メモリは、書き込むべきメ
モリセルを選択するビット選択手段と、前記ビット選択
手段に入力され、前記書き込むべきメモリセルへの書き
込みを制御する書き込み制御信号とを有し、前記書き込
み回路は、該ビット選択手段と該書き込み制御信号に制
御されて、該ビット選択手段によって選択されたメモリ
セルの前記第1及び第２の記憶ノードに前記第1のレベル
および第２のレベルのデータを該書き込むべきメモリセ
ルのビット線対の各々に出力する。

【００１９】また、前記表示メモリは、前記表示メモリ
の駆動用電源電圧源と、少なくとも一つのメモリセルの
電源電圧供給端と前記駆動用電源電圧源とを選択的に接
続するスイッチング素子とを有する。

【００２０】また、前記表示メモリの一側部に前記第１
のアクセス用信号端子が配列され、当該一側部と異なる
他側部に前記第２のアクセス用信号端子が配列され、前
記第１のアクセス用の第１のインターフェイスと、前記
第２のアクセス用の第２のインターフェイスとが、前記
表示メモリを挟んで、それぞれ前記表示メモリの前記第
１のアクセス用信号端子と前記第２のアクセス用信号端
子に接続されている。好適に、前記第１のインターフェ
イスは前記マトリックス状に配列された画素の水平方向
に１ライン分の画像データを格納する第１のラインラッ
チを有し、該第１のラインラッチを介して、前記書き込
みポートは、選択されたビット線へ前記１ライン分のデ
ータを出力し、前記第２の読み出しポートは、前記表示
メモリから、前記１ライン分のデータを前記制御手段に
出力する。好適に、前記第２のインターフェイスは前記
マトリックス状に配列された画素の水平方向に１ライン
分の画像データを格納する第２のラインラッチを有し、
該第２のラインラッチを介して、前記第１の読み出しポ
ートは、前記表示メモリから、前記１ライン分のデータ
を前記ディスプレイへ出力する。

【００２１】また、前記ディスプレイは、複数の画素が
マトリックス状に配列され、前記表示メモリは、複数の
メモリセルが、前記複数の画素のマトリックス配列に対
応するマトリックス状に配列され、前記表示メモリの各
メモリセルには、前記書き込みポートにより、前記ディ
スプレイの対応するマトリックスの画素を駆動する画素
データが記憶され、前記第１の読み出しポートは、ライ
ン単位で第２のラインラッチに画像データをラッチし
て、前記ディスプレイの対応するラインの画素に供給す
る。

【００２２】本発明の目的を達成するために、本発明に
係るドライバ回路は、表示メモリに記憶された画像デー
タに対応した信号をマトリックス状に配列された画素へ
出力するドライバ回路であって、該ドライバ回路は、上
記の表示メモリを有し、上記の表示メモリの機能を果た
す。

【００２３】さらに、該ドライバ回路においては、前記
第１のインターフェイスは前記マトリックス状に配列さ
れた画素の水平方向に１ライン分の画像データを格納す
る第１のラインラッチを有し、該第１のラインラッチを
介して、前記書き込みポートは、選択されたビット線へ
前記１ライン分のデータを出力し、前記第２の読み出し
ポートは、前記表示メモリから、前記１ライン分のデー
タを前記制御手段に出力する。また、前記第１のライン
ラッチには、前記第１のラインラッチにラッチされた画
素データの中に、前記表示メモリへ書き込むべき画素デ
ータを指定する書き込み制御データが画素毎に記憶さ
れ、前記書き込みポートは、該書き込み制御データに指
定された前記第１のラインラッチにラッチされた画素デ
ータを前記表示メモリへ書き込む。

【００２４】また、前記ディスプレイは、複数の画素が
マトリックス状に配列され、前記表示メモリは、複数の
メモリセルが、前記複数の画素のマトリックス配列に対
応するマトリックス状に配列され、前記表示メモリの各
メモリセルには、前記書き込みポートにより、前記ディ
スプレイの対応するマトリックスの画素を駆動する画素
データが記憶され、前記第１の読み出しポートは、ライ
ン単位で第２のラインラッチに画像データをラッチし
て、前記ディスプレイの対応するラインの画素に供給す
る。さらに、前記第１のラインラッチにラッチされた前
記ディスプレイの１ライン分の画素データにおける各画
素データは、前記書き込みポートにより、前記ディスプ
レイの対応する１ラインの画素における対応する各画素
を駆動する画素データとして、前記表示メモリに記憶さ
れる。

【００２５】また、該ドライバ回路においては、前記第
２のインターフェイスは前記マトリックス状に配列され
た画素の水平方向に１ライン分の画像データを格納する
第２のラインラッチを有し、該第２のラインラッチを介
して、前記第１の読み出しポートは、前記表示メモリか
ら、前記１ライン分のデータを前記ディスプレイへ出力
する。好適に、前記第２のラインラッチのビット幅は前
記マトリックス状に配列された画素の水平方向に１ライ
ン分の画像データのビット幅と同じである。好適に、前
記第２のインターフェイスは、前記第２のラインラッチ
に保持された画像データが含んだR、G、Bデータを順次
に選択し、前記画像データを時間分割信号に変換する選
択回路と、ディジタル信号をアナログ信号に変換するデ
ィジタル−アナログ変換手段とをさらに有し、前記選択
回路は、前記画像データが含んだR、G、Bデータを時間
分割した時間分割信号を前記ディジタル−アナログ変換
手段へ出力し、前記ディジタル−アナログ変換手段は該
時間分割信号をアナログ信号に変換して、前記ディスプ
レイへ供給する。また、前記選択回路は、前記表示メモ
リのクロック信号に非同期して、前記第２のラインラッ
チに保持された画素データが含んだR、G、Bデータを選
択して、時間分割信号に変換する。

【００２６】また、本発明の目的を達成するために、本
発明に係るディスプレイは、ディスプレイ画面と、走査
回路と、前述の表示メモリと、上記ドライバ回路とを含
み、前述のドライバ回路と表示メモリの効果を奏する。

【００２７】

【発明の実施の形態】以下に、本発明に係る表示メモ
リ、ドライバ回路、及びそのドライバ回路を用いたディ
スプレイの実施の形態について、添付の図面を参照して
述べる。第１の実施形態 図１は本発明に係るディスプレイ１の第１の実施形態の
全体構成図である。ここでは、液晶ドライバ、及びその
液晶ドライバ回路を用いた液晶ディスプレイを例として
説明する。図１に示す液晶ディスプレイ１において、装
置全体の動作を制御するプロセッサ(CPU)２、液晶ドラ
イバ３、画像を表示する表示画面４（液晶ディスプレイ
の場合は、液晶パネル４となる）、液晶パネル４の水平
方向にアドレスが与えられた画素の行を選択して各画素
に電圧を印加してオンにする走査回路５が含まれる。

【００２８】液晶ドライバ３は、表示メモリ７、CPU2か
らの画素毎のデータを受けて、表示メモリ７に書き込
み、または、表示メモリ７に記憶された画素データを読
み出すCPU側インターフェイス(CPU I/F)６、及び表示
メモリ７が出力した赤(Red)、緑(Green)、と青(Blue)色
を含む画素データを受けて、液晶パネル４に出力して表
示するパネル側インターフェイス(LCD I/F)８を有す
る。

【００２９】CPU側インターフェイス(CPU I/F)６は、C
PU2からの画素のデータを溜めるデータラッチ９と、セ
レクタ回路１０とを有する。パネル側インターフェイス
(LCD I/F)８は、メモリの出力をバッファーするデータ
ラッチ１１、セレクタ回路１２、および表示する画像デ
ータをディジタル信号からアナログ信号に変換して、液
晶パネル４の画素に出力するディジタル−アナログ変換
器(DAC)１３を含む。

【００３０】画像を液晶パネル４に表示するために、CP
U2から画素ごとのデータが転送され、CPU I/F ６のデ
ータラッチ９で液晶パネル４の水平方向に１ライン分ま
で溜められてから、その１ライン分のデータは同時に表
示メモリ７に転送される。表示メモリ７から、液晶パネ
ル４の水平方向に１ライン分の画素データは同時に出力
されてLCD I/F ８のデータラッチ１１にラッチされ、そ
して同時に液晶パネルに画素データに応じた電圧を印加
する。これによって、画素データは画面に表示される。

【００３１】本実施形態で、表示メモリ７は、たとえ
ば、シングルポートSRAMにより構成されている。図２に
示すように、表示メモリ７は、メモリセル２１、第１の
読み出し回路としてのセンス・アンプ２２、第２の読み
出し回路としてのセンス・アンプ２３、書き込み回路２
４、ビット線対２５aと２５ｂ、およびワード線２６を
有する。図２において、表示メモリ７のメモリセル２１
は、入出力同士が接続された２つのインバータ２９aと
インバータ２９ｂ、アクセストランジスタとしてのNMOS
トランジスタ２７a、２７ｂを有し、インバータ２９aの
出力とインバータ２９ｂの入力との接続点により第１の
記憶ノード２８aが構成され、インバータ２９aの入力と
インバータ２９ｂの出力との接続点により第２の記憶ノ
ード２８ｂが構成されている。ビット線２５aは、NMOS
トランジスタ２７aを介して、第１の記憶ノード２８aに
接続され、ビット線２５ｂは、NMOSトランジスタ２７ｂ
を介して、第２の記憶ノード２８ｂに接続されている。
そして、メモリセル２１のNMOSトランジスタ２７a、２
７ｂのゲートは共通のワード線２６に接続されている。
液晶パネル４へデータを出力する時に、センス・アンプ
２２を用いてメモリ７から画像データを読みだす。セン
ス・アンプ２３は、CPU2がメモリ７からデータを読み出
す際に使用する。CPU2が書き込み回路２４を用いて、メ
モリ７へデータを書き込む。RC1、RC2はセンス・アンプ
２２、２３の制御信号(sense amplifier control)を示
し、RD1、RD2はセンス・アンプ２２、２３の出力データ
(read data)を示している。WC、WDは書き込み回路２４
の制御信号(write control)、およびメモリセル２１へ
書き込みデータ(write data)を示す。書き込み回路２４
は、直列に接続されたローレベルでアクティブの制御信
号WCに動作する第１のドライバ２４a、２４ｂを有す
る。

【００３２】本実施形態の表示メモリ７は、たとえば、
液晶ドライバ３に内蔵する専用のSRAMである。図２に示
されているように、メモリセル２１の構成素子として、
表示時の読みだしセンス・アンプ２２とCPU2がメモリセ
ルからデータを読み出すためのセンス・アンプ２３は、
両ビット線２５a、２５ｂにそれぞれ接続しており、セ
ンス・アンプ２２と２３は各々独立に読みだしの制御が
できる。センス・アンプ２３と書き込み回路２４は同時
に動作できる、つまり、書きながら、読み出すことが可
能である。

【００３３】次は、上記表示メモリ７の動作を説明す
る。１対のCMOSインバータ２９a、２９ｂに、例えば、V
_DD=3.3Vの駆動用電源電圧を印加する。該CMOSインバー
タ対２９a、２９ｂは双安定のフリップフロップ回路で
あり、その双安定状態のうち、例えば、ノード２８aが
高レベルで、ノード２８ｂが低レベルの時、データ
“１”を記憶していると定義し、逆に、ノード２８aが
低レベルで、ノード２８ｂが高レベルの時、データ
“０”を記憶していると定義する。

【００３４】メモリセル２１に記憶されたデータを読み
出す時は、まず、走査回路５がメモリセルマトリックス
を走査し、図示しないロー（Row、 行）アドレスデコー
ダに指定されたワード線、例えば、ワード線２６が選択
され、電圧が印加されて、NMOSトランジスタ２７a、２
７ｂを導通状態になる。ビットごとに読み出す場合は、
図示しないカラム（column、 列）アドレスデコーダに
より、さらに読み出すべきメモリセル、例えば、メモリ
セル２１、を指定し、この時は、読出し制御信号RC1、
或は、RC2が高レベルとなり、センス・アンプ２２、或
は、センス・アンプ２３をオンにする。ラインごと、或
いは、複数メモリセルごとに読み出す場合は、図示しな
い手段で、例えば、メモリセル２１を含み、読み出すべ
きメモリセルライン、又は、複数メモリセルを指定す
る。NMOSトランジスタ２７a、２７ｂが導通状態になっ
ているので、ノード２８aと２８ｂの状態はそれぞれビ
ット線対２５aと２５ｂに接続されたセンス・アンプ２２
と２３に伝わる。

【００３５】メモリに記憶されているデータを液晶パネ
ルへ出力する場合、読出し制御信号RC1が高レベルとな
り、センス・アンプ２２がオンとなり、そして、メモリ
セル２１の現在の状態、即ち、ノード２８aに記憶され
た“１”または“０”は、センス・アンプ２２から取り
出される。CPU2からメモリに記憶されているデータを読
み出す場合は、読出し制御信号RC2が高レベルになり、
センス・アンプ２３がオンとなり、そして、ノード２８
ｂに記憶されたノード２８aと相補的な値“０”または
“１”が、センス・アンプ２３に反転されて、ノード２
８aと同じ値のデータが取り出される。

【００３６】CPU2からメモリセル２１にデータを書き込
むときは、以上のようにメモリセル、または、複数のメ
モリセルを選択し、ワード電圧を印加し、NMOSトランジ
スタ２７a、２７ｂを導通状態にする。選択されたメモ
リセルの書きこみ制御信号WCが低レベルとなり、書き込
み回路２４がオンとなる。図２に示すように、書き込み
回路２４は第1の書き込みドライバ２４aと第２の書き込
みドライバ２４ｂを有し、書き込み回路２４に入力され
た書きこみデータWDは、まず第２の書き込みドライバ２
４ｂに反転されて、オンとなっているNMOSトランジスタ
２７ｂを介して、記憶ノード２８ｂに記憶される。第２
の書き込みドライバ２４ｂの反転された出力は第１の書
き込みドライバ２４aに入力されてさらに反転されて、
オンとなっているNMOSトランジスタ２７aを介して、記
憶ノード２８aに記憶される。例えば、書きこみデータW
Dの値は１の場合は、第２の書き込みドライバ２４ｂの
出力で０になって、記憶ノード２８ｂに記憶される。第
２の書き込みドライバ２４ｂの出力０は第１の書き込み
ドライバ２４aに入力されて、１が出力され、記憶ノー
ド２８aに記憶される。書きこみデータWDの値は０の場
合も同じように、記憶ノード２８aに０が記憶され、記
憶ノード２８ｂに１が記憶される。

【００３７】図３は上記の表示メモリ７を内蔵した液晶
ドライバ３の要部を示す。図３において、図１と同じ構
成成分には同じ番号を用いる。図３には、CPU側のイン
ターフェイス回路(CPU I/F)は６で示され、データラッ
チ９、セレクタ１０等を含む。７は本実施形態の表示メ
モリ、８は液晶パネル表示用のインターフェイス回路を
それぞれ示す。表示用のインターフェイス８は、データ
ラッチ１１、セレクタ１２、DAC １３等の回路を含む。
３４、３５はそれぞれメモリ７が出力した画像データを
液晶パネルへ転送するためのデータバス、CPU2がメモリ
７へデータを転送するためのデータバスである。

【００３８】図３は示す液晶ドライバ３は次のように動
作する。CPU2は表示メモリ７へ画素データを書き込む場
合は、CPU2は表示する画像データをピクセルごとに表示
メモリ７へ送る。その画素ごとに送られた画素データは
まずデータラッチ９に溜められる。データラッチ９に所
定ビット数まで溜められたデータがセレクタ１０に出力
され、選択されて、データバス３５を経由して、表示メ
モリ７に書き込まれる。或いは、CPU2は表示メモリ７に
記憶された画素データを読みだす場合は、表示メモリ７
に記憶された画素データは所定ビット数単位でデータバ
ス３５を経由して、セレクタ１０を介して、データラッ
チ９に保持され、そして、そのデータラッチ９に保持さ
れたデータが画素ごとにCPU2に読み出される。

【００３９】表示メモリ７に記憶された画素データを読
み出して液晶パネルに表示する場合は、表示メモリ７に
記憶された画素データは所定ビット数単位で、データバ
ス３４を経由して、データラッチ１１に保持される。そ
して、データラッチ１１に保持されたデータがセレクタ
１２に出力され、セレクタ１２により、各画素データの
R、G、B部分が所定の方式で順次に選択され、ディジタ
ル−アナログ変換器(DAC)１３へ出力され、さらに液晶
パネルの画素に出力される。

【００４０】本実施形態において、データバス３４は液
晶パネルの水平方向の１ライン分に必要なデータ数を有
する。１ライン分のデータ数は１ライン分の画素数×色
(ビット数)で計算できる。具体的に、１ライン分の画素
数が１７６ピクセル(pixel)、色が１８ビット（R、G、B
各６ビット）の場合に、３１６８ビットの出力データバ
スになる。データバス３５のビット数は、データバス３
４と同様に、１ライン分のデータビット数を有し、画素
数が１７６ピクセル(pixel)、色が１８ビットの場合の
場合には、３１６８ビットになる。

【００４１】図３及び上記のように、表示メモリ７は、
２つの読みだしポートと１つの書き込みポートを有し、
１つの読みだしポートとその１つの書き込みポートを、
CPU2からのアクセスに割り当て、他方の読みだしポート
を液晶パネル４に画素データを表示用に割り当ててい
る。CPU2から表示メモリへの読みだしと書き込みアクセ
スは、表示メモリから液晶パネルへの読みだしアクセス
が独立に制御され、同時に行うことができる。

【００４２】さらに、CPU2の表示メモリ７への読みだし
および書き込みアクセスと表示メモリ７から液晶パネル
４への読みだしアクセスは、表示メモリ７の動作を制御
するクロック信号の高レベル期間と低レベル期間にそれ
ぞれ割り当てており、CPU2からのアクセスおよび液晶パ
ネル４への読みだし動作は互いに干渉せず、並行に行わ
れる。

【００４３】図４は以上の動作を示すタイミングチャー
トである。図４においては、(A)は表示を行なう時の読
みだしアクセスのアドレス信号DRAを示す、DRAは１行表
示毎に１回発生する。(B)はCPU2が表示メモリ７へアク
セスする為のアドレス信号CAAを示す。(C)は表示メモリ
７のクロック信号MCLKを示す。MCLKの高レベル期間は、
CPU2が表示メモリ７へアクセスする期間であり、この期
間において、CPU2が表示メモリ７から画像データを読み
だし、または、CPU2が表示メモリ７へ画像データを書き
込む。MCLKの低レベル期間は、表示の為の読み出し期間
に使用する。この期間において、表示メモリ７に記憶さ
れた画像データを読みだし、液晶パネルの画素へ出力す
る。(D)は表示の為の読みだし期間を示す信号DRを示
す。表示メモリ７のクロック信号MCLKが低レベルの期間
に表示メモリからの読み出しを行う。(E)はCPU2が表示
メモリ７から読み出す期間を示す信号CRを示す、表示メ
モリ７のクロック信号MCLKが高レベルの期間にCPU2が表
示メモリから読み出しを行なう。(F)はCPU2が表示メモ
リ７へ書き込む期間を示す信号CWを示し、表示メモリ７
のクロック信号MCLKが高レベルの期間にCPU2が表示メモ
リへ書き込む。

【００４４】本実施形態によれば、液晶ドライバ内蔵の
専用表示メモリでは、各メモリセルはCPU用と表示用の
２つの読みだしセンス・アンプをビットラインの両端に
装備し、また、CPU用の書き込みドライバを設けること
によって、表示ためのアクセスとCPUからの読みだしア
クセス各々独立に制御出来るようになる。それにより、
読みだしポートを２系統、書き込みポートを１系統装備
できるので、それぞれCPUと液晶パネル表示用に割り当
てて、さらに、CPUのアクセスと表示ためのアクセスを
システムクロックの高レベル期間と低レベル期間にそれ
ぞれ割り当てれば、同時にCPUと表示ための読みだしの
動作が並行に行うことができ、重なることはない。即
ち、表示用の動作と描画、及びデータの読みだしを独立
に行なうことができる。これにより、表示為のアクセス
回数が増えた場合でも、描画、読みだしの為の時間が削
減される事はなく、表示の為にCPUが待たされることが
無い。

【００４５】また、本実施形態の表示メモリでは、表示
メモリの反対同士の辺に端子が装備され、両インターフ
ェイスは表示メモリを挟んで配置される。その一方はCP
U側のインターフェイス用、他方は液晶パネル側のイン
ターフェイス用にして、それぞれ表示メモリに直結でき
る。これにより、信号線の引き回しはなく、従来の汎用
のインターフェイスにくらべ配線量を削減でき、配線分
の消費電力を削減できる。また、通常のDual Port SRAM
を使用する場合と比較し、本実施形態のSingle Port SR
AMは大幅にセルサイズを削減できる。

【００４６】第２の実施形態 本実施形態では、消費電力をさらに削減するために、メ
モリの電源を分割して、メモリの異なる画像データ領域
に独立に電力を提供する例を述べる。本実施形態におけ
る表示メモリは、第１の実施形態の表示メモリの構成を
有し、さらに、本実施形態において、該表示メモリが複
数の領域に分離され、各分離された領域または動作モー
ドごとに電源の入り切りが制御される。

【００４７】図５は電源を分割した表示メモリの構成を
示す。図５において、図２と同じ構成成分の一部には同
じ番号を用いている。図５において、５１a、５１ｂ、
５１ｃは図２に示した第１の実施形態に係る表示メモリ
７のメモリセル、５２aと５２ｂはビット線対、５３a、
５３ｂ、５３ｃはワード線、５４a、５４ｂ、５４ｃはN
well、５５a、５５ｂ、５５ｃはP wellを示す。メモリ
セル５１aにおいて、N well ５４a で、PMOSトランジス
タP1とP2が形成され、P well ５５aでは、NMOSトランジ
スタN1、N2、27a、27bが形成される。NMOS N1とPMOS P1
はCMOSインバータ回路２９aを構成し、NMOS N2とPMOS P
2はCMOSインバータ回路２９ｂを構成する。この1対のCM
OSインバータ２９aと２９ｂがフリップフロップ構成に
接続され、双安定のフリップフロップ回路となる。この
１対のCMOSインバータ２９aと２９ｂに、駆動電源ライ
ン５６aにより、駆動電圧V_DDを印加すると、上記双安定
のフリップフロップ回路はノード２８aと２８ｂでは２
つの相補的な安定な状態が保持され、ノード２８aと２
８ｂはデータを記憶できる記憶ノードとなる。例えば、
ノード２８aが高レベルで、ノード２８ｂが低レベルの
時、データ“１”を記憶していると定義し、逆に、ノー
ド２８aが低レベルで、ノード２８ｂが高レベルの時、
情報“０”を記憶していると定義する。

【００４８】このデータを読み出す時は、まず、図示し
ない行アドレスデコーダに指定されたワード線、例え
ば、ワード線５３aにワード線電圧を印加し、NMOSトラ
ンジスタ２７a、２７ｂを導通状態にする。ビットごと
に読み出す場合は、図示しない列アドレスデコーダによ
り、読み出すべきメモリセル、例えば、メモリセル５１
a、５１ｂ、５１ｃを指定し、ワード線の指定とあわせ
て、メモリセル５１aを選択する事となる。ラインご
と、或いは、複数メモリセルごとに読み出す場合は、例
えば、メモリセル５１aを含んだメモリセルライン、又
は、複数メモリセルを指定する。NMOSトランジスタ２７
a、２７ｂが導通状態になっているので、ノード２８aと
２８ｂの状態はビット線対５２aと５２ｂに接続された
図示しない読み出しセンス・アンプに伝わる。

【００４９】メモリに記憶されたデータを液晶パネルへ
出力する場合は、図示しない表示用センス・アンプによ
り、メモリセル５１aの現在の状態を取り出す。また、C
PU2からメモリに記憶されているデータを読み出す場合
は、不図示のCPU2センス・アンプにより、メモリセル２
１の現在の状態を取り出す。

【００５０】また、CPU2からメモリセル５１aにデータ
を書き込むときは、以上のようにメモリセルのライン、
または、複数のメモリセル、または、一つのメモリセル
を選択して、NMOSトランジスタ２７a、２７ｂを導通状
態にし、そして、不図示の書き込みドライバに入力され
た書き込みデータは、該NMOSトランジスタ２７a、２７
ｂを介して、両記憶ノード２８aと２８ｂに記憶され
る。即ち、書き込みデータの値は１に場合は、記憶ノー
ド２８aを高レベル、記憶ノード２８ｂを低レベルに
し、データの値は０に場合は、記憶ノード２８aを低レ
ベル、記憶ノード２８ｂを高レベルにする。メモリセル
５１ｂ、５１ｃは、メモリセル５１aと全く同じ構成を
有し、５１aと同じように動作するので、メモリセル５
１ｂ、５１ｃにおいて、電源以外の各構成成分に、メモ
リセル５１aと同じ番号を用いている。

【００５１】さらに、本実施形態では、図５に示すよう
に、メモリセル５１a、５１ｂ、５１ｃの駆動電源ライ
ン５６a、５６ｂ、５６ｃにそれぞれ電源スイッチング
として機能するPMOSトランジスタTr１、Tr２、およびTr
３が接続されており、メモリセル５１a、５１ｂ、と５
１ｃへの電源の入り切りを制御する。

【００５２】メモリセル５１a、５１ｂ、および５１ｃ
の駆動電源ライン５６a、５６b、および５６ｃが接続さ
れているN we11 ５４a、５４ｂ、５４ｃは互いに分離し
ている。さらに、駆動電源ライン５６a、５６ｂ、５６
ｃは、電源の入り切り用のトランジスタTr１、Tr２、Tr
３を介しメモリセル５１a、５１ｂ、５１ｃのPMOSトラ
ンジスタの駆動電源ライン５６a、５６b、５６ｃへ接続
しているので、メモリセル５１a、５１ｂ、５１ｃへの
電源の供給もお互いに分離されている。図５において、
VDD コントローラ VCTR1、VCTR2、およびVCTR3はトラン
ジスタTr１、Tr２、Tr３のオン/オフを制御し、これに
よって、メモリセル５１a、５１ｂ、と５１ｃの電源の
入り切りを制御する。この制御はVDD コントローラVCTR
1、VCTR2、およびVCTR3の動作モードで設定される。

【００５３】ここで、３つのセルの例を示しているが、
３セル以上の分割の場合でも同様である。また、ここで
各メモリセルに一つの電源スイッチトランジスタを設け
ているが、実際の条件に応じて、メモリの所定領域のメ
モリセルの電源をまとめて制御することは、なんの支障
もない。

【００５４】本実施形態の表示メモリによれば、メモリ
の所定領域ごとに、電源を分離し、電源の入り切りを独
立に制御することによって、使用しない領域のメモリセ
ルのリーク電流を削減することができる。また、メモリ
セルのNwe11を分離することで、使用しないメモリセル
の領域への電源供給をカットする事で消費電力を削減で
きる。

【００５５】第３の実施形態 本実施形態に係る表示メモリは第１実施形態の表示メモ
リと同様な基本構成を有する。ただし、本実施形態にお
いて、表示メモリに記憶された画像データのイメージが
液晶パネルの画面と同じようになるように、表示メモリ
のアドレス配列は液晶パネルの画素配列と対応してい
る。また、表示メモリへの読み出しまたは書き込みアク
セスは画面上の１行分の画素データを単位として行な
う。図６は、本実施形態に係る表示メモリのアドレス配
列および液晶パネルの画素の配列の概略図である。図６
において、ラインline 0 〜 line Nとピクセルpixel 0
〜 pixel Nを添字とする配列でメモリのアドレスアレー
と液晶パネルの画素マトリックスを表現している。メモ
リのアドレスと液晶パネルの画素の配列が同じイメージ
となっている。即ち、メモリのアドレスは液晶パネルの
画素の配列にしたがって分配される。たとえば、メモリ
の１ワードラインに接続されたメモリセルの数、および
１対のビットラインに接続されたメモリセルの数は、液
晶画面の１行の画素数、１列の画素数、及び画素の色の
ビット数によって決められる。

【００５６】メモリのアドレスの配列と液晶パネルの画
素の配列が同じになることによって、ラインline 0 〜
line Nとピクセルpixel 0 〜 pixel Nの添字でメモリに
記憶されたデータのうち、アクセスしたい画素のデータ
を指定できる。CPU2からはラインアドレスとピクセルア
ドレスを指定し、読み出し、書き込みをする。液晶パネ
ルへ表示する場合は、ラインアドレスを指定して１ライ
ン分まとめて読みだす動作を行なう。

【００５７】つぎは、１行の画素データを単位として読
み出しまたは書き込み動作について具体的に述べる。図
７はライン毎に表示メモリへアクセスする構成を示す。
図７において、７１は複数の表示用センス・アンプ、７
２は液晶パネル１ライン分のメモリセル、７３は複数の
CPU用の書き込みドライバ、７４は複数のCPU用のセンス
・アンプをそれぞれ示す。液晶パネルの１ライン分のメ
モリセル７２は、読み出しおよび書き込みの時は転送デ
ータの単位となり、この量のデータで読み出しおよび書
き込みを行なう。表示用センス・アンプ７１は液晶パネ
ルの１行の画素分の数を装備している。表示メモリに記
憶されたデータを読み出して液晶パネルに出力する時
に、これらのセンスアンプは一度に全部動作する。CPU
用書き込みドライバ７３は、表示用センス・アンプ７１
と同数で装備されている。CPU2が表示メモリに記憶され
たデータを読み出す時は、これらの書き込みドライバ７
３も同時に全部動作する。CPU用センス・アンプ７４は、
表示用センス・アンプ７１、また、CPU用書き込みドライ
バ７３と同数で装備されている。CPU2が表示メモリにデ
ータを書き込む時は、これらのセンス・アンプは同時に
全部動作する。なお、書き込み時の書き込みドライバ
は、後述のビット毎の書き込み制御信号に従い、必要な
箇所(ビット、或いは、所定の複数のビット)に同時に書
き込むことができる。

【００５８】本実施形態では、液晶パネルとメモリアド
レス配列を同一の添字で取り扱うことが出来る単純なマ
ッピングにした事により、アドレスと液晶パネルの画素
との対応をとる為の計算が必要なくなり、かつ、いろい
ろな画素数の液晶パネルへの対応が簡単にとれる。ま
た、１ライン分表示させる為のメモリの読みだし回数は
１回ですませる事ができる。また、CPU2からのアクセス
も１行単位で行い、その中からピクセル情報にアクセス
できる回路を有している。即ち、メモリの動作は１ライ
ン分のアクセスを基本とする。これによりメモリ動作回
数を削減し、低消費電力を実現できる。

【００５９】第４の実施形態 従来の表示メモリでは、所定のビットを書き込みたい場
合には、リード・モディファイト・ライトが必要だっ
た、即ち、データを書き換える前に予めデータを読み出
し、書き換えたくないデータをマスクしながら書き換え
るビットを変更し、メモリへ書き込む。本実施形態で
は、前述の表示メモリの上に、ビット方向でメモリセル
を指定する列デコーダと書き込み動作を制御する書き込
み信号を設け、任意の１メモリセルの選択、および任意
のビットのみ書き込みを可能とする表示メモリを説明す
る。本実施形態における表示メモリは、第１実施形態の
表示メモリの基本構成を有する。

【００６０】図８は、本実施形態に係る表示メモリの要
部を示す。図８において、図２と同じ構成成分の一部は
同じ番号を用いている。図８において、８１a、８１ｂ
はメモリセル、８２はメモリの行デコーダ、８３a、８
３ｂはメモリセル８１a、８１ｂのライトドライバをそ
れぞれ示す。また、８４a、８４ｂは列デコーダ、８５
は読み出し行アドレスラッチ、８６は画素アドレス・ラ
ッチ、８７は書き込みデータラッチを示す。８８aと８
８ｂ、８８ｃと８８ｄはそれぞれメモリセル８１aと８
１ｂのビット線対を示し、８９はメモリセル８１aと８
１ｂ共通のワード線を示している。図８において、メモ
リセル８１aは、入出力同士が接続された２つのインバ
ータ２９aとインバータ２９ｂ、アクセストランジスタ
としてのNMOSトランジスタ２７a、２７ｂを有し、イン
バータ２９aの出力とインバータ２９ｂの入力との接続
点により第１の記憶ノード２８aが構成され、インバー
タ２９aの入力とインバータ２９ｂの出力との接続点に
より第２の記憶ノード２８ｂが構成されている。ビット
線８８aは、NMOSトランジスタ２７aを介して、第１の記
憶ノード２８aに接続され、ビット線８８ｂは、NMOSト
ランジスタ２７ｂを介して、第２の記憶ノード２８ｂに
接続されている。そして、メモリセル８１aのNMOSトラ
ンジスタ２７a、２７ｂのゲートは共通のワード線８９
に接続されている。書き込み回路８３aは、直列に接続
されたローレベルでアクティブの列デコーダ８４aの出
力からなる制御信号で動作する第１のドライバ２４a、
２４ｂを有する。行アドレスデコーダ８２は、読み出し
行アドレスラッチ８５の行アドレスデータに基づいて、
所定のメモリセル行の共通のワード線にワード線電圧を
出力し、NMOSトランジスタ２７a、２７ｂを導通状態と
する。画素アドレス・ラッチ８６の列アドレスデータに
基づき、列アドレスデコーダ８４aの出力が反転され、
ビット方向で書き込むべきメモリセル列の書き込みドラ
イバ２４a、２４ｂに入力し、作動させる。書き込み信
号WRTが列デコーダ回路８４a、８４ｂに入力され、WRT
信号が高レベルの場合のみ、列デコーダ８４a、８４ｂ
が作動する。

【００６１】次は、以上の構成を有するメモリの動作に
ついて述べる。CMOSインバータ対２９aと２９ｂに駆動
電圧V_DDを印加すると、双安定フリップフロップ回路で
ある２９aと２９ｂはノード２８aと２８ｂでは２つの相
補的な安定な状態が保持され、ノード２８aと２８ｂは
データを記憶できる。例えば、ノード２８aが高レベル
で、ノード２８ｂが低レベルの時、データ“１”を記憶
していると定義し、逆に、ノード２８aが低レベルで、
ノード２８ｂが高レベルの時、データ“０”を記憶して
いると定義する。

【００６２】NMOSトランジスタ２７a、２７ｂが導通状
態になっているので、ビット線対８８aと８８ｂを介し
て、ノード２８aと２８ｂはライトドライバ８３aに接続
され、データの書き込みができる。たとえば、CPU2から
メモリセル８１aにデータを書き込むときは、読み出し
行アドレスラッチ８５の行アドレスデータに基づいて、
行アドレスデコーダ８２が、たとえば、ワード線８９を
選択し、ワード線８９に電圧を印加し、NMOSトランジス
タ２７a、２７ｂが導通状態となる。次は、画素アドレ
ス・ラッチ８６の列アドレスデータに基づき、列アドレ
スデコーダ８４aがビット方向で書き込むべきメモリセ
ルを指定する、例えば、メモリセル８１aを指定したと
する。ワード線の指定とあわせて、メモリセル８１aを
選択する事となる。

【００６３】本実施形態では、メモリセルへの書き込み
動作を制御する書き込み信号WRTを列デコーダ回路８４
a、８４ｂに入力され、WRT信号が高レベルの場合のみ、
列でコーダ８４a、８４ｂにより指定されたメモリセル
への書き込みは可能である。例えば、上記のように、メ
モリセル８１aが選択され、WRT信号が高レベルの場合
は、列デコーダ素子８４aの出力は低レベルとなり、ラ
イトドライバ８３aを動作可能にする。したがって、書
き込みデータラッチ８７に保持されたデータを、行デコ
ーダ８２と列デコーダ８４で指定したメモリセル８１a
に書き込むことができる。図８に示すように、書き込み
ドライバ８４aは第1の書き込みドライバ２４aと第２の
書き込みドライバ２４ｂを有する。書き込みデータラッ
チ８７に保持されたデータは次々に書き込みドライバ８
４aに入力され、その各ビットのデータはまず第２の書
き込みドライバ２４ｂに反転されて、オンとなっている
NMOSトランジスタ２７ｂを介して、記憶ノード２８ｂに
記憶される。第２の書き込みドライバ２４ｂの反転され
た出力は第１の書き込みドライバ２４aに入力されてさ
らに反転されて、オンとなっているNMOSトランジスタ２
７aを介して、記憶ノード２８aに記憶される。例えば、
書きこみデータの値は１の場合は、第２の書き込みドラ
イバ２４ｂの出力で０になって、記憶ノード２８ｂに記
憶される。第２の書き込みドライバ２４ｂの出力０は第
１の書き込みドライバ２４aに入力されて、１が出力さ
れ、記憶ノード２８aに記憶される。書きこみデータの
値は０の場合も同じように、記憶ノード２８aに０が記
憶され、記憶ノード２８ｂに１が記憶される。

【００６４】一方、WRT信号が低レベルの場合には、メ
モリセル８１aを指定しているデコーダ素子８４aの出力
は高レベルとなり、メモリセル８１aのライトドライバ
８３aは動作不可となり、したがって、書き込みデータ
ラッチ８７に保持されたデータを、行デコーダ８２と列
デコーダ８４で指定したメモリセル８１aに書き込むこ
とができない。

【００６５】メモリセル８１ｂも同じように動作する。
本実施形態の表示メモリはビット毎の書き込み制御信号
（書き込み信号）を有し、この制御信号に基づいて、CP
U2は表示メモリへ任意の１ビットのみを書き込むことが
できる。従来の表示メモリと比較すれば、予め読む動作
をする事なく同様の効果を書き込む動作のみで実現して
いる。リード・モディファイト・ライトを必要としない
書込み方式により、メモリの動作回数を削減できる。こ
れにより、メモリの消費電力を削減できる。

【００６６】第５の実施形態 すでに述べたように、本発明の表示メモリでは、メモリ
を挟んで、メモリの反対同士の辺に端子が配置されてい
るので、一方の端子をCPU用に、もう一方の端子を液晶
パネル用に配置出来る。本発明の液晶ドライバにおい
て、CPU用インターフェイスと液晶パネル用インターフ
ェイスは表示メモリを挟み、表示メモリの両端に配置さ
れる構成を有する。表示メモリとCPU2の間に、CPU用の
インターフェイス、表示メモリと液晶パネルとの間に、
液晶パネル用のインターフェイスを有する。

【００６７】本実施形態は、CPU用インターフェイスと
表示メモリとのデータ転送に関する。図９は本実施形態
に係る液晶ドライバのCPU側の一部の概略回路構成を示
す。図９において、９１はラインラッチ回路、９２はセ
レクタ回路、９３はデータバス、９４は表示メモリであ
る。CPU2またはロジック回路から画素ごとに画像デー夕
が送られてくる。その画素ごとに送られた画素データは
まずデータラッチ９１に溜められる。データラッチ９１
に液晶パネルの１ライン分のデータを溜めたら、そのデ
ータがセレクタ９２に出力され、選択されて、データバ
ス９３を経由して、表示メモリ９４に書き込まれる。或
いは、CPU2は表示メモリ９４に記憶された画素データを
読みだす場合は、表示メモリ９４に記憶された画素デー
タは１ライン分のデータを単位として、データバス９４
を経由して、セレクタ９２を介して、データラッチ９１
に保持され、そして、そのデータラッチ９１に保持され
たデータが画素ごとにCPU2に読み出される。表示メモリ
９４のデータは液晶パネル側へ読み出され表示される。

【００６８】ラインラッチ９１のビット幅は表示画面の
水平方向に１ライン分の画像データのビット幅と同じで
ある。例えば液晶パネルのサイズが176ピクセル×240行
であり、R、G、B三色はそれぞれ６ビットで表し、26万
色表示可能な場合、必要なメモリの容量は、176×3×6
×240で760320ビットとなり、ラインラッチ９１のデー
タ容量及びビット幅は、176×3×6×1で3168ビットとな
る。データバス９３も同じビット幅を有する。

【００６９】図１０は、図９の回路構成によるライン単
位の書き込み動作のタイミングチャートを示す。図１０
において、(A)はCPU側から送られた１ピクセル分の画像
データDATA、(B)と(C)は、表示メモリ９４におけるＸ方
向（列方向）のアドレスおよびＹ方向（行方向）のアド
レスADD-XとADD-Yを示す。(D)はCPU2からラインラッチ
９１への書き込み命令XLATW、（E）はラインラッチ９１
から表示メモリ９４への書き込み命令XRAMW、(F)はラッ
チデータをそれぞれ示す。なお、ラインラッチ９１の格
納データをCPU側へ読み出すことも可能である。CPU側か
らは１ライン分の画像データはピクセルずつＸアドレス
を指定しながら入力される。このとき、XLATWは“L”を
入力し、各ピクセルの画像デー夕はラインラッチ９１内
のＸアドレスに対応した位置に順次格納される。1ライ
ン分の画像データがラインラッチ９１に格納された後、
Ｙアドレスを指定してXRAMWを“L”にすると、ラインラ
ッチ９１に格納された１ライン分の画像データが表示メ
モリ９４のＹアドレスで指定した位置に書き込まれる。

【００７０】ラインラッチ９１から表示メモリ９４への
読み出し命令をXRAMRとする。図１１は、図９の回路構
成によるライン単位の読み出し動作のタイミングチャー
トを示す。図１１において、 (A)と(B)は、表示メモリ
９４におけるＸ方向（列方向）のアドレスおよびＹ方向
（行方向）のアドレスADD-XとADD-Yを示す。(C)はライ
ンラッチ９１からの読み出し命令XLATR、（D）ラインラ
ッチ９１から表示メモリ９４への読み出し命令XRAMR、
(E)はラッチデータ、(F)は読み出した１ピクセル分の画
像データDATAをそれぞれ示す。CPU側から、表示メモリ
９４の読み出したい位置のＹアドレスを指定してXRAMR
を“L”にすると、表示メモリ９４内のＹアドレスで指
定した位置のデータが読み出され、1ライン分のデー夕
がラインラッチ９１に格納される。ラインラッチ９１に
1ライン分のデータが格納された後は、XLATRを“L”に
して１ピクセルずつＸアドレスを指定してラインラッチ
９１に格納されたデー夕を読み出す。このようにして、
１ライン単位でメモリへ読み出しと書き込みアクセスす
ることができる。

【００７１】表示メモリとCPU2との間に1ライン分のラ
インラッチを備えることによって、表示メモリへの読み
出しと書き込みの操作を1ライン分同時に行なう、これ
によって、表示メモリへのアクセス回数を削減する。表
示メモリの動作消費電力はアクセス回数に比例している
ため、低消費電力化を実現することができる。

【００７２】第６の実施形態 本実施形態に係る液晶ドライバにおいて、前記第５の実
施形態の構成に基づいて、液晶パネル上の画素の配列と
表示メモリのアドレスの配列とラインラッチ内データの
アドレスとが１対１に対応させ、さらに、ラインラッチ
から表示メモリへピクセルごとに書きこみができる。本
実施形態の液晶ドライバにおいて、液晶パネル上の画素
の配列と表示メモリのアドレスの配列とが１対１に対応
している点は、第３実施形態に述べた表示メモリと同様
である。即ち、液晶パネル上のＸ（列）、Ｙ（行）座標
に対応した、Ｘ方向、Ｙ方向アドレスを持つ表示メモリ
を設け、表示パネル上のＸ、Ｙ座標と表示メモリのＸ方
向、Ｙ方向アドレス位置を１対１で対応づける。

【００７３】次は、図１２、図１３を用いて、図１０の
タイミングチャートを参照しながら、本実施形態の液晶
ドライバにおいて、ラインラッチから表示メモリへピク
セルごとに書きこみ動作を説明する。図１２は、ピクセ
ル毎に書き込む動作を示す。図１２において、１２１は
CPU2またはロジック回路から送られてくる画像デー夕の
データバス(１ピクセル分のデータピット数)、１２２は
ラインラッチ、１２３はラインラッチ１２２から表示メ
モリにデータを読み出し或は書き込みするためのデータ
バス(1ライン分のデータピット数)、１２４は表示メモ
リ、１２５は表示メモリのデータを表示するために液晶
パネル側へ送るデータバスをそれぞれ示す。表示メモリ
１２４は図示しない液晶パネル上のＸ、Ｙ座標に対応し
たＸ方向、Ｙ方向アドレスを持ち、Ｘ方向、Ｙ方向のサ
イズは、１画面分のＸ方向、Ｙ方向データサイズを持っ
ている。ラインラッチ１２２は不図示CPU2からの１ライ
ン分のデー夕を格納し、このラインラッチ１２２のＸ方
向位置とメモリ１２５内のＸ方向アドレス、画面上のＸ
座標がそれぞれ１対１で対応している。

【００７４】次は、表示メモリ１２４のアドレス(05H、
03H)に画像デー夕を書き込む動作を例として述べる。ま
ず、CPU側から画像デー夕とＸアドレス(05H)を指定して
書き込みを行なうと(即ち、図１０ではXLATW="L")、ラ
インラッチ１２２上のアドレス05Hが示す位置に画像デ
ー夕が格納される。同時にラインラッチ１２２に画像デ
ー夕が書き込まれた後、XRAMW = "L"としてYアドレス(0
3H)を指定すれば、メモリ内の(05H、03H)のアドレス位
置に１画素のカラーデー夕が書き込まれる。

【００７５】次は、図１３により、上記のピクセルごと
に表示メモリ１２４へ書き込む動作を実現する手法を述
べる。図１３では、１３１は表示メモリの一部であり、
１３２はラインラッチである。ラインラッチ１３２にお
いて、１３３は１ピクセルが占める記憶領域であり、１
３４はピクセルごとに設けた書き込みフラグ(WRITE FLA
G)である。図１３に示すように、ラインラッチ１３２
で、各ピクセルのアドレスに対して、ラインラッチ１３
２から表示メモリ１３１へデータを書き込むための書き
込みフラグが設けられており、CPU側からラインラッチ
１３２に書き込みがあったピクセルだけWRITE FLAGが立
つ(つまり、WRITE FLAG = 1)ようになっている。表示メ
モリ１３１へ書き込む時には、WRITE FLAGが１になった
ピクセルだけが書き込まれ、そのため、所望のピクセル
のみを書き込むことができ、まわりのピクセルデー夕に
は影響を及ぼさない。さらに、このWRITE FLAGを用い
て、同一ライン上の任意の複数ピクセルだけを書き換え
ることもできる。ラインラッチ１３２から表示メモリ１
３１へデータを書き込んだ後は、このWRITE FLAGが全て
Oにリセットされる。

【００７６】図１４は以上の動作を示すタイミングチャ
ートである。図１４において、(A)、(B)、(C)、(D)、
(E)、および(F)はラッチ書き込み信号Latch WriteRQ、
ライン書き込み信号Line WriteRQ、書き込みアドレス信
号WriteADR、クロック信号CK、書き込みフラグ信号Writ
e Flag、ワード線信号WLを示す。図１４に示すように、
書き込みアドレス信号WriteADRが示すラインラッチ１３
２のピクセルに書き込みを行なうと、該ピクセルに対し
て、ラッチ書き込み信号Latch WriteRQが高レベルとな
り、つまり、Latch WriteRQ=1。そして、該ピクセルの
書き込みフラグ信号Write Flagがセットされ、即ち、高
レベルとなる(Write Flag = 1)。ラインラッチ１３２の
Write Flag = 1のピクセルに対応するメモリ１３１のピ
クセルに対して、ライン書き込み信号Line WriteRQがセ
ットされ、高レベルとなる、即ち、Line WriteRQ=1。表
示メモリ１３１の書き込みアドレス信号WriteADRがに指
定したワード線WLに電圧を印加し、該ワード線WLに関連
するメモリのピクセルへ書き込みを可能とし、そして、
書き込みが始まる(Write Start)。即ち、表示メモリ１
３１へ書きこむ時には、表示メモリ１３１のラインラッ
チ１３２のWrite Flag = 1のピクセルに対応するピクセ
ル（Line WriteRQ=1）だけにデータを書きこむ。Write
Flagを用いて、同一ライン上の任意の複数ピクセルだけ
を書き換えることもできる。ラインラッチ１３２から表
示メモリ１３１へデータを書き込んだ後(Write End)
は、Write FlagがOにリセットされる。

【００７７】従来は、表示メモリへのread/writeは複数
単位ピクセル毎に行なうため、CPU2から表示メモリへあ
る１ピクセルの書き込みを行ないたい場合に、そのまま
１ピクセル分のデータを書き込もうとすると、まわりの
複数のピクセルまで書き換えてしまうことになる。そこ
で、一度複数単位のピクセルを読み出してから、書き換
えたいピクセルのデータのみをメモリの外で書き換え
て、再度書き換えた複数単位ピクセルをメモリに格納す
るといったリード・モディファイト・ライトシーケンス
を行なっていた。前述のWRITE FLAGをラインラッチに持
たせることで、書き込みたいピクセルのみの書き換えを
行なうことができる。WRITE FLAGをラインラッチにピク
セルごとに持たせることによって、 書き込みたいピク
セルのまわりのピクセルデー夕には何の影響も及ぼさ
ず、所望のピクセルデー夕の書き込みが行なえるため、
従来必要としていた、リード・モディファイト・ライト
シーケンスを不要にした。

【００７８】また、表示メモリの外部で画面上のＸ、Ｙ
座標に対応したメモリアドレスの生成を行なう必要がな
く、CPU側からは画面上のＸ、Ｙ座標をＸ、Ｙアドレス
として指定するだけで画面に対応したメモリの位置にピ
クセル単位で画像デー夕の書き込みを行なうことができ
る。更に、同一ライン上にある複数ピクセルの書き込み
も、ラインラッチと表示メモリとのアクセスが１回で済
む。

【００７９】第７の実施形態 すでに述べたように、本発明の表示メモリでは、メモリ
を挟んで、メモリの反対同士の辺に端子を配置している
ので、一方の端子をCPU用に、もう一方の端子を液晶パ
ネル用に配置出来る。本発明の液晶ディスプレイにおい
て、CPU用インターフェイスと液晶パネル用インターフ
ェイスは表示メモリを挟み、表示メモリの両端に配置さ
れる構成を有する。表示メモリとCPU2の間に、CPU用の
インターフェイス、表示メモリと液晶パネルとの間に、
液晶パネル用のインターフェイスを有する。

【００８０】本実施形態では、表示メモリから液晶パネ
ル用インターフェイスへのデータ転送に関する。図１５
は本実施形態に関わる液晶ディスプレイのパネル側の一
部の回路構成を示す。図１５において、１４１は表示メ
モリ、１４２はデータラッチ回路、１４３はセレクタ回
路、１４４はディジタル−アナログ変換器（DAC）であ
る。１４５は液晶パネル用のデータバスであり、１４５
を経由して、表示メモリ１４１から画素データを図示し
ない液晶パネルに読み出す。ラインラッチ１４２は、画
面上水平方向に１ライン分のデータを格納でき、ビット
幅は１ライン分のビット幅と同じである。例えば液晶パ
ネルのサイズが176ピクセル×240行であり、R、G、B三
色はそれぞれ６ビットで表し、26万色表示可能な場合、
必要なメモリの容量は、176×3×6×240で760320ビット
となり、ラインラッチ１４２のデータ容量及びビット幅
は、176×3×6×1で3168ビットとなる。

【００８１】表示メモリ１４１に記憶された画素データ
を読み出して液晶パネルに表示する場合は、不図示の液
晶パネルの水平方向に１ライン分の画素データを単位と
して、データバス１４５を経由して、データラッチ１４
２に保持される。そして、データラッチ１４２に保持さ
れたデータがセレクタ１４３に出力され、セレクタ１４
３により、各画素データのR、G、B部分が所定の方式で
順次に選択され、ディジタル−アナログ変換器(DAC)１
４４へ出力され、さらに液晶パネルの画素に出力され。
これによって、画素データは画面に表示される。このよ
うに、ラインラッチ１４２は、一定の周期で液晶画面上
の水平方向に１ライン分のデータを表示メモリ１４５か
ら取り込み、DAC１４４へ出力するという一連の動作を
行なう。

【００８２】また、表示メモリ１４５に保持している１
ライン分のデータをラインラッチ１４２へ書きこむ動作
は、表示メモリのクロックに同期して行なう。ラインラ
ッチ１４２に１ライン分のデータを保持した後は、メモ
リ１４５をフリーにできるので、その後の時間をCPU2の
アクセスタイムに割くことができる、その結果、画面を
早く切り替える必要がある動画表示などにも対応でき
る。

【００８３】上記のように、表示メモリを内蔵する液晶
ドライバにおいて、液晶パネル画面上の水平方向に１ラ
イン分を一度に駆動するためには、同時に動作するDAC
のデータを保持するためのラッチ回路が必要である。表
示メモリとDACの間に液晶パネル画面上の水平方向に１
ライン分のデータを保持するのに必要な容量を有するラ
ッチ回路を設けることによって、液晶パネル画面上の水
平方向に１ライン分のデータを一度に読み書きすること
ができるようになり、メモリへのアクセス回数を削減
し、低消費電力化を図ることができる。

【００８４】第８の実施形態 本実施形態に関わる液晶ディスプレイの構成は第７の実
施形態と実質的に同じである、その相違点は、ラインラ
ッチに保持しているデータをディジタル−アナログ変換
器（DAC）へ出力する時に、そのデータを赤（red）、緑
（green）、及び青（blue）三色で時分割して（RGB時分
割）出力することができるセレクタ回路(selector) (以
下、RGBセレクタと称する)が含まれている。図１６は本
実施形態に関わる液晶ディスプレイの要部の構成を示
す。図１６はにおいて、１５０は液晶パネル、１５１は
RGBセレクタ回路、１５２はラインラッチ回路、１５３
は表示メモリから送られてくる画像デー夕のデータバ
ス、１５４はラインラッチ１５２から出力する画像デー
夕のデータバス、１５５は表示メモリ、１５６はセレク
タ回路１５１から出力する画像デー夕のデータバス、１
５７はディジタル−アナログ変換器（DAC）、１５８はR
GBセレクタ１５１により時分割された赤（Red）、緑（G
reen）、及び青（Blue）色を有する画像データをR、G、
Bのパラレールデータに変換するセレクタ回路、１５９
は赤（red）、緑（green）、及び青（blue）色で表す画
素である。

【００８５】以上の構成を有する液晶ディスプレイは次
のように動作する。表示メモリ１５５から送られてくる
画像デー夕は1ライン単位でラインラッチ１５２に出力
され、保持される。ラインラッチ１５２に保持している
データは、水平同期信号(Hsync)に同期して、DAC１５７
へ出力され、その際、画像データのR、G、B成分をRGBセ
レクタ１５１によって、メモリのクロックに対して非同
期に切り替えられ、時分割されて、ディジタル−アナロ
グ変換器（DAC）１５７へ出力される。これによって、
セレクタ１５１の出力端子とDAC１５７の数はラインラ
ッチ１５２のビット幅数の三分の一となる。DAC１５７
から出力された時分割画像データはセレクタ回路１５８
によってR、G、Bデータが分けられ、R、G、Bのパラレー
ルデータになり、画素１５９へ出力され、表示される。

【００８６】例えば、液晶パネル１５０のサイズが176
ピクセル×240行であり、R、G、B三色はそれぞれ６ビッ
トで表し、26万色表示可能な場合、RGBセレクタ１５１
は、ラインラッチ１５２のビット幅と同じ3168ビットの
入力端子を有し、1つのDAC１５７に対し、それぞれ6ビ
ットのR、G、Bデータを時分割で切り替えて出力する。
従って、セレクタ１５１は1056ビットの出力端子を有す
る。

【００８７】ラインラッチ１５２に保持しているデータ
は、水平同期信号(Hsync)に同期して、DAC１５７へ出力
する。その際、カラー画像データのR、G、B成分をRGBセ
レクタ１５１で切り替え、時分割して出力する。従来
は、メモリのデータをDACへ出力する際、RGBを時分割し
て出力することをせず、メモリの出力を１対１でDACと
直結していた。画像データをRGBで時分割して出力する
ことで、ラインラッチ１５２の出力を１対１でDAC１５
７と直結する場合と比較して、DAC１５７の数を三分の
一に減らすことができる。

【００８８】また、ラインラッチ１５２に保持している
データをディジタル−アナログ変換器（DAC）１５７へ
出力する時に、そのカラーの画像データのRGBの切り替
えがメモリのクロックに対して非同期に制御されてい
る。図１７はラインラッチ１５２の出力データのRGB時
分割のタイミングチャートを示す。図１７において、
(A)はメモリのクロック信号、(B)はラインラッチ１５２
の出力データ(3168ビット)、(C)、(D)、(E)は赤（R）デ
ータ、緑（G）データ、青（B）データ、(F)はRGBセレク
タ回路が出力するRGBデータ(1056ビット)を示す。ライ
ンラッチ１５２から出力されたR、G、Bデータは、RGB選
択回路１５１によって、クロックと非同期で時分割信号
に変換され、RGB選択回路１５１同じ端子から出力され
る。ラインラッチ１５２から出力された3168ビットのデ
ータはRGB選択回路１５１の出力端子で1056ビットとな
る。

【００８９】従来は、DACの消費電力をしぼるために、
セットリングタイムを調整する必要がある。DACとメモ
リの動作スピードと異なるため、別々に制御する必要が
ある。しかし、表示メモリのデータをDACへ出力する
際、RGBデータを出力するタイミングが固定されてお
り、データの位相を、DACの特性に合わせ自由に変更す
ることができなかった。本実施形態によって、DACへ出
力するデータのRGBの切り替えをメモリのクロックに対
して非同期で制御できるようにしたことで、DACのセッ
トリングタイムに合わせて調整することができ、割り込
みが入っても読み出し系は、ディスターブされない。ま
た、DACのセットリングタイムに合わせタイミングを調
整できるので、消費電力をしぼることができる。DACと
メモリを別々に制御でき、異なる動作スピードにも対応
できる。さらに、簡単・に入力信号の位相を調整するこ
とができる。DACに出力するデータをRGBで時分割して出
力できるRGB selectorを設けることによって、ラインラ
ッチの出力を１対１でDACと直結する場合と比較して、D
ACの数を大幅に減らし（３分の２）、消費電力を大幅に
削減することができる。

【００９０】次に、上述した実施形態に係る液晶ドライ
バの好適な構成の例について説明する。本液晶ドライバ
は、例えば、シングル・ポート、あるいは、デュアル・
ポート表示メモリ（フレームメモリ）、発振器、タイミ
ングジェネレータ、液晶階調表示用基準電圧源、CPUと
のインターフェイス回路を内蔵した１チップ・ドライバ
ICとする。具体的には、176(H)×3×6(RGB)×240(V)=76
0320ビットのデュアル・ポート・メモリを内蔵し、設定
により120×160ドット、132×176ドット、144×176ドッ
ト、176×240ドットなど画素数の異なる液晶パネルに対
応するように設計される。適用する液晶パネルは、たと
えば、対角の長さは2.2インチ程度であり、水平方向の
ドライバはTFTセレクタと本発明のメモリ内蔵ドライバI
Cを含み、垂直方向のドライバはTFTドライバとなり、CO
F方式、または、COG方式によって実装される。反転方式
としては、1H/1V(VCOM反転)方式を採用する。

【００９１】本液晶ドライバICのロジック系端子は、CP
U インターフェイス用のチップ選択、リード、ライト、
データ・バス、アドレス・バス、リセット、主クロッ
ク、水平同期、垂直同期、シリアル・データ等の端子を
有し、また、液晶パネルコントロール用の端子を有す
る。

【００９２】本液晶ドライバのモードレジスタの設定に
よって、非同期モード、同期モード、カラーモード、ス
クリーンモード、オルタネーションモード、リフレッシ
ュレート、スタンバイモードなどを変更することができ
るとする。

【００９３】詳細に述べると、非同期モードでは、TFT
パネルのスキャンのタイミングとCPUが表示メモリを書
き換えるタイミングは非同期でよい。表示メモリはデュ
アル・ポート・メモリで、CPUがWAITを掛けられること
はない。表示メモリとTFTパネルのスキャンは同期して
いて、内部/外部発振器のクロックによって内蔵表示メ
モリの中身が、1行ずつR、G、B各色ごとにパラレルでD/
A変換回路へ出力される(セルフ・リフレッシュ)パラレ
ルで出力する際に、垂直ドライバのシフト・レジスタの
クロック信号の1周期の前半1/3の期間には青色のデー
タ、中盤1/3の期間には緑色のデータ、後半1/3の期間に
は赤色のデータを出力する。

【００９４】非同期モードのCPUインターフェイス、パ
ラレル・インターフェイスとなる。パラレル・インターフ
ェイスを使わない場合に、シリアル・インターフェイス
を使って、8ビットパラレル・インターフェイスと同じ機
能を果たす、ただし、シリアル・インターフェイスは書
込専用で、読出しはできない。

【００９５】同期モードでは、画像データは画像用クロ
ックと水平同期信号と垂直同期信号とに同期して連続し
て送られる。水平/垂直同期信号を使ってTFTパネルをス
キャンするため、すべてのタイミングはTFTパネルのス
キャンとも同期している。同期モードで、通常時は、画
像データはDAC直前のライン・バッファに直接書込ま
れ、表示メモリの内容は同期モードに切り換え前の情報
が保持される。同期モードでは、画像データは途切れな
く転送されるので、DACにデータを転送するバッファと
データを逐次受け取るバッファが存在し、水平同期信号
(Hsync)周期で交番するライン・バッファにはRGBのデー
タが18ビット幅で入力されるが、出力されるときは、Hs
yncの序盤1/3期間にまずBのデータが6ビット幅でDACに
送られ、つぎにHsyncの中盤1/3期間にGのデータが6ビッ
ト幅でDACに送られ、Hsyncの終盤1/3期間にまずBのデー
タが6ビット幅でDACに送られる。同期モードで、画像デ
ータは一旦表示メモリに取り込まれる、いわゆる、キャ
プチャー方式の画像データ扱い方もある。

【００９６】同期モードのRGBパラレル・バス・インタ
ーフェイスについて述べる。デフォルトで画像信号に同
期した画像信号クロックの立上りで画像データをラッチ
するが、CPUから変更可能となっている。水平同期信号
の極性はデフォルトで負極性(CPUから変更可能)であ
る。水平プランキング期間+映像信号期間で1周期をな
す。垂直同期信号の極性はデフォルトで負極性(CPUから
変更可能)である。垂直プランキング期間+映像信号期間
で1周期をなす。画像信号は、画像クロックでラッチす
る。

【００９７】同期モードのCPUインターフェイスについ
ては、同期モードではシリアル・インターフェイスしか
使用できない。シリアル・インターフェイスは書込専用
で、読出しはできない。シリアル・インターフェイスで
は、パラレル8ビットバス・モードでの動作に準ずる。

【００９８】本液晶ドライバのモード・レジスタの設定
によって、種々のカラー・モード(color mode)を設定で
きる。フル・カラー・モードでは、内蔵6ビットDACを使
って、RGBの6ビットをそれぞれ64段階の電圧に変換、出
力する。

【００９９】リデュースド・カラー・モード(8色モー
ド)では、RGBの6ビットをそれぞれのスペシャル・エフ
ェクト・レジスタの示すページに従って、 ページが1
のときは6ビット中の最上位(MSB)に、ページが2のとき
は上位から2ビット目に、ページが6のときは最下位(LS
B)に従って、接地または出力アンプ用高電圧電源のレベ
ルVCCを出力する。このとき内蔵6ビットDACへの電力供
給はストップする。

【０１００】スクリーン・モード(screen mode)につい
て述べる。フル・スクリーン・モードでは、画面全体を
ステータス・レジスタで指定されたカラー・モードで表
示する。パーシャル・スクリーン・モードでは、ステー
タス・レジスタで指定された部分のみステータス・レジ
スタで指定されたカラー・モードで表示し、それ以外の
部分をスキャンするときは指定されたカラー・モードで
白を表示する。

【０１０１】次は、スタンバイ・モード(standby mode)
について述べる。スタンバイ・モードの移行期間では、
1フィールド周期ごとに1フエーズずつ、モード・レジス
タのスタンバイ・モードの値を参照し、その値に従って
状態遷移するアウェイク・モード(awake mode)からアス
リープ・モード(asleep mode)に移行中に再びアウエイ
ク・モードになった場合は、シーケンスを守りながら復
帰する。本液晶ドライバICは電源投入後、またはハード
ウェア・リセット後アスリープ・モードになっている。

【０１０２】アウエイク・モードでは、アスリープの状
態から、 内蔵発振器の発振開始→ DC/DCコンバータを起動→
パネル・リセット→ コモン電圧のカップリング・コン
デンサの急速充電→ 全面白表示 というシーケンスを実行した後、アウエイク(通常)・モ
ードとなる。

【０１０３】アスリープ・モードでは、アウエイク(通
常)の状態から、 全面白表示→ コモン電圧のカップリング・コンデンサ
の急速放電→ パネル・リセット→ DC/DCコンバータ
を停止→ 内蔵発振器の発振開始 というシーケンスを実行した後、アスリープ・モードと
なる。

【０１０４】表示メモリ・アクセス・モードについて述
べる。表示メモリ・アクセス・モード・レジスタの内容
によって、ポートレイト(縦長)、ランドスケープ(横
長)、通常、ミラー(鏡像)、通常、アップセット(上下反
転)という8種類のシーケンシャル・メモリ・アクセスが
できる。

【０１０５】本液晶ドライバの特殊機能について述べ
る。画像取り込み機能は、動画信号はフレーム・メモリ
・アクセス・レジスタのcaptureが"0"の期間は、フレー
ム・メモリの中身は保持される。 captureが"1"
になると次の垂直同期信号以降の1フレームが、フレー
ム・メモリに取り込まれる。captureが"1"から"0"にな
ると次の垂直同期信号以降に、フレーム・メモリの中身
は保持される。

【０１０６】コモン電圧初期充電機能について、コモン
電圧の出力端子の直流カット用コンデンサを急速充放電
することができる。コモン電圧の出力端子の直流カット
用コンデンサの対向には、DCオフセット端子がつながっ
ており、サグが発生する。表示モードにおいてもサグを
小さく抑えるために、DCオフセット端子は高抵抗となっ
ていて、コンデンサへのDCオフセットの充放電に時間が
かかるようになっている。しかし、電源投入/遮断時に
は、急速にDCオフセットの充放電を行なわないと、初期
状態〜定常状態の移行期間に表示品位が低下する。特
に、放電時には電源遮断後もなおDCオフセットが残ると
残像が表示される、このため急速充放電が必要となる。

【０１０７】リセット機能においては、ハードウェア・
リセットは、CPUと接続されたリセット・ピンからのリ
セット信号によるリセットであり、レジスタ/フレーム
・メモリはリセットされない。ソフトウェア・リセット
は、CPUからのコマンドによるリセット、表示メモリ/一
部のレジスタの内容は保持される。

【０１０８】コントラスト・コントロール機能において
は、黒を多用する表示は消費電力が大きいことから、コ
ントラストを下げ、黒表示を避ける(コントラストの定
義は白の輝度/黒の輝度であるので、この場合のコント
ラストを下げるとは、白の輝度はそのままで黒の輝度を
上げるということ)。 6ビットのRGBデータの場合、00H → 6V振幅でパネルを
充放電 → 黒表示 →電力消費大。20H → 3V振幅でパネ
ルを充放電 → 灰色表示。3FH → 0.4V振幅でパネルを
充電 → 白表示。 そこで、6ビットの2で割って(下位1ビットを捨てて)20H
を足す、 00H → 20H → 3V振幅でパネルを充放電 → 黒表示、20
H → 30H → 1.5V振幅でパネルを充放電 → 灰色表示、
3FH → 3FH →0.4V振幅でパネルを充電 → 白表示。3万
2千色にして、コントラスト低下を実現する。

【０１０９】スクロール機能は、パネル・エンド・メモ
リ・ポインタを制御することによって、フレーム・メモ
リからパネルへ転送するデータを入れ替え、表示上ロー
ルして見えるようにする機能である。専用レジスタによ
りロール開始行、ロール行幅、ロールスピード/方向を
制御できる。

【０１１０】ネガ・ポジ反転(negative-positive inver
sion)機能は、画面上の2点を専用レジスタで指定する
と、2点を対角とする長方形の内部がネガ・ポジ反転す
る機能である。パネル・エンド・メモリ・ポインタを監
視し、指定された範囲内にポインタがある期間は表示メ
モリの出力を反転させてからDACへ送る。

【０１１１】点滅機能は、画面上の2点を専用レジスタ
で指定すると、2点を対角とする長方形の内部が点滅す
る機能である。パネル・エンド・メモリ・ポインタを監
視し、指定された範囲内にポインタがある期間は表示メ
モリの出力と点滅周期カウンタの出力のANDをDACへ送
る。

【０１１２】内蔵DC/DCコンバータ制御機能において
は、CPUから、内蔵DC/DCコンバータの使用/封印を設定
するスイッチ、DC/DCコンバータの各チャンネルのON/OF
Fスイッチが制御できる。

【０１１３】内蔵LEDドライバ制御機能においては、CPU
から、内蔵LEDドライバの使用/封印を設定するスイッ
チ、LEDドライバの電流シンク能力調整(8段階)が設定で
きる。

【０１１４】本液晶ドライバには、多数のレジスタとポ
インタを設け、以上の仕様を実現する。

【０１１５】本発明は以上に説明した実施の形態に限ら
れるものではなく、本発明の要旨を逸脱しない範囲で、
種々の改変が可能である。第1実施形態では、表示メモ
リから画素へデータを出力する第１のアクセスは、表示
メモリのクロック信号の低レベル期間に行ない、外部制
御手段が表示メモリからデータを読出し、及び表示メモ
リへデータを書き込む第２のアクセスは、表示メモリの
クロック信号の高レベル期間に行なうとしたが、第１の
アクセスはクロック信号の高レベル期間に、第２のアク
セスはクロック信号の低レベル期間に行なうとしてもい
い。また、第２実施形態では、メモリセル毎に一つの電
源スイッチトランジスタを設けているが、実際の条件に
応じて、メモリの所定領域のメモリセルの電源をまとめ
て制御してもよい。

【０１１６】

【発明の効果】本発明によれば、表示メモリの両辺に２
系統の読出しポートと１系統の書きこみポートを持たせ
ることにより、通常デュアル・ポートのメモリを使用す
る場合と比較し大幅にセルサイズを削減でき、配線リソ
ースの削減及び配線分の電力を削減できる。また、メモ
リへの表示用アクセスとCPU用アクセスはメモリのクロ
ック信号の高レベル期間と低レベル期間に割り当てるこ
とで、表示の為にCPUの待ち時間を低減できる。電源を
分離してメモリへ駆動電源電圧を供給することで、使用
しないメモリセルの領域への電源供給をカットする事で
消費電力を削減できる。

【０１１７】リード・モディファイト・ライト(Read Mo
dify Write)を必要としないビット毎、または、画素毎
の書き込み方式により、メモリの動作回数を削減でき
る。任意の１ピクセルのみのメモリへのデータ書き込み
がアクセス１回でできるため、リード・モディファイト
・ライトシーケンスが不要となる。画素単位での書き換
えも従来に比べ低消費電力である。

【０１１８】ドライバ回路とメモリ配列との単純なマッ
ピングを可能にした事により、アドレスとディスプレイ
画面の画素との対応をとる為の計算が必要なくなり、か
つ、いろいろな画素数のドライバ回路への対応が簡単に
とれる。画面、メモリのマッピングとラインラッチを対
応させ、任意の１ピクセルのみのメモリへのデータ書き
込みができ、同一ライン上の任意の複数ピクセルのデー
タ書き込みがメモリへのアクセス１回で行なうことがで
き、CPU側からアドレスとして表示画面上のX、Y座標を
指定するだけでよい。

【０１１９】プロセッサと表示メモリとの間にラインラ
ッチを持たせ、1行表示につき1回の読出しで動作させる
ことで、メモリの動作回数を削減し、これにより、メモ
リの消費電力を削減できる。ドライバ回路に内蔵する表
示メモリにおいて、表示メモリとDACの間にLCDパネル画
面上の水平方向に１ライン分のデータを保持するのに必
要な容量を有するラインラッチを装備し、かつ、１ライ
ン分のビット幅と同じビット幅をライン・ラッチに備え
たことによって、画面上の任意の水平方向に１ライン分
のデータを一度に読み書きすることができるようにな
り、メモリのアクセス回数を少なくすることで、消費電
力を削減することができる。メモリに保持している１ラ
イン分のデータを、メモリのクロックに同期して1度に
読み書きすることで、１ライン分のデータを保持した後
の時間をCPUのアクセスタイムに割くことができるた
め、画面を早く切り替える必要がある動画表示などにも
対応できる。

【０１２０】DACに出力するデータをRGBで時分割して出
力できるRGB 選択回路によって、ラインラッチの出力を
１対１でDACと直結する場合と比較して、DACの数を三分
の一に減らすことができ、消費電力を削減することがで
きる。DACへ出力するデータのRGBの切り替えを、メモリ
のクロックに対し非同期で制御できるようにしたこと
で、DACとメモリを別々に制御でき、異なる動作スピー
ドにも対応できる。また、割り込みが入っても読み出し
系は、ディスターブされない、また、簡単に入力信号の
位相を調整することができる。DACのセットリングタイ
ムに合わせタイミングを調整することで、消費電力をし
ぼることができる。

【図面の簡単な説明】

【図１】本発明に係るディスプレイの全体構成図であ
る。

【図２】本発明の第１実施形態に係る表示メモリのメモ
リセルの構成図である。

【図３】本発明の第１実施形態に係るドライバ回路の要
部の構成図である。

【図４】本発明の第１実施形態に係る表示メモリの動作
を示すタイミングチャートである。

【図５】本発明の第２実施形態に係る電源を分割した表
示メモリの構成を示す。

【図６】本発明の第３実施形態に係る表示メモリのアド
レス配列およびディスプレイ画面上の画素の配列の概略
図である。

【図７】本発明の第３実施形態に係る表示メモリへライ
ン単位でへアクセスする構成を示す。

【図８】本発明の第４実施形態に係るビット毎に書き込
むことができる表示メモリの要部の構成を示す。

【図９】本発明の第５実施形態に係るドライバ回路のCP
U側の概略回路構成を示す。

【図１０】本発明の第５実施形態に係るドライバ回路の
ライン単位で書き込む動作のタイミングチャートを示
す。

【図１１】本発明の第５実施形態に係るドライバ回路の
ライン単位で読み出す動作のタイミングチャートを示
す。

【図１２】本発明の第６実施形態に係るドライバ回路の
ピクセル毎に書き込む時の概略回路構成を示す。

【図１３】本発明の第６実施形態に係るドライバ回路に
おいて、ピクセルごとに表示メモリへ書き込むことがで
きる構成を示す。

【図１４】本発明の第６実施形態に係る書き込みフラグ
信号を用いる表示メモリへ画素ごとに書き込む動作のタ
イミングチャートを示す。

【図１５】本発明の第７実施形態に係るドライバ回路の
ディスプレイ画面側の概略回路構成を示す。

【図１６】本発明の第８本実施形態に係るディスプレイ
の要部の構成を示す。

【図１７】本発明の第８本実施形態に係るディスプレイ
において、画像データをRGB時分割するタイミングチャ
ートを示す。

【符号の説明】

１…ディスプレイ、２…CPU、３…ドライバ回路、４…
ディスプレイ画面、５…走査回路、６…CPU I/F、７…
表示メモリ、８…LCD I/F、９…データラッチ、１０…
セレクタ回路、１１…データラッチ、１２…セレクタ回
路、１３…DAC、２１…メモリセル、２２…表示用セン
ス・アンプ、２３…CPU用センス・アンプ、２４、２４a、
２４ｂ…書き込みドライバ、２５a、２５ｂ…ビット
線、２６…ワード線、２７a、２７ｂ…NMOSトランジス
タ、２８a、２８ｂ…記憶ノード、２９a、２９ｂ…CMOS
インバータ、３４…表示用データバス、３５…CPU用デ
ータバス、５１a、５１ｂ、５１ｃ…メモリセル、５２
a、５２ｂ…ビット線、５３a、５３ｂ、５３ｃ…ワード
線、５４a、５４ｂ、５４ｃ…N well、５５a、５５ｂ、
５５ｃ…P well、５６a、５６ｂ、５６ｃ…電源ライ
ン、７１…表示用センス・アンプ、７２…１ライン分の
メモリセル、７３…CPU用センス・アンプ、７４…CPU用
書き込みドライバ、８１a、８１ｂ…メモリセル、８２
…ワードドライバ、８３a、８３ｂ…ライトドライバ、
８４a、８４ｂ…カラムデコーダ、８５…読み出しデー
タラッチ、８６…画素アドレス・ラッチ、８７…書き込
みデータラッチ、８８a、８８ｂ、８８ｃ、８８ｄ…ビ
ット線、８９…ワード線、９１…ラインラッチ回路、９
２…セレクタ回路、９３…データバス、９４…表示メモ
リ、１２１…データバス、１２２…ラインラッチ回路、
１２３…データバス、１２４…表示メモリ、１２５…デ
ータバス、１３１…表示メモリ、１３２…ラインラッ
チ、１３３…ピクセル、１３４…書き込みフラグ、１４
１…表示メモリ、１４２…データラッチ回路、１４３…
セレクタ回路、１４４…DAC、１４５…データバス、１
５０…ディスプレイ画面、１５１…RGBセレクタ、１５
２…ラインラッチ回路、１５３…データバス、１５４…
データバス、１５５…表示メモリ、１５６…データバ
ス、１５７…DAC、１５８…セレクタ回路、１５９…画
素、RC1、RC2…readcontrol、RD1、RD2…読出しデー
タ、WC…write control、WD…書き込みデータ、Tr1、Tr
2、Tr3１…電源スイッチングトランジスタ、VCTR1、VCT
R2、VCTR3…VDDcontroller、WRT…書き込み信号。

───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.⁷ 識別記号 ＦＩ テーマコート゛(参考） Ｇ０２Ｆ 1/133 ５２０ Ｇ０２Ｆ 1/133 ５２０ Ｇ０９Ｇ 3/36 Ｇ０９Ｇ 3/36 Ｇ１１Ｃ 11/41 Ｇ１１Ｃ 11/34 Ｚ 11/413 Ｊ (72)発明者 水田 大士 福岡県福岡市早良区百道浜２丁目３番２号 ソニーセミコンダクタ九州株式会社内 Ｆターム(参考） 2H093 NA06 NA13 NA33 NC02 NC15 NC16 NC24 NC26 NC50 ND39 5B015 JJ03 JJ36 KA09 KA38 KB09 KB33 KB36 KB74 NN01 5C006 AA22 AF82 BB15 BC20 BF02 BF04 BF05 BF24 EB05 FA13 FA47 5C080 AA10 BB05 CC03 DD25 DD26 EE29 EE30 JJ02 JJ03 JJ04

Claims (43)

【特許請求の範囲】
1. 【請求項１】ディスプレイの画素へ供給すべき画素デー
   タを記憶する表示メモリであって、 少なくとも1対のビット線と、 相補的な第１のレベルおよび第２のレベルの状態を保持
   可能な第１の記憶ノード及び第２の記憶ノードを有する
   少なくとも1列のメモリセルと、 前記ビット線対の一方のビット線に出力された前記第1
   の記憶ノードの記憶データを読み出す第１の読み出し回
   路と、 前記ビット線対の他方のビット線に出力された前記第２
   の記憶ノードの記憶データを読み出す第２の読み出し回
   路とを有する表示メモリ。
2. 【請求項２】前記第２の読み出し回路は、前記他方のビ
   ット線に出力された前記第２の記憶ノードの記憶データ
   のレベルを反転させて出力する請求項１に記載の表示メ
   モリ。
3. 【請求項３】前記メモリセルの前記第1及び第２の記憶
   ノードに前記第1のレベルおよび第２のレベルのデータ
   を前記ビット線対の各々に出力し、前記表示メモリに書
   き込む書き込み回路をさらに有する請求項２に記載の表
   示メモリ。
4. 【請求項４】前記表示メモリの動作を制御する制御手段
   と、 少なくとも一つの前記書き込み回路を含む書き込みポー
   トと、 少なくとも一つの前記第1の読み出し回路を含む第1の読
   み出しポートと、 少なくとも一つの前記第２の読み出し回路を含む第２の
   読み出しポートとを有し、 前記第1の読み出しポートは、前記表示メモリに記憶さ
   れたデータを前記ディスプレイへ供給し、 前記第２の読み出しポートは、前記表示メモリからデー
   タを読出し、前記制御手段へ出力し、 前記書き込みポートは、前記制御手段からのデータを、
   前記表示メモリへ書き込む請求項３に記載の表示メモ
   リ。
5. 【請求項５】前記表示メモリのクロック信号の第１のレ
   ベル期間に、前記第1の読み出しポートは、前記第１の
   読み出し回路を介して読み出されたデータを前記ディス
   プレイへ出力する第１のアクセスを行ない、 前記表示メモリのクロック信号の第２のレベル期間に、
   前記第２の読み出しポートは、前記第２の読み出し回路
   を介して読み出されたデータを前記制御手段へ出力し、
   並びに、前記書き込みポートは、前記表示メモリに書き
   込むべき書き込みデータを前記制御手段から入力する第
   ２のアクセスを行なう請求項４に記載の表示メモリ。
6. 【請求項６】前記表示メモリは、書き込み制御信号を受
   けて、書き込むべきメモリセルを選択するビット選択手
   段を有し、 前記書き込み回路は、前記ビット選択手段によって選択
   されたメモリセルの前記第1及び第２の記憶ノードに前
   記第1のレベルおよび第２のレベルのデータを前記書き
   込むべきメモリセルのビット線対の各々に出力する請求
   項３に記載の表示メモリ。
7. 【請求項７】前記表示メモリは、 前記表示メモリの駆動用電源電圧源と、 少なくとも一つのメモリセルの電源電圧供給端と前記駆
   動用電源電圧源とを選択的に接続するスイッチング素子
   とを有する請求項３に記載の表示メモリ。
8. 【請求項８】前記表示メモリの一側部に前記第１のアク
   セス用信号端子が配列され、当該一側部と異なる他側部
   に前記第２のアクセス用信号端子が配列され、 前記第１のアクセス用の第１のインターフェイスと、前
   記第２のアクセス用の第２のインターフェイスとが、前
   記表示メモリを挟んで、それぞれ前記表示メモリの前記
   第１のアクセス用信号端子と前記第２のアクセス用信号
   端子に接続されている請求項５に記載の表示メモリ。
9. 【請求項９】前記第１のインターフェイスは前記マトリ
   ックス状に配列された画素の水平方向に１ライン分の画
   像データを格納する第１のラインラッチを有し、 該第１のラインラッチを介して、前記書き込みポート
   は、選択されたビット線へ前記１ライン分のデータを出
   力し、前記第２の読み出しポートは、前記表示メモリか
   ら、前記１ライン分のデータを前記制御手段に出力する
   請求項８に記載の表示メモリ。
10. 【請求項１０】前記第２のインターフェイスは前記マト
    リックス状に配列された画素の水平方向に１ライン分の
    画像データを格納する第２のラインラッチを有し、 該第２のラインラッチを介して、前記第１の読み出しポ
    ートは、前記表示メモリから、前記１ライン分のデータ
    を前記ディスプレイへ出力する請求項８に記載の表示メ
    モリ。
11. 【請求項１１】前記ディスプレイは、複数の画素がマト
    リックス状に配列され、 前記表示メモリは、複数のメモリセルが、前記複数の画
    素のマトリックス配列に対応するマトリックス状に配列
    され、 前記表示メモリの各メモリセルには、前記書き込みポー
    トにより、前記ディスプレイの対応するマトリックスの
    画素を駆動する画素データが記憶され、 前記第１の読み出しポートは、ライン単位で第２のライ
    ンラッチに画像データをラッチして、前記ディスプレイ
    の対応するラインの画素に供給する請求項８に記載の表
    示メモリ。
12. 【請求項１２】表示メモリに記憶された画像データに対
    応した信号によりディスプレイのマトリックス状に配列
    された画素を駆動するドライバ回路であって、 前記表示メモリは、 少なくとも1対のビット線と、 相補的な第１のレベルおよび第２のレベルの状態を保持
    可能な第１の記憶ノード及び第２の記憶ノードを有する
    少なくとも1列のメモリセルと、 前記ビット線対の一方のビット線に出力された前記第1
    の記憶ノードの記憶データを読み出す第１の読み出し回
    路と、 前記ビット線対の他方のビット線に出力された前記第２
    の記憶ノードの記憶データを読み出す第２の読み出し回
    路とを有するドライバ回路。
13. 【請求項１３】前記第２の読み出し回路は、前記他方の
    ビット線に出力された前記第２の記憶ノードの記憶デー
    タのレベルを反転させて出力する請求項１２に記載のド
    ライバ回路。
14. 【請求項１４】前記メモリは、前記メモリセルの前記第
    1及び第２の記憶ノードに前記第1のレベルおよび第２の
    レベルのデータを前記ビット線対の各々に出力し、前記
    表示メモリに書き込む書き込み回路をさらに有する請求
    項１３に記載のドライバ回路。
15. 【請求項１５】前記表示メモリは、 前記表示メモリの動作を制御する制御手段と、 少なくとも一つの前記書き込み回路を含む書き込みポー
    トと、 少なくとも一つの前記第1の読み出し回路を含む第1の読
    み出しポートと、 少なくとも一つの前記第２の読み出し回路を含む第２の
    読み出しポートとを有し、 前記第1の読み出しポートは、前記表示メモリに記憶さ
    れたデータを前記ディスプレイへ供給し、 前記第２の読み出しポートは、前記表示メモリからデー
    タを読出し、前記制御手段へ出力し、 前記書き込みポートは、前記制御手段からのデータを、
    前記表示メモリへ書き込む請求項１４に記載のドライバ
    回路。
16. 【請求項１６】前記表示メモリのクロック信号の第１の
    レベル期間に、前記第1の読み出しポートは、前記第１
    の読み出し回路を介して読み出されたデータを前記ディ
    スプレイへ出力する第１のアクセスを行ない、 前記表示メモリのクロック信号の第２のレベル期間に、
    前記第２の読み出しポートは、前記第２の読み出し回路
    を介して読み出されたデータを前記制御手段へ出力し、
    並びに、前記書き込みポートは、前記表示メモリに書き
    込むべき書き込みデータを前記制御手段から入力する第
    ２のアクセスを行なう請求項１５に記載のドライバ回
    路。
17. 【請求項１７】前記表示メモリは、書き込み制御信号を
    受けて、書き込むべきメモリセルを選択するビット選択
    手段を有し、 前記書き込み回路は、前記ビット選択手段によって選択
    されたメモリセルの前記第1及び第２の記憶ノードに前
    記第1のレベルおよび第２のレベルのデータを前記書き
    込むべきメモリセルのビット線対の各々に出力する請求
    項１４に記載のドライバ回路。
18. 【請求項１８】前記表示メモリは、 前記表示メモリの駆動用電源電圧源と、 少なくとも一つのメモリセルの電源電圧供給端と前記駆
    動用電源電圧源とを選択的に接続するスイッチング素子
    とを有する請求項１４に記載のドライバ回路。
19. 【請求項１９】前記表示メモリの一側部に前記第１のア
    クセス用信号端子が配列され、当該一側部と異なる他側
    部に前記第２のアクセス用信号端子が配列され、 前記第１のアクセス用の第１のインターフェイスと、前
    記第２のアクセス用の第２のインターフェイスとが、前
    記表示メモリを挟んで、それぞれ前記表示メモリの前記
    第１のアクセス用信号端子と前記第２のアクセス用信号
    端子に接続されている請求項１６に記載のドライバ回
    路。
20. 【請求項２０】前記第１のインターフェイスは前記マト
    リックス状に配列された画素の水平方向に１ライン分の
    画像データを格納する第１のラインラッチを有し、 該第１のラインラッチを介して、前記書き込みポート
    は、選択されたビット線へ前記１ライン分のデータを出
    力し、前記第２の読み出しポートは、前記表示メモリか
    ら、前記１ライン分のデータを前記制御手段に出力する
    請求項１９に記載のドライバ回路。
21. 【請求項２１】前記第１のラインラッチには、前記第１
    のラインラッチにラッチされた画素データの中に、前記
    表示メモリへ書き込むべき画素データを指定する書き込
    み制御データが画素毎に記憶され、 前記書き込みポートは、該書き込み制御データに指定さ
    れた前記第１のラインラッチにラッチされた画素データ
    を前記表示メモリへ書き込む請求項１９に記載のドライ
    バ回路。
22. 【請求項２２】前記ディスプレイは、複数の画素がマト
    リックス状に配列され、 前記表示メモリは、複数のメモリセルが、前記複数の画
    素のマトリックス配列に対応するマトリックス状に配列
    され、 前記表示メモリの各メモリセルには、前記書き込みポー
    トにより、前記ディスプレイの対応するマトリックスの
    画素を駆動する画素データが記憶され、 前記第１の読み出しポートは、ライン単位で第２のライ
    ンラッチに画像データをラッチして、前記ディスプレイ
    の対応するラインの画素に供給する請求項１９に記載の
    ドライバ回路。
23. 【請求項２３】前記第１のラインラッチにラッチされた
    前記ディスプレイの１ライン分の画素データにおける各
    画素データは、前記書き込みポートにより、前記ディス
    プレイの対応する１ラインの画素における対応する各画
    素を駆動する画素データとして、前記表示メモリに記憶
    される請求項２２に記載のドライバ回路。
24. 【請求項２４】前記第２のインターフェイスは前記マト
    リックス状に配列された画素の水平方向に１ライン分の
    画像データを格納する第２のラインラッチを有し、 該第２のラインラッチを介して、前記第１の読み出しポ
    ートは、前記表示メモリから、前記１ライン分のデータ
    を前記ディスプレイへ出力する。請求項１９に記載のド
    ライバ回路。
25. 【請求項２５】前記第２のラインラッチのビット幅は前
    記マトリックス状に配列された画素の水平方向に１ライ
    ン分の画像データのビット幅と同じである請求項２４に
    記載のドライバ回路。
26. 【請求項２６】前記第２のインターフェイスは、 前記第２のラインラッチに保持された画像データが含ん
    だR、G、Bデータを順次に選択し、前記画像データを時
    間分割信号に変換する選択回路と、 ディジタル信号をアナログ信号に変換するディジタル−
    アナログ変換手段とをさらに有し、 前記選択回路は、前記画像データが含んだR、G、Bデー
    タを時間分割した時間分割信号を前記ディジタル−アナ
    ログ変換手段へ出力し、 前記ディジタル−アナログ変換手段は該時間分割信号を
    アナログ信号に変換して、前記ディスプレイへ供給する
    請求項２４に記載のドライバ回路。
27. 【請求項２７】前記選択回路は、前記表示メモリのクロ
    ック信号に非同期して、前記第２のラインラッチに保持
    された画素データが含んだR、G、Bデータを選択して、
    時間分割信号に変換する請求項２６に記載のドライバ回
    路。
28. 【請求項２８】画素をマトリックス状に配列したディス
    プレイ画面と、 前記画素マトリックスを１行ずつ走査し、選択した行に
    電圧を印加する走査回路と、 画像データに対応した信号を前記画素へ出力するドライ
    バ回路と、 前記画像データを記憶する表示メモリとを有し、 前記表示メモリは少なくとも1対のビット線と、 相補的な第１のレベルおよび第２のレベルの状態を保持
    可能な第１の記憶ノード及び第２の記憶ノードを有する
    少なくとも1列のメモリセルと、 前記ビット線対の一方のビット線に出力された前記第1
    の記憶ノードの記憶データを読み出す第１の読み出し回
    路と、 前記ビット線対の他方のビット線に出力された前記第２
    の記憶ノードの記憶データを読み出す第２の読み出し回
    路とを有するディスプレイ。
29. 【請求項２９】前記第２の読み出し回路は、前記他方の
    ビット線に出力された前記第２の記憶ノードの記憶デー
    タのレベルを反転させて出力する請求項２８に記載のデ
    ィスプレイ。
30. 【請求項３０】前記メモリは、前記メモリセルの前記第
    1及び第２の記憶ノードに前記第1のレベルおよび第２の
    レベルのデータを前記ビット線対の各々に出力し、前記
    表示メモリに書き込む書き込み回路をさらに有する請求
    項２９に記載のディスプレイ。
31. 【請求項３１】前記表示メモリは、 前記表示メモリは、 前記表示メモリの動作を制御する制御手段と、 少なくとも一つの前記書き込み回路を含む書き込みポー
    トと、 少なくとも一つの前記第1の読み出し回路を含む第1の読
    み出しポートと、 少なくとも一つの前記第２の読み出し回路を含む第２の
    読み出しポートとを有し、 前記第1の読み出しポートは、前記表示メモリに記憶さ
    れたデータを前記ディスプレイへ供給し、 前記第２の読み出しポートは、前記表示メモリからデー
    タを読出し、前記制御手段へ出力し、 前記書き込みポートは、前記制御手段からのデータを、
    前記表示メモリへ書き込む請求項２９に記載のディスプ
    レイ。
32. 【請求項３２】前記表示メモリのクロック信号の第１の
    レベル期間に、前記第1の読み出しポートは、前記第１
    の読み出し回路を介して読み出されたデータを前記ディ
    スプレイへ出力する第１のアクセスを行ない、 前記表示メモリのクロック信号の第２のレベル期間に、
    前記第２の読み出しポートは、前記第２の読み出し回路
    を介して読み出されたデータを前記制御手段へ出力し、
    並びに、前記書き込みポートは、前記表示メモリに書き
    込むべき書き込みデータを前記制御手段から入力する第
    ２のアクセスを行なう請求項３１に記載のディスプレ
    イ。
33. 【請求項３３】前記表示メモリは、書き込み制御信号を
    受けて、書き込むべきメモリセルを選択するビット選択
    手段を有し、 前記書き込み回路は、前記ビット選択手段によって選択
    されたメモリセルの前記第1及び第２の記憶ノードに前
    記第1のレベルおよび第２のレベルのデータを前記書き
    込むべきメモリセルのビット線対の各々に出力する請求
    項３０に記載のディスプレイ。
34. 【請求項３４】前記表示メモリは、 前記表示メモリの駆動用電源電圧源と、 少なくとも一つのメモリセルの電源電圧供給端と前記駆
    動用電源電圧源とを選択的に接続するスイッチング素子
    とを有する請求項３０に記載のディスプレイ。
35. 【請求項３５】前記表示メモリの一側部に前記第１のア
    クセス用信号端子が配列され、当該一側部と異なる他側
    部に前記第２のアクセス用信号端子が配列され、 前記第１のアクセス用の第１のインターフェイスと、前
    記第２のアクセス用の第２のインターフェイスとが、前
    記表示メモリを挟んで、それぞれ前記表示メモリの前記
    第１のアクセス用信号端子と前記第２のアクセス用信号
    端子に接続されている請求項３２に記載のディスプレ
    イ。
36. 【請求項３６】前記第１のインターフェイスは前記マト
    リックス状に配列された画素の水平方向に１ライン分の
    画像データを格納する第１のラインラッチを有し、 該第１のラインラッチを介して、前記書き込みポート
    は、選択されたビット線へ前記１ライン分のデータを出
    力し、前記第２の読み出しポートは、前記表示メモリか
    ら、前記１ライン分のデータを前記制御手段に出力する
    請求項３５に記載のディスプレイ。
37. 【請求項３７】前記第１のラインラッチには、表示メモ
    リへ書き込むべき前記第１のラインラッチにラッチされ
    た画素データを指定する書き込み制御データが画素毎に
    記憶され、 前記書き込みポートは、該書き込み制御データに指定さ
    れた画素データを前記表示メモリへ書き込む請求項３５
    に記載のディスプレイ。
38. 【請求項３８】前記ディスプレイは、複数の画素がマト
    リックス状に配列され、 前記表示メモリは、複数のメモリセルが、前記複数の画
    素のマトリックス配列に対応するマトリックス状に配列
    され、 前記表示メモリの各メモリセルには、前記書き込みポー
    トにより、前記ディスプレイの対応するマトリックスの
    画素を駆動する画素データが記憶され、 前記第１の読み出しポートは、ライン単位で第２のライ
    ンラッチに画像データをラッチして、前記ディスプレイ
    の対応するラインの画素に供給する請求項３５に記載の
    ディスプレイ。
39. 【請求項３９】前記第１のラインラッチにラッチされた
    前記ディスプレイの１ライン分の各画素データは、前記
    書き込みポートにより、前記ディスプレイの対応する１
    ラインの対応する各画素を駆動する画素データとして、
    前記表示メモリに記憶されている請求項３８に記載のデ
    ィスプレイ。
40. 【請求項４０】前記第２のインターフェイスは前記マト
    リックス状に配列された画素の水平方向に１ライン分の
    画像データを格納する第２のラインラッチを有し、 該第２のラインラッチを介して、前記第１の読み出しポ
    ートは、前記表示メモリから前記１ライン分のデータを
    前記ディスプレイへ供給する請求項３５に記載のディス
    プレイ。
41. 【請求項４１】前記第２のラインラッチのビット幅は前
    記マトリックス状に配列された画素の水平方向に１ライ
    ン分の画像データのビット幅と同じである請求項４０に
    記載のディスプレイ。
42. 【請求項４２】前記第２のインターフェイスは、前記第
    ２のラインラッチに保持された画像データが含んだR、
    G、Bデータを順次に選択し、前記画像データを時間分割
    信号に変換する選択回路と、 ディジタル信号をアナログ信号に変換するディジタル−
    アナログ変換手段とをさらに有し、 前記選択回路は前記画像データが含んだR、G、Bデータ
    を時間分割した時間分割信号を前記ディジタル−アナロ
    グ変換手段へ出力し、 前記ディジタル−アナログ変換手段は該時間分割信号を
    アナログ信号に変換して、前記ディスプレイへ供給する
    請求項４１に記載のディスプレイ。
43. 【請求項４３】前記選択回路は、前記表示メモリのクロ
    ック信号に非同期して、前記第２のラインラッチに保持
    された画素データが含んだR、G、Bデータを選択して、
    時間分割信号に変換する請求項４２に記載のディスプレ
    イ。