JP3280232B2 - 半導体装置 - Google Patents
半導体装置Info
- Publication number
- JP3280232B2 JP3280232B2 JP15891196A JP15891196A JP3280232B2 JP 3280232 B2 JP3280232 B2 JP 3280232B2 JP 15891196 A JP15891196 A JP 15891196A JP 15891196 A JP15891196 A JP 15891196A JP 3280232 B2 JP3280232 B2 JP 3280232B2
- Authority
- JP
- Japan
- Prior art keywords
- layer
- insulating layer
- semiconductor substrate
- thyristor
- main surface
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Fee Related
Links
Landscapes
- Thyristors (AREA)
Description
【0001】
【発明の属する技術分野】本発明は、MOS構造を制御
電極部に有する電力用半導体デバイス(以下、パワーデ
バイスと称す)の高耐圧化に関する。
電極部に有する電力用半導体デバイス(以下、パワーデ
バイスと称す)の高耐圧化に関する。
【0002】
【従来の技術】近年、パワーデバイスの適用範囲が急速
に拡大している。それに伴い、パワーデバイスにはより
一層の高耐圧化、高速化、低オン電圧化および低駆動電
力化が要求されている。その中で、特に、駆動電力が著
しく低い構造として、MOS構造がゲートに用いられた
絶縁制御パワーデバイスが提案、試作、あるいは製品化
されてきた。
に拡大している。それに伴い、パワーデバイスにはより
一層の高耐圧化、高速化、低オン電圧化および低駆動電
力化が要求されている。その中で、特に、駆動電力が著
しく低い構造として、MOS構造がゲートに用いられた
絶縁制御パワーデバイスが提案、試作、あるいは製品化
されてきた。
【0003】図3はその一例としてのMOS制御静電誘
導(MOS Controlled StaticInduction :MC−S
I)サイリスタの模式的断面構造図である。本構造は、
ノーマリ・オフ型SIサイリスタのゲート〜カソード間
にpMOSFETを集積化し、このpMOSFETをオ
ンすることによりゲートとカソードを短絡させてターン
オフを行う構造で、特公平4−79149号公報に示さ
れている。また、その製造方法は特公平4−79148
号公報に開示されており、その後小容量素子の試作によ
り基本動作が確認されている(1992年東北大学電通談話
会記録、p.217 参照)。
導(MOS Controlled StaticInduction :MC−S
I)サイリスタの模式的断面構造図である。本構造は、
ノーマリ・オフ型SIサイリスタのゲート〜カソード間
にpMOSFETを集積化し、このpMOSFETをオ
ンすることによりゲートとカソードを短絡させてターン
オフを行う構造で、特公平4−79149号公報に示さ
れている。また、その製造方法は特公平4−79148
号公報に開示されており、その後小容量素子の試作によ
り基本動作が確認されている(1992年東北大学電通談話
会記録、p.217 参照)。
【0004】図12はMCT(MOS Controlled Thyr
istor)の模式的断面構造図である。MCTはターンオ
ン用のnMOSFETとターンオフ用のpMOSFET
の両方を一つのMOSゲートによって制御してスイッチ
ング動作を行うデバイスであり、V.A.K.Temp
leらによって提案され(IEDM Tech. Dig. p.28
2、1984)、現在製品化に至っている。
istor)の模式的断面構造図である。MCTはターンオ
ン用のnMOSFETとターンオフ用のpMOSFET
の両方を一つのMOSゲートによって制御してスイッチ
ング動作を行うデバイスであり、V.A.K.Temp
leらによって提案され(IEDM Tech. Dig. p.28
2、1984)、現在製品化に至っている。
【0005】図21はEST(Emitter Switched Thyr
istor )の模式的断面構造図である。ESTはサイリス
タとMOSFETとから構成されており、オン状態では
サイリスタ動作により電流が流れ、MOSゲートにより
ターンオン及びターンオフ制御を可能にしたデバイスで
あり、B.J.Baligaらによって提案された(Pr
oc. of ISPSD'90 p.117,1990)。MOSFETを用いる
かわりに、IGBT(Insulated Gate Bipolar Transis
tor )を用いて構成されるITT(IGBTTriggered
Thyristor)という、ESTとほぼ同じ構造のデバイス
も提案されているが、いずれも、カソード電極の下に寄
生サイリスタを有する構造となっている。
istor )の模式的断面構造図である。ESTはサイリス
タとMOSFETとから構成されており、オン状態では
サイリスタ動作により電流が流れ、MOSゲートにより
ターンオン及びターンオフ制御を可能にしたデバイスで
あり、B.J.Baligaらによって提案された(Pr
oc. of ISPSD'90 p.117,1990)。MOSFETを用いる
かわりに、IGBT(Insulated Gate Bipolar Transis
tor )を用いて構成されるITT(IGBTTriggered
Thyristor)という、ESTとほぼ同じ構造のデバイス
も提案されているが、いずれも、カソード電極の下に寄
生サイリスタを有する構造となっている。
【0006】図22はIGBTの模式的断面構造図であ
る。IGBTは、NPT(ノンパンチスルー)型を採用
したり、nエミッタ直下に不純物濃度の高いpウェルを
形成するなどの方法によって高耐圧化が図られ、現在2
000Vを越える定格のデバイスが製品化されている。
る。IGBTは、NPT(ノンパンチスルー)型を採用
したり、nエミッタ直下に不純物濃度の高いpウェルを
形成するなどの方法によって高耐圧化が図られ、現在2
000Vを越える定格のデバイスが製品化されている。
【0007】
【発明が解決しようとする課題】高耐圧・大電流パワー
デバイスではアノード・カソードあるいはコレクタ・エ
ミッタの主電極が半導体基板の相異なる表面にそれぞれ
形成される縦型構造を採用しているため、主電極間に印
加される電圧はデバイス表面に形成されるMOSFET
のバックバイアスとなり、MOSFETのしきい値電圧
等の諸特性に影響を及ぼすことになる。オン電圧の上昇
やスイッチング特性の低下を伴わずに絶縁制御パワーデ
バイスの高耐圧化を行おうとすると、この影響が大きく
なりMOSFETを制御することができなくなって、パ
ワーデバイスの制御機能が失われるに至る。従来の絶縁
制御パワーデバイスの高耐圧化の方法は、pn接合の逆
方向非導通特性を利用するといった、製造の容易な技術
が中心であった。しかし従来より施されてきた高耐圧化
技術の延長では、この高耐圧化と性能向上の間に存在す
るトレードオフ関係を脱却することは困難であり、高耐
圧・大電流パワーデバイスには適さない。以下に従来よ
りある絶縁制御パワーデバイスを例に挙げて、本発明が
解決しようとする課題について具体的に説明する。
デバイスではアノード・カソードあるいはコレクタ・エ
ミッタの主電極が半導体基板の相異なる表面にそれぞれ
形成される縦型構造を採用しているため、主電極間に印
加される電圧はデバイス表面に形成されるMOSFET
のバックバイアスとなり、MOSFETのしきい値電圧
等の諸特性に影響を及ぼすことになる。オン電圧の上昇
やスイッチング特性の低下を伴わずに絶縁制御パワーデ
バイスの高耐圧化を行おうとすると、この影響が大きく
なりMOSFETを制御することができなくなって、パ
ワーデバイスの制御機能が失われるに至る。従来の絶縁
制御パワーデバイスの高耐圧化の方法は、pn接合の逆
方向非導通特性を利用するといった、製造の容易な技術
が中心であった。しかし従来より施されてきた高耐圧化
技術の延長では、この高耐圧化と性能向上の間に存在す
るトレードオフ関係を脱却することは困難であり、高耐
圧・大電流パワーデバイスには適さない。以下に従来よ
りある絶縁制御パワーデバイスを例に挙げて、本発明が
解決しようとする課題について具体的に説明する。
【0008】図3に示した従来のMC−SIサイリスタ
の直線Z3−Z4に沿った電位分布は図4(a)のよう
になっている。(図4(b)には部分的断面構造図を併
記し、構造に対応した位置での電位を明示してある。)
そのため、従来のMC−SIサイリスタを高耐圧化する
と、アノード電圧によってpMOSFETは常にオンし
た状態になってしまう。するとゲートでpMOSFET
を制御できなくなるため、従来はpMOSFETの周辺
領域にnウェルを形成していた。しかしpMOSFET
のドレインがSIサイリスタのゲートと共通であるた
め、チャンネル領域の極近傍に高濃度の深いp層が存在
することになり、nウェルのみによってアノード電圧の
影響を除去するのは困難であり、pMOSFETを取り
囲むようにU字型の溝を深く形成したりしなければなら
ず、極めて複雑な構造となってしまう。過度に複雑な構
造は、実用化の際に歩留まりの低下やコスト高につなが
るため、適切な構造とはいえない。
の直線Z3−Z4に沿った電位分布は図4(a)のよう
になっている。(図4(b)には部分的断面構造図を併
記し、構造に対応した位置での電位を明示してある。)
そのため、従来のMC−SIサイリスタを高耐圧化する
と、アノード電圧によってpMOSFETは常にオンし
た状態になってしまう。するとゲートでpMOSFET
を制御できなくなるため、従来はpMOSFETの周辺
領域にnウェルを形成していた。しかしpMOSFET
のドレインがSIサイリスタのゲートと共通であるた
め、チャンネル領域の極近傍に高濃度の深いp層が存在
することになり、nウェルのみによってアノード電圧の
影響を除去するのは困難であり、pMOSFETを取り
囲むようにU字型の溝を深く形成したりしなければなら
ず、極めて複雑な構造となってしまう。過度に複雑な構
造は、実用化の際に歩留まりの低下やコスト高につなが
るため、適切な構造とはいえない。
【0009】図12に示したMCTはターンオン用nMO
SFET、ターンオフ用pMOSFETともにpベース
層に内包されているため、MC−SIサイリスタに比べ
てアノード電圧の影響は受けにくいけれども、やはり高
耐圧化する場合にはpベース層の不純物濃度を高くした
り、拡散深さを深くしたりしなければFETが制御不能
となる。またMCTの最大の欠点はターンオフ耐量が低
すぎる点であり、この最も有効な解決手段は単位セルサ
イズをより微細にすることであると一般に言われている
が、高耐圧化のためにpベース層の拡散深さを深くする
ことは、単位セルサイズを大きくすることであるため、
ターンオフ耐量低下につながり、性能向上と高耐圧化の
両立はやはり困難である。
SFET、ターンオフ用pMOSFETともにpベース
層に内包されているため、MC−SIサイリスタに比べ
てアノード電圧の影響は受けにくいけれども、やはり高
耐圧化する場合にはpベース層の不純物濃度を高くした
り、拡散深さを深くしたりしなければFETが制御不能
となる。またMCTの最大の欠点はターンオフ耐量が低
すぎる点であり、この最も有効な解決手段は単位セルサ
イズをより微細にすることであると一般に言われている
が、高耐圧化のためにpベース層の拡散深さを深くする
ことは、単位セルサイズを大きくすることであるため、
ターンオフ耐量低下につながり、性能向上と高耐圧化の
両立はやはり困難である。
【0010】図21に示したESTはカソード電極下に寄
生サイリスタを有しており、これがラッチアップすると
ゲートの制御機能が喪失される。従って寄生サイリスタ
の存在の分だけ、MCTほどには電流密度を大きくする
ことができず、オン電圧が高くなる欠点を有している。
ESTを高耐圧化する場合、MOSFETチャンネル部
へのアノード電圧の影響が増大し、MOSFET動作を
制御できなくなってゲートの制御機能が喪失される問題
が発生することになる。寄生サイリスタのラッチアップ
を防止するためには、カソード電極下のp層の不純物濃
度を高くしたり、拡散深さを深くしなければならない
が、不純物濃度を高くすることも結晶性上限界があり、
また拡散深さを深くすることも単位セルサイズが大きく
なって、MCTと同様にSOA(安全動作領域)が狭く
なる上、オン電圧も高くなってしまう。ESTの場合も
やはり性能向上と高耐圧化との両立は困難であるといえ
る。
生サイリスタを有しており、これがラッチアップすると
ゲートの制御機能が喪失される。従って寄生サイリスタ
の存在の分だけ、MCTほどには電流密度を大きくする
ことができず、オン電圧が高くなる欠点を有している。
ESTを高耐圧化する場合、MOSFETチャンネル部
へのアノード電圧の影響が増大し、MOSFET動作を
制御できなくなってゲートの制御機能が喪失される問題
が発生することになる。寄生サイリスタのラッチアップ
を防止するためには、カソード電極下のp層の不純物濃
度を高くしたり、拡散深さを深くしなければならない
が、不純物濃度を高くすることも結晶性上限界があり、
また拡散深さを深くすることも単位セルサイズが大きく
なって、MCTと同様にSOA(安全動作領域)が狭く
なる上、オン電圧も高くなってしまう。ESTの場合も
やはり性能向上と高耐圧化との両立は困難であるといえ
る。
【0011】図22に示したIGBTは、MOSFETの
ドレイン側から少数キャリアを注入するデバイスである
ため、MOSFETに比べるとオン電圧が低くなってい
るが、サイリスタ動作が行われないため、MC−SIサ
イリスタ、MCT、ESTのどのデバイスと比較しても
オン電圧は高くなる。特に4000Vを越えるような高
耐圧化を行う場合には、オン電圧の差は極めて顕著に現
れてくるため、基板厚さの増加を極力抑えて高耐圧化し
なければならない。するとESTと同様に、MOSFE
Tチャンネル部へのコレクタ電圧の影響が増大して、M
OSFET動作を制御できなくなったり、寄生サイリス
タがラッチアップしやすくなることで、ゲートの制御機
能が喪失される問題が発生することになる。寄生サイリ
スタのラッチアップを防止するためには、エミッタ電極
下のpベース層の不純物濃度を高くしたり、拡散深さを
深くしなければならないが、不純物濃度を高くすること
も結晶性上限界があり、また拡散深さを深くすることも
単位セルサイズが大きくなって、MCT、ESTと同様
SOAが狭くなる上、オン電圧もさらに高くなってしま
う。IGBTの場合もやはり、さらなる高耐圧化と性能
向上との両立は困難であるといえる。本発明は上述した
点に鑑みて創案されたもので、その目的とするところ
は、これらの欠点を解決する半導体装置とその製造方法
を提供することにある。
ドレイン側から少数キャリアを注入するデバイスである
ため、MOSFETに比べるとオン電圧が低くなってい
るが、サイリスタ動作が行われないため、MC−SIサ
イリスタ、MCT、ESTのどのデバイスと比較しても
オン電圧は高くなる。特に4000Vを越えるような高
耐圧化を行う場合には、オン電圧の差は極めて顕著に現
れてくるため、基板厚さの増加を極力抑えて高耐圧化し
なければならない。するとESTと同様に、MOSFE
Tチャンネル部へのコレクタ電圧の影響が増大して、M
OSFET動作を制御できなくなったり、寄生サイリス
タがラッチアップしやすくなることで、ゲートの制御機
能が喪失される問題が発生することになる。寄生サイリ
スタのラッチアップを防止するためには、エミッタ電極
下のpベース層の不純物濃度を高くしたり、拡散深さを
深くしなければならないが、不純物濃度を高くすること
も結晶性上限界があり、また拡散深さを深くすることも
単位セルサイズが大きくなって、MCT、ESTと同様
SOAが狭くなる上、オン電圧もさらに高くなってしま
う。IGBTの場合もやはり、さらなる高耐圧化と性能
向上との両立は困難であるといえる。本発明は上述した
点に鑑みて創案されたもので、その目的とするところ
は、これらの欠点を解決する半導体装置とその製造方法
を提供することにある。
【0012】
【課題を解決するための手段】本発明による半導体装置
は、半導体基板と、その半導体基板の一方の主表面に形
成した第1の主電極と、前記半導体基板の他方の主表面
に形成した第2の主電極と、互いに離間するように前記
半導体基板の一方の主表面に形成した所定の導電形の第
1及び第2層と、前記半導体基板の一方の主表面に形成
され、これら第1層及び第2層とともにMOS(金属−
絶縁物−半導体)構造を構成する制御電極と、前記第1
層と第2層の間で前記半導体基板の一方の主表面から所
定の深さに配置され、前記MOS構造のチャンネル面積
よりも大きい面積を有する絶縁層とを具え、前記絶縁層
が形成される前記半導体基板の一方の主表面からの深さ
が深くなるに従って、前記絶縁層の面積を大きくしたこ
とを特徴とする。
は、半導体基板と、その半導体基板の一方の主表面に形
成した第1の主電極と、前記半導体基板の他方の主表面
に形成した第2の主電極と、互いに離間するように前記
半導体基板の一方の主表面に形成した所定の導電形の第
1及び第2層と、前記半導体基板の一方の主表面に形成
され、これら第1層及び第2層とともにMOS(金属−
絶縁物−半導体)構造を構成する制御電極と、前記第1
層と第2層の間で前記半導体基板の一方の主表面から所
定の深さに配置され、前記MOS構造のチャンネル面積
よりも大きい面積を有する絶縁層とを具え、前記絶縁層
が形成される前記半導体基板の一方の主表面からの深さ
が深くなるに従って、前記絶縁層の面積を大きくしたこ
とを特徴とする。
【0013】
【0014】本発明による他の半導体装置は、半導体基
板と、その半導体基板の一方の主表面に形成した第1の
主電極と、前記半導体基板の他方の主表面に形成した第
2の主電極と、互いに離間するように前記半導体基板の
一方の主表面に形成した所定の導電形の第1及び第2層
と、前記半導体基板の一方の主表面に形成され、これら
第1層及び第2層とともにMOS(金属−絶縁物−半導
体)構造を構成する制御電極とを具える半導体装置であ
って、その半導体装置の主電流の通路の外の前記第1の
主電極と前記第2の主電極の間に亘ってpnpn4層領
域が存在し、そのpnpn4層領域を、前記第1の主電
極及び第2の主電極に平行な面で分断するように配置さ
れた絶縁層を更に具えることを特徴とする。
板と、その半導体基板の一方の主表面に形成した第1の
主電極と、前記半導体基板の他方の主表面に形成した第
2の主電極と、互いに離間するように前記半導体基板の
一方の主表面に形成した所定の導電形の第1及び第2層
と、前記半導体基板の一方の主表面に形成され、これら
第1層及び第2層とともにMOS(金属−絶縁物−半導
体)構造を構成する制御電極とを具える半導体装置であ
って、その半導体装置の主電流の通路の外の前記第1の
主電極と前記第2の主電極の間に亘ってpnpn4層領
域が存在し、そのpnpn4層領域を、前記第1の主電
極及び第2の主電極に平行な面で分断するように配置さ
れた絶縁層を更に具えることを特徴とする。
【0015】本発明による半導体装置の製造方法は、半
導体基板と、その半導体基板の一方の主表面に形成した
第1の主電極と、前記半導体基板の他方の主表面に形成
した第2の主電極と、互いに離間するように前記半導体
基板の一方の主表面に形成した所定の導電形の第1及び
第2層と、前記半導体基板の一方の主表面に形成され、
これら第1層及び第2層とともにMOS(金属−絶縁物
−半導体)構造を構成する制御電極とを具える半導体装
置の製造方法であって、前記半導体基板の一方の主表面
から所定の深さに、前記MOS構造のチャンネル面積よ
りも大きい面積を有する絶縁層を形成するステップと、
前記第1層及び前記第2層が前記絶縁層の間で互いに離
間するように前記MOS構造を形成するステップとを具
えることを特徴とする。
導体基板と、その半導体基板の一方の主表面に形成した
第1の主電極と、前記半導体基板の他方の主表面に形成
した第2の主電極と、互いに離間するように前記半導体
基板の一方の主表面に形成した所定の導電形の第1及び
第2層と、前記半導体基板の一方の主表面に形成され、
これら第1層及び第2層とともにMOS(金属−絶縁物
−半導体)構造を構成する制御電極とを具える半導体装
置の製造方法であって、前記半導体基板の一方の主表面
から所定の深さに、前記MOS構造のチャンネル面積よ
りも大きい面積を有する絶縁層を形成するステップと、
前記第1層及び前記第2層が前記絶縁層の間で互いに離
間するように前記MOS構造を形成するステップとを具
えることを特徴とする。
【0016】好適には、前記MOS構造を形成するステ
ップが、前記第1層及び前記第2層を形成するステップ
と、前記半導体基板の主表面を平坦化するステップとを
具え、前記絶縁層を形成するステップが、前記絶縁層の
材料となる原子を加速して、前記半導体基板に選択的に
注入するステップを具える。
ップが、前記第1層及び前記第2層を形成するステップ
と、前記半導体基板の主表面を平坦化するステップとを
具え、前記絶縁層を形成するステップが、前記絶縁層の
材料となる原子を加速して、前記半導体基板に選択的に
注入するステップを具える。
【0017】なお、前記絶縁層を形成した後に前記絶縁
層の結晶性を整えるステップを更に具えてもよい。
層の結晶性を整えるステップを更に具えてもよい。
【0018】
〔実施例1〕図1に本発明の第1の実施例としてMC−
SIサイリスタの模式的断面構造図を示す。図1におい
て、ゲートMOS電極10と、MC−SIサイリスタでい
う補助カソードでドレインとなるp層7と、pベース層
2に一部重なって形成されてソースとなるp層6とから
構成されるpMOSFETの下に、絶縁層1が形成され
ている。図1中の直線Z1−Z2に沿った電位分布は図
2(a)に示したようになっている。(図2(b)には
部分的断面構造図を併記し、構造に対応した位置での電
位を明示してある。)すなわち、pMOSFETはアノ
ード電極12から完全にシールドされており、アノード電
圧の影響はまったく受けなくなる。絶縁層1を形成する
深さは、p層6、7の深さとほぼ等しいことが望ましい
が、それ以上に深くても、浅くても構わない。また絶縁
層1を形成する面積は、少なくともpMOSFETのチ
ャンネル面積以上である必要があり、絶縁層1を形成す
る深さが深いほど絶縁層1の面積は大きくすることが望
ましい。結果としてMC−SIサイリスタにおいて、絶
縁層1の厚さを適切に選べば、アノード電圧の増大に伴
うゲートの制御機能喪失の危険性は皆無となり、MC−
SIサイリスタの高耐圧化がpMOSFETの存在によ
り制約を受けることはない。
SIサイリスタの模式的断面構造図を示す。図1におい
て、ゲートMOS電極10と、MC−SIサイリスタでい
う補助カソードでドレインとなるp層7と、pベース層
2に一部重なって形成されてソースとなるp層6とから
構成されるpMOSFETの下に、絶縁層1が形成され
ている。図1中の直線Z1−Z2に沿った電位分布は図
2(a)に示したようになっている。(図2(b)には
部分的断面構造図を併記し、構造に対応した位置での電
位を明示してある。)すなわち、pMOSFETはアノ
ード電極12から完全にシールドされており、アノード電
圧の影響はまったく受けなくなる。絶縁層1を形成する
深さは、p層6、7の深さとほぼ等しいことが望ましい
が、それ以上に深くても、浅くても構わない。また絶縁
層1を形成する面積は、少なくともpMOSFETのチ
ャンネル面積以上である必要があり、絶縁層1を形成す
る深さが深いほど絶縁層1の面積は大きくすることが望
ましい。結果としてMC−SIサイリスタにおいて、絶
縁層1の厚さを適切に選べば、アノード電圧の増大に伴
うゲートの制御機能喪失の危険性は皆無となり、MC−
SIサイリスタの高耐圧化がpMOSFETの存在によ
り制約を受けることはない。
【0019】本実施例1の構造を得るための製造工程
は、前述した特公平4−79148号公報に開示されて
いる従来のMC−SIサイリスタの製造工程における適
当な段階で、絶縁層1を形成する工程を追加すればよ
い。絶縁層1を形成することによって、従来高耐圧化の
ために必要とされてきた、pMOSFETの周囲に形成
される微細なU字溝や高濃度のnウェルなどが不要とな
るため、全工程数の増加は少なくて済み、絶縁層1の形
成方法によっては逆に全工程数を低減することができ
る。また、pMOSFETの特性がアノード電圧に依存
しなくなるため、設計の自由度が拡大し、素子特性の最
適化が容易になる。
は、前述した特公平4−79148号公報に開示されて
いる従来のMC−SIサイリスタの製造工程における適
当な段階で、絶縁層1を形成する工程を追加すればよ
い。絶縁層1を形成することによって、従来高耐圧化の
ために必要とされてきた、pMOSFETの周囲に形成
される微細なU字溝や高濃度のnウェルなどが不要とな
るため、全工程数の増加は少なくて済み、絶縁層1の形
成方法によっては逆に全工程数を低減することができ
る。また、pMOSFETの特性がアノード電圧に依存
しなくなるため、設計の自由度が拡大し、素子特性の最
適化が容易になる。
【0020】従来のMC−SIサイリスタの製造工程に
追加される、絶縁層1を形成する工程の一例を以下に説
明する。まず、熱処理やCVDなどの方法によって、半
導体基板表面全面に酸化膜や窒化膜などの絶縁層を形成
し(図5)、次にフォトリソグラフィー技術などを利用
して必要な領域以外の絶縁層を除去する(図6)。そし
てその表面上にエピタキシャル成長やCVDなどの方法
によってSiなどの半導体層を形成し、選択的に形成さ
れた絶縁層を半導体中に埋め込む(図7)。この後必要
ならば、結晶性を整える目的で熱処理を行う。またこの
状態における基板表面には、絶縁層を埋め込んだために
段差が存在している。特に高耐圧化されたMC−SIサ
イリスタの場合にはこの段差が大きくなるため、この後
に続くフォトリソグラフィーなどの工程において不都合
が生じる危惧がある。そういう危惧がある場合には、ポ
リッシングなどを行って基板表面を平坦化する工程を行
う(図8)。
追加される、絶縁層1を形成する工程の一例を以下に説
明する。まず、熱処理やCVDなどの方法によって、半
導体基板表面全面に酸化膜や窒化膜などの絶縁層を形成
し(図5)、次にフォトリソグラフィー技術などを利用
して必要な領域以外の絶縁層を除去する(図6)。そし
てその表面上にエピタキシャル成長やCVDなどの方法
によってSiなどの半導体層を形成し、選択的に形成さ
れた絶縁層を半導体中に埋め込む(図7)。この後必要
ならば、結晶性を整える目的で熱処理を行う。またこの
状態における基板表面には、絶縁層を埋め込んだために
段差が存在している。特に高耐圧化されたMC−SIサ
イリスタの場合にはこの段差が大きくなるため、この後
に続くフォトリソグラフィーなどの工程において不都合
が生じる危惧がある。そういう危惧がある場合には、ポ
リッシングなどを行って基板表面を平坦化する工程を行
う(図8)。
【0021】また、従来のMC−SIサイリスタの製造
工程に追加される、絶縁層1を形成する工程の別の一例
を以下に説明する。すなわち、フォトリソグラフィー技
術などを利用し、半導体中に絶縁層を形成しない領域に
レジストなどのマスク材を選択的に形成し、そこに酸素
や窒素など絶縁層の原料となる原子を加速して注入し
(図9)、アニールを行う。具体的には例えば、半導体
基板としてシリコンを用い、その中に形成する絶縁層と
して酸化膜を用いる場合、酸素イオンを180keVで
加速して、1平方センチメートル当たり、1×10の1
8乗個以上注入し、1320℃、6時間のアニールを行
う。
工程に追加される、絶縁層1を形成する工程の別の一例
を以下に説明する。すなわち、フォトリソグラフィー技
術などを利用し、半導体中に絶縁層を形成しない領域に
レジストなどのマスク材を選択的に形成し、そこに酸素
や窒素など絶縁層の原料となる原子を加速して注入し
(図9)、アニールを行う。具体的には例えば、半導体
基板としてシリコンを用い、その中に形成する絶縁層と
して酸化膜を用いる場合、酸素イオンを180keVで
加速して、1平方センチメートル当たり、1×10の1
8乗個以上注入し、1320℃、6時間のアニールを行
う。
【0022】イオンの加速エネルギーの大きさは、絶縁
層1を形成する深さに応じて適宜決めることになる。基
板表面に発生する結晶欠陥や汚染により発生するパイプ
などが問題となる場合には、例えば、ドーズ量を低くし
てアニールを行うプロセスを1サイクルとしてこれを複
数回繰り返す、いわゆるマルチイオン注入法を採用すれ
ばよい。あるいはまたアニールを行った後で、MOS構
造を形成するのに十分可能な良質結晶をエピタキシャル
成長などによって形成してもよい。このイオン注入法に
より得られる絶縁層はあまり厚く形成することができな
いが、イオンの加速エネルギーによって絶縁層を形成す
る深さを制御することができるので、複数種類の加速エ
ネルギーを用いて複数層の絶縁層を形成するなどの手段
を用いれば、図10に示す構造が得られ、イオン注入法に
よって絶縁層1を形成しても十分に高耐圧化を実現する
ことができる。
層1を形成する深さに応じて適宜決めることになる。基
板表面に発生する結晶欠陥や汚染により発生するパイプ
などが問題となる場合には、例えば、ドーズ量を低くし
てアニールを行うプロセスを1サイクルとしてこれを複
数回繰り返す、いわゆるマルチイオン注入法を採用すれ
ばよい。あるいはまたアニールを行った後で、MOS構
造を形成するのに十分可能な良質結晶をエピタキシャル
成長などによって形成してもよい。このイオン注入法に
より得られる絶縁層はあまり厚く形成することができな
いが、イオンの加速エネルギーによって絶縁層を形成す
る深さを制御することができるので、複数種類の加速エ
ネルギーを用いて複数層の絶縁層を形成するなどの手段
を用いれば、図10に示す構造が得られ、イオン注入法に
よって絶縁層1を形成しても十分に高耐圧化を実現する
ことができる。
【0023】〔実施例2〕図11に本発明の第2の実施例
としてMCTの模式的断面構造図を示す。図11におい
て、ゲートMOS電極10に対し、nエミッタ層3をソー
スとしn層5をドレインとしてなるターンオン用nMO
SFETから、p層7をソースとしpベース層2をドレ
インとしてなるターンオフ用pMOSFETにわたる領
域に、絶縁層1が形成されている。MCTは第1の実施
例としてあげたMC−SIサイリスタと同様、完全ラッ
チアップ型のパワーデバイスであるため、nエミッタ層
3の下に絶縁層1を形成してはならないのは明白であ
る。
としてMCTの模式的断面構造図を示す。図11におい
て、ゲートMOS電極10に対し、nエミッタ層3をソー
スとしn層5をドレインとしてなるターンオン用nMO
SFETから、p層7をソースとしpベース層2をドレ
インとしてなるターンオフ用pMOSFETにわたる領
域に、絶縁層1が形成されている。MCTは第1の実施
例としてあげたMC−SIサイリスタと同様、完全ラッ
チアップ型のパワーデバイスであるため、nエミッタ層
3の下に絶縁層1を形成してはならないのは明白であ
る。
【0024】〔実施例3〕図13に本発明の第3の実施例
としてESTの模式的断面構造図を示す。図13におい
て、ゲートMOS電極10に対し、nエミッタ層3をソー
スとしn層5をドレインとしてなるターンオン用nMO
SFETの下の領域と、フローティングn層8とpベー
ス層20とn層5とpエミッタ層4とから構成される主サ
イリスタをラッチアップさせるために、ゲートMOS電
極10とフローティングn層8とn層5とから構成される
nMOSFETの下の領域に、絶縁層1が形成されてい
る。この絶縁層1の存在によりMOSFETのチャンネ
ルが、MOSFETのバックバイアスとなるアノード電
圧からシールドされるため、素子の高耐圧化を行っても
ゲートの制御機能が喪失されることはない。
としてESTの模式的断面構造図を示す。図13におい
て、ゲートMOS電極10に対し、nエミッタ層3をソー
スとしn層5をドレインとしてなるターンオン用nMO
SFETの下の領域と、フローティングn層8とpベー
ス層20とn層5とpエミッタ層4とから構成される主サ
イリスタをラッチアップさせるために、ゲートMOS電
極10とフローティングn層8とn層5とから構成される
nMOSFETの下の領域に、絶縁層1が形成されてい
る。この絶縁層1の存在によりMOSFETのチャンネ
ルが、MOSFETのバックバイアスとなるアノード電
圧からシールドされるため、素子の高耐圧化を行っても
ゲートの制御機能が喪失されることはない。
【0025】図14に本発明の第3の実施例の第1の変形
例の模式的断面構造図を示す。本変形例は図13の構造に
対して、ゲートMOS電極10と、ソースとなるnエミッ
タ層3と、ドレインとなるn層5とからなるターンオン
用nMOSFETの下の領域に形成される絶縁層1をn
エミッタ層3の下の領域にまで拡張した構造となってい
る。これによって、主電流の通路とならない領域に存在
する、nエミッタ層3とpベース層2(あるいは高濃度
p層21)とn層5とpエミッタ層4とから構成される寄
生サイリスタが分断されることになるため、寄生サイリ
スタのラッチアップ現象によるゲートの制御機能喪失の
危険が完全に解決される。
例の模式的断面構造図を示す。本変形例は図13の構造に
対して、ゲートMOS電極10と、ソースとなるnエミッ
タ層3と、ドレインとなるn層5とからなるターンオン
用nMOSFETの下の領域に形成される絶縁層1をn
エミッタ層3の下の領域にまで拡張した構造となってい
る。これによって、主電流の通路とならない領域に存在
する、nエミッタ層3とpベース層2(あるいは高濃度
p層21)とn層5とpエミッタ層4とから構成される寄
生サイリスタが分断されることになるため、寄生サイリ
スタのラッチアップ現象によるゲートの制御機能喪失の
危険が完全に解決される。
【0026】図15に本発明の第3の実施例の第2の変形
例の模式的断面構造図を示す。本変形例は図14に示した
第1の変形例の構造に対し、pベース層2と高濃度p層
21とを削除された構造となっているため、製造工程が短
縮化される。さらに深い拡散層が存在しないため、図1
3、図14に示した構造よりも微細な構造とすることがで
きる。したがってSOAが拡大されるほか、より大きな
電流密度での動作が可能となり、高耐圧化により基板厚
が増大してもスイッチング特性などの悪下は小さくな
る。また当然のことながら、ターンオン用nMOSFE
Tの特性を調整するために、そのチャンネル領域にイオ
ン注入法などによりチャンネルドーピングを行ったり、
pウェルを形成したりしてもよい。さらにまた、このチ
ャンネルドーピングを行うことは、述べるまでもなく本
変形例に限られたことではない。
例の模式的断面構造図を示す。本変形例は図14に示した
第1の変形例の構造に対し、pベース層2と高濃度p層
21とを削除された構造となっているため、製造工程が短
縮化される。さらに深い拡散層が存在しないため、図1
3、図14に示した構造よりも微細な構造とすることがで
きる。したがってSOAが拡大されるほか、より大きな
電流密度での動作が可能となり、高耐圧化により基板厚
が増大してもスイッチング特性などの悪下は小さくな
る。また当然のことながら、ターンオン用nMOSFE
Tの特性を調整するために、そのチャンネル領域にイオ
ン注入法などによりチャンネルドーピングを行ったり、
pウェルを形成したりしてもよい。さらにまた、このチ
ャンネルドーピングを行うことは、述べるまでもなく本
変形例に限られたことではない。
【0027】図16に本発明の第3の実施例の第3の変形
例の模式的断面構造図を示す。本変形例は図13に示した
第3の実施例の構造に加えて、高濃度p層21を削除し
て、pベース層2の下の領域に絶縁層1を形成した構造
である。絶縁層1を形成する深さは、図14のようにnエ
ミッタ層3のすぐ下でなくとも寄生サイリスタを分断す
るように形成されていればよく、本変形例のようにpベ
ース層2の下に形成されていてもよい。
例の模式的断面構造図を示す。本変形例は図13に示した
第3の実施例の構造に加えて、高濃度p層21を削除し
て、pベース層2の下の領域に絶縁層1を形成した構造
である。絶縁層1を形成する深さは、図14のようにnエ
ミッタ層3のすぐ下でなくとも寄生サイリスタを分断す
るように形成されていればよく、本変形例のようにpベ
ース層2の下に形成されていてもよい。
【0028】図17に本発明の第3の実施例の第4の変形
例の模式的断面構造図を示す。本変形例は、ターンオン
用nMOSFETの下の領域に形成される絶縁層とpベ
ース層2の下の領域に形成される絶縁層とを一体化させ
た絶縁層1によって、図16に示した構造と同様の効果を
有する構造である。本変形例の場合も、図13における高
濃度p層21を形成する必要はない。本変形例の製造方法
の一例を以下に説明する。すなわち、まず、各種のエッ
チング技術やフォトリソグラフィー技術などを利用して
半導体基板表面に段差を形成し、その段差の側面および
底面に選択的に絶縁層を形成する(図18)。次に、その
段差部を半導体層で埋め込み(図19)、さらにその表面
上に半導体層を形成して絶縁層を完全に埋め込む(図2
0)。適当な段階でポリッシングなどを行って素子表面
を平坦化する工程を行っても構わない。
例の模式的断面構造図を示す。本変形例は、ターンオン
用nMOSFETの下の領域に形成される絶縁層とpベ
ース層2の下の領域に形成される絶縁層とを一体化させ
た絶縁層1によって、図16に示した構造と同様の効果を
有する構造である。本変形例の場合も、図13における高
濃度p層21を形成する必要はない。本変形例の製造方法
の一例を以下に説明する。すなわち、まず、各種のエッ
チング技術やフォトリソグラフィー技術などを利用して
半導体基板表面に段差を形成し、その段差の側面および
底面に選択的に絶縁層を形成する(図18)。次に、その
段差部を半導体層で埋め込み(図19)、さらにその表面
上に半導体層を形成して絶縁層を完全に埋め込む(図2
0)。適当な段階でポリッシングなどを行って素子表面
を平坦化する工程を行っても構わない。
【0029】〔実施例4〕図23に本発明の第4の実施例
としてIGBTの模式的断面構造図を示す。図23におい
て、本構造は、図17に示したESTの構造に対して、フ
ローティングn層8とpベース層20とn層5とpエミッ
タ層4とから構成される主サイリスタが削除された構造
である。絶縁層1の存在により、pベース層2を浅く形
成しても高耐圧を確保することができるため、従来に比
べて大幅に微細な構造とすることができ、特性の向上と
SOAの拡大を実現することができる。またn層5の厚
さをを薄くしても絶縁層1の厚さを厚くすれば、オン電
圧の上昇を伴うことなく高耐圧を実現することができ
る。また、本実施例と同様に他にも本発明のIGBTの
変形例として、図13乃至図16に示したESTの構造から
主サイリスタを削除した構造がある。
としてIGBTの模式的断面構造図を示す。図23におい
て、本構造は、図17に示したESTの構造に対して、フ
ローティングn層8とpベース層20とn層5とpエミッ
タ層4とから構成される主サイリスタが削除された構造
である。絶縁層1の存在により、pベース層2を浅く形
成しても高耐圧を確保することができるため、従来に比
べて大幅に微細な構造とすることができ、特性の向上と
SOAの拡大を実現することができる。またn層5の厚
さをを薄くしても絶縁層1の厚さを厚くすれば、オン電
圧の上昇を伴うことなく高耐圧を実現することができ
る。また、本実施例と同様に他にも本発明のIGBTの
変形例として、図13乃至図16に示したESTの構造から
主サイリスタを削除した構造がある。
【0030】上述の実施例はいずれも、縦型構造のパワ
ーデバイスの表面にスイッチング用のMOSFETを集
積化した構造となっているが、オン抵抗が小さく高速動
作可能な絶縁制御デバイスであれば、必ずしもMOSF
ETである必要はなく、MOSSITやIGBTなどを
集積化した構造であってもよい。
ーデバイスの表面にスイッチング用のMOSFETを集
積化した構造となっているが、オン抵抗が小さく高速動
作可能な絶縁制御デバイスであれば、必ずしもMOSF
ETである必要はなく、MOSSITやIGBTなどを
集積化した構造であってもよい。
【0031】また、本発明はアノード側あるいはコレク
タ側の接合構造には全く依存しないため、例えばpエミ
ッタ層4の境界付近のn層5の不純物濃度を高くしてn
バッファ層を設けた接合構造や、アノードショート構造
などであってもよい。
タ側の接合構造には全く依存しないため、例えばpエミ
ッタ層4の境界付近のn層5の不純物濃度を高くしてn
バッファ層を設けた接合構造や、アノードショート構造
などであってもよい。
【0032】
【発明の効果】以上説明したように本発明によれば、M
C−SIサイリスタ、MCT、EST、IGBTなど、
ゲートにMOS構造を採用した絶縁制御パワーデバイス
の高耐圧化を、オン電圧の上昇を低く押さえたままで、
SOAを狭くすることなく実現することが可能となる。
また既存のSOI構造の製造方法をそのまま応用して製
造することができるため、パワーICにMC−SIサイ
リスタ、MCT、EST、IGBTなどを集積すること
ができ、更なるインテリジェント化を実現することが可
能となる。また既存のインテリジェント・パワー・モジ
ュール等の高耐圧化を実現することもでき、各種の高圧
装置の小型化も促進される。
C−SIサイリスタ、MCT、EST、IGBTなど、
ゲートにMOS構造を採用した絶縁制御パワーデバイス
の高耐圧化を、オン電圧の上昇を低く押さえたままで、
SOAを狭くすることなく実現することが可能となる。
また既存のSOI構造の製造方法をそのまま応用して製
造することができるため、パワーICにMC−SIサイ
リスタ、MCT、EST、IGBTなどを集積すること
ができ、更なるインテリジェント化を実現することが可
能となる。また既存のインテリジェント・パワー・モジ
ュール等の高耐圧化を実現することもでき、各種の高圧
装置の小型化も促進される。
【図1】本発明によるMC- SIサイリスタの模式的断
面構造図である。
面構造図である。
【図2】図1中の直線Z1−Z2に沿った電位分布を示
す図である。
す図である。
【図3】従来のMC−SIサイリスタの模式的断面構造
図である。
図である。
【図4】図3中の直線Z3−Z4に沿った電位分布を示
す図である。
す図である。
【図5】本発明の製造方法を説明するための図である。
【図6】本発明の製造方法を説明するための図である。
【図7】本発明の製造方法を説明するための図である。
【図8】本発明の製造方法を説明するための図である。
【図9】本発明の製造方法を説明するための図である。
【図10】本発明によるMC- SIサイリスタの模式的断
面構造図である。
面構造図である。
【図11】本発明によるMCTの模式的断面構造図であ
る。
る。
【図12】従来のMCTの模式的断面構造図である。
【図13】本発明によるESTの模式的断面構造図であ
る。
る。
【図14】本発明によるESTの第1の変形例の模式的断
面構造図である。
面構造図である。
【図15】本発明によるESTの第2の変形例の模式的断
面構造図である。
面構造図である。
【図16】本発明によるESTの第3の変形例の模式的断
面構造図である。
面構造図である。
【図17】本発明によるESTの第4の変形例の模式的断
面構造図である。
面構造図である。
【図18】本発明の製造方法を説明するための図である。
【図19】本発明の製造方法を説明するための図である。
【図20】本発明の製造方法を説明するための図である。
【図21】従来のESTの模式的断面構造図である。
【図22】従来のIGBTの模式的断面構造図である。
【図23】本発明によるIGBTの模式的断面構造図であ
る。
る。
1 絶縁層 2 pベース層 3 nエミッタ層 4 pエミッタ層 5 n層 6 p層 7 p層 8 フローティングn層 10 ゲートMOS電極 11 カソード電極/エミッタ電極 12 アノード電極/コレクタ電極 20 pベース層 21 高濃度p層
───────────────────────────────────────────────────── フロントページの続き (58)調査した分野(Int.Cl.7,DB名) H01L 29/74 H01L 21/336 H01L 29/78 655
Claims (1)
- 【請求項1】 半導体基板と、 その半導体基板の一方の主表面に形成した第1の主電極
と、 前記半導体基板の他方の主表面に形成した第2の主電極
と、 互いに離間するように前記半導体基板の一方の主表面に
形成した所定の導電形の第1及び第2層と、 前記半導体基板の一方の主表面に形成され、これら第1
層及び第2層とともにMOS(金属−絶縁物−半導体)
構造を構成する制御電極と、 前記第1層と第2層の間で前記半導体基板の一方の主表
面から所定の深さに配置され、前記MOS構造のチャン
ネル面積よりも大きい面積を有する絶縁層とを具え、 前記絶縁層が形成される前記半導体基板の一方の主表面
からの深さが深くなるに従って、前記絶縁層の面積を大
きくしたことを特徴とする半導体装置。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP15891196A JP3280232B2 (ja) | 1996-05-30 | 1996-05-30 | 半導体装置 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP15891196A JP3280232B2 (ja) | 1996-05-30 | 1996-05-30 | 半導体装置 |
Publications (2)
Publication Number | Publication Date |
---|---|
JPH09321274A JPH09321274A (ja) | 1997-12-12 |
JP3280232B2 true JP3280232B2 (ja) | 2002-04-30 |
Family
ID=15682047
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP15891196A Expired - Fee Related JP3280232B2 (ja) | 1996-05-30 | 1996-05-30 | 半導体装置 |
Country Status (1)
Country | Link |
---|---|
JP (1) | JP3280232B2 (ja) |
Families Citing this family (2)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP4971595B2 (ja) * | 2005-03-15 | 2012-07-11 | ルネサスエレクトロニクス株式会社 | 半導体装置 |
JP5266829B2 (ja) * | 2008-03-26 | 2013-08-21 | 株式会社リコー | 半導体装置及びその製造方法 |
-
1996
- 1996-05-30 JP JP15891196A patent/JP3280232B2/ja not_active Expired - Fee Related
Also Published As
Publication number | Publication date |
---|---|
JPH09321274A (ja) | 1997-12-12 |
Similar Documents
Publication | Publication Date | Title |
---|---|---|
US5702961A (en) | Methods of forming insulated gate bipolar transistors having built-in freewheeling diodes and transistors formed thereby | |
KR100886883B1 (ko) | 순방향 및 역방향 차단 장치 및 그 제조 방법 | |
US5200632A (en) | Conductivity modulation mosfet | |
JP2004363328A (ja) | 半導体装置およびその製造方法 | |
US7569431B2 (en) | Semiconductor device and manufacturing method thereof | |
JP2001160559A (ja) | 半導体装置の製造方法 | |
US20230090883A1 (en) | Three-dimensional carrier stored trench igbt and manufacturing method thereof | |
JPH0669509A (ja) | 伝導度変調型半導体装置及びその製造方法 | |
US5270230A (en) | Method for making a conductivity modulation MOSFET | |
JP2002246597A (ja) | 半導体装置 | |
US11239352B2 (en) | Self-aligned and robust IGBT devices | |
US6524894B1 (en) | Semiconductor device for use in power-switching device and method of manufacturing the same | |
JP3863926B2 (ja) | 3端子電力絶縁ゲートトランジスタ及びその製造方法 | |
US5264378A (en) | Method for making a conductivity modulation MOSFET | |
JP2002299623A (ja) | 高耐圧半導体装置 | |
JP2002261281A (ja) | 絶縁ゲートバイポーラトランジスタの製造方法 | |
JP3409244B2 (ja) | 半導体装置 | |
JP2003318400A (ja) | 半導体装置とその製造方法 | |
US5723349A (en) | Process for manufacturing a high conductivity insulated gate bipolar transistor integrater structure | |
JPH08340101A (ja) | 横型半導体装置およびその製造方法 | |
JP3280232B2 (ja) | 半導体装置 | |
JP4967209B2 (ja) | 半導体装置の製造方法 | |
CN113838913A (zh) | 分段式注入的自钳位igbt器件及其制作方法 | |
JP2004186620A (ja) | 半導体装置の製造方法 | |
CN113838914A (zh) | 具有分离栅结构的ret igbt器件结构及制作方法 |
Legal Events
Date | Code | Title | Description |
---|---|---|---|
A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 20020115 |
|
LAPS | Cancellation because of no payment of annual fees |