JP3280232B2

JP3280232B2 - 半導体装置

Info

Publication number: JP3280232B2
Application number: JP15891196A
Authority: JP
Inventors: 昌士由良
Original assignee: NGK Insulators Ltd
Current assignee: NGK Insulators Ltd
Priority date: 1996-05-30
Filing date: 1996-05-30
Publication date: 2002-04-30
Anticipated expiration: 2016-05-30
Also published as: JPH09321274A

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、ＭＯＳ構造を制御
電極部に有する電力用半導体デバイス（以下、パワーデ
バイスと称す）の高耐圧化に関する。

【０００２】

【従来の技術】近年、パワーデバイスの適用範囲が急速
に拡大している。それに伴い、パワーデバイスにはより
一層の高耐圧化、高速化、低オン電圧化および低駆動電
力化が要求されている。その中で、特に、駆動電力が著
しく低い構造として、ＭＯＳ構造がゲートに用いられた
絶縁制御パワーデバイスが提案、試作、あるいは製品化
されてきた。

【０００３】図３はその一例としてのＭＯＳ制御静電誘
導（ＭＯＳ Controlled StaticInduction ：ＭＣ−Ｓ
Ｉ）サイリスタの模式的断面構造図である。本構造は、
ノーマリ・オフ型ＳＩサイリスタのゲート〜カソード間
にｐＭＯＳＦＥＴを集積化し、このｐＭＯＳＦＥＴをオ
ンすることによりゲートとカソードを短絡させてターン
オフを行う構造で、特公平４−７９１４９号公報に示さ
れている。また、その製造方法は特公平４−７９１４８
号公報に開示されており、その後小容量素子の試作によ
り基本動作が確認されている（1992年東北大学電通談話
会記録、p.217 参照）。

【０００４】図12はＭＣＴ（ＭＯＳ Controlled Thyr
istor）の模式的断面構造図である。ＭＣＴはターンオ
ン用のｎＭＯＳＦＥＴとターンオフ用のｐＭＯＳＦＥＴ
の両方を一つのＭＯＳゲートによって制御してスイッチ
ング動作を行うデバイスであり、Ｖ．Ａ．Ｋ．Ｔｅｍｐ
ｌｅらによって提案され（ＩＥＤＭ Tech. Dig. p.28
2、1984）、現在製品化に至っている。

【０００５】図21はＥＳＴ（Emitter Switched Thyr
istor ）の模式的断面構造図である。ＥＳＴはサイリス
タとＭＯＳＦＥＴとから構成されており、オン状態では
サイリスタ動作により電流が流れ、ＭＯＳゲートにより
ターンオン及びターンオフ制御を可能にしたデバイスで
あり、Ｂ．Ｊ．Ｂａｌｉｇａらによって提案された（Pr
oc. of ISPSD'90 p.117,1990）。ＭＯＳＦＥＴを用いる
かわりに、ＩＧＢＴ（Insulated Gate Bipolar Transis
tor ）を用いて構成されるＩＴＴ（ＩＧＢＴTriggered
Thyristor）という、ＥＳＴとほぼ同じ構造のデバイス
も提案されているが、いずれも、カソード電極の下に寄
生サイリスタを有する構造となっている。

【０００６】図22はＩＧＢＴの模式的断面構造図であ
る。ＩＧＢＴは、ＮＰＴ（ノンパンチスルー）型を採用
したり、ｎエミッタ直下に不純物濃度の高いｐウェルを
形成するなどの方法によって高耐圧化が図られ、現在２
０００Ｖを越える定格のデバイスが製品化されている。

【０００７】

【発明が解決しようとする課題】高耐圧・大電流パワー
デバイスではアノード・カソードあるいはコレクタ・エ
ミッタの主電極が半導体基板の相異なる表面にそれぞれ
形成される縦型構造を採用しているため、主電極間に印
加される電圧はデバイス表面に形成されるＭＯＳＦＥＴ
のバックバイアスとなり、ＭＯＳＦＥＴのしきい値電圧
等の諸特性に影響を及ぼすことになる。オン電圧の上昇
やスイッチング特性の低下を伴わずに絶縁制御パワーデ
バイスの高耐圧化を行おうとすると、この影響が大きく
なりＭＯＳＦＥＴを制御することができなくなって、パ
ワーデバイスの制御機能が失われるに至る。従来の絶縁
制御パワーデバイスの高耐圧化の方法は、ｐｎ接合の逆
方向非導通特性を利用するといった、製造の容易な技術
が中心であった。しかし従来より施されてきた高耐圧化
技術の延長では、この高耐圧化と性能向上の間に存在す
るトレードオフ関係を脱却することは困難であり、高耐
圧・大電流パワーデバイスには適さない。以下に従来よ
りある絶縁制御パワーデバイスを例に挙げて、本発明が
解決しようとする課題について具体的に説明する。

【０００８】図３に示した従来のＭＣ−ＳＩサイリスタ
の直線Ｚ３−Ｚ４に沿った電位分布は図４（ａ）のよう
になっている。（図４（ｂ）には部分的断面構造図を併
記し、構造に対応した位置での電位を明示してある。）
そのため、従来のＭＣ−ＳＩサイリスタを高耐圧化する
と、アノード電圧によってｐＭＯＳＦＥＴは常にオンし
た状態になってしまう。するとゲートでｐＭＯＳＦＥＴ
を制御できなくなるため、従来はｐＭＯＳＦＥＴの周辺
領域にｎウェルを形成していた。しかしｐＭＯＳＦＥＴ
のドレインがＳＩサイリスタのゲートと共通であるた
め、チャンネル領域の極近傍に高濃度の深いｐ層が存在
することになり、ｎウェルのみによってアノード電圧の
影響を除去するのは困難であり、ｐＭＯＳＦＥＴを取り
囲むようにＵ字型の溝を深く形成したりしなければなら
ず、極めて複雑な構造となってしまう。過度に複雑な構
造は、実用化の際に歩留まりの低下やコスト高につなが
るため、適切な構造とはいえない。

【０００９】図12に示したＭＣＴはターンオン用ｎＭＯ
ＳＦＥＴ、ターンオフ用ｐＭＯＳＦＥＴともにｐベース
層に内包されているため、ＭＣ−ＳＩサイリスタに比べ
てアノード電圧の影響は受けにくいけれども、やはり高
耐圧化する場合にはｐベース層の不純物濃度を高くした
り、拡散深さを深くしたりしなければＦＥＴが制御不能
となる。またＭＣＴの最大の欠点はターンオフ耐量が低
すぎる点であり、この最も有効な解決手段は単位セルサ
イズをより微細にすることであると一般に言われている
が、高耐圧化のためにｐベース層の拡散深さを深くする
ことは、単位セルサイズを大きくすることであるため、
ターンオフ耐量低下につながり、性能向上と高耐圧化の
両立はやはり困難である。

【００１０】図21に示したＥＳＴはカソード電極下に寄
生サイリスタを有しており、これがラッチアップすると
ゲートの制御機能が喪失される。従って寄生サイリスタ
の存在の分だけ、ＭＣＴほどには電流密度を大きくする
ことができず、オン電圧が高くなる欠点を有している。
ＥＳＴを高耐圧化する場合、ＭＯＳＦＥＴチャンネル部
へのアノード電圧の影響が増大し、ＭＯＳＦＥＴ動作を
制御できなくなってゲートの制御機能が喪失される問題
が発生することになる。寄生サイリスタのラッチアップ
を防止するためには、カソード電極下のｐ層の不純物濃
度を高くしたり、拡散深さを深くしなければならない
が、不純物濃度を高くすることも結晶性上限界があり、
また拡散深さを深くすることも単位セルサイズが大きく
なって、ＭＣＴと同様にＳＯＡ（安全動作領域）が狭く
なる上、オン電圧も高くなってしまう。ＥＳＴの場合も
やはり性能向上と高耐圧化との両立は困難であるといえ
る。

【００１１】図22に示したＩＧＢＴは、ＭＯＳＦＥＴの
ドレイン側から少数キャリアを注入するデバイスである
ため、ＭＯＳＦＥＴに比べるとオン電圧が低くなってい
るが、サイリスタ動作が行われないため、ＭＣ−ＳＩサ
イリスタ、ＭＣＴ、ＥＳＴのどのデバイスと比較しても
オン電圧は高くなる。特に４０００Ｖを越えるような高
耐圧化を行う場合には、オン電圧の差は極めて顕著に現
れてくるため、基板厚さの増加を極力抑えて高耐圧化し
なければならない。するとＥＳＴと同様に、ＭＯＳＦＥ
Ｔチャンネル部へのコレクタ電圧の影響が増大して、Ｍ
ＯＳＦＥＴ動作を制御できなくなったり、寄生サイリス
タがラッチアップしやすくなることで、ゲートの制御機
能が喪失される問題が発生することになる。寄生サイリ
スタのラッチアップを防止するためには、エミッタ電極
下のｐベース層の不純物濃度を高くしたり、拡散深さを
深くしなければならないが、不純物濃度を高くすること
も結晶性上限界があり、また拡散深さを深くすることも
単位セルサイズが大きくなって、ＭＣＴ、ＥＳＴと同様
ＳＯＡが狭くなる上、オン電圧もさらに高くなってしま
う。ＩＧＢＴの場合もやはり、さらなる高耐圧化と性能
向上との両立は困難であるといえる。本発明は上述した
点に鑑みて創案されたもので、その目的とするところ
は、これらの欠点を解決する半導体装置とその製造方法
を提供することにある。

【００１２】

【課題を解決するための手段】本発明による半導体装置
は、半導体基板と、その半導体基板の一方の主表面に形
成した第１の主電極と、前記半導体基板の他方の主表面
に形成した第２の主電極と、互いに離間するように前記
半導体基板の一方の主表面に形成した所定の導電形の第
１及び第２層と、前記半導体基板の一方の主表面に形成
され、これら第１層及び第２層とともにＭＯＳ（金属−
絶縁物−半導体）構造を構成する制御電極と、前記第１
層と第２層の間で前記半導体基板の一方の主表面から所
定の深さに配置され、前記ＭＯＳ構造のチャンネル面積
よりも大きい面積を有する絶縁層とを具え、前記絶縁層
が形成される前記半導体基板の一方の主表面からの深さ
が深くなるに従って、前記絶縁層の面積を大きくしたこ
とを特徴とする。

【００１３】

【００１４】本発明による他の半導体装置は、半導体基
板と、その半導体基板の一方の主表面に形成した第１の
主電極と、前記半導体基板の他方の主表面に形成した第
２の主電極と、互いに離間するように前記半導体基板の
一方の主表面に形成した所定の導電形の第１及び第２層
と、前記半導体基板の一方の主表面に形成され、これら
第１層及び第２層とともにＭＯＳ（金属−絶縁物−半導
体）構造を構成する制御電極とを具える半導体装置であ
って、その半導体装置の主電流の通路の外の前記第１の
主電極と前記第２の主電極の間に亘ってｐｎｐｎ４層領
域が存在し、そのｐｎｐｎ４層領域を、前記第１の主電
極及び第２の主電極に平行な面で分断するように配置さ
れた絶縁層を更に具えることを特徴とする。

【００１５】本発明による半導体装置の製造方法は、半
導体基板と、その半導体基板の一方の主表面に形成した
第１の主電極と、前記半導体基板の他方の主表面に形成
した第２の主電極と、互いに離間するように前記半導体
基板の一方の主表面に形成した所定の導電形の第１及び
第２層と、前記半導体基板の一方の主表面に形成され、
これら第１層及び第２層とともにＭＯＳ（金属−絶縁物
−半導体）構造を構成する制御電極とを具える半導体装
置の製造方法であって、前記半導体基板の一方の主表面
から所定の深さに、前記ＭＯＳ構造のチャンネル面積よ
りも大きい面積を有する絶縁層を形成するステップと、
前記第１層及び前記第２層が前記絶縁層の間で互いに離
間するように前記ＭＯＳ構造を形成するステップとを具
えることを特徴とする。

【００１６】好適には、前記ＭＯＳ構造を形成するステ
ップが、前記第１層及び前記第２層を形成するステップ
と、前記半導体基板の主表面を平坦化するステップとを
具え、前記絶縁層を形成するステップが、前記絶縁層の
材料となる原子を加速して、前記半導体基板に選択的に
注入するステップを具える。

【００１７】なお、前記絶縁層を形成した後に前記絶縁
層の結晶性を整えるステップを更に具えてもよい。

【００１８】

【発明の実施の形態】

〔実施例１〕図１に本発明の第１の実施例としてＭＣ−
ＳＩサイリスタの模式的断面構造図を示す。図１におい
て、ゲートＭＯＳ電極10と、ＭＣ−ＳＩサイリスタでい
う補助カソードでドレインとなるｐ層７と、ｐベース層
２に一部重なって形成されてソースとなるｐ層６とから
構成されるｐＭＯＳＦＥＴの下に、絶縁層１が形成され
ている。図１中の直線Ｚ１−Ｚ２に沿った電位分布は図
２（ａ）に示したようになっている。（図２（ｂ）には
部分的断面構造図を併記し、構造に対応した位置での電
位を明示してある。）すなわち、ｐＭＯＳＦＥＴはアノ
ード電極12から完全にシールドされており、アノード電
圧の影響はまったく受けなくなる。絶縁層１を形成する
深さは、ｐ層６、７の深さとほぼ等しいことが望ましい
が、それ以上に深くても、浅くても構わない。また絶縁
層１を形成する面積は、少なくともｐＭＯＳＦＥＴのチ
ャンネル面積以上である必要があり、絶縁層１を形成す
る深さが深いほど絶縁層１の面積は大きくすることが望
ましい。結果としてＭＣ−ＳＩサイリスタにおいて、絶
縁層１の厚さを適切に選べば、アノード電圧の増大に伴
うゲートの制御機能喪失の危険性は皆無となり、ＭＣ−
ＳＩサイリスタの高耐圧化がｐＭＯＳＦＥＴの存在によ
り制約を受けることはない。

【００１９】本実施例１の構造を得るための製造工程
は、前述した特公平４−７９１４８号公報に開示されて
いる従来のＭＣ−ＳＩサイリスタの製造工程における適
当な段階で、絶縁層１を形成する工程を追加すればよ
い。絶縁層１を形成することによって、従来高耐圧化の
ために必要とされてきた、ｐＭＯＳＦＥＴの周囲に形成
される微細なＵ字溝や高濃度のｎウェルなどが不要とな
るため、全工程数の増加は少なくて済み、絶縁層１の形
成方法によっては逆に全工程数を低減することができ
る。また、ｐＭＯＳＦＥＴの特性がアノード電圧に依存
しなくなるため、設計の自由度が拡大し、素子特性の最
適化が容易になる。

【００２０】従来のＭＣ−ＳＩサイリスタの製造工程に
追加される、絶縁層１を形成する工程の一例を以下に説
明する。まず、熱処理やＣＶＤなどの方法によって、半
導体基板表面全面に酸化膜や窒化膜などの絶縁層を形成
し（図５）、次にフォトリソグラフィー技術などを利用
して必要な領域以外の絶縁層を除去する（図６）。そし
てその表面上にエピタキシャル成長やＣＶＤなどの方法
によってＳｉなどの半導体層を形成し、選択的に形成さ
れた絶縁層を半導体中に埋め込む（図７）。この後必要
ならば、結晶性を整える目的で熱処理を行う。またこの
状態における基板表面には、絶縁層を埋め込んだために
段差が存在している。特に高耐圧化されたＭＣ−ＳＩサ
イリスタの場合にはこの段差が大きくなるため、この後
に続くフォトリソグラフィーなどの工程において不都合
が生じる危惧がある。そういう危惧がある場合には、ポ
リッシングなどを行って基板表面を平坦化する工程を行
う（図８）。

【００２１】また、従来のＭＣ−ＳＩサイリスタの製造
工程に追加される、絶縁層１を形成する工程の別の一例
を以下に説明する。すなわち、フォトリソグラフィー技
術などを利用し、半導体中に絶縁層を形成しない領域に
レジストなどのマスク材を選択的に形成し、そこに酸素
や窒素など絶縁層の原料となる原子を加速して注入し
（図９）、アニールを行う。具体的には例えば、半導体
基板としてシリコンを用い、その中に形成する絶縁層と
して酸化膜を用いる場合、酸素イオンを１８０ｋｅＶで
加速して、１平方センチメートル当たり、１×１０の１
８乗個以上注入し、１３２０℃、６時間のアニールを行
う。

【００２２】イオンの加速エネルギーの大きさは、絶縁
層１を形成する深さに応じて適宜決めることになる。基
板表面に発生する結晶欠陥や汚染により発生するパイプ
などが問題となる場合には、例えば、ドーズ量を低くし
てアニールを行うプロセスを１サイクルとしてこれを複
数回繰り返す、いわゆるマルチイオン注入法を採用すれ
ばよい。あるいはまたアニールを行った後で、ＭＯＳ構
造を形成するのに十分可能な良質結晶をエピタキシャル
成長などによって形成してもよい。このイオン注入法に
より得られる絶縁層はあまり厚く形成することができな
いが、イオンの加速エネルギーによって絶縁層を形成す
る深さを制御することができるので、複数種類の加速エ
ネルギーを用いて複数層の絶縁層を形成するなどの手段
を用いれば、図10に示す構造が得られ、イオン注入法に
よって絶縁層１を形成しても十分に高耐圧化を実現する
ことができる。

【００２３】〔実施例２〕図11に本発明の第２の実施例
としてＭＣＴの模式的断面構造図を示す。図11におい
て、ゲートＭＯＳ電極10に対し、ｎエミッタ層３をソー
スとしｎ層５をドレインとしてなるターンオン用ｎＭＯ
ＳＦＥＴから、ｐ層７をソースとしｐベース層２をドレ
インとしてなるターンオフ用ｐＭＯＳＦＥＴにわたる領
域に、絶縁層１が形成されている。ＭＣＴは第１の実施
例としてあげたＭＣ−ＳＩサイリスタと同様、完全ラッ
チアップ型のパワーデバイスであるため、ｎエミッタ層
３の下に絶縁層１を形成してはならないのは明白であ
る。

【００２４】〔実施例３〕図13に本発明の第３の実施例
としてＥＳＴの模式的断面構造図を示す。図13におい
て、ゲートＭＯＳ電極10に対し、ｎエミッタ層３をソー
スとしｎ層５をドレインとしてなるターンオン用ｎＭＯ
ＳＦＥＴの下の領域と、フローティングｎ層８とｐベー
ス層20とｎ層５とｐエミッタ層４とから構成される主サ
イリスタをラッチアップさせるために、ゲートＭＯＳ電
極10とフローティングｎ層８とｎ層５とから構成される
ｎＭＯＳＦＥＴの下の領域に、絶縁層１が形成されてい
る。この絶縁層１の存在によりＭＯＳＦＥＴのチャンネ
ルが、ＭＯＳＦＥＴのバックバイアスとなるアノード電
圧からシールドされるため、素子の高耐圧化を行っても
ゲートの制御機能が喪失されることはない。

【００２５】図14に本発明の第３の実施例の第１の変形
例の模式的断面構造図を示す。本変形例は図13の構造に
対して、ゲートＭＯＳ電極10と、ソースとなるｎエミッ
タ層３と、ドレインとなるｎ層５とからなるターンオン
用ｎＭＯＳＦＥＴの下の領域に形成される絶縁層１をｎ
エミッタ層３の下の領域にまで拡張した構造となってい
る。これによって、主電流の通路とならない領域に存在
する、ｎエミッタ層３とｐベース層２（あるいは高濃度
ｐ層21）とｎ層５とｐエミッタ層４とから構成される寄
生サイリスタが分断されることになるため、寄生サイリ
スタのラッチアップ現象によるゲートの制御機能喪失の
危険が完全に解決される。

【００２６】図15に本発明の第３の実施例の第２の変形
例の模式的断面構造図を示す。本変形例は図14に示した
第１の変形例の構造に対し、ｐベース層２と高濃度ｐ層
21とを削除された構造となっているため、製造工程が短
縮化される。さらに深い拡散層が存在しないため、図1
3、図14に示した構造よりも微細な構造とすることがで
きる。したがってＳＯＡが拡大されるほか、より大きな
電流密度での動作が可能となり、高耐圧化により基板厚
が増大してもスイッチング特性などの悪下は小さくな
る。また当然のことながら、ターンオン用ｎＭＯＳＦＥ
Ｔの特性を調整するために、そのチャンネル領域にイオ
ン注入法などによりチャンネルドーピングを行ったり、
ｐウェルを形成したりしてもよい。さらにまた、このチ
ャンネルドーピングを行うことは、述べるまでもなく本
変形例に限られたことではない。

【００２７】図16に本発明の第３の実施例の第３の変形
例の模式的断面構造図を示す。本変形例は図13に示した
第３の実施例の構造に加えて、高濃度ｐ層21を削除し
て、ｐベース層２の下の領域に絶縁層１を形成した構造
である。絶縁層１を形成する深さは、図14のようにｎエ
ミッタ層３のすぐ下でなくとも寄生サイリスタを分断す
るように形成されていればよく、本変形例のようにｐベ
ース層２の下に形成されていてもよい。

【００２８】図17に本発明の第３の実施例の第４の変形
例の模式的断面構造図を示す。本変形例は、ターンオン
用ｎＭＯＳＦＥＴの下の領域に形成される絶縁層とｐベ
ース層２の下の領域に形成される絶縁層とを一体化させ
た絶縁層１によって、図16に示した構造と同様の効果を
有する構造である。本変形例の場合も、図13における高
濃度ｐ層21を形成する必要はない。本変形例の製造方法
の一例を以下に説明する。すなわち、まず、各種のエッ
チング技術やフォトリソグラフィー技術などを利用して
半導体基板表面に段差を形成し、その段差の側面および
底面に選択的に絶縁層を形成する（図18）。次に、その
段差部を半導体層で埋め込み（図19）、さらにその表面
上に半導体層を形成して絶縁層を完全に埋め込む（図2
0）。適当な段階でポリッシングなどを行って素子表面
を平坦化する工程を行っても構わない。

【００２９】〔実施例４〕図23に本発明の第４の実施例
としてＩＧＢＴの模式的断面構造図を示す。図23におい
て、本構造は、図17に示したＥＳＴの構造に対して、フ
ローティングｎ層８とｐベース層20とｎ層５とｐエミッ
タ層４とから構成される主サイリスタが削除された構造
である。絶縁層１の存在により、ｐベース層２を浅く形
成しても高耐圧を確保することができるため、従来に比
べて大幅に微細な構造とすることができ、特性の向上と
ＳＯＡの拡大を実現することができる。またｎ層５の厚
さをを薄くしても絶縁層１の厚さを厚くすれば、オン電
圧の上昇を伴うことなく高耐圧を実現することができ
る。また、本実施例と同様に他にも本発明のＩＧＢＴの
変形例として、図13乃至図16に示したＥＳＴの構造から
主サイリスタを削除した構造がある。

【００３０】上述の実施例はいずれも、縦型構造のパワ
ーデバイスの表面にスイッチング用のＭＯＳＦＥＴを集
積化した構造となっているが、オン抵抗が小さく高速動
作可能な絶縁制御デバイスであれば、必ずしもＭＯＳＦ
ＥＴである必要はなく、ＭＯＳＳＩＴやＩＧＢＴなどを
集積化した構造であってもよい。

【００３１】また、本発明はアノード側あるいはコレク
タ側の接合構造には全く依存しないため、例えばｐエミ
ッタ層４の境界付近のｎ層５の不純物濃度を高くしてｎ
バッファ層を設けた接合構造や、アノードショート構造
などであってもよい。

【００３２】

【発明の効果】以上説明したように本発明によれば、Ｍ
Ｃ−ＳＩサイリスタ、ＭＣＴ、ＥＳＴ、ＩＧＢＴなど、
ゲートにＭＯＳ構造を採用した絶縁制御パワーデバイス
の高耐圧化を、オン電圧の上昇を低く押さえたままで、
ＳＯＡを狭くすることなく実現することが可能となる。
また既存のＳＯＩ構造の製造方法をそのまま応用して製
造することができるため、パワーＩＣにＭＣ−ＳＩサイ
リスタ、ＭＣＴ、ＥＳＴ、ＩＧＢＴなどを集積すること
ができ、更なるインテリジェント化を実現することが可
能となる。また既存のインテリジェント・パワー・モジ
ュール等の高耐圧化を実現することもでき、各種の高圧
装置の小型化も促進される。

【図面の簡単な説明】

【図１】本発明によるＭＣ- ＳＩサイリスタの模式的断
面構造図である。

【図２】図１中の直線Ｚ１−Ｚ２に沿った電位分布を示
す図である。

【図３】従来のＭＣ−ＳＩサイリスタの模式的断面構造
図である。

【図４】図３中の直線Ｚ３−Ｚ４に沿った電位分布を示
す図である。

【図５】本発明の製造方法を説明するための図である。

【図６】本発明の製造方法を説明するための図である。

【図７】本発明の製造方法を説明するための図である。

【図８】本発明の製造方法を説明するための図である。

【図９】本発明の製造方法を説明するための図である。

【図10】本発明によるＭＣ- ＳＩサイリスタの模式的断
面構造図である。

【図11】本発明によるＭＣＴの模式的断面構造図であ
る。

【図12】従来のＭＣＴの模式的断面構造図である。

【図13】本発明によるＥＳＴの模式的断面構造図であ
る。

【図14】本発明によるＥＳＴの第１の変形例の模式的断
面構造図である。

【図15】本発明によるＥＳＴの第２の変形例の模式的断
面構造図である。

【図16】本発明によるＥＳＴの第３の変形例の模式的断
面構造図である。

【図17】本発明によるＥＳＴの第４の変形例の模式的断
面構造図である。

【図18】本発明の製造方法を説明するための図である。

【図19】本発明の製造方法を説明するための図である。

【図20】本発明の製造方法を説明するための図である。

【図21】従来のＥＳＴの模式的断面構造図である。

【図22】従来のＩＧＢＴの模式的断面構造図である。

【図23】本発明によるＩＧＢＴの模式的断面構造図であ
る。

【符号の説明】

１絶縁層２ｐベース層３ｎエミッタ層４ｐエミッタ層５ｎ層６ｐ層７ｐ層８フローティングｎ層 10 ゲートＭＯＳ電極 11 カソード電極／エミッタ電極 12 アノード電極／コレクタ電極 20 ｐベース層 21 高濃度ｐ層

───────────────────────────────────────────────────── フロントページの続き (58)調査した分野(Int.Cl.⁷，ＤＢ名) H01L 29/74 H01L 21/336 H01L 29/78 655

Claims

(57)【特許請求の範囲】

【請求項１】半導体基板と、その半導体基板の一方の主表面に形成した第１の主電極
と、前記半導体基板の他方の主表面に形成した第２の主電極
と、互いに離間するように前記半導体基板の一方の主表面に
形成した所定の導電形の第１及び第２層と、前記半導体基板の一方の主表面に形成され、これら第１
層及び第２層とともにＭＯＳ（金属−絶縁物−半導体）
構造を構成する制御電極と、前記第１層と第２層の間で前記半導体基板の一方の主表
面から所定の深さに配置され、前記ＭＯＳ構造のチャン
ネル面積よりも大きい面積を有する絶縁層とを具え、前記絶縁層が形成される前記半導体基板の一方の主表面
からの深さが深くなるに従って、前記絶縁層の面積を大
きくしたことを特徴とする半導体装置。