JP2003058271A - 半導体装置及びクロック制御方法 - Google Patents
半導体装置及びクロック制御方法Info
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- 239000004065 semiconductor Substances 0.000 title claims abstract description 16
- 238000000034 method Methods 0.000 title claims description 12
- 230000002093 peripheral effect Effects 0.000 claims description 16
- 230000004044 response Effects 0.000 claims description 10
- 230000008569 process Effects 0.000 claims description 4
- 230000007704 transition Effects 0.000 abstract description 14
- 230000007246 mechanism Effects 0.000 abstract description 5
- 238000010586 diagram Methods 0.000 description 13
- 230000007274 generation of a signal involved in cell-cell signaling Effects 0.000 description 5
- 230000005540 biological transmission Effects 0.000 description 4
- 101100532856 Arabidopsis thaliana SDRA gene Proteins 0.000 description 3
- 230000007257 malfunction Effects 0.000 description 3
- 230000008859 change Effects 0.000 description 2
- 230000000873 masking effect Effects 0.000 description 2
- 239000013256 coordination polymer Substances 0.000 description 1
- 238000012986 modification Methods 0.000 description 1
- 230000004048 modification Effects 0.000 description 1
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- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F1/00—Details not covered by groups G06F3/00 - G06F13/00 and G06F21/00
- G06F1/26—Power supply means, e.g. regulation thereof
- G06F1/32—Means for saving power
- G06F1/3203—Power management, i.e. event-based initiation of a power-saving mode
- G06F1/3206—Monitoring of events, devices or parameters that trigger a change in power modality
- G06F1/3228—Monitoring task completion, e.g. by use of idle timers, stop commands or wait commands
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- G06F1/3234—Power saving characterised by the action undertaken
- G06F1/324—Power saving characterised by the action undertaken by lowering clock frequency
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- Y—GENERAL TAGGING OF NEW TECHNOLOGICAL DEVELOPMENTS; GENERAL TAGGING OF CROSS-SECTIONAL TECHNOLOGIES SPANNING OVER SEVERAL SECTIONS OF THE IPC; TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
- Y02—TECHNOLOGIES OR APPLICATIONS FOR MITIGATION OR ADAPTATION AGAINST CLIMATE CHANGE
- Y02D—CLIMATE CHANGE MITIGATION TECHNOLOGIES IN INFORMATION AND COMMUNICATION TECHNOLOGIES [ICT], I.E. INFORMATION AND COMMUNICATION TECHNOLOGIES AIMING AT THE REDUCTION OF THEIR OWN ENERGY USE
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Abstract
(57)【要約】
【課題】本発明は、クロックギア切り替え時やパワーダ
ウンモード遷移時等におけるハングアップの危険性を取
り除くハードウェア機構を備えた半導体装置を提供する
ことを目的とする。 【解決手段】半導体装置は、クロック信号を生成するク
ロック生成部と、クロック制御リクエスト信号をアサー
トする第１のモジュールと、クロック制御リクエスト信
号のアサート状態に応答して、現在実行中の処理が終了
するとその後の処理を停止してクロック制御アクノリッ
ジ信号をアサートする１つ又は複数の第２のモジュール
を含み、１つ又は複数の第２のモジュールからのクロッ
ク制御アクノリッジ信号が全てアサートされるとクロッ
ク生成部は第２のモジュールに供給するクロック信号を
選択的に変化させる。
ウンモード遷移時等におけるハングアップの危険性を取
り除くハードウェア機構を備えた半導体装置を提供する
ことを目的とする。 【解決手段】半導体装置は、クロック信号を生成するク
ロック生成部と、クロック制御リクエスト信号をアサー
トする第１のモジュールと、クロック制御リクエスト信
号のアサート状態に応答して、現在実行中の処理が終了
するとその後の処理を停止してクロック制御アクノリッ
ジ信号をアサートする１つ又は複数の第２のモジュール
を含み、１つ又は複数の第２のモジュールからのクロッ
ク制御アクノリッジ信号が全てアサートされるとクロッ
ク生成部は第２のモジュールに供給するクロック信号を
選択的に変化させる。
Description
【０００１】
【発明の属する技術分野】本発明は、一般にクロック信
号に同期して動作する半導体装置に関し、詳しくはクロ
ック信号を制御することにより消費電力を削減可能な半
導体装置に関する。
号に同期して動作する半導体装置に関し、詳しくはクロ
ック信号を制御することにより消費電力を削減可能な半
導体装置に関する。
【従来の技術】プロセッサ等の半導体装置においては、
消費電力を削減するために、高速処理を必要としない期
間のクロック周波数を低く抑える或いは停止させる制御
が行われる。即ち、クロックの動作周波数を必要に応じ
て段階的に切りかえたり（以下「クロックギア」と呼
ぶ）、或いは動作させる必要の無いモジュールブロック
へのクロックを停止させる（以下「パワーダウンモー
ド」と呼ぶ）制御が行われる。クロックギアは、一般
に、プロセッサ内の一番早いクロックに対応したマスク
用の同期信号を供給し、ゲーテッドクロックバッファで
クロック出力のパルス数を減らすことにより実現する。
或いは分周回路でクロック信号を分周することにより実
現する。またパワーダウンモードは、プロセッサ内の特
定の一部或いは全部のモジュールに対して、動作の必要
がない期間、それらモジュールへのクロック信号の供給
をマスクすることにより実現する。これらのクロック制
御は、チップの端子設定及びプログラムによるソフトウ
ェア的な制御に基づいて、プロセッサ内のクロック制御
部により実行するのが一般的である。従来、プロセッサ
内部のオンチップバスやバスブリッジを介する内部周辺
バス等がある場合において、上記のようなクロックギア
切り替え或いはパワーダウンモードへの遷移を行う際に
は、ソフトウェアによって一定の手順を実行する必要が
ある。即ち、クロックギアの切り替え或いはパワーダウ
ンモードへの遷移をするためには、その準備として、バ
ス転送等の特定のプロトコル（動作仕様）に沿った動作
を、ソフトウェア的に完了させる必要がある。
消費電力を削減するために、高速処理を必要としない期
間のクロック周波数を低く抑える或いは停止させる制御
が行われる。即ち、クロックの動作周波数を必要に応じ
て段階的に切りかえたり（以下「クロックギア」と呼
ぶ）、或いは動作させる必要の無いモジュールブロック
へのクロックを停止させる（以下「パワーダウンモー
ド」と呼ぶ）制御が行われる。クロックギアは、一般
に、プロセッサ内の一番早いクロックに対応したマスク
用の同期信号を供給し、ゲーテッドクロックバッファで
クロック出力のパルス数を減らすことにより実現する。
或いは分周回路でクロック信号を分周することにより実
現する。またパワーダウンモードは、プロセッサ内の特
定の一部或いは全部のモジュールに対して、動作の必要
がない期間、それらモジュールへのクロック信号の供給
をマスクすることにより実現する。これらのクロック制
御は、チップの端子設定及びプログラムによるソフトウ
ェア的な制御に基づいて、プロセッサ内のクロック制御
部により実行するのが一般的である。従来、プロセッサ
内部のオンチップバスやバスブリッジを介する内部周辺
バス等がある場合において、上記のようなクロックギア
切り替え或いはパワーダウンモードへの遷移を行う際に
は、ソフトウェアによって一定の手順を実行する必要が
ある。即ち、クロックギアの切り替え或いはパワーダウ
ンモードへの遷移をするためには、その準備として、バ
ス転送等の特定のプロトコル（動作仕様）に沿った動作
を、ソフトウェア的に完了させる必要がある。
【発明が解決しようとする課題】例えば、このような手
順を経ないで、バスを経由するデータ転送（特に命令フ
ェッチ等）の最中にクロックギアの切り替え等をした場
合、命令の取りこぼしによるプロセッサのハングアップ
を発生させる危険性がある。また例えば、バスブリッジ
を経由する内部周辺バスに接続されたモジュールへの突
き放し制御のストア命令を実行する場合においては、オ
ンチップバス上での転送が完了した後も内部周辺バスで
引き続きライト動作が行われているので、ストア動作が
実際に完了する時間まで待たずにクロックギアの切り替
え等を行ってしまったのでは、ストアが正常に行われな
い危険性がある。また例えば、ＳＤＲＡＭコントローラ
をチップに搭載している場合においては、予めＳＤＲＡ
Ｍをセルフリフレッシュモードへ遷移させずにＳＤＲＡ
Ｍコントローラのクロックを停止したのでは、ＳＤＲＡ
Ｍのデータが破壊されてしまう。
順を経ないで、バスを経由するデータ転送（特に命令フ
ェッチ等）の最中にクロックギアの切り替え等をした場
合、命令の取りこぼしによるプロセッサのハングアップ
を発生させる危険性がある。また例えば、バスブリッジ
を経由する内部周辺バスに接続されたモジュールへの突
き放し制御のストア命令を実行する場合においては、オ
ンチップバス上での転送が完了した後も内部周辺バスで
引き続きライト動作が行われているので、ストア動作が
実際に完了する時間まで待たずにクロックギアの切り替
え等を行ってしまったのでは、ストアが正常に行われな
い危険性がある。また例えば、ＳＤＲＡＭコントローラ
をチップに搭載している場合においては、予めＳＤＲＡ
Ｍをセルフリフレッシュモードへ遷移させずにＳＤＲＡ
Ｍコントローラのクロックを停止したのでは、ＳＤＲＡ
Ｍのデータが破壊されてしまう。
【０００２】こうした問題を避けるために、クロックギ
ア切り替えやパワーダウンモードへの遷移に際して所定
の手順を実行するプログラムを、予め作成しておく必要
がある。しかしその手順が完璧に実行されない場合に
は、予期せぬハングアップ等が発生する恐れがあった。
特に、複雑な転送プロトコルを持つオンチップバスや、
バスブリッジ、チップ外部バス（ＳＤＲＡＭ、ＳＲＡ
Ｍ、ＲＯＭ、コンパニオンチップ等に接続するバス）等
を持つプロセッサのクロック制御プログラムを作成する
際には、種々の条件を考慮して制御する必要があるの
で、人為的なミスによるハングアップやデータ転送エラ
ーの危険性を完全に排除することは容易でない。
ア切り替えやパワーダウンモードへの遷移に際して所定
の手順を実行するプログラムを、予め作成しておく必要
がある。しかしその手順が完璧に実行されない場合に
は、予期せぬハングアップ等が発生する恐れがあった。
特に、複雑な転送プロトコルを持つオンチップバスや、
バスブリッジ、チップ外部バス（ＳＤＲＡＭ、ＳＲＡ
Ｍ、ＲＯＭ、コンパニオンチップ等に接続するバス）等
を持つプロセッサのクロック制御プログラムを作成する
際には、種々の条件を考慮して制御する必要があるの
で、人為的なミスによるハングアップやデータ転送エラ
ーの危険性を完全に排除することは容易でない。
【０００３】以上を鑑みて、本発明は、クロックギア切
り替え時やパワーダウンモード遷移時等におけるハング
アップの危険性を取り除くハードウェア機構を備えた半
導体装置を提供することを目的とする。
り替え時やパワーダウンモード遷移時等におけるハング
アップの危険性を取り除くハードウェア機構を備えた半
導体装置を提供することを目的とする。
【課題を解決するための手段】本発明による半導体装置
は、クロック信号を生成するクロック生成部と、クロッ
ク制御リクエスト信号をアサートする第１のモジュール
と、該クロック制御リクエスト信号のアサート状態に応
答して、現在実行中の処理が終了するとその後の処理を
停止してクロック制御アクノリッジ信号をアサートする
１つ又は複数の第２のモジュールを含み、該１つ又は複
数の第２のモジュールからの該クロック制御アクノリッ
ジ信号が全てアサートされると該クロック生成部は該第
２のモジュールに供給する該クロック信号を選択的に変
化させる。
は、クロック信号を生成するクロック生成部と、クロッ
ク制御リクエスト信号をアサートする第１のモジュール
と、該クロック制御リクエスト信号のアサート状態に応
答して、現在実行中の処理が終了するとその後の処理を
停止してクロック制御アクノリッジ信号をアサートする
１つ又は複数の第２のモジュールを含み、該１つ又は複
数の第２のモジュールからの該クロック制御アクノリッ
ジ信号が全てアサートされると該クロック生成部は該第
２のモジュールに供給する該クロック信号を選択的に変
化させる。
【０００４】以上のハードウェア制御によって、本発明
においては、クロックギア切り替えやパワーダウンモー
ド遷移等の処理を行う際に、クロック制御により動作に
問題が生じる可能性があるモジュールを予め処理停止状
態にし、誤動作の危険性が無い状態になってからクロッ
ク制御を実行することが可能となる。
においては、クロックギア切り替えやパワーダウンモー
ド遷移等の処理を行う際に、クロック制御により動作に
問題が生じる可能性があるモジュールを予め処理停止状
態にし、誤動作の危険性が無い状態になってからクロッ
ク制御を実行することが可能となる。
【発明の実施の形態】以下に、本発明の実施例を添付の
図面を用いて詳細に説明する。
図面を用いて詳細に説明する。
【０００５】図１は、本発明によるプロセッサの第１実
施例の構成を示す図である。
施例の構成を示す図である。
【０００６】図１のプロセッサ１０は、クロック制御部
１１、ＣＰＵコア部１２、ＤＳＰコア部１３、モジュー
ル１４、モジュール１５、オンチップバス（ＯＣＢ）と
内蔵周辺バス（ＰＢ）のバスブリッジ１６、ＤＭＡコン
トローラ１７、ＳＤＲＡＭコントローラ１８、外部バス
コントローラ１９、オンチップバスのバスアービタ２
０、オンチップバス（ＯＣＢ）２１、モジュール２２乃
至２４、内部周辺バス（ＰＢ）２５、プロセッサ１０の
外部に設けられ外部バスコントローラ１９に接続される
ＳＲＡＭ２６及び外部バスマスター・チップ２７、外部
バス２８、プロセッサ１０の外部に設けられＳＤＲＡＭ
コントローラ１８に接続されるＳＤＲＡＭ２９を含む。
ここで、ＣＰＵコア部１２、ＤＳＰコア部１３、モジュ
ール１４、モジュール１５、ＤＭＡコントローラ１７、
ＳＤＲＡＭコントローラ１８、外部バスコントローラ１
９は、オンチップバス２１に接続されるオンチップバス
モジュールであり、モジュール２２乃至２４は、内部周
辺バス２５に接続される周辺バスモジュールである。ま
たＳＲＡＭ２６及び外部バスマスター・チップ２７は、
外部バス２８に接続される外部バスモジュールである。
１１、ＣＰＵコア部１２、ＤＳＰコア部１３、モジュー
ル１４、モジュール１５、オンチップバス（ＯＣＢ）と
内蔵周辺バス（ＰＢ）のバスブリッジ１６、ＤＭＡコン
トローラ１７、ＳＤＲＡＭコントローラ１８、外部バス
コントローラ１９、オンチップバスのバスアービタ２
０、オンチップバス（ＯＣＢ）２１、モジュール２２乃
至２４、内部周辺バス（ＰＢ）２５、プロセッサ１０の
外部に設けられ外部バスコントローラ１９に接続される
ＳＲＡＭ２６及び外部バスマスター・チップ２７、外部
バス２８、プロセッサ１０の外部に設けられＳＤＲＡＭ
コントローラ１８に接続されるＳＤＲＡＭ２９を含む。
ここで、ＣＰＵコア部１２、ＤＳＰコア部１３、モジュ
ール１４、モジュール１５、ＤＭＡコントローラ１７、
ＳＤＲＡＭコントローラ１８、外部バスコントローラ１
９は、オンチップバス２１に接続されるオンチップバス
モジュールであり、モジュール２２乃至２４は、内部周
辺バス２５に接続される周辺バスモジュールである。ま
たＳＲＡＭ２６及び外部バスマスター・チップ２７は、
外部バス２８に接続される外部バスモジュールである。
【０００７】クロック制御部１１は、クロック生成部３
０と、クロック制御判定部３１を含む。またモジュール
２２は、クロック制御レジスタ３２を含む。
０と、クロック制御判定部３１を含む。またモジュール
２２は、クロック制御レジスタ３２を含む。
【０００８】以下に、本発明によるプロセッサ１０の動
作を説明する。
作を説明する。
【０００９】プロセッサ１０により特定のアプリケーシ
ョンを動作させるためのソフトウェアを実行中に、プロ
セッサ１０のクロック制御（ギア切り替えやパワーダウ
ンモードへの遷移等）を行うとする。まずクロック制御
を指示するために、内部周辺バス２５に接続されるモジ
ュール２２のクロック制御レジスタ３２に、クロック制
御指示データのストア（ライト）命令をプログラムから
発行する。具体的には、このストア命令に係るライトデ
ータは、ＣＰＵコア部１２から発行され、オンチップバ
ス２１の転送仕様に従ってバスブリッジ１６へ転送され
る。更に、バスブリッジ１６から、モジュール２２へ当
該ライトデータに関するライト要求が送出され、モジュ
ール２２内のクロック制御レジスタ３２にライトデータ
が格納される。
ョンを動作させるためのソフトウェアを実行中に、プロ
セッサ１０のクロック制御（ギア切り替えやパワーダウ
ンモードへの遷移等）を行うとする。まずクロック制御
を指示するために、内部周辺バス２５に接続されるモジ
ュール２２のクロック制御レジスタ３２に、クロック制
御指示データのストア（ライト）命令をプログラムから
発行する。具体的には、このストア命令に係るライトデ
ータは、ＣＰＵコア部１２から発行され、オンチップバ
ス２１の転送仕様に従ってバスブリッジ１６へ転送され
る。更に、バスブリッジ１６から、モジュール２２へ当
該ライトデータに関するライト要求が送出され、モジュ
ール２２内のクロック制御レジスタ３２にライトデータ
が格納される。
【００１０】上記ライト動作に係るシーケンスの実行中
において、ＣＰＵコア部１２は、当該クロック制御指示
データのストア命令を発行した後、パイプライン処理に
より順次後続する命令を実行する。
において、ＣＰＵコア部１２は、当該クロック制御指示
データのストア命令を発行した後、パイプライン処理に
より順次後続する命令を実行する。
【００１１】クロック制御レジスタ３２へ上記クロック
制御指示データが格納されると、クロック制御レジスタ
３２から、クロック制御部１１にクロック制御要求信号
が発行される。このクロック制御要求信号は、クロック
制御部１１のクロック制御判定部３１が受信する。クロ
ック制御判定部３１は、クロック制御要求信号がアサー
トされたことを認識すると、クロック制御対象の各モジ
ュールに対してクロック制御リクエスト信号ｒｅｑをア
サートする。
制御指示データが格納されると、クロック制御レジスタ
３２から、クロック制御部１１にクロック制御要求信号
が発行される。このクロック制御要求信号は、クロック
制御部１１のクロック制御判定部３１が受信する。クロ
ック制御判定部３１は、クロック制御要求信号がアサー
トされたことを認識すると、クロック制御対象の各モジ
ュールに対してクロック制御リクエスト信号ｒｅｑをア
サートする。
【００１２】クロック制御リクエスト信号ｒｅｑは、ク
ロック制御完了通知信号ＤＮがアサートされるまでの期
間、アサート状態に維持される。
ロック制御完了通知信号ＤＮがアサートされるまでの期
間、アサート状態に維持される。
【００１３】クロック制御リクエスト信号ｒｅｑを受け
取った各モジュールは、その時点で実行中の処理が終了
した時点で、その処理を一旦停止させ、クロック制御ア
クノリッジ信号ａｃｋｘ（ｘ＝０、１、２、・・・、
６）をアサートする。ここで、クロック制御リクエスト
信号ｒｅｑを受け取り、クロック制御アクノリッジ信号
をアサートするモジュールは、バスアービタ２０、ＣＰ
Ｕコア部１２、ＤＳＰコア部１３、ＤＭＡコントローラ
１７、ＳＤＲＡＭコントローラ１８、外部バスコントロ
ーラ１９、及びバスブリッジ１６である。バスアービタ
２０は、オンチップバス２１に接続されるモジュール間
でバス権を調停し、選択されたモジュールにバス権を与
えることでバスに対するアクセスを許可する。バスブリ
ッジ１６は、オンチップバス２１と内部周辺バス２５と
の間のデータ転送を行う。
取った各モジュールは、その時点で実行中の処理が終了
した時点で、その処理を一旦停止させ、クロック制御ア
クノリッジ信号ａｃｋｘ（ｘ＝０、１、２、・・・、
６）をアサートする。ここで、クロック制御リクエスト
信号ｒｅｑを受け取り、クロック制御アクノリッジ信号
をアサートするモジュールは、バスアービタ２０、ＣＰ
Ｕコア部１２、ＤＳＰコア部１３、ＤＭＡコントローラ
１７、ＳＤＲＡＭコントローラ１８、外部バスコントロ
ーラ１９、及びバスブリッジ１６である。バスアービタ
２０は、オンチップバス２１に接続されるモジュール間
でバス権を調停し、選択されたモジュールにバス権を与
えることでバスに対するアクセスを許可する。バスブリ
ッジ１６は、オンチップバス２１と内部周辺バス２５と
の間のデータ転送を行う。
【００１４】例えば、バスアービタ２０の場合、クロッ
ク制御リクエスト信号ｒｅｑを受け取った後は、実行中
のデータ転送のトランザクションが終了した時点で、全
てのバスマスター（この例の場合、ＣＰＵコア部１２、
ＤＳＰコア部１３、ＤＭＡコントローラ１７、及び外部
バスコントローラ１９の各モジュール）へのバスグラン
ト信号ｇｎｔｘ（ｘ＝１、２、３、４）をネゲート状態
にディアサートする。即ち、各マスターモジュールに対
してバス権を否定することで、各マスターモジュールに
よるデータ転送を不許可にする。その後、バスアービタ
２０は、クロック制御アクノリッジ信号ａｃｋ０をアサ
ートする。
ク制御リクエスト信号ｒｅｑを受け取った後は、実行中
のデータ転送のトランザクションが終了した時点で、全
てのバスマスター（この例の場合、ＣＰＵコア部１２、
ＤＳＰコア部１３、ＤＭＡコントローラ１７、及び外部
バスコントローラ１９の各モジュール）へのバスグラン
ト信号ｇｎｔｘ（ｘ＝１、２、３、４）をネゲート状態
にディアサートする。即ち、各マスターモジュールに対
してバス権を否定することで、各マスターモジュールに
よるデータ転送を不許可にする。その後、バスアービタ
２０は、クロック制御アクノリッジ信号ａｃｋ０をアサ
ートする。
【００１５】クロック制御アクノリッジ信号ａｃｋｘ
は、クロック制御リクエスト信号ｒｅｑがネゲートされ
るまでの間、アサート状態に維持される。
は、クロック制御リクエスト信号ｒｅｑがネゲートされ
るまでの間、アサート状態に維持される。
【００１６】各クロック制御対象モジュールからのクロ
ック制御アクノリッジ信号ａｃｋｘの全てがアサートさ
れると、クロック制御判定部３１はこれを認識し、クロ
ック生成部３０に対して、クロック制御イネーブル信号
ＥＮをアサートする。この時、クロック制御対象となっ
ている全てのモジュールは、動作を一時的に中断してい
る。
ック制御アクノリッジ信号ａｃｋｘの全てがアサートさ
れると、クロック制御判定部３１はこれを認識し、クロ
ック生成部３０に対して、クロック制御イネーブル信号
ＥＮをアサートする。この時、クロック制御対象となっ
ている全てのモジュールは、動作を一時的に中断してい
る。
【００１７】クロック生成部３０は、クロック制御イネ
ーブル信号ＥＮがアサートされたのを確認すると、プロ
グラムから要求されたクロック制御動作（クロックギア
の切替やパワーダウンモードへの遷移等）を実行する。
この際、クロック制御動作の詳細は、クロック制御レジ
スタ３２に書き込まれたクロック制御指示データの内容
によって指定される。クロック生成部３０は、各モジュ
ールに対してクロック信号を供給しており、プログラム
からの要求に従って、各モジュールに供給するクロック
信号を選択的に制御して、モジュール毎に動作周波数を
変更したりクロック信号の供給を停止する。
ーブル信号ＥＮがアサートされたのを確認すると、プロ
グラムから要求されたクロック制御動作（クロックギア
の切替やパワーダウンモードへの遷移等）を実行する。
この際、クロック制御動作の詳細は、クロック制御レジ
スタ３２に書き込まれたクロック制御指示データの内容
によって指定される。クロック生成部３０は、各モジュ
ールに対してクロック信号を供給しており、プログラム
からの要求に従って、各モジュールに供給するクロック
信号を選択的に制御して、モジュール毎に動作周波数を
変更したりクロック信号の供給を停止する。
【００１８】クロック生成部３０は更に、クロック制御
の処理が完了した時点で、クロック制御完了通知信号Ｄ
Ｎをアサートする。
の処理が完了した時点で、クロック制御完了通知信号Ｄ
Ｎをアサートする。
【００１９】クロック制御判定部３１は、クロック制御
完了通知信号ＤＮがアサートされたことを認識すると、
クロック制御リクエスト信号ｒｅｑをネゲートする。ク
ロック制御リクエスト信号ｒｅｑがネゲートされたこと
に応答して、各クロック制御対象モジュールは、クロッ
ク制御アクノリッジ信号ａｃｋｘをネゲートする。クロ
ック制御アクノリッジ信号ａｃｋｘがネゲートされる
と、クロック制御イネーブル信号ＥＮがネゲートされ、
その後、クロック制御完了通知信号ＤＮもネゲートされ
る。
完了通知信号ＤＮがアサートされたことを認識すると、
クロック制御リクエスト信号ｒｅｑをネゲートする。ク
ロック制御リクエスト信号ｒｅｑがネゲートされたこと
に応答して、各クロック制御対象モジュールは、クロッ
ク制御アクノリッジ信号ａｃｋｘをネゲートする。クロ
ック制御アクノリッジ信号ａｃｋｘがネゲートされる
と、クロック制御イネーブル信号ＥＮがネゲートされ、
その後、クロック制御完了通知信号ＤＮもネゲートされ
る。
【００２０】図２は、上記動作における各信号を示すタ
イミング図である。
イミング図である。
【００２１】図２（ａ）に示されるようにクロック制御
リクエスト信号ｒｅｑがアサートされると、これに応答
して、図２（ｂ）に示されるようにバスグラント信号ｇ
ｎｔｘがネゲート状態にされる。更に、各モジュールで
現在実行中の動作が終了するタイミングで、図２（ｃ）
乃至（ｊ）に示されるように、各モジュールからのクロ
ック制御アクノリッジ信号ａｃｋｘがＨＩＧＨ（アサー
ト状態）になる。
リクエスト信号ｒｅｑがアサートされると、これに応答
して、図２（ｂ）に示されるようにバスグラント信号ｇ
ｎｔｘがネゲート状態にされる。更に、各モジュールで
現在実行中の動作が終了するタイミングで、図２（ｃ）
乃至（ｊ）に示されるように、各モジュールからのクロ
ック制御アクノリッジ信号ａｃｋｘがＨＩＧＨ（アサー
ト状態）になる。
【００２２】全てのクロック制御アクノリッジ信号ａｃ
ｋｘがＨＩＧＨになると、図２（ｋ）に示されるように
クロック制御イネーブル信号ＥＮがＨＩＧＨになり、ク
ロックギア切り替えやクロック停止等のクロック制御動
作が実行される。このクロック制御動作が完了すると、
図２（ｌ）に示されるように、クロック制御完了通知信
号ＤＮがアサートされる。
ｋｘがＨＩＧＨになると、図２（ｋ）に示されるように
クロック制御イネーブル信号ＥＮがＨＩＧＨになり、ク
ロックギア切り替えやクロック停止等のクロック制御動
作が実行される。このクロック制御動作が完了すると、
図２（ｌ）に示されるように、クロック制御完了通知信
号ＤＮがアサートされる。
【００２３】以上のハードウェア制御によって、本発明
においては、クロックギア切り替えやパワーダウンモー
ド遷移等の処理を行う際に、クロック制御により動作に
問題が生じる可能性があるモジュールを予め処理停止状
態にし、誤動作の危険性が無い状態になってからクロッ
ク制御を実行することが可能となる。
においては、クロックギア切り替えやパワーダウンモー
ド遷移等の処理を行う際に、クロック制御により動作に
問題が生じる可能性があるモジュールを予め処理停止状
態にし、誤動作の危険性が無い状態になってからクロッ
ク制御を実行することが可能となる。
【００２４】図３は、クロック制御判定部３１の構成例
を示す図である。
を示す図である。
【００２５】図３のクロック制御判定部３１は、フリッ
プフロップ４１、フリップフロップ４２−０乃至４２−
６、クロック制御デコーダ回路４３、ＡＮＤ回路４４、
及びリクエスト信号生成回路４５を含む。フリップフロ
ップ４１は、クロック制御レジスタ３２から供給される
クロック制御要求信号をラッチする。ラッチされたクロ
ック制御要求信号は、クロック制御デコーダ回路４３に
供給されてデコードされる。クロック制御要求信号は複
数のビットからなる信号であり、クロック制御を要求す
ると共に、クロック制御がクロックギア切り替えとクロ
ック停止の何れであるのか、どのモジュールに対するク
ロック制御であるのか等に関して、具体的な制御の詳細
を指定する。クロック制御デコーダ回路４３は、このク
ロック制御要求信号をデコードし、指定されたクロック
制御動作を実行するための制御信号ＣＴＬを生成して、
クロック生成部３０に供給する。また更に、クロック制
御デコーダ回路４３は、クロック制御を示す信号ｃｌｋ
＿ｃｔｒをリクエスト信号生成回路４５に供給する。リ
クエスト信号生成回路４５は、単純なステートマシンで
あり、入力信号に応じて、アイドル状態ＩＤＬＥとクロ
ック制御状態ＣＬＫ＿ＣＴＲＬとの間を遷移する。クロ
ック制御を示す信号ｃｌｋ＿ｃｔｒがアサートされる
と、リクエスト信号生成回路４５は、アイドル状態ＩＤ
ＬＥからクロック制御状態ＣＬＫ＿ＣＴＲＬに遷移し、
クロック制御リクエスト信号ｒｅｑをアサートする。ま
たクロック制御完了通知信号ＤＮがアサートされると、
クロック制御状態ＣＬＫ＿ＣＴＲＬからアイドル状態Ｉ
ＤＬＥに遷移して、クロック制御リクエスト信号ｒｅｑ
をネゲートする。リクエスト信号生成回路４５を、セッ
トリセットフリップフロップ等の単純な順序回路によっ
て実現することが可能であることは、当業者にとっては
容易に理解出来るであろう。
プフロップ４１、フリップフロップ４２−０乃至４２−
６、クロック制御デコーダ回路４３、ＡＮＤ回路４４、
及びリクエスト信号生成回路４５を含む。フリップフロ
ップ４１は、クロック制御レジスタ３２から供給される
クロック制御要求信号をラッチする。ラッチされたクロ
ック制御要求信号は、クロック制御デコーダ回路４３に
供給されてデコードされる。クロック制御要求信号は複
数のビットからなる信号であり、クロック制御を要求す
ると共に、クロック制御がクロックギア切り替えとクロ
ック停止の何れであるのか、どのモジュールに対するク
ロック制御であるのか等に関して、具体的な制御の詳細
を指定する。クロック制御デコーダ回路４３は、このク
ロック制御要求信号をデコードし、指定されたクロック
制御動作を実行するための制御信号ＣＴＬを生成して、
クロック生成部３０に供給する。また更に、クロック制
御デコーダ回路４３は、クロック制御を示す信号ｃｌｋ
＿ｃｔｒをリクエスト信号生成回路４５に供給する。リ
クエスト信号生成回路４５は、単純なステートマシンで
あり、入力信号に応じて、アイドル状態ＩＤＬＥとクロ
ック制御状態ＣＬＫ＿ＣＴＲＬとの間を遷移する。クロ
ック制御を示す信号ｃｌｋ＿ｃｔｒがアサートされる
と、リクエスト信号生成回路４５は、アイドル状態ＩＤ
ＬＥからクロック制御状態ＣＬＫ＿ＣＴＲＬに遷移し、
クロック制御リクエスト信号ｒｅｑをアサートする。ま
たクロック制御完了通知信号ＤＮがアサートされると、
クロック制御状態ＣＬＫ＿ＣＴＲＬからアイドル状態Ｉ
ＤＬＥに遷移して、クロック制御リクエスト信号ｒｅｑ
をネゲートする。リクエスト信号生成回路４５を、セッ
トリセットフリップフロップ等の単純な順序回路によっ
て実現することが可能であることは、当業者にとっては
容易に理解出来るであろう。
【００２６】またクロック制御判定部３１は、各モジュ
ールから供給されるクロック制御アクノリッジ信号ａｃ
ｋｘ（ｘ＝０、１、２、・・・、６）を、それぞれフリ
ップフロップ４２−０乃至４２−６によりラッチする。
ラッチされたクロック制御アクノリッジ信号ａｃｋｘ
（ｘ＝０、１、２、・・・、６）は、ＡＮＤ回路４４に
供給される。ＡＮＤ回路４４は、ＡＮＤ演算により、全
てのクロック制御アクノリッジ信号がアサート状態にな
ると、クロック制御イネーブル信号ＥＮをアサートす
る。
ールから供給されるクロック制御アクノリッジ信号ａｃ
ｋｘ（ｘ＝０、１、２、・・・、６）を、それぞれフリ
ップフロップ４２−０乃至４２−６によりラッチする。
ラッチされたクロック制御アクノリッジ信号ａｃｋｘ
（ｘ＝０、１、２、・・・、６）は、ＡＮＤ回路４４に
供給される。ＡＮＤ回路４４は、ＡＮＤ演算により、全
てのクロック制御アクノリッジ信号がアサート状態にな
ると、クロック制御イネーブル信号ＥＮをアサートす
る。
【００２７】図４は、クロック制御対象であるバスブリ
ッジ１６におけるクロック制御機構を示す図である。
ッジ１６におけるクロック制御機構を示す図である。
【００２８】図４のクロック制御機構は、入力信号に応
じて状態が遷移する単純なステートマシンであり、取り
得る状態にはクロック制御状態、書き込み状態ＷＲＩＴ
Ｅ、読み出し状態ＲＥＡＤ、及びアイドル状態ＩＤＬＥ
の４つがある。アイドル状態ＩＤＬＥにおいては、バス
ブリッジ１６は待機して動作指示を待っている。この状
態でライト要求或いはリード要求が到来すると、それぞ
れ書き込み状態ＷＲＩＴＥ或いは読み出し状態ＲＥＡＤ
に遷移する。書き込み状態ＷＲＩＴＥでは、オンチップ
バス２１からのデータを内部周辺バス２５のモジュール
に書き込む処理を実行し、読み出し状態ＲＥＡＤにおい
ては、内部周辺バス２５のモジュールからデータを読み
出してオンチップバス２１に供給する処理を実行する。
じて状態が遷移する単純なステートマシンであり、取り
得る状態にはクロック制御状態、書き込み状態ＷＲＩＴ
Ｅ、読み出し状態ＲＥＡＤ、及びアイドル状態ＩＤＬＥ
の４つがある。アイドル状態ＩＤＬＥにおいては、バス
ブリッジ１６は待機して動作指示を待っている。この状
態でライト要求或いはリード要求が到来すると、それぞ
れ書き込み状態ＷＲＩＴＥ或いは読み出し状態ＲＥＡＤ
に遷移する。書き込み状態ＷＲＩＴＥでは、オンチップ
バス２１からのデータを内部周辺バス２５のモジュール
に書き込む処理を実行し、読み出し状態ＲＥＡＤにおい
ては、内部周辺バス２５のモジュールからデータを読み
出してオンチップバス２１に供給する処理を実行する。
【００２９】書き込み状態ＷＲＩＴＥ、読み出し状態Ｒ
ＥＡＤ、及びアイドル状態ＩＤＬＥの何れかの状態にお
いて、クロック制御リクエスト信号ｒｅｑがアサートさ
れると、クロック制御状態に遷移する。クロック制御状
態に遷移すると、クロック切り替え或いはクロック停止
等に対する準備として必要な動作を実行し、この動作が
終了するとクロック制御アクノリッジ信号ａｃｋ（図１
ではａｃｋ６）をアサートする。即ち、現在実行中の動
作を完了させ、処理を停止し、クロック制御アクノリッ
ジ信号ａｃｋ（図１ではａｃｋ６）をアサートする。そ
の後クロック制御リクエスト信号ｒｅｑがネゲートされ
ると、動作状態はアイドル状態ＩＤＬＥに遷移する。上
記動作を実行するステートマシンを、セットリセットフ
リップフロップ等を組み合わせた順序回路によって実現
可能であることは、当業者にとっては容易に理解出来る
であろう。
ＥＡＤ、及びアイドル状態ＩＤＬＥの何れかの状態にお
いて、クロック制御リクエスト信号ｒｅｑがアサートさ
れると、クロック制御状態に遷移する。クロック制御状
態に遷移すると、クロック切り替え或いはクロック停止
等に対する準備として必要な動作を実行し、この動作が
終了するとクロック制御アクノリッジ信号ａｃｋ（図１
ではａｃｋ６）をアサートする。即ち、現在実行中の動
作を完了させ、処理を停止し、クロック制御アクノリッ
ジ信号ａｃｋ（図１ではａｃｋ６）をアサートする。そ
の後クロック制御リクエスト信号ｒｅｑがネゲートされ
ると、動作状態はアイドル状態ＩＤＬＥに遷移する。上
記動作を実行するステートマシンを、セットリセットフ
リップフロップ等を組み合わせた順序回路によって実現
可能であることは、当業者にとっては容易に理解出来る
であろう。
【００３０】図１に示されるクロック制御対象となるモ
ジュールの各々には、図４に示されるのと同様のステー
トマシンが備えられており、クロック制御リクエスト信
号ｒｅｑのアサートに応答して、クロック切り替え或い
はクロック停止等に対する準備動作を実行し、この動作
が終了するとクロック制御アクノリッジ信号ａｃｋをア
サートするよう構成される。
ジュールの各々には、図４に示されるのと同様のステー
トマシンが備えられており、クロック制御リクエスト信
号ｒｅｑのアサートに応答して、クロック切り替え或い
はクロック停止等に対する準備動作を実行し、この動作
が終了するとクロック制御アクノリッジ信号ａｃｋをア
サートするよう構成される。
【００３１】図５は、本発明によるプロセッサの第２実
施例の構成を示す図である。図５において、図１と同一
の構成要素は同一の番号で参照される。
施例の構成を示す図である。図５において、図１と同一
の構成要素は同一の番号で参照される。
【００３２】図５に示されるプロセッサ１０Ａに於いて
は、クロック制御部１１の代わりにクロック制御部１１
Ａが設けられ、またＣＰＵコア部１２の代わりにＣＰＵ
コア部１２Ａが設けられる。更に、モジュール２２の代
わりにモジュール２２Ａが設けられる。
は、クロック制御部１１の代わりにクロック制御部１１
Ａが設けられ、またＣＰＵコア部１２の代わりにＣＰＵ
コア部１２Ａが設けられる。更に、モジュール２２の代
わりにモジュール２２Ａが設けられる。
【００３３】この第２実施例に於いては、クロック制御
レジスタ３２がＣＰＵコア部１２Ａに設けられており、
ＣＰＵコア部１２Ａがクロック制御リクエスト信号ｒｅ
ｑを生成して各ユニットに供給する点が、第１実施例の
場合の構成及び動作と異なる。プログラム動作によって
クロック制御レジスタ３２にクロック制御指示データが
格納されると、ＣＰＵコア部１２Ａが、クロック制御リ
クエスト信号ｒｅｑをアサートする。これに応答して、
各モジュールは現在実行中の動作を完了後に処理を停止
し、それぞれのクロック制御アクノリッジ信号ａｃｋｘ
をＨＩＧＨ（アサート状態）にする。クロック制御部１
１Ａは、ＣＰＵコア部１２Ａからクロック制御リクエス
ト信号ｒｅｑを受け取った後、全てのクロック制御アク
ノリッジ信号ａｃｋｘがＨＩＧＨになると、クロック制
御イネーブル信号ＥＮをＨＩＧＨにする。これにより、
クロックギア切り替えやクロック停止等のクロック制御
動作が実行される。クロック制御動作が完了すると、ク
ロック制御完了通知信号ＤＮがアサートされる。
レジスタ３２がＣＰＵコア部１２Ａに設けられており、
ＣＰＵコア部１２Ａがクロック制御リクエスト信号ｒｅ
ｑを生成して各ユニットに供給する点が、第１実施例の
場合の構成及び動作と異なる。プログラム動作によって
クロック制御レジスタ３２にクロック制御指示データが
格納されると、ＣＰＵコア部１２Ａが、クロック制御リ
クエスト信号ｒｅｑをアサートする。これに応答して、
各モジュールは現在実行中の動作を完了後に処理を停止
し、それぞれのクロック制御アクノリッジ信号ａｃｋｘ
をＨＩＧＨ（アサート状態）にする。クロック制御部１
１Ａは、ＣＰＵコア部１２Ａからクロック制御リクエス
ト信号ｒｅｑを受け取った後、全てのクロック制御アク
ノリッジ信号ａｃｋｘがＨＩＧＨになると、クロック制
御イネーブル信号ＥＮをＨＩＧＨにする。これにより、
クロックギア切り替えやクロック停止等のクロック制御
動作が実行される。クロック制御動作が完了すると、ク
ロック制御完了通知信号ＤＮがアサートされる。
【００３４】以上説明したように、ＣＰＵコア部１２Ａ
がクロック制御リクエスト信号ｒｅｑをアサートする以
外の動作は、基本的に、第１実施例の場合と同様であ
る。
がクロック制御リクエスト信号ｒｅｑをアサートする以
外の動作は、基本的に、第１実施例の場合と同様であ
る。
【００３５】図６は、本発明によるプロセッサの第３実
施例の構成を示す図である。図６において、図１と同一
の構成要素は同一の番号で参照される。
施例の構成を示す図である。図６において、図１と同一
の構成要素は同一の番号で参照される。
【００３６】図６に示されるプロセッサ１０Ｂに於いて
は、クロック制御部１１Ｂのクロック制御判定部３１Ｂ
がアサートするクロック制御リクエスト信号ｒｅｑは、
バスアービタ２０にだけ供給される。第１実施例と異な
り、ＣＰＵコア部１２Ｂ、ＤＳＰコア部１３Ｂ、バスブ
リッジ１６Ｂ、ＤＭＡコントローラ１７Ｂ、ＳＤＲＡＭ
コントローラ１８Ｂ、及び外部バスコントローラ１９Ｂ
には、クロック制御リクエスト信号ｒｅｑは供給されな
い。
は、クロック制御部１１Ｂのクロック制御判定部３１Ｂ
がアサートするクロック制御リクエスト信号ｒｅｑは、
バスアービタ２０にだけ供給される。第１実施例と異な
り、ＣＰＵコア部１２Ｂ、ＤＳＰコア部１３Ｂ、バスブ
リッジ１６Ｂ、ＤＭＡコントローラ１７Ｂ、ＳＤＲＡＭ
コントローラ１８Ｂ、及び外部バスコントローラ１９Ｂ
には、クロック制御リクエスト信号ｒｅｑは供給されな
い。
【００３７】バスアービタ２０は、クロック制御リクエ
スト信号ｒｅｑを受け取った後は、実行中のデータ転送
のトランザクションが終了した時点で、全てのバスマス
ター（この例の場合、ＣＰＵコア部１２Ｂ、ＤＳＰコア
部１３Ｂ、ＤＭＡコントローラ１７Ｂ、及び外部バスコ
ントローラ１９Ｂの各モジュール）へのバスグラント信
号ｇｎｔｘ（ｘ＝１、２、３、４）をネゲート状態にデ
ィアサートする。即ち、各マスターモジュールに対して
バス権を否定することで、各マスターモジュールによる
データ転送を不許可にする。その後、バスアービタ２０
は、クロック制御アクノリッジ信号ａｃｋ０をアサート
する。
スト信号ｒｅｑを受け取った後は、実行中のデータ転送
のトランザクションが終了した時点で、全てのバスマス
ター（この例の場合、ＣＰＵコア部１２Ｂ、ＤＳＰコア
部１３Ｂ、ＤＭＡコントローラ１７Ｂ、及び外部バスコ
ントローラ１９Ｂの各モジュール）へのバスグラント信
号ｇｎｔｘ（ｘ＝１、２、３、４）をネゲート状態にデ
ィアサートする。即ち、各マスターモジュールに対して
バス権を否定することで、各マスターモジュールによる
データ転送を不許可にする。その後、バスアービタ２０
は、クロック制御アクノリッジ信号ａｃｋ０をアサート
する。
【００３８】このようにクロック制御リクエスト信号ｒ
ｅｑをバスアービタ２０に供給して、各バスマスターへ
のバスグラント信号ｇｎｔｘ（ｘ＝１、２、３、４）を
ネゲート状態にすれば、各バスマスターモジュールはバ
ス権を取得できないことになり、バスを介した送受信処
理がそれ以後実行されることはない。
ｅｑをバスアービタ２０に供給して、各バスマスターへ
のバスグラント信号ｇｎｔｘ（ｘ＝１、２、３、４）を
ネゲート状態にすれば、各バスマスターモジュールはバ
ス権を取得できないことになり、バスを介した送受信処
理がそれ以後実行されることはない。
【００３９】上記の第３実施例の構成は、クロックギア
切り替えやパワーダウンモード遷移等のクロック制御を
実行する際に、クロック制御により問題が生じる可能性
があるのは、オンチップバス２１を介した送受信動作だ
けである場合に有効である。このような場合には、クロ
ック制御リクエスト信号ｒｅｑをバスアービタ２０だけ
供給し、バスグラント信号の制御によってオンチップバ
ス２１に接続されるバスマスターの動作を停止すれば、
オンチップバス２１を介した送受信動作をクロック制御
前に停止することが出来る。
切り替えやパワーダウンモード遷移等のクロック制御を
実行する際に、クロック制御により問題が生じる可能性
があるのは、オンチップバス２１を介した送受信動作だ
けである場合に有効である。このような場合には、クロ
ック制御リクエスト信号ｒｅｑをバスアービタ２０だけ
供給し、バスグラント信号の制御によってオンチップバ
ス２１に接続されるバスマスターの動作を停止すれば、
オンチップバス２１を介した送受信動作をクロック制御
前に停止することが出来る。
【００４０】図１と図６とを比較すれば分かるように、
第３実施例のような構成にすれば、クロック制御リクエ
スト信号ｒｅｑによる制御対象のモジュール数を少なく
して、回路規模を削減することが可能である。
第３実施例のような構成にすれば、クロック制御リクエ
スト信号ｒｅｑによる制御対象のモジュール数を少なく
して、回路規模を削減することが可能である。
【００４１】図７は、本発明によるプロセッサの第４実
施例の構成を示す図である。図７において、図６と同一
の構成要素は同一の番号で参照される。
施例の構成を示す図である。図７において、図６と同一
の構成要素は同一の番号で参照される。
【００４２】図７に示されるプロセッサ１０Ｃに於いて
は、クロック制御部１１Ｃのクロック制御判定部３１Ｃ
がアサートするクロック制御リクエスト信号ｒｅｑは、
バスアービタ２０及びバスブリッジ１６にだけ供給され
る。第３実施例の場合と同様に、オンチップバス２１に
接続されるモジュールに関しては、バスアービタ２０に
よるバスグラント信号制御でバス権を不許可にすれば、
バスブリッジ１６を除いては動作に問題が生じない場合
を想定している。従って、ＣＰＵコア部１２Ｂ、ＤＳＰ
コア部１３Ｂ、ＤＭＡコントローラ１７Ｂ、ＳＤＲＡＭ
コントローラ１８Ｂ、及び外部バスコントローラ１９Ｂ
には、クロック制御リクエスト信号ｒｅｑは供給されな
い。
は、クロック制御部１１Ｃのクロック制御判定部３１Ｃ
がアサートするクロック制御リクエスト信号ｒｅｑは、
バスアービタ２０及びバスブリッジ１６にだけ供給され
る。第３実施例の場合と同様に、オンチップバス２１に
接続されるモジュールに関しては、バスアービタ２０に
よるバスグラント信号制御でバス権を不許可にすれば、
バスブリッジ１６を除いては動作に問題が生じない場合
を想定している。従って、ＣＰＵコア部１２Ｂ、ＤＳＰ
コア部１３Ｂ、ＤＭＡコントローラ１７Ｂ、ＳＤＲＡＭ
コントローラ１８Ｂ、及び外部バスコントローラ１９Ｂ
には、クロック制御リクエスト信号ｒｅｑは供給されな
い。
【００４３】バスブリッジ１６は、クロック制御リクエ
スト信号ｒｅｑを受け取った後は、実行中のデータ転送
のトランザクションが終了した時点で、オンチップバス
２１から内部周辺バス２５のモジュールへの書き込み、
或いは内部周辺バス２５のモジュールからのオンチップ
バス２１への読み出しを停止する。その後、バスブリッ
ジ１６は、クロック制御アクノリッジ信号ａｃｋ６をア
サートする。
スト信号ｒｅｑを受け取った後は、実行中のデータ転送
のトランザクションが終了した時点で、オンチップバス
２１から内部周辺バス２５のモジュールへの書き込み、
或いは内部周辺バス２５のモジュールからのオンチップ
バス２１への読み出しを停止する。その後、バスブリッ
ジ１６は、クロック制御アクノリッジ信号ａｃｋ６をア
サートする。
【００４４】上記の第４実施例の構成は、クロックギア
切り替えやパワーダウンモード遷移等のクロック制御を
実行する際に、クロック制御により問題が生じる可能性
があるのは、オンチップバス２１を介した送受信動作と
バスブリッジ１６を介したデータ転送動作だけである場
合に有効である。このような場合には、クロック制御リ
クエスト信号ｒｅｑをバスアービタ２０及びバスブリッ
ジ１６にだけ供給し、バスグラント信号の制御によって
オンチップバス２１に接続されるバスマスターの動作を
停止すると共にバスブリッジ１６の動作を停止すれば、
問題が生じる可能性がある全ての動作をクロック制御前
に停止することが出来る。
切り替えやパワーダウンモード遷移等のクロック制御を
実行する際に、クロック制御により問題が生じる可能性
があるのは、オンチップバス２１を介した送受信動作と
バスブリッジ１６を介したデータ転送動作だけである場
合に有効である。このような場合には、クロック制御リ
クエスト信号ｒｅｑをバスアービタ２０及びバスブリッ
ジ１６にだけ供給し、バスグラント信号の制御によって
オンチップバス２１に接続されるバスマスターの動作を
停止すると共にバスブリッジ１６の動作を停止すれば、
問題が生じる可能性がある全ての動作をクロック制御前
に停止することが出来る。
【００４５】図１と図７とを比較すれば分かるように、
第４実施例のような構成にすれば、クロック制御リクエ
スト信号ｒｅｑによる制御対象のモジュール数を少なく
して、回路規模を削減することが可能である。
第４実施例のような構成にすれば、クロック制御リクエ
スト信号ｒｅｑによる制御対象のモジュール数を少なく
して、回路規模を削減することが可能である。
【００４６】以上、本発明を実施例に基づいて説明した
が、本発明は上記実施例に限定されるものではなく、特
許請求の範囲に記載の範囲内で様々な変形が可能であ
る。
が、本発明は上記実施例に限定されるものではなく、特
許請求の範囲に記載の範囲内で様々な変形が可能であ
る。
【発明の効果】以上のハードウェア制御によって、本発
明においては、クロックギア切り替えやパワーダウンモ
ード遷移等の処理を行う際に、クロック制御により動作
に問題が生じる可能性があるモジュールを予め処理停止
状態にし、誤動作の危険性が無い状態になってからクロ
ック制御を実行することが可能となる。結果として、ク
ロックギアの切り替えやパワーダウンモード遷移等の処
理を行う際に、制御対象であるモジュール毎の特有の仕
様やそれによる制約を気にすることなく、容易にクロッ
ク制御プログラムの開発をすることが可能となる。
明においては、クロックギア切り替えやパワーダウンモ
ード遷移等の処理を行う際に、クロック制御により動作
に問題が生じる可能性があるモジュールを予め処理停止
状態にし、誤動作の危険性が無い状態になってからクロ
ック制御を実行することが可能となる。結果として、ク
ロックギアの切り替えやパワーダウンモード遷移等の処
理を行う際に、制御対象であるモジュール毎の特有の仕
様やそれによる制約を気にすることなく、容易にクロッ
ク制御プログラムの開発をすることが可能となる。
【図１】本発明によるプロセッサの第１実施例の構成を
示す図である。
示す図である。
【図２】図１のプロセッサにおける各信号を示すタイミ
ング図である。
ング図である。
【図３】クロック制御判定部の構成例を示す図である。
【図４】クロック制御対象であるバスブリッジにおける
クロック制御機構を示す図である。
クロック制御機構を示す図である。
【図５】本発明によるプロセッサの第２実施例の構成を
示す図である。
示す図である。
【図６】本発明によるプロセッサの第３実施例の構成を
示す図である。
示す図である。
【図７】本発明によるプロセッサの第４実施例の構成を
示す図である。
示す図である。
１０ プロセッサ
１１ クロック制御部
１２ ＣＰＵコア部
１３ ＤＳＰコア部
１４ モジュール
１５ モジュール
１６ バスブリッジ
１７ ＤＭＡコントローラ
１８ ＳＤＲＡＭコントローラ
１９ 外部バスコントローラ
２０ バスアービタ
２１ オンチップバス
２２ モジュール
２３ モジュール
２４ モジュール
２５ 内部周辺バス
２６ ＳＲＡＭ
２７ 外部バスマスター・チップ
２８ 外部バス
２９ ＳＤＲＡＭ
３０ クロック生成部
３１ クロック制御判定部
３２ クロック制御レジスタ
─────────────────────────────────────────────────────
フロントページの続き
(51)Int.Cl.7 識別記号 ＦＩ テーマコート゛(参考）
Ｇ０６Ｆ 15/78 ５１０ Ｇ０６Ｆ 15/78 ５１０Ｐ
(72)発明者 氷治 義弘
神奈川県川崎市中原区上小田中４丁目１番
１号 富士通株式会社内
(72)発明者 平田 卓也
神奈川県川崎市中原区上小田中４丁目１番
１号 富士通株式会社内
Ｆターム(参考） 5B033 AA05 BC00 BC01 BC02 BC06
5B061 BB05
5B062 CC01 HH02 HH06
5B077 GG32 GG34
5B079 AA10 BA11 BB04 BC01
Claims (10)
- 【請求項１】クロック信号を生成するクロック生成部
と、 クロック制御リクエスト信号をアサートする第１のモジ
ュールと、 該クロック制御リクエスト信号のアサート状態に応答し
て、現在実行中の処理が終了するとその後の処理を停止
してクロック制御アクノリッジ信号をアサートする１つ
又は複数の第２のモジュールを含み、該１つ又は複数の
第２のモジュールからの該クロック制御アクノリッジ信
号が全てアサートされると該クロック生成部は該第２の
モジュールに供給する該クロック信号を選択的に変化さ
せることを特徴とする半導体装置。 - 【請求項２】該クロック生成部は、該第２のモジュール
に供給する該クロック信号の動作周波数を変化させるか
或いは該クロック信号の供給を停止することを特徴とす
る請求項１記載の半導体装置。 - 【請求項３】該第１のモジュールはＣＰＵコア回路であ
ることを特徴とする請求項１記載の半導体装置。 - 【請求項４】該第１のモジュールは該１つ又は複数の第
２のモジュールからの該クロック制御アクノリッジ信号
が全てアサートされると該クロック生成部に対してクロ
ック制御イネーブル信号をアサートし、該クロック生成
部は該クロック制御イネーブル信号に応答して該クロッ
ク信号を選択的に変化させることを特徴とする請求項１
記載の半導体装置。 - 【請求項５】オンチップバスと、 該オンチップバスに接続される複数のモジュールと、 該複数のモジュールのうちバスマスターであるモジュー
ル間でバス権を調停するバスアービタを更に含み、該バ
スアービタは、該１つ又は複数の第２のモジュールのう
ちの１つであり、該クロック制御リクエスト信号のアサ
ート状態に応答して、現在実行中の転送動作が終了する
と該バスマスターであるモジュールに対する全てのバス
権を不許可として該クロック制御アクノリッジ信号をア
サートすることを特徴とする請求項１記載の半導体装
置。 - 【請求項６】該第２のモジュールは該バスアービタのみ
であることを特徴とする請求項５記載の半導体装置。 - 【請求項７】チップ内部周辺バスと、 該チップ内部周辺バスと該オンチップバスとを接続する
バスブリッジを更に含み、該バスブリッジは、該１つ又
は複数の第２のモジュールのうちの１つであり、該クロ
ック制御リクエスト信号のアサート状態に応答して、現
在実行中のデータ転送処理が終了するとその後のデータ
転送処理を停止して該クロック制御アクノリッジ信号を
アサートすることを特徴とする請求項５記載の半導体装
置。 - 【請求項８】該第２のモジュールは該バスアービタ及び
該バスブリッジのみであることを特徴とする請求項７記
載の半導体装置。 - 【請求項９】プロセッサにおいて各モジュールに供給す
るクロック信号を選択的に制御するクロック制御方法で
あって、 １つ又は複数のモジュールに対してクロック制御リクエ
スト信号をアサートし、 該クロック制御リクエスト信号のアサート状態に応答し
て、該１つ又は複数のモジュールの各々において、現在
実行中の処理が終了するとその後の処理を停止してクロ
ック制御アクノリッジ信号をアサートし、 該１つ又は複数の第２のモジュールからの該クロック制
御アクノリッジ信号が全てアサートされると該１つ又は
複数の第２のモジュールに供給するクロック信号を選択
的に変化させる各段階を含むことを特徴とするクロック
制御方法。 - 【請求項１０】該クロック信号を選択的に変化させる段
階は、該第２のモジュールに供給する該クロック信号の
動作周波数を変化させるか或いは該クロック信号の供給
を停止することを特徴とする請求項９記載のクロック制
御方法。
Priority Applications (6)
| Application Number | Priority Date | Filing Date | Title |
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| JP2001246654A JP4733877B2 (ja) | 2001-08-15 | 2001-08-15 | 半導体装置 |
| US10/079,903 US7093152B2 (en) | 2001-08-15 | 2002-02-22 | Semiconductor device with a hardware mechanism for proper clock control |
| DE60207161T DE60207161T2 (de) | 2001-08-15 | 2002-02-25 | Halbleiteranordnung mit Hardware-Anordnung zur Taktsteuerung |
| EP02251299A EP1286248B1 (en) | 2001-08-15 | 2002-02-25 | Semiconductor device with hardware mechanism for proper clock control |
| CN02107584A CN1402100A (zh) | 2001-08-15 | 2002-03-19 | 具有进行本征时钟控制的硬件机构的半导体器件 |
| CNB2005100666738A CN100347642C (zh) | 2001-08-15 | 2002-03-19 | 具有进行本征时钟控制的硬件机构的半导体器件 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
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| JP2001246654A JP4733877B2 (ja) | 2001-08-15 | 2001-08-15 | 半導体装置 |
Publications (2)
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| JP2003058271A true JP2003058271A (ja) | 2003-02-28 |
| JP4733877B2 JP4733877B2 (ja) | 2011-07-27 |
Family
ID=19076156
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
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| JP2001246654A Expired - Fee Related JP4733877B2 (ja) | 2001-08-15 | 2001-08-15 | 半導体装置 |
Country Status (5)
| Country | Link |
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| US (1) | US7093152B2 (ja) |
| EP (1) | EP1286248B1 (ja) |
| JP (1) | JP4733877B2 (ja) |
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| US8539119B2 (en) | 2004-11-24 | 2013-09-17 | Qualcomm Incorporated | Methods and apparatus for exchanging messages having a digital data interface device message format |
| US8611215B2 (en) | 2005-11-23 | 2013-12-17 | Qualcomm Incorporated | Systems and methods for digital data transmission rate control |
| US8730069B2 (en) | 2005-11-23 | 2014-05-20 | Qualcomm Incorporated | Double data rate serial encoder |
| US8692839B2 (en) | 2005-11-23 | 2014-04-08 | Qualcomm Incorporated | Methods and systems for updating a buffer |
| JP2009122922A (ja) * | 2007-11-14 | 2009-06-04 | Panasonic Corp | データ処理装置 |
| US8384463B2 (en) | 2010-04-07 | 2013-02-26 | Renesas Electronics Corporation | Clock supply circuit and control method thereof |
| US8909974B2 (en) | 2010-12-16 | 2014-12-09 | Canon Kabushiki Kaisha | Data processing apparatus, data processing method and recording medium |
| US9459680B2 (en) | 2012-07-26 | 2016-10-04 | Samsung Electronics Co., Ltd. | System on chip and temperature control method thereof |
| JP2015130147A (ja) * | 2013-12-06 | 2015-07-16 | キヤノン株式会社 | 情報処理装置、並びに、データ転送装置およびその制御方法 |
| JP2016015158A (ja) * | 2015-09-02 | 2016-01-28 | ルネサスエレクトロニクス株式会社 | 半導体装置 |
Also Published As
| Publication number | Publication date |
|---|---|
| EP1286248B1 (en) | 2005-11-09 |
| JP4733877B2 (ja) | 2011-07-27 |
| US20030037274A1 (en) | 2003-02-20 |
| CN100347642C (zh) | 2007-11-07 |
| EP1286248A3 (en) | 2003-08-27 |
| EP1286248A2 (en) | 2003-02-26 |
| CN1670668A (zh) | 2005-09-21 |
| DE60207161T2 (de) | 2006-06-14 |
| US7093152B2 (en) | 2006-08-15 |
| DE60207161D1 (de) | 2005-12-15 |
| CN1402100A (zh) | 2003-03-12 |
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| A621 | Written request for application examination |
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|
| A711 | Notification of change in applicant |
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| A131 | Notification of reasons for refusal |
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| TRDD | Decision of grant or rejection written | ||
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| FPAY | Renewal fee payment (event date is renewal date of database) |
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|
| R150 | Certificate of patent or registration of utility model |
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