JPH0528116A

JPH0528116A - マルチプロセツサシステム

Info

Publication number: JPH0528116A
Application number: JP3180797A
Authority: JP
Inventors: Tatsuhiko Sakamoto; 辰彦坂本
Original assignee: Sharp Corp
Current assignee: Sharp Corp
Priority date: 1991-07-22
Filing date: 1991-07-22
Publication date: 1993-02-05

Abstract

(57)【要約】【目的】この発明の目的は、システム全体の処理速度
を向上させ、かつ消費電力などの必要資源を低減させ
て、処理能力に優れたマルチプロセッサシステムを提供
することである。【構成】前記システムは、プロセッサＰ１〜Ｐ３から
共有メモリ３へのアクセス要求をリクエスト信号ＲＥＱ
１〜ＲＥＱ３のアクティブ状態で判断し、どのプロセッ
サからの要求を採用したかをバッファ制御信号ＯＮ１〜
ＯＮ３にして要求処理カウント装置２に与える。装置２
は、所定単位時間期間毎に各プロセッサの要求処理回数
を測定し、その測定結果に基づいてクロックジェネレー
タＣＰ１ないしＣＰ３を介してプロセッサＰ１ないしＰ
３に供給する動作クロック信号ＣＬＫ１ないしＣＬＫ３
の周期を可変制御するよう構成される。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】この発明は、マルチプロセッサシ
ステムに関し、特に、各プロセッサに供給されて、各プ
ロセッサの処理速度を決定する動作クロックを制御する
マルチプロセッサシステムに関する。

【０００２】

【従来の技術】図６は、共有メモリを利用した従来のマ
ルチプロセッサシステムの概略構成の一例を示す図であ
る。

【０００３】図６に示されるマルチプロセッサシステム
は、共有メモリ３および共有メモリコントローラ１１ａ
を含む共有メモリ部１０と、共有バスを介して接続さ
れ、それぞれが独自にＣＰＵ（中央処理装置の略）を含
むプロセッサＰ１、Ｐ２およびＰ３を含み、さらにプロ
セッサＰ１ないしＰ３のそれぞれにその動作クロックを
供給するために接続されるクロックジェネレータＣＰ
４、ＣＰ５およびＣＰ６をそれぞれ含む。図６に示され
るマルチプロセッサシステムは、複数のプロセッサＰ１
ないしＰ３のそれぞれが、共有メモリ部１０の共有メモ
リ３を共有メモリコントローラ１１ａを介して共通にア
クセスできるように構成されている。

【０００４】図７は、前掲図６に示されたマルチプロセ
ッサシステムを、共有メモリコントローラ１１ａの部分
を中心にして詳細に示した構成図である。

【０００５】一般に、マルチプロセッサシステムでは複
数のプロセッサが１つの記憶装置を共有することによ
り、いくつかの仕事が（処理が）分離されて並列に実行
できるという特徴がある。

【０００６】図７においては、共有メモリ３と複数のプ
ロセッサＰ１ないしＰ３の間に共有メモリコントローラ
１１ａが詳細に示される。

【０００７】図７において共有メモリコントローラ１１
ａは要求処理調停装置１ａ、アドレスバッファＡＢ１、
ＡＢ２およびＡＢ３ならびにデータバッファＤＢ１、Ｄ
Ｂ２およびＤＢ３を含む。アドレスバッファＡＢ１ない
しＡＢ３は、それぞれプロセッサＰ１ないしＰ３に対応
して設けられる。同様に、データバッファＤＢ１ないし
ＤＢ３は、それぞれプロセッサＰ１ないしＰ３のそれぞ
れに対応して設けられる。アドレスバッファＡＢ１ない
しＡＢ３のそれぞれは、メモリ側アドレス線ＭＡＤＤを
介して共有メモリ３に接続されるとともに、アドレス線
ＡＤＤ１、ＡＤＤ２およびＡＤＤ３のそれぞれを介して
対応する各プロセッサに接続される。データバッファＤ
Ｂ１ないしＤＢ３のそれぞれはメモリ側データ線ＭＤＡ
Ｔを介して共有メモリ３に接続されるとともに、データ
線ＤＡＴ１、ＤＡＴ２およびＤＡＴ３のそれぞれを介し
て対応する各プロセッサに接続される。プロセッサＰ１
ないしＰ３のそれぞれには、順にクロックジェネレータ
ＣＰ４、ＣＰ５およびＣＰ６が接続される。クロックジ
ェネレータＣＰ４ないしＣＰ６のそれぞれは、対応する
プロセッサに対して、その処理速度を決定するような動
作クロックをクロック信号ＣＬＫ１、ＣＬＫ２およびＣ
ＬＫ３にして個別に一定周期で供給している。

【０００８】プロセッサＰ１ないしＰ３のそれぞれは、
その処理中に共有メモリ３に対してアクセスを行なう要
求が発生したとき、このアクセスを要求するためにリク
エスト信号ＲＥＱ１、ＲＥＱ２およびＲＥＱ３のそれぞ
れをアクティブにして要求処理調停装置１ａに与える。
プロセッサＰ１ないしＰ３のそれぞれは、リクエスト信
号ＲＥＱ１ないしＲＥＱ３のそれぞれをアクティブにし
て出力後は、要求処理調停装置１ａからアクノレッジ
（肯定応答）信号ＡＣＫ１、ＡＣＫ２およびＡＣＫ３の
対応する信号がアクティブにして与えられるまで、リク
エスト信号ＲＥＱ１ないしＲＥＱ３のそれぞれをアクテ
ィブにして出力し続ける。

【０００９】要求処理調停装置１ａはまた、アドレスバ
ッファＡＤ１ないしＡＤ３のいずれかを導通状態にする
ために、またデータバッファＤＢ１ないしＤＢ３のいず
れかを導通状態にするために、選択的にバッファ制御信
号ＯＮ１ないしＯＮ３のいずれかをアクティブにして出
力する。

【００１０】要求処理調停装置１ａは、与えられるリク
エスト信号ＲＥＱ１ないしＲＥＱ３の各信号状態に基づ
いて、いずれのプロセッサに対して共有メモリ３へのア
クセス要求を許可するかの決定を行なう。このときアク
セス要求が許可されたプロセッサに対しては、共有メモ
リ３へのアクセスを可能とするために、要求処理調停装
置１ａは、要求が許可されたプロセッサに対応するアド
レスバッファＡＢ１ないしＡＢ３のいずれか、およびデ
ータバッファＤＢ１ないしＤＢ３のいずれかを導通状態
にするために、要求処理が行なわれている期間は、対応
するバッファ制御信号ＯＮ１ないしＯＮ３のいずれかを
アクティブにして出力する。たとえば、プロセッサＰ１
の共有メモリ３へのアクセス要求が許可された場合は、
要求処理調停装置１ａはバッファ制御信号ＯＮ１をアク
ティブにして導出し、アドレスバッファＡＢ１およびデ
ータバッファＤＢ１を導通状態にする。これによりデー
タ線ＤＡＴ１は導通状態のデータバッファＤＢ１を介し
てメモリ側データ線ＭＤＡＴと接続されて、プロセッサ
Ｐ１と共有メモリ３との間にデータ線が確立される。こ
れに並行してアドレス線ＡＤＤ１は導通状態となったア
ドレスバッファＡＢ１を介してメモリ側アドレス線ＭＡ
ＤＤと接続されて、プロセッサＰ１と共有メモリ３との
間にアドレス線が確立される。このように、プロセッサ
Ｐ１はリクエスト信号ＲＥＱ１をアクティブにして出力
すれば、要求処理調停装置１ａの制御により導通状態と
なったアドレスバッファＡＢ１およびデータバッファＤ
Ｂ１を介して共有メモリ３をアクセスすることができ
る。同様にしてプロセッサＰ２またはＰ３についても、
要求処理調停装置１ａによりバッファ制御信号ＯＮ２ま
たはＯＮ３がアクティブにして出力され、アドレスバッ
ファＡＢ２またはＡＢ３が導通状態となり、データバッ
ファＤＢ２またはＤＢ３が導通状態となることにより、
共有メモリ３をアクセスすることができる。

【００１１】図８は、従来および本発明の実施例に適用
される要求処理調停装置の要求処理調停の動作を示す概
略フロー図である。

【００１２】図８に示されるように要求処理調停装置１
ａは動作において、与えられるリクエスト信号ＲＥＱ
１、ＲＥＱ２およびＲＥＱ３のそれぞれを、その信号レ
ベルに基づいて順次判定する。その判定結果に基づいて
対応するバッファ制御信号ＯＮ１ないしＯＮ３をアクテ
ィブにして導出し、アクセス要求が許可決定されたプロ
セッサに対して共有メモリ３へのアクセス経路が確立さ
れるように処理している。詳細には、要求処理調停装置
１ａはまず図８のステップＳＴ１（図中、ＳＴ１と略
す）ないしステップＳＴ３の判別処理を順次行ない、常
に、どのリクエスト信号がアクティブにして与えられて
いるか否かを判別している。たとえば、リクエスト信号
ＲＥＱ１がアクティブであると判別された場合、要求処
理調停装置１ａはステップＳＴ１の処理を経て次のステ
ップＳＴ４の処理において、バッファ制御信号ＯＮ１を
アクティブにして導出し、アドレスバッファＡＢ１およ
びデータバッファＤＢ１を導通状態に設定する。これに
よりプロセッサＰ１が共有メモリ３をアクセスできるよ
うに、共有メモリ３との間にデータ線およびアドレス線
が確立される。その後、要求処理調停装置１ａはステッ
プＳＴ５の処理においてプロセッサＰ１における共有メ
モリ３へのアクセス要求処理が終了したか否かを判別し
ている。この判別処理はプロセッサＰ１が共有メモリ３
をアクセス開始してからアクセス終了するまでの予め定
められた時間期間が計時されることにより判別される。
要求処理調停装置１ａはプロセッサＰ１の共有メモリ３
へのアクセスが終了したことを判別すると、次のステッ
プＳＴ６の処理に移行し、アクノレッジ信号ＡＣＫ１を
アクティブにして導出するとともに、アクティブ状態で
あったバッファ制御信号ＯＮ１を非アクティブ状態に設
定する。これにより、要求処理調停装置１ａは次のリク
エスト信号ＲＥＱ１ないしＲＥＱ３のいずれかを受付け
可能な状態に移行できる。その後、処理は再びステップ
ＳＴ１に戻る。

【００１３】なお、プロセッサＰ２またはプロセッサＰ
３についてもリクエストＲＥＱ２またはＲＥＱ３の信号
レベルに基づいて同様な処理フローが実行される。

【００１４】

【発明が解決しようとする課題】しかしながら、上述し
た従来のマルチプロセッサシステムでは、各プロセッサ
に個別に供給される動作クロックは常に一定周期で供給
されるため、システム全体としてその動作が非効率的で
あるばかりでなく、その処理能力の向上を図ることは極
めて困難であるという問題があった。つまり、たとえば
図７に示されるマルチプロセッサシステムにおいて、共
有メモリ３への単位時間期間当たりのアクセス要求回数
が最多であるものがプロセッサＰ２であったと想定すれ
ば、プロセッサＰ２のアクセス要求を優先的に処理して
処理能力を向上させる必要がある。しかしながら、プロ
セッサＰ２に供給されるクロック信号ＣＬＫ２は、アク
セス要求の多少にかかわらず常に一定周期を維持するた
め、アクセス要求は、クロック信号ＣＬＫ２に同期して
出力されて、プロセッサＰ２内では、アクセス要求の待
ち行列が生じる。これはプロセッサＰ２に関して述べた
が、プロセッサＰ１およびＰ３においても同様のことが
いえる。したがって、従来のマルチプロセッサシステム
では、各プロセッサの処理能力、ひいてはシステム全体
の処理能力が各プロセッサに供給される動作クロックの
周期で制限されるという問題があった。

【００１５】それゆえにこの発明の目的は、システム全
体の処理速度を維持し、かつ消費電力などの必要資源を
低減させて、コストパフォーマンスに優れるとともに処
理能力に優れたマルチプロセッサシステムを提供するこ
とである。

【００１６】

【課題を解決するための手段】この発明にかかるマルチ
プロセッサシステムは、複数のプロセッサを有するマル
チプロセッサシステムであり、詳細には前記各プロセッ
サによりアクセスされる記憶手段と、各プロセッサの単
位時間あたりに前記記憶手段をアクセスする回数を個別
にカウントするカウント手段と、前記各プロセッサに、
その処理の速度を指定する動作クロックを個別に供給す
るクロック供給手段とを備え、このクロック供給手段
は、カウント手段によってカウントされた各カウント値
に応じて、該当する前記動作クロックの供給の周期を可
変にするよう構成される。

【００１７】また、カウント手段は、各プロセッサが単
位時間当たりに記憶手段をアクセスする要求を出力する
回数を個別にカウントする要求回数カウント手段をさら
に備えて構成されてもよい。

【００１８】

【作用】この発明にかかるマルチプロセッサシステムは
上述のように構成されて、カウント手段は単位時間当た
りに各プロセッサが記憶手段をアクセスする回数または
記憶手段をアクセスする要求を出力する回数をプロセッ
サごとに個別にカウントし、クロック供給手段はこのカ
ウントされた各カウント値に応じて該当するプロセッサ
への動作クロックの供給周期を可変に制御しているの
で、記憶手段へのアクセス要求およびアクセス処理が多
いプロセッサ、つまり処理速度が高速であることが望ま
れるプロセッサに対してはその動作クロックの供給周期
は短く設定され（その動作速度が高速化され）、記憶手
段へのアクセス処理およびアクセス要求が少ないプロセ
ッサ、つまり処理速度が比較的低速であっても許される
プロセッサに対してはその動作クロックの供給周期は長
くされ（動作速度を遅くする）るよう可変調整すること
ができる。

【００１９】

【実施例】以下、この発明の実施例を図面を参照して詳
細に説明する。

【００２０】図１は、本発明の一実施例によるマルチプ
ロセッサシステムの構成を示す概略図である。

【００２１】図においてマルチプロセッサシステムはプ
ロセッサＰ１、Ｐ２およびＰ３を含み、プロセッサＰ１
ないしＰ３のそれぞれに対して個別にその処理速度を決
定するためのクロック信号ＣＬＫ１、ＣＬＫ２およびＣ
ＬＫ３を供給するクロックジェネレータＣＰ１、ＣＰ２
およびＣＰ３を備える。さらにマルチプロセッサシステ
ムは要求処理調停装置１、要求処理カウント装置２、プ
ロセッサＰ１ないしＰ３により共有してアクセスされる
共有メモリ３、アドレスバッファＡＢ１、ＡＢ２および
ＡＢ３、ならびにデータバッファＤＢ１、ＤＢ２および
ＤＢ３を含む。アドレスバッファＡＢ１ないしＡＢ３の
それぞれは、メモリ側アドレス線ＭＡＤＤにより共有メ
モリ３に接続され、アドレスバッファＡＢ１はアドレス
線ＡＤＤ１によりプロセッサＰ１に接続され、同様にし
てアドレスバッファＡＢ２はアドレス線ＡＤＤ２により
プロセッサＰ２に、さらにアドレスバッファＡＢ３はア
ドレス線ＡＤＤ３によりプロセッサＰ３にそれぞれ接続
される。データバッファＤＢ１ないしＤＢ３のそれぞれ
は、メモリ側データ線ＭＤＡＴを介して共有メモリ３に
接続される。データバッファＤＢ１はデータ線ＤＡＴ１
を介してプロセッサＰ１に接続され、同様にしてデータ
バッファＤＢ２はデータ線ＤＡＴ２を介してプロセッサ
Ｐ２に、さらにデータバッファＤＢ３はデータ線ＤＡＴ
３を介してプロセッサＴ３にそれぞれ接続される。

【００２２】プロセッサＰ１ないしＰ３のそれぞれは、
その処理中に共有メモリ３に対してアクセスを行なう要
求が発生したとき、それぞれリクエスト信号ＲＥＱ１、
ＲＥＱ２およびＲＥＱ３を個別にアクティブにして要求
処理調停装置１に与える。プロセッサＰ１ないしＰ３の
それぞれは、リクエスト信号ＲＥＱ１ないしＲＥＱ３の
それぞれをアクティブにして出力後は、要求処理調停装
置１からのアクノレッジ信号ＡＣＫ１ないしＡＣＫ３の
対応する信号がアクティブにして与えられるまで、リク
エスト信号ＲＥＱ１ないしＲＥＱ３のそれぞれをアクテ
ィブにして出力し続ける。要求処理調停装置１は、リク
エスト信号ＲＥＱ１ないしＲＥＱ３の各信号状態に基づ
いて、いずれのプロセッサに対してそのアクセス要求を
許可するかの決定を行なう。アクセスが許可されたプロ
セッサに対しては、共有メモリ３へのアクセス経路を確
立するために、該当するアドレスバッファＡＢ１ないし
ＡＢ３のいずれかが導通状態にされるとともに、データ
バッファＤＢ１ないしＤＢ３のいずれかを導通状態にす
る。すなわち要求処理調停装置１はたとえば、プロセッ
サＰ１のリクエスト信号ＲＥＱ１のアクティブ状態を検
知すると、応じて共有メモリ３へのアクセスを許可す
る。詳細には、データバッファＤＢ１ならびにアドレス
バッファＡＢ１を導通状態にするためにバッファ制御信
号ＯＮ１をアクティブにして導出する。このアクティブ
状態のバッファ制御信号ＯＮ１が与えられると、データ
バッファＤＢ１およびアドレスバッファＡＢ１は導通状
態となり、これによりデータ線ＤＡＴ１とメモリ側デー
タ線ＭＤＡＴは接続され、プロセッサＰ１と共有メモリ
３との間のデータ線が確立される。並行してアドレスバ
ッファＡＢ１が導通状態となることによりアドレス線Ａ
ＤＤ１とメモリ側アドレス線ＭＡＤＤとが接続されて、
プロセッサＰ１と共有メモリ３との間のアドレス線が確
立される。また要求処理調停装置１はリクエスト信号Ｒ
ＥＱ２またはＲＥＱ３に基づいてバッファ制御信号ＯＮ
２またはＯＮ３をアクティブにして出力することによ
り、プロセッサＰ２またはプロセッサＰ３と共有メモリ
３とのアクセス経路を確立させるように処理している。
したがって要求処理調停装置１は、各プロセッサから与
えられるリクエスト信号ＲＥＱ１ないしＲＥＱ３のそれ
ぞれを処理し、アクセスを許可したプロセッサに対して
のみ共有メモリ３とのアクセス経路を確立させるよう
な、共有メモリ３へのアクセス要求の調停処理を行なっ
ている。

【００２３】要求処理カウント装置２は要求処理調停装
置１から与えられるバッファ制御信号ＯＮ１ないしＯＮ
３により、現在どのプロセッサに対して共有メモリ３へ
のアクセス要求処理が許可されているかが報知される。
要求処理カウント装置２は、与えられるバッファ制御信
号ＯＮ１ないしＯＮ３のそれぞれについて、単位時間当
たりにその信号状態がアクティブ状態となった回数をカ
ウント処理している。このカウント値は、バッファ制御
信号ＯＮ１に対してはクロック周波数制御信号ＣＯＮＴ
１として導出されて、クロックジェネレータＣＰ１に与
えられる。また、バッファ制御信号ＯＮ２についてはク
ロック周波数制御信号ＣＯＮＴ２として導出されて、ク
ロックジェネレータＣＰ２に与えられる。さらにバッフ
ァ制御信号ＯＮ３についてはクロック周波数制御信号Ｃ
ＯＮＴ３として導出されて、クロックジェネレータＣＰ
３に与えられる。詳細は後述するが、クロック周波数制
御信号ＣＯＮＴ１ないしＣＯＮＴ３のそれぞれは、クロ
ックジェネレータＣＰ１ないしＣＰ３のそれぞれに対し
て、出力するクロック信号ＣＬＫ１ないしＣＬＫ３のそ
れぞれの周波数を可変制御させるように作用する。

【００２４】図１に示される要求処理調停装置１の要求
処理調停時の動作は、図８において示された処理フロー
と同様にして行なわれるので、詳細説明は省略する。

【００２５】図２は、前掲図１に示された要求処理カウ
ント装置２の動作を説明するためのタイミングチャート
図である。

【００２６】要求処理カウント装置２は、要求処理調停
装置１から与えられるバッファ制御信号ＯＮ１ないしＯ
Ｎ３のそれぞれを監視し、単位時間当たりの各プロセッ
サからの共有メモリ３へのアクセス要求処理回数をカウ
ントする。そしてこのカウントの状態により、クロック
周波数制御信号ＣＯＮＴ１ないしＣＯＮＴ３にそれぞれ
値を設定し、クロックジェネレータＣＰ１ないしＣＰ３
のそれぞれに与える。これにより、アクセス要求処理回
数に応じてクロック信号ＣＬＫ１ないしＣＬＫ３のそれ
ぞれの周波数が変更されプロセッサＰ１ないしＰ３のそ
れぞれの処理速度が可変調整される。この周波数の変更
は周波数の増減で行なわれる。その周波数増減規則は、
たとえばプロセッサＰ１ないしＰ３のうち、所定の単位
時間内で共有メモリ３へのアクセス処理が一番多かった
プロセッサのクロック信号の周波数を次の単位時間期
間、現在の周波数の２倍に設定し、共有メモリ３へのア
クセス処理が一番少ないプロセッサのクロック信号の周
波数を次の単位時間期間、現在の１／２倍に設定すると
いう規則を採用していると想定する。また、各プロセッ
サが共有メモリ３へのアクセス処理を行なったかどうか
は、バッファ制御信号ＯＮ１ないしＯＮ３の該当する信
号がアクティブ状態になったことにより判定される。

【００２７】図２において、時刻ｔ０〜ｔ１の単位時間
Ｔ期間においては、要求処理カウント装置２は、バッフ
ァ制御信号ＯＮ１がアクティブ状態となったことを３回
カウントし、同様にバッファ制御信号ＯＮ２については
０回、さらにバッファ制御信号ＯＮ３については１回そ
れぞれカウントし、これに基づいて対応のクロック周波
数制御信号ＣＯＮＴ１ないしＣＯＮＴ３のそれぞれを設
定して、対応するクロックジェネレータＣＰ１ないしＣ
Ｐ３のそれぞれに与える。これにより、図２の時刻ｔ１
においては、クロック信号ＣＬＫ１の周波数は現在の２
倍に設定変更され、同様にしてクロック信号ＣＬＫ２は
現在の１／２倍の周波数に設定される。この時刻ｔ１に
おいて設定された周波数は、次の単位時間Ｔの測定点で
ある時刻ｔ２まで継続される。次に、時刻ｔ１〜ｔ２ま
での単位時間Ｔの期間においては、プロセッサＰ１にお
ける共有メモリ３へのアクセス処理が０回、プロセッサ
Ｐ２における共有メモリ３へのアクセス処理が１回、同
様にプロセッサＰ３における共有メモリ３へのアクセス
処理が３回行なわれたことがわかる。これにより、図２
の時刻ｔ２においては、前述と同様にして、プロセッサ
Ｐ１の動作速度を決定するクロック信号ＣＬＫ１の周波
数は現在の１／２倍に設定され、プロセッサＰ３の動作
速度を決定するクロック信号ＣＬＫ３の周波数は、現在
の２倍に設定される。

【００２８】このように、ある単位時間期間における各
プロセッサの共有メモリ３へのアクセス処理頻度を測定
することにより、各プロセッサに供給される動作クロッ
クの周波数を可変制御して、その処理速度を調整でき
る。

【００２９】図３は、前掲図１に示された要求処理カウ
ント装置２の概略構成図である。図３において、要求処
理カウント装置２はカウンタ回路２１、２２および２
３、タイマ２４およびカウント値比較回路２５を含む。
タイマ２４は、前掲図２に示された単位時間Ｔを計時
し、計時終了すると、応じてカウンタリセット信号ＲＳ
および単位時間終了信号ＲＴを導出する。カウンタ回路
２１ないし２３のそれぞれは、カウンタリセット信号Ｒ
Ｓを入力するリセット端子Ｒおよびバッファ制御信号Ｏ
Ｎ１ないしＯＮ３のそれぞれを入力するためのクロック
端子ＣＫを有する。カウンタ回路２１ないし２３は、ク
ロック端子ＣＫを介して与えられるバッファ制御信号Ｏ
Ｎ１ないしＯＮ３がアクティブ状態となった回数をカウ
ントし、そのカウント値を逐次カウント値信号Ｃ１、Ｃ
２およびＣ３にしてカウント値比較回路２５に与えるよ
う動作する。またカウンタ回路２１ないし２３のそれぞ
れは、タイマ２４によって計時される図２の単位時間Ｔ
経過ごとにカウンタリセット信号ＲＳが与えられ、応じ
てリセットがかけられ新たなるカウント動作を開始す
る。カウント値比較回路２５は、タイマ２４から単位時
間Ｔ経過ごとに単位時間終了信号ＲＴが与えられ、応じ
て前段に接続されるカウンタ回路２１ないし２３から与
えられるカウント値信号Ｃ１ないしＣ３を比較する。こ
の比較結果により、カウント値が最多であるプロセッサ
に対しては、その処理速度が高められるような、逆にそ
のカウント値が最少であるプロセッサに対しては、その
処理速度が低減されるような信号がクロック周波数制御
信号ＣＯＮＴ１ないしＣＯＮＴ３のそれぞれに設定され
て導出される。

【００３０】図４は、前掲図１に示されたクロックジェ
ネレータＣＰ１の概略構成図である。なお、図４ではク
ロックジェネレータＣＰ１を示しているが、クロックジ
ェネレータＣＰ２およびＣＰ３についても同様な機能構
成とその動作が採られるので、これらに関する詳細な説
明は省略する。

【００３１】図４において、クロックジェネレータＣＰ
１は安定した周期でクロックを発振する水晶発振器３
０、１／２分周回路３１、１／４分周回路３２および１
／８分周回路３３ならびにクロック周波数選択回路３４
を含む。分周回路３１ないし３３のそれぞれは、水晶発
振器３０から与えられる安定周期のクロック信号を入力
し、１／２分周、１／４分周および１／８分周した後、
次段のクロック周波数選択回路３４に与える。したがっ
て、クロック周波数選択回路３４は周波数が異なる４種
類のクロック信号を同時に入力する。クロック周波数選
択回路３４は、要求処理カウント装置２から導出される
クロック周波数制御信号ＣＯＮＴ１を入力し、この信号
に基づいて与えられる４つのクロック信号のいずれか１
つを選択して、クロック信号ＣＬＫ１として導出する。
たとえば、クロック信号ＣＬＫ１に水晶発振器３０が出
力するクロック信号が導出されていたと想定する。この
ときクロック周波数制御信号ＣＯＮＴ１が周波数減を意
図する信号内容であったならば、クロック周波数選択回
路３４は１／２分周回路３１から導出されるクロック信
号をクロック信号ＣＬＫ１に導出するよう動作する。

【００３２】なお、この実施例では、４種類の動作クロ
ックを選択するようにしているが、これに特定されずさ
らに多種類の周波数が設定されるように分周回路を設け
てもよい。

【００３３】次に、図１に示されるマルチプロセッサシ
ステムにおける共有メモリ３へのアクセス要求処理の調
停動作と、このアクセス処理頻度に応じて各プロセッサ
の処理速度を可変制御する動作について図１ないし図４
を参照して説明する。

【００３４】なお、図１のプロセッサＰ１ないしＰ３の
それぞれは、同程度の処理内容を実行している、すなわ
ち同程度に共有メモリ３のアクセスを必要とするような
処理を実行していると想定する。また、クロックジェネ
レータＣＰ１ないしＣＰ３のそれぞれは、図４の１／４
分周回路３２が出力するクロックに同期したクロック信
号ＣＬＫ１ないしＣＬＫ３のそれぞれを、対応するプロ
セッサＰ１ないしＰ３のそれぞれに供給して処理速度を
制御していると想定する。

【００３５】各プロセッサＰ１ないしＰ３は、並行して
処理を実行し共有メモリ３へのアクセス要求が生じる
と、応じてリクエスト信号ＲＥＱ１ないしＲＥＱ３のそ
れぞれをアクティブにして要求処理調停装置１に出力す
る。要求処理調停装置１は、前述したように、与えられ
るリクエスト信号ＲＥＱ１ないしＲＥＱ３の各信号状態
がアクティブであるか否かを判定し、これに応じて該当
するプロセッサに対して共有メモリ３へのアクセスを許
可する。そのために、該当するアドレスバッファＡＢ１
ないしＡＢ３のいずれかとデータバッファＤＢ１ないし
ＤＢ３のいずれかを導通状態とするように、バッファ制
御信号ＯＮ１ないしＯＮ３のいずれかをアクティブにし
て導出する。このバッファ制御信号ＯＮ１ないしＯＮ３
のそれぞれは、要求処理カウント装置２にも与えられ
る。

【００３６】要求処理カウント装置２は、前掲図３でも
述べたように、単位時間Ｔをタイマ２４により計時しな
がら、バッファ制御信号ＯＮ１ないしＯＮ３のそれぞれ
が単位時間Ｔにおいてアクティブとなった回数をカウン
トしている。このとき、図２の時刻ｔ０〜ｔ１の単位時
間Ｔにおいては、バッファ制御信号ＯＮ１が３回アクテ
ィブ状態となり、バッファ制御信号ＯＮ２は０回、同様
にバッファ制御信号ＯＮ３は１回アクティブ状態となっ
たので、カウント値比較回路２５はカウント値を比較
し、その比較結果に応じて、クロック周波数制御信号Ｃ
ＯＮＴ１には周波数増の旨の信号を設定し、クロック周
波数制御信号ＣＯＮＴ２には周波数減の旨の信号を設定
して導出する。導出されたクロック周波数制御信号ＣＯ
ＮＴ１ないしＣＯＮＴ３のそれぞれは、クロックジェネ
レータＣＰ１ないしＣＰ３のそれぞれに与えられる。し
たがって、クロックジェネレータＣＰ１は図４に示され
る１／２分周回路３１から導出されるクロック信号をク
ロック信号ＣＬＫ１として導出するよう動作し、クロッ
クジェネレータＣＰ３は現在のクロック周波数を維持
し、クロックジェネレータＣＰ２は１／８分周回路３３
から導出されるクロック信号をクロック信号ＣＬＫ２と
して導出するよう動作する。これによって、プロセッサ
Ｐ１の処理速度は２倍に高速化され、プロセッサＰ２の
処理速度は１／２倍にされ、プロセッサＰ３の処理速度
は維持される。

【００３７】上述したように、共有メモリ３に対するプ
ロセッサＰ１ないしＰ３のそれぞれのアクセス要求処理
頻度に応じて各プロセッサの動作クロックを可変制御す
ると、プロセッサが使用される頻度に応じて各プロセッ
サの処理速度を可変制御できる。つまり、使用頻度が高
いプロセッサについてはその処理速度が速くなり、逆に
使用頻度が低いプロセッサについてはその処理速度は遅
くなる。したがって、このマルチプロセッサシステム全
体では、共有メモリ３をアクセスするための待ち時間
（遊び時間）は短くなり、処理速度は動作クロック周期
一定の場合に比較し向上する。また、所定の単位時間期
間ごとに、その動作クロックがアップされるプロセッサ
と、ダウンされるプロセッサが選択的に切換えられるた
めに、該マルチプロセッサシステム全体における消費電
力は、その処理能力に比較し低減されることになる。

【００３８】図５は、本発明の他の実施例によるマルチ
プロセッサシステムの概略構成図である。図５に示され
るマルチプロセッサシステムは、前掲図１に示されたマ
ルチプロセッサシステムに、ローカルメモリ（局所メモ
リ）ＬＭ１ないしＬＭ３を新たに設けている。つまり、
プロセッサＰ１ないしＰ３のそれぞれは、個別にアクセ
スするローカルメモリＬＭ１ないしＬＭ３のそれぞれを
接続する。一般に、共有メモリをアクセスする頻度が高
いプロセッサは、ローカルメモリをアクセスする頻度も
高いことが知られている。したがって、プロセッサＰ１
ないしＰ３のそれぞれの共有メモリ３へのアクセス処理
頻度に応じてその動作クロックを可変制御することによ
り、対応するローカルメモリＬＭ１ないしＬＭ３とのア
クセス処理も可変制御され、前掲図１で述べたような処
理能力の向上と消費電力の低減が効果的に図られる。

【００３９】なお、本実施例ではプロセッサＰ１ないし
Ｐ３のそれぞれから共有メモリ３へのアクセス処理頻
度、すなわち該当するバッファ制御信号ＯＮ１ないしＯ
Ｎ３のそれぞれが所定時間期間にアクティブ状態に変わ
ったカウント回数に基づいて各プロセッサの動作クロッ
クを可変制御したが、必ずしもこのような方法に特定さ
れるものではない。たとえば、プロセッサＰ１ないしＰ
３のそれぞれが、リクエスト信号ＲＥＱ１ないしＲＥＱ
３のそれぞれを所定単位時間期間当たりアクティブにし
て出力した回数、すなわちアクセス要求頻度を用いて、
各プロセッサの動作クロックを可変制御してもよい。

【００４０】上述した実施例によるマルチプロセッサシ
ステムは、共有メモリ３を含むが、共有メモリ３を含ま
ず、プロセッサＰ１ないしＰ３がアクセスするメモリは
ローカルメモリＬＭ１ないしＬＭ３のみとするようなシ
ステム構成としてもよい。この場合、プロセッサＰ１な
いしＰ３のそれぞれが、該当するローカルメモリＬＭ１
ないしＬＭ３のそれぞれを単時間あたりにアクセスする
回数が個別にカウントされる。そして、その各カウント
値に基づいて該当するクロックジェネレータＣＰ１ない
しＣＰ３のそれぞれのクロック供給周期が上述したよう
にして可変制御される。この場合も、図１で述べたよう
な処理能力の向上と消費電力の低減が効果的に図られ
る。

【００４１】また、本実施例では該マルチプロセッサシ
ステムはプロセッサＰ１ないしＰ３の３個を含むとした
が、該システムを構成するプロセッサの数はこれに特定
されるものではない。

【００４２】

【発明の効果】以上のように、この発明によれば、カウ
ント手段は単位時間当たりに各プロセッサが記憶手段を
アクセスする回数またはアクセス要求の出力回数をプロ
セッサごとに個別にカウントし、クロック供給手段は、
カウントされたカウント値に応じて各プロセッサへの動
作クロックの周期を可変にしているので、記憶手段への
アクセス処理またはアクセス要求が多いプロセッサ、つ
まり処理速度が高速であることが望まれるプロセッサに
対しては動作クロックの供給周期が短くされて、その動
作速度は高速化され、逆に記憶手段へのアクセス処理ま
たはアクセス要求が少ないプロセッサ、つまり処理速度
が比較的低速であっても許されるプロセッサに対しては
動作クロックの供給周期が長く（動作速度を遅く）され
るように可変設定できるので、システム全体としての処
理速度を向上させながらも、システム全体としての消費
電力などの必要資源は低減されるという効果がある。こ
の効果により、システム全体として、コストパフォーマ
ンスに優れたシステムを提供することが可能となるとい
う効果がある。

【図面の簡単な説明】

【図１】本発明の一実施例によるマルチプロセッサシス
テムの構成を示す概略図である。

【図２】図１に示された要求処理カウント装置の動作を
説明するためのタイミングチャート図である。

【図３】図１に示された要求処理カウント装置の概略構
成図である。

【図４】図１に示されたクロックジェネレータの概略構
成図である。

【図５】本発明の他の実施例によるマルチプロセッサシ
ステムの概略構成図である。

【図６】共有メモリを利用した従来のマルチプロセッサ
システムの概略構成の一例を示す図である。

【図７】図６に示されたマルチプロセッサシステムを、
共有メモリコントローラの部分を中心にして詳細に示し
た構成図である。

【図８】従来および本発明の実施例に適用される要求処
理調停装置の要求処理調停の動作を示す概略フロー図で
ある。

【符号の説明】

１要求処理調停装置２要求処理カウント装置３共有メモリＰ１、Ｐ２およびＰ３プロセッサＣＰ１、ＣＰ２およびＣＰ３クロックジェネレータＯＮ１、ＯＮ２およびＯＮ３バッファ制御信号ＣＯＮＴ１、ＣＯＮＴ２およびＣＯＮＴ３クロック周
波数制御信号ＣＬＫ１、ＣＬＫ２およびＣＬＫ３クロック信号ＲＥＱ１、ＲＥＱ２およびＲＥＱ３リクエスト信号Ｔ単位時間なお、各図中、同一符号は同一または相当部分を示す。

Claims

【特許請求の範囲】

【請求項１】複数のプロセッサを有するマルチプロセ
ッサシステムであって、前記各プロセッサによりアクセスされる記憶手段と、前記各プロセッサの単位時間当たりに前記記憶手段をア
クセスする回数を個別にカウントするカウント手段と、前記各プロセッサに、その処理の速度を指定する動作ク
ロックを個別に供給するクロック供給手段とを備え、前記クロック供給手段は、前記カウント手段によってカ
ウントされた各カウント値に応じて、該当する前記動作
クロックの供給の周期を可変にすることを特徴とする、
マルチプロセッサシステム。
【請求項２】前記カウント手段は、前記各プロセッサが単位時間当たりに前記記憶手段をア
クセスする要求を出力する回数を個別にカウントする要
求回数カウント手段をさらに備えた、請求項１記載のマ
ルチプロセッサシステム。