JPH0528116A - マルチプロセツサシステム - Google Patents
マルチプロセツサシステムInfo
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- JPH0528116A JPH0528116A JP3180797A JP18079791A JPH0528116A JP H0528116 A JPH0528116 A JP H0528116A JP 3180797 A JP3180797 A JP 3180797A JP 18079791 A JP18079791 A JP 18079791A JP H0528116 A JPH0528116 A JP H0528116A
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- clock
- processing
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Abstract
(57)【要約】
【目的】 この発明の目的は、システム全体の処理速度
を向上させ、かつ消費電力などの必要資源を低減させ
て、処理能力に優れたマルチプロセッサシステムを提供
することである。 【構成】 前記システムは、プロセッサP1〜P3から
共有メモリ3へのアクセス要求をリクエスト信号REQ
1〜REQ3のアクティブ状態で判断し、どのプロセッ
サからの要求を採用したかをバッファ制御信号ON1〜
ON3にして要求処理カウント装置2に与える。装置2
は、所定単位時間期間毎に各プロセッサの要求処理回数
を測定し、その測定結果に基づいてクロックジェネレー
タCP1ないしCP3を介してプロセッサP1ないしP
3に供給する動作クロック信号CLK1ないしCLK3
の周期を可変制御するよう構成される。
を向上させ、かつ消費電力などの必要資源を低減させ
て、処理能力に優れたマルチプロセッサシステムを提供
することである。 【構成】 前記システムは、プロセッサP1〜P3から
共有メモリ3へのアクセス要求をリクエスト信号REQ
1〜REQ3のアクティブ状態で判断し、どのプロセッ
サからの要求を採用したかをバッファ制御信号ON1〜
ON3にして要求処理カウント装置2に与える。装置2
は、所定単位時間期間毎に各プロセッサの要求処理回数
を測定し、その測定結果に基づいてクロックジェネレー
タCP1ないしCP3を介してプロセッサP1ないしP
3に供給する動作クロック信号CLK1ないしCLK3
の周期を可変制御するよう構成される。
Description
【0001】
【産業上の利用分野】この発明は、マルチプロセッサシ
ステムに関し、特に、各プロセッサに供給されて、各プ
ロセッサの処理速度を決定する動作クロックを制御する
マルチプロセッサシステムに関する。
ステムに関し、特に、各プロセッサに供給されて、各プ
ロセッサの処理速度を決定する動作クロックを制御する
マルチプロセッサシステムに関する。
【0002】
【従来の技術】図6は、共有メモリを利用した従来のマ
ルチプロセッサシステムの概略構成の一例を示す図であ
る。
ルチプロセッサシステムの概略構成の一例を示す図であ
る。
【0003】図6に示されるマルチプロセッサシステム
は、共有メモリ3および共有メモリコントローラ11a
を含む共有メモリ部10と、共有バスを介して接続さ
れ、それぞれが独自にCPU(中央処理装置の略)を含
むプロセッサP1、P2およびP3を含み、さらにプロ
セッサP1ないしP3のそれぞれにその動作クロックを
供給するために接続されるクロックジェネレータCP
4、CP5およびCP6をそれぞれ含む。図6に示され
るマルチプロセッサシステムは、複数のプロセッサP1
ないしP3のそれぞれが、共有メモリ部10の共有メモ
リ3を共有メモリコントローラ11aを介して共通にア
クセスできるように構成されている。
は、共有メモリ3および共有メモリコントローラ11a
を含む共有メモリ部10と、共有バスを介して接続さ
れ、それぞれが独自にCPU(中央処理装置の略)を含
むプロセッサP1、P2およびP3を含み、さらにプロ
セッサP1ないしP3のそれぞれにその動作クロックを
供給するために接続されるクロックジェネレータCP
4、CP5およびCP6をそれぞれ含む。図6に示され
るマルチプロセッサシステムは、複数のプロセッサP1
ないしP3のそれぞれが、共有メモリ部10の共有メモ
リ3を共有メモリコントローラ11aを介して共通にア
クセスできるように構成されている。
【0004】図7は、前掲図6に示されたマルチプロセ
ッサシステムを、共有メモリコントローラ11aの部分
を中心にして詳細に示した構成図である。
ッサシステムを、共有メモリコントローラ11aの部分
を中心にして詳細に示した構成図である。
【0005】一般に、マルチプロセッサシステムでは複
数のプロセッサが1つの記憶装置を共有することによ
り、いくつかの仕事が(処理が)分離されて並列に実行
できるという特徴がある。
数のプロセッサが1つの記憶装置を共有することによ
り、いくつかの仕事が(処理が)分離されて並列に実行
できるという特徴がある。
【0006】図7においては、共有メモリ3と複数のプ
ロセッサP1ないしP3の間に共有メモリコントローラ
11aが詳細に示される。
ロセッサP1ないしP3の間に共有メモリコントローラ
11aが詳細に示される。
【0007】図7において共有メモリコントローラ11
aは要求処理調停装置1a、アドレスバッファAB1、
AB2およびAB3ならびにデータバッファDB1、D
B2およびDB3を含む。アドレスバッファAB1ない
しAB3は、それぞれプロセッサP1ないしP3に対応
して設けられる。同様に、データバッファDB1ないし
DB3は、それぞれプロセッサP1ないしP3のそれぞ
れに対応して設けられる。アドレスバッファAB1ない
しAB3のそれぞれは、メモリ側アドレス線MADDを
介して共有メモリ3に接続されるとともに、アドレス線
ADD1、ADD2およびADD3のそれぞれを介して
対応する各プロセッサに接続される。データバッファD
B1ないしDB3のそれぞれはメモリ側データ線MDA
Tを介して共有メモリ3に接続されるとともに、データ
線DAT1、DAT2およびDAT3のそれぞれを介し
て対応する各プロセッサに接続される。プロセッサP1
ないしP3のそれぞれには、順にクロックジェネレータ
CP4、CP5およびCP6が接続される。クロックジ
ェネレータCP4ないしCP6のそれぞれは、対応する
プロセッサに対して、その処理速度を決定するような動
作クロックをクロック信号CLK1、CLK2およびC
LK3にして個別に一定周期で供給している。
aは要求処理調停装置1a、アドレスバッファAB1、
AB2およびAB3ならびにデータバッファDB1、D
B2およびDB3を含む。アドレスバッファAB1ない
しAB3は、それぞれプロセッサP1ないしP3に対応
して設けられる。同様に、データバッファDB1ないし
DB3は、それぞれプロセッサP1ないしP3のそれぞ
れに対応して設けられる。アドレスバッファAB1ない
しAB3のそれぞれは、メモリ側アドレス線MADDを
介して共有メモリ3に接続されるとともに、アドレス線
ADD1、ADD2およびADD3のそれぞれを介して
対応する各プロセッサに接続される。データバッファD
B1ないしDB3のそれぞれはメモリ側データ線MDA
Tを介して共有メモリ3に接続されるとともに、データ
線DAT1、DAT2およびDAT3のそれぞれを介し
て対応する各プロセッサに接続される。プロセッサP1
ないしP3のそれぞれには、順にクロックジェネレータ
CP4、CP5およびCP6が接続される。クロックジ
ェネレータCP4ないしCP6のそれぞれは、対応する
プロセッサに対して、その処理速度を決定するような動
作クロックをクロック信号CLK1、CLK2およびC
LK3にして個別に一定周期で供給している。
【0008】プロセッサP1ないしP3のそれぞれは、
その処理中に共有メモリ3に対してアクセスを行なう要
求が発生したとき、このアクセスを要求するためにリク
エスト信号REQ1、REQ2およびREQ3のそれぞ
れをアクティブにして要求処理調停装置1aに与える。
プロセッサP1ないしP3のそれぞれは、リクエスト信
号REQ1ないしREQ3のそれぞれをアクティブにし
て出力後は、要求処理調停装置1aからアクノレッジ
(肯定応答)信号ACK1、ACK2およびACK3の
対応する信号がアクティブにして与えられるまで、リク
エスト信号REQ1ないしREQ3のそれぞれをアクテ
ィブにして出力し続ける。
その処理中に共有メモリ3に対してアクセスを行なう要
求が発生したとき、このアクセスを要求するためにリク
エスト信号REQ1、REQ2およびREQ3のそれぞ
れをアクティブにして要求処理調停装置1aに与える。
プロセッサP1ないしP3のそれぞれは、リクエスト信
号REQ1ないしREQ3のそれぞれをアクティブにし
て出力後は、要求処理調停装置1aからアクノレッジ
(肯定応答)信号ACK1、ACK2およびACK3の
対応する信号がアクティブにして与えられるまで、リク
エスト信号REQ1ないしREQ3のそれぞれをアクテ
ィブにして出力し続ける。
【0009】要求処理調停装置1aはまた、アドレスバ
ッファAD1ないしAD3のいずれかを導通状態にする
ために、またデータバッファDB1ないしDB3のいず
れかを導通状態にするために、選択的にバッファ制御信
号ON1ないしON3のいずれかをアクティブにして出
力する。
ッファAD1ないしAD3のいずれかを導通状態にする
ために、またデータバッファDB1ないしDB3のいず
れかを導通状態にするために、選択的にバッファ制御信
号ON1ないしON3のいずれかをアクティブにして出
力する。
【0010】要求処理調停装置1aは、与えられるリク
エスト信号REQ1ないしREQ3の各信号状態に基づ
いて、いずれのプロセッサに対して共有メモリ3へのア
クセス要求を許可するかの決定を行なう。このときアク
セス要求が許可されたプロセッサに対しては、共有メモ
リ3へのアクセスを可能とするために、要求処理調停装
置1aは、要求が許可されたプロセッサに対応するアド
レスバッファAB1ないしAB3のいずれか、およびデ
ータバッファDB1ないしDB3のいずれかを導通状態
にするために、要求処理が行なわれている期間は、対応
するバッファ制御信号ON1ないしON3のいずれかを
アクティブにして出力する。たとえば、プロセッサP1
の共有メモリ3へのアクセス要求が許可された場合は、
要求処理調停装置1aはバッファ制御信号ON1をアク
ティブにして導出し、アドレスバッファAB1およびデ
ータバッファDB1を導通状態にする。これによりデー
タ線DAT1は導通状態のデータバッファDB1を介し
てメモリ側データ線MDATと接続されて、プロセッサ
P1と共有メモリ3との間にデータ線が確立される。こ
れに並行してアドレス線ADD1は導通状態となったア
ドレスバッファAB1を介してメモリ側アドレス線MA
DDと接続されて、プロセッサP1と共有メモリ3との
間にアドレス線が確立される。このように、プロセッサ
P1はリクエスト信号REQ1をアクティブにして出力
すれば、要求処理調停装置1aの制御により導通状態と
なったアドレスバッファAB1およびデータバッファD
B1を介して共有メモリ3をアクセスすることができ
る。同様にしてプロセッサP2またはP3についても、
要求処理調停装置1aによりバッファ制御信号ON2ま
たはON3がアクティブにして出力され、アドレスバッ
ファAB2またはAB3が導通状態となり、データバッ
ファDB2またはDB3が導通状態となることにより、
共有メモリ3をアクセスすることができる。
エスト信号REQ1ないしREQ3の各信号状態に基づ
いて、いずれのプロセッサに対して共有メモリ3へのア
クセス要求を許可するかの決定を行なう。このときアク
セス要求が許可されたプロセッサに対しては、共有メモ
リ3へのアクセスを可能とするために、要求処理調停装
置1aは、要求が許可されたプロセッサに対応するアド
レスバッファAB1ないしAB3のいずれか、およびデ
ータバッファDB1ないしDB3のいずれかを導通状態
にするために、要求処理が行なわれている期間は、対応
するバッファ制御信号ON1ないしON3のいずれかを
アクティブにして出力する。たとえば、プロセッサP1
の共有メモリ3へのアクセス要求が許可された場合は、
要求処理調停装置1aはバッファ制御信号ON1をアク
ティブにして導出し、アドレスバッファAB1およびデ
ータバッファDB1を導通状態にする。これによりデー
タ線DAT1は導通状態のデータバッファDB1を介し
てメモリ側データ線MDATと接続されて、プロセッサ
P1と共有メモリ3との間にデータ線が確立される。こ
れに並行してアドレス線ADD1は導通状態となったア
ドレスバッファAB1を介してメモリ側アドレス線MA
DDと接続されて、プロセッサP1と共有メモリ3との
間にアドレス線が確立される。このように、プロセッサ
P1はリクエスト信号REQ1をアクティブにして出力
すれば、要求処理調停装置1aの制御により導通状態と
なったアドレスバッファAB1およびデータバッファD
B1を介して共有メモリ3をアクセスすることができ
る。同様にしてプロセッサP2またはP3についても、
要求処理調停装置1aによりバッファ制御信号ON2ま
たはON3がアクティブにして出力され、アドレスバッ
ファAB2またはAB3が導通状態となり、データバッ
ファDB2またはDB3が導通状態となることにより、
共有メモリ3をアクセスすることができる。
【0011】図8は、従来および本発明の実施例に適用
される要求処理調停装置の要求処理調停の動作を示す概
略フロー図である。
される要求処理調停装置の要求処理調停の動作を示す概
略フロー図である。
【0012】図8に示されるように要求処理調停装置1
aは動作において、与えられるリクエスト信号REQ
1、REQ2およびREQ3のそれぞれを、その信号レ
ベルに基づいて順次判定する。その判定結果に基づいて
対応するバッファ制御信号ON1ないしON3をアクテ
ィブにして導出し、アクセス要求が許可決定されたプロ
セッサに対して共有メモリ3へのアクセス経路が確立さ
れるように処理している。詳細には、要求処理調停装置
1aはまず図8のステップST1(図中、ST1と略
す)ないしステップST3の判別処理を順次行ない、常
に、どのリクエスト信号がアクティブにして与えられて
いるか否かを判別している。たとえば、リクエスト信号
REQ1がアクティブであると判別された場合、要求処
理調停装置1aはステップST1の処理を経て次のステ
ップST4の処理において、バッファ制御信号ON1を
アクティブにして導出し、アドレスバッファAB1およ
びデータバッファDB1を導通状態に設定する。これに
よりプロセッサP1が共有メモリ3をアクセスできるよ
うに、共有メモリ3との間にデータ線およびアドレス線
が確立される。その後、要求処理調停装置1aはステッ
プST5の処理においてプロセッサP1における共有メ
モリ3へのアクセス要求処理が終了したか否かを判別し
ている。この判別処理はプロセッサP1が共有メモリ3
をアクセス開始してからアクセス終了するまでの予め定
められた時間期間が計時されることにより判別される。
要求処理調停装置1aはプロセッサP1の共有メモリ3
へのアクセスが終了したことを判別すると、次のステッ
プST6の処理に移行し、アクノレッジ信号ACK1を
アクティブにして導出するとともに、アクティブ状態で
あったバッファ制御信号ON1を非アクティブ状態に設
定する。これにより、要求処理調停装置1aは次のリク
エスト信号REQ1ないしREQ3のいずれかを受付け
可能な状態に移行できる。その後、処理は再びステップ
ST1に戻る。
aは動作において、与えられるリクエスト信号REQ
1、REQ2およびREQ3のそれぞれを、その信号レ
ベルに基づいて順次判定する。その判定結果に基づいて
対応するバッファ制御信号ON1ないしON3をアクテ
ィブにして導出し、アクセス要求が許可決定されたプロ
セッサに対して共有メモリ3へのアクセス経路が確立さ
れるように処理している。詳細には、要求処理調停装置
1aはまず図8のステップST1(図中、ST1と略
す)ないしステップST3の判別処理を順次行ない、常
に、どのリクエスト信号がアクティブにして与えられて
いるか否かを判別している。たとえば、リクエスト信号
REQ1がアクティブであると判別された場合、要求処
理調停装置1aはステップST1の処理を経て次のステ
ップST4の処理において、バッファ制御信号ON1を
アクティブにして導出し、アドレスバッファAB1およ
びデータバッファDB1を導通状態に設定する。これに
よりプロセッサP1が共有メモリ3をアクセスできるよ
うに、共有メモリ3との間にデータ線およびアドレス線
が確立される。その後、要求処理調停装置1aはステッ
プST5の処理においてプロセッサP1における共有メ
モリ3へのアクセス要求処理が終了したか否かを判別し
ている。この判別処理はプロセッサP1が共有メモリ3
をアクセス開始してからアクセス終了するまでの予め定
められた時間期間が計時されることにより判別される。
要求処理調停装置1aはプロセッサP1の共有メモリ3
へのアクセスが終了したことを判別すると、次のステッ
プST6の処理に移行し、アクノレッジ信号ACK1を
アクティブにして導出するとともに、アクティブ状態で
あったバッファ制御信号ON1を非アクティブ状態に設
定する。これにより、要求処理調停装置1aは次のリク
エスト信号REQ1ないしREQ3のいずれかを受付け
可能な状態に移行できる。その後、処理は再びステップ
ST1に戻る。
【0013】なお、プロセッサP2またはプロセッサP
3についてもリクエストREQ2またはREQ3の信号
レベルに基づいて同様な処理フローが実行される。
3についてもリクエストREQ2またはREQ3の信号
レベルに基づいて同様な処理フローが実行される。
【0014】
【発明が解決しようとする課題】しかしながら、上述し
た従来のマルチプロセッサシステムでは、各プロセッサ
に個別に供給される動作クロックは常に一定周期で供給
されるため、システム全体としてその動作が非効率的で
あるばかりでなく、その処理能力の向上を図ることは極
めて困難であるという問題があった。つまり、たとえば
図7に示されるマルチプロセッサシステムにおいて、共
有メモリ3への単位時間期間当たりのアクセス要求回数
が最多であるものがプロセッサP2であったと想定すれ
ば、プロセッサP2のアクセス要求を優先的に処理して
処理能力を向上させる必要がある。しかしながら、プロ
セッサP2に供給されるクロック信号CLK2は、アク
セス要求の多少にかかわらず常に一定周期を維持するた
め、アクセス要求は、クロック信号CLK2に同期して
出力されて、プロセッサP2内では、アクセス要求の待
ち行列が生じる。これはプロセッサP2に関して述べた
が、プロセッサP1およびP3においても同様のことが
いえる。したがって、従来のマルチプロセッサシステム
では、各プロセッサの処理能力、ひいてはシステム全体
の処理能力が各プロセッサに供給される動作クロックの
周期で制限されるという問題があった。
た従来のマルチプロセッサシステムでは、各プロセッサ
に個別に供給される動作クロックは常に一定周期で供給
されるため、システム全体としてその動作が非効率的で
あるばかりでなく、その処理能力の向上を図ることは極
めて困難であるという問題があった。つまり、たとえば
図7に示されるマルチプロセッサシステムにおいて、共
有メモリ3への単位時間期間当たりのアクセス要求回数
が最多であるものがプロセッサP2であったと想定すれ
ば、プロセッサP2のアクセス要求を優先的に処理して
処理能力を向上させる必要がある。しかしながら、プロ
セッサP2に供給されるクロック信号CLK2は、アク
セス要求の多少にかかわらず常に一定周期を維持するた
め、アクセス要求は、クロック信号CLK2に同期して
出力されて、プロセッサP2内では、アクセス要求の待
ち行列が生じる。これはプロセッサP2に関して述べた
が、プロセッサP1およびP3においても同様のことが
いえる。したがって、従来のマルチプロセッサシステム
では、各プロセッサの処理能力、ひいてはシステム全体
の処理能力が各プロセッサに供給される動作クロックの
周期で制限されるという問題があった。
【0015】それゆえにこの発明の目的は、システム全
体の処理速度を維持し、かつ消費電力などの必要資源を
低減させて、コストパフォーマンスに優れるとともに処
理能力に優れたマルチプロセッサシステムを提供するこ
とである。
体の処理速度を維持し、かつ消費電力などの必要資源を
低減させて、コストパフォーマンスに優れるとともに処
理能力に優れたマルチプロセッサシステムを提供するこ
とである。
【0016】
【課題を解決するための手段】この発明にかかるマルチ
プロセッサシステムは、複数のプロセッサを有するマル
チプロセッサシステムであり、詳細には前記各プロセッ
サによりアクセスされる記憶手段と、各プロセッサの単
位時間あたりに前記記憶手段をアクセスする回数を個別
にカウントするカウント手段と、前記各プロセッサに、
その処理の速度を指定する動作クロックを個別に供給す
るクロック供給手段とを備え、このクロック供給手段
は、カウント手段によってカウントされた各カウント値
に応じて、該当する前記動作クロックの供給の周期を可
変にするよう構成される。
プロセッサシステムは、複数のプロセッサを有するマル
チプロセッサシステムであり、詳細には前記各プロセッ
サによりアクセスされる記憶手段と、各プロセッサの単
位時間あたりに前記記憶手段をアクセスする回数を個別
にカウントするカウント手段と、前記各プロセッサに、
その処理の速度を指定する動作クロックを個別に供給す
るクロック供給手段とを備え、このクロック供給手段
は、カウント手段によってカウントされた各カウント値
に応じて、該当する前記動作クロックの供給の周期を可
変にするよう構成される。
【0017】また、カウント手段は、各プロセッサが単
位時間当たりに記憶手段をアクセスする要求を出力する
回数を個別にカウントする要求回数カウント手段をさら
に備えて構成されてもよい。
位時間当たりに記憶手段をアクセスする要求を出力する
回数を個別にカウントする要求回数カウント手段をさら
に備えて構成されてもよい。
【0018】
【作用】この発明にかかるマルチプロセッサシステムは
上述のように構成されて、カウント手段は単位時間当た
りに各プロセッサが記憶手段をアクセスする回数または
記憶手段をアクセスする要求を出力する回数をプロセッ
サごとに個別にカウントし、クロック供給手段はこのカ
ウントされた各カウント値に応じて該当するプロセッサ
への動作クロックの供給周期を可変に制御しているの
で、記憶手段へのアクセス要求およびアクセス処理が多
いプロセッサ、つまり処理速度が高速であることが望ま
れるプロセッサに対してはその動作クロックの供給周期
は短く設定され(その動作速度が高速化され)、記憶手
段へのアクセス処理およびアクセス要求が少ないプロセ
ッサ、つまり処理速度が比較的低速であっても許される
プロセッサに対してはその動作クロックの供給周期は長
くされ(動作速度を遅くする)るよう可変調整すること
ができる。
上述のように構成されて、カウント手段は単位時間当た
りに各プロセッサが記憶手段をアクセスする回数または
記憶手段をアクセスする要求を出力する回数をプロセッ
サごとに個別にカウントし、クロック供給手段はこのカ
ウントされた各カウント値に応じて該当するプロセッサ
への動作クロックの供給周期を可変に制御しているの
で、記憶手段へのアクセス要求およびアクセス処理が多
いプロセッサ、つまり処理速度が高速であることが望ま
れるプロセッサに対してはその動作クロックの供給周期
は短く設定され(その動作速度が高速化され)、記憶手
段へのアクセス処理およびアクセス要求が少ないプロセ
ッサ、つまり処理速度が比較的低速であっても許される
プロセッサに対してはその動作クロックの供給周期は長
くされ(動作速度を遅くする)るよう可変調整すること
ができる。
【0019】
【実施例】以下、この発明の実施例を図面を参照して詳
細に説明する。
細に説明する。
【0020】図1は、本発明の一実施例によるマルチプ
ロセッサシステムの構成を示す概略図である。
ロセッサシステムの構成を示す概略図である。
【0021】図においてマルチプロセッサシステムはプ
ロセッサP1、P2およびP3を含み、プロセッサP1
ないしP3のそれぞれに対して個別にその処理速度を決
定するためのクロック信号CLK1、CLK2およびC
LK3を供給するクロックジェネレータCP1、CP2
およびCP3を備える。さらにマルチプロセッサシステ
ムは要求処理調停装置1、要求処理カウント装置2、プ
ロセッサP1ないしP3により共有してアクセスされる
共有メモリ3、アドレスバッファAB1、AB2および
AB3、ならびにデータバッファDB1、DB2および
DB3を含む。アドレスバッファAB1ないしAB3の
それぞれは、メモリ側アドレス線MADDにより共有メ
モリ3に接続され、アドレスバッファAB1はアドレス
線ADD1によりプロセッサP1に接続され、同様にし
てアドレスバッファAB2はアドレス線ADD2により
プロセッサP2に、さらにアドレスバッファAB3はア
ドレス線ADD3によりプロセッサP3にそれぞれ接続
される。データバッファDB1ないしDB3のそれぞれ
は、メモリ側データ線MDATを介して共有メモリ3に
接続される。データバッファDB1はデータ線DAT1
を介してプロセッサP1に接続され、同様にしてデータ
バッファDB2はデータ線DAT2を介してプロセッサ
P2に、さらにデータバッファDB3はデータ線DAT
3を介してプロセッサT3にそれぞれ接続される。
ロセッサP1、P2およびP3を含み、プロセッサP1
ないしP3のそれぞれに対して個別にその処理速度を決
定するためのクロック信号CLK1、CLK2およびC
LK3を供給するクロックジェネレータCP1、CP2
およびCP3を備える。さらにマルチプロセッサシステ
ムは要求処理調停装置1、要求処理カウント装置2、プ
ロセッサP1ないしP3により共有してアクセスされる
共有メモリ3、アドレスバッファAB1、AB2および
AB3、ならびにデータバッファDB1、DB2および
DB3を含む。アドレスバッファAB1ないしAB3の
それぞれは、メモリ側アドレス線MADDにより共有メ
モリ3に接続され、アドレスバッファAB1はアドレス
線ADD1によりプロセッサP1に接続され、同様にし
てアドレスバッファAB2はアドレス線ADD2により
プロセッサP2に、さらにアドレスバッファAB3はア
ドレス線ADD3によりプロセッサP3にそれぞれ接続
される。データバッファDB1ないしDB3のそれぞれ
は、メモリ側データ線MDATを介して共有メモリ3に
接続される。データバッファDB1はデータ線DAT1
を介してプロセッサP1に接続され、同様にしてデータ
バッファDB2はデータ線DAT2を介してプロセッサ
P2に、さらにデータバッファDB3はデータ線DAT
3を介してプロセッサT3にそれぞれ接続される。
【0022】プロセッサP1ないしP3のそれぞれは、
その処理中に共有メモリ3に対してアクセスを行なう要
求が発生したとき、それぞれリクエスト信号REQ1、
REQ2およびREQ3を個別にアクティブにして要求
処理調停装置1に与える。プロセッサP1ないしP3の
それぞれは、リクエスト信号REQ1ないしREQ3の
それぞれをアクティブにして出力後は、要求処理調停装
置1からのアクノレッジ信号ACK1ないしACK3の
対応する信号がアクティブにして与えられるまで、リク
エスト信号REQ1ないしREQ3のそれぞれをアクテ
ィブにして出力し続ける。要求処理調停装置1は、リク
エスト信号REQ1ないしREQ3の各信号状態に基づ
いて、いずれのプロセッサに対してそのアクセス要求を
許可するかの決定を行なう。アクセスが許可されたプロ
セッサに対しては、共有メモリ3へのアクセス経路を確
立するために、該当するアドレスバッファAB1ないし
AB3のいずれかが導通状態にされるとともに、データ
バッファDB1ないしDB3のいずれかを導通状態にす
る。すなわち要求処理調停装置1はたとえば、プロセッ
サP1のリクエスト信号REQ1のアクティブ状態を検
知すると、応じて共有メモリ3へのアクセスを許可す
る。詳細には、データバッファDB1ならびにアドレス
バッファAB1を導通状態にするためにバッファ制御信
号ON1をアクティブにして導出する。このアクティブ
状態のバッファ制御信号ON1が与えられると、データ
バッファDB1およびアドレスバッファAB1は導通状
態となり、これによりデータ線DAT1とメモリ側デー
タ線MDATは接続され、プロセッサP1と共有メモリ
3との間のデータ線が確立される。並行してアドレスバ
ッファAB1が導通状態となることによりアドレス線A
DD1とメモリ側アドレス線MADDとが接続されて、
プロセッサP1と共有メモリ3との間のアドレス線が確
立される。また要求処理調停装置1はリクエスト信号R
EQ2またはREQ3に基づいてバッファ制御信号ON
2またはON3をアクティブにして出力することによ
り、プロセッサP2またはプロセッサP3と共有メモリ
3とのアクセス経路を確立させるように処理している。
したがって要求処理調停装置1は、各プロセッサから与
えられるリクエスト信号REQ1ないしREQ3のそれ
ぞれを処理し、アクセスを許可したプロセッサに対して
のみ共有メモリ3とのアクセス経路を確立させるよう
な、共有メモリ3へのアクセス要求の調停処理を行なっ
ている。
その処理中に共有メモリ3に対してアクセスを行なう要
求が発生したとき、それぞれリクエスト信号REQ1、
REQ2およびREQ3を個別にアクティブにして要求
処理調停装置1に与える。プロセッサP1ないしP3の
それぞれは、リクエスト信号REQ1ないしREQ3の
それぞれをアクティブにして出力後は、要求処理調停装
置1からのアクノレッジ信号ACK1ないしACK3の
対応する信号がアクティブにして与えられるまで、リク
エスト信号REQ1ないしREQ3のそれぞれをアクテ
ィブにして出力し続ける。要求処理調停装置1は、リク
エスト信号REQ1ないしREQ3の各信号状態に基づ
いて、いずれのプロセッサに対してそのアクセス要求を
許可するかの決定を行なう。アクセスが許可されたプロ
セッサに対しては、共有メモリ3へのアクセス経路を確
立するために、該当するアドレスバッファAB1ないし
AB3のいずれかが導通状態にされるとともに、データ
バッファDB1ないしDB3のいずれかを導通状態にす
る。すなわち要求処理調停装置1はたとえば、プロセッ
サP1のリクエスト信号REQ1のアクティブ状態を検
知すると、応じて共有メモリ3へのアクセスを許可す
る。詳細には、データバッファDB1ならびにアドレス
バッファAB1を導通状態にするためにバッファ制御信
号ON1をアクティブにして導出する。このアクティブ
状態のバッファ制御信号ON1が与えられると、データ
バッファDB1およびアドレスバッファAB1は導通状
態となり、これによりデータ線DAT1とメモリ側デー
タ線MDATは接続され、プロセッサP1と共有メモリ
3との間のデータ線が確立される。並行してアドレスバ
ッファAB1が導通状態となることによりアドレス線A
DD1とメモリ側アドレス線MADDとが接続されて、
プロセッサP1と共有メモリ3との間のアドレス線が確
立される。また要求処理調停装置1はリクエスト信号R
EQ2またはREQ3に基づいてバッファ制御信号ON
2またはON3をアクティブにして出力することによ
り、プロセッサP2またはプロセッサP3と共有メモリ
3とのアクセス経路を確立させるように処理している。
したがって要求処理調停装置1は、各プロセッサから与
えられるリクエスト信号REQ1ないしREQ3のそれ
ぞれを処理し、アクセスを許可したプロセッサに対して
のみ共有メモリ3とのアクセス経路を確立させるよう
な、共有メモリ3へのアクセス要求の調停処理を行なっ
ている。
【0023】要求処理カウント装置2は要求処理調停装
置1から与えられるバッファ制御信号ON1ないしON
3により、現在どのプロセッサに対して共有メモリ3へ
のアクセス要求処理が許可されているかが報知される。
要求処理カウント装置2は、与えられるバッファ制御信
号ON1ないしON3のそれぞれについて、単位時間当
たりにその信号状態がアクティブ状態となった回数をカ
ウント処理している。このカウント値は、バッファ制御
信号ON1に対してはクロック周波数制御信号CONT
1として導出されて、クロックジェネレータCP1に与
えられる。また、バッファ制御信号ON2についてはク
ロック周波数制御信号CONT2として導出されて、ク
ロックジェネレータCP2に与えられる。さらにバッフ
ァ制御信号ON3についてはクロック周波数制御信号C
ONT3として導出されて、クロックジェネレータCP
3に与えられる。詳細は後述するが、クロック周波数制
御信号CONT1ないしCONT3のそれぞれは、クロ
ックジェネレータCP1ないしCP3のそれぞれに対し
て、出力するクロック信号CLK1ないしCLK3のそ
れぞれの周波数を可変制御させるように作用する。
置1から与えられるバッファ制御信号ON1ないしON
3により、現在どのプロセッサに対して共有メモリ3へ
のアクセス要求処理が許可されているかが報知される。
要求処理カウント装置2は、与えられるバッファ制御信
号ON1ないしON3のそれぞれについて、単位時間当
たりにその信号状態がアクティブ状態となった回数をカ
ウント処理している。このカウント値は、バッファ制御
信号ON1に対してはクロック周波数制御信号CONT
1として導出されて、クロックジェネレータCP1に与
えられる。また、バッファ制御信号ON2についてはク
ロック周波数制御信号CONT2として導出されて、ク
ロックジェネレータCP2に与えられる。さらにバッフ
ァ制御信号ON3についてはクロック周波数制御信号C
ONT3として導出されて、クロックジェネレータCP
3に与えられる。詳細は後述するが、クロック周波数制
御信号CONT1ないしCONT3のそれぞれは、クロ
ックジェネレータCP1ないしCP3のそれぞれに対し
て、出力するクロック信号CLK1ないしCLK3のそ
れぞれの周波数を可変制御させるように作用する。
【0024】図1に示される要求処理調停装置1の要求
処理調停時の動作は、図8において示された処理フロー
と同様にして行なわれるので、詳細説明は省略する。
処理調停時の動作は、図8において示された処理フロー
と同様にして行なわれるので、詳細説明は省略する。
【0025】図2は、前掲図1に示された要求処理カウ
ント装置2の動作を説明するためのタイミングチャート
図である。
ント装置2の動作を説明するためのタイミングチャート
図である。
【0026】要求処理カウント装置2は、要求処理調停
装置1から与えられるバッファ制御信号ON1ないしO
N3のそれぞれを監視し、単位時間当たりの各プロセッ
サからの共有メモリ3へのアクセス要求処理回数をカウ
ントする。そしてこのカウントの状態により、クロック
周波数制御信号CONT1ないしCONT3にそれぞれ
値を設定し、クロックジェネレータCP1ないしCP3
のそれぞれに与える。これにより、アクセス要求処理回
数に応じてクロック信号CLK1ないしCLK3のそれ
ぞれの周波数が変更されプロセッサP1ないしP3のそ
れぞれの処理速度が可変調整される。この周波数の変更
は周波数の増減で行なわれる。その周波数増減規則は、
たとえばプロセッサP1ないしP3のうち、所定の単位
時間内で共有メモリ3へのアクセス処理が一番多かった
プロセッサのクロック信号の周波数を次の単位時間期
間、現在の周波数の2倍に設定し、共有メモリ3へのア
クセス処理が一番少ないプロセッサのクロック信号の周
波数を次の単位時間期間、現在の1/2倍に設定すると
いう規則を採用していると想定する。また、各プロセッ
サが共有メモリ3へのアクセス処理を行なったかどうか
は、バッファ制御信号ON1ないしON3の該当する信
号がアクティブ状態になったことにより判定される。
装置1から与えられるバッファ制御信号ON1ないしO
N3のそれぞれを監視し、単位時間当たりの各プロセッ
サからの共有メモリ3へのアクセス要求処理回数をカウ
ントする。そしてこのカウントの状態により、クロック
周波数制御信号CONT1ないしCONT3にそれぞれ
値を設定し、クロックジェネレータCP1ないしCP3
のそれぞれに与える。これにより、アクセス要求処理回
数に応じてクロック信号CLK1ないしCLK3のそれ
ぞれの周波数が変更されプロセッサP1ないしP3のそ
れぞれの処理速度が可変調整される。この周波数の変更
は周波数の増減で行なわれる。その周波数増減規則は、
たとえばプロセッサP1ないしP3のうち、所定の単位
時間内で共有メモリ3へのアクセス処理が一番多かった
プロセッサのクロック信号の周波数を次の単位時間期
間、現在の周波数の2倍に設定し、共有メモリ3へのア
クセス処理が一番少ないプロセッサのクロック信号の周
波数を次の単位時間期間、現在の1/2倍に設定すると
いう規則を採用していると想定する。また、各プロセッ
サが共有メモリ3へのアクセス処理を行なったかどうか
は、バッファ制御信号ON1ないしON3の該当する信
号がアクティブ状態になったことにより判定される。
【0027】図2において、時刻t0〜t1の単位時間
T期間においては、要求処理カウント装置2は、バッフ
ァ制御信号ON1がアクティブ状態となったことを3回
カウントし、同様にバッファ制御信号ON2については
0回、さらにバッファ制御信号ON3については1回そ
れぞれカウントし、これに基づいて対応のクロック周波
数制御信号CONT1ないしCONT3のそれぞれを設
定して、対応するクロックジェネレータCP1ないしC
P3のそれぞれに与える。これにより、図2の時刻t1
においては、クロック信号CLK1の周波数は現在の2
倍に設定変更され、同様にしてクロック信号CLK2は
現在の1/2倍の周波数に設定される。この時刻t1に
おいて設定された周波数は、次の単位時間Tの測定点で
ある時刻t2まで継続される。次に、時刻t1〜t2ま
での単位時間Tの期間においては、プロセッサP1にお
ける共有メモリ3へのアクセス処理が0回、プロセッサ
P2における共有メモリ3へのアクセス処理が1回、同
様にプロセッサP3における共有メモリ3へのアクセス
処理が3回行なわれたことがわかる。これにより、図2
の時刻t2においては、前述と同様にして、プロセッサ
P1の動作速度を決定するクロック信号CLK1の周波
数は現在の1/2倍に設定され、プロセッサP3の動作
速度を決定するクロック信号CLK3の周波数は、現在
の2倍に設定される。
T期間においては、要求処理カウント装置2は、バッフ
ァ制御信号ON1がアクティブ状態となったことを3回
カウントし、同様にバッファ制御信号ON2については
0回、さらにバッファ制御信号ON3については1回そ
れぞれカウントし、これに基づいて対応のクロック周波
数制御信号CONT1ないしCONT3のそれぞれを設
定して、対応するクロックジェネレータCP1ないしC
P3のそれぞれに与える。これにより、図2の時刻t1
においては、クロック信号CLK1の周波数は現在の2
倍に設定変更され、同様にしてクロック信号CLK2は
現在の1/2倍の周波数に設定される。この時刻t1に
おいて設定された周波数は、次の単位時間Tの測定点で
ある時刻t2まで継続される。次に、時刻t1〜t2ま
での単位時間Tの期間においては、プロセッサP1にお
ける共有メモリ3へのアクセス処理が0回、プロセッサ
P2における共有メモリ3へのアクセス処理が1回、同
様にプロセッサP3における共有メモリ3へのアクセス
処理が3回行なわれたことがわかる。これにより、図2
の時刻t2においては、前述と同様にして、プロセッサ
P1の動作速度を決定するクロック信号CLK1の周波
数は現在の1/2倍に設定され、プロセッサP3の動作
速度を決定するクロック信号CLK3の周波数は、現在
の2倍に設定される。
【0028】このように、ある単位時間期間における各
プロセッサの共有メモリ3へのアクセス処理頻度を測定
することにより、各プロセッサに供給される動作クロッ
クの周波数を可変制御して、その処理速度を調整でき
る。
プロセッサの共有メモリ3へのアクセス処理頻度を測定
することにより、各プロセッサに供給される動作クロッ
クの周波数を可変制御して、その処理速度を調整でき
る。
【0029】図3は、前掲図1に示された要求処理カウ
ント装置2の概略構成図である。図3において、要求処
理カウント装置2はカウンタ回路21、22および2
3、タイマ24およびカウント値比較回路25を含む。
タイマ24は、前掲図2に示された単位時間Tを計時
し、計時終了すると、応じてカウンタリセット信号RS
および単位時間終了信号RTを導出する。カウンタ回路
21ないし23のそれぞれは、カウンタリセット信号R
Sを入力するリセット端子Rおよびバッファ制御信号O
N1ないしON3のそれぞれを入力するためのクロック
端子CKを有する。カウンタ回路21ないし23は、ク
ロック端子CKを介して与えられるバッファ制御信号O
N1ないしON3がアクティブ状態となった回数をカウ
ントし、そのカウント値を逐次カウント値信号C1、C
2およびC3にしてカウント値比較回路25に与えるよ
う動作する。またカウンタ回路21ないし23のそれぞ
れは、タイマ24によって計時される図2の単位時間T
経過ごとにカウンタリセット信号RSが与えられ、応じ
てリセットがかけられ新たなるカウント動作を開始す
る。カウント値比較回路25は、タイマ24から単位時
間T経過ごとに単位時間終了信号RTが与えられ、応じ
て前段に接続されるカウンタ回路21ないし23から与
えられるカウント値信号C1ないしC3を比較する。こ
の比較結果により、カウント値が最多であるプロセッサ
に対しては、その処理速度が高められるような、逆にそ
のカウント値が最少であるプロセッサに対しては、その
処理速度が低減されるような信号がクロック周波数制御
信号CONT1ないしCONT3のそれぞれに設定され
て導出される。
ント装置2の概略構成図である。図3において、要求処
理カウント装置2はカウンタ回路21、22および2
3、タイマ24およびカウント値比較回路25を含む。
タイマ24は、前掲図2に示された単位時間Tを計時
し、計時終了すると、応じてカウンタリセット信号RS
および単位時間終了信号RTを導出する。カウンタ回路
21ないし23のそれぞれは、カウンタリセット信号R
Sを入力するリセット端子Rおよびバッファ制御信号O
N1ないしON3のそれぞれを入力するためのクロック
端子CKを有する。カウンタ回路21ないし23は、ク
ロック端子CKを介して与えられるバッファ制御信号O
N1ないしON3がアクティブ状態となった回数をカウ
ントし、そのカウント値を逐次カウント値信号C1、C
2およびC3にしてカウント値比較回路25に与えるよ
う動作する。またカウンタ回路21ないし23のそれぞ
れは、タイマ24によって計時される図2の単位時間T
経過ごとにカウンタリセット信号RSが与えられ、応じ
てリセットがかけられ新たなるカウント動作を開始す
る。カウント値比較回路25は、タイマ24から単位時
間T経過ごとに単位時間終了信号RTが与えられ、応じ
て前段に接続されるカウンタ回路21ないし23から与
えられるカウント値信号C1ないしC3を比較する。こ
の比較結果により、カウント値が最多であるプロセッサ
に対しては、その処理速度が高められるような、逆にそ
のカウント値が最少であるプロセッサに対しては、その
処理速度が低減されるような信号がクロック周波数制御
信号CONT1ないしCONT3のそれぞれに設定され
て導出される。
【0030】図4は、前掲図1に示されたクロックジェ
ネレータCP1の概略構成図である。なお、図4ではク
ロックジェネレータCP1を示しているが、クロックジ
ェネレータCP2およびCP3についても同様な機能構
成とその動作が採られるので、これらに関する詳細な説
明は省略する。
ネレータCP1の概略構成図である。なお、図4ではク
ロックジェネレータCP1を示しているが、クロックジ
ェネレータCP2およびCP3についても同様な機能構
成とその動作が採られるので、これらに関する詳細な説
明は省略する。
【0031】図4において、クロックジェネレータCP
1は安定した周期でクロックを発振する水晶発振器3
0、1/2分周回路31、1/4分周回路32および1
/8分周回路33ならびにクロック周波数選択回路34
を含む。分周回路31ないし33のそれぞれは、水晶発
振器30から与えられる安定周期のクロック信号を入力
し、1/2分周、1/4分周および1/8分周した後、
次段のクロック周波数選択回路34に与える。したがっ
て、クロック周波数選択回路34は周波数が異なる4種
類のクロック信号を同時に入力する。クロック周波数選
択回路34は、要求処理カウント装置2から導出される
クロック周波数制御信号CONT1を入力し、この信号
に基づいて与えられる4つのクロック信号のいずれか1
つを選択して、クロック信号CLK1として導出する。
たとえば、クロック信号CLK1に水晶発振器30が出
力するクロック信号が導出されていたと想定する。この
ときクロック周波数制御信号CONT1が周波数減を意
図する信号内容であったならば、クロック周波数選択回
路34は1/2分周回路31から導出されるクロック信
号をクロック信号CLK1に導出するよう動作する。
1は安定した周期でクロックを発振する水晶発振器3
0、1/2分周回路31、1/4分周回路32および1
/8分周回路33ならびにクロック周波数選択回路34
を含む。分周回路31ないし33のそれぞれは、水晶発
振器30から与えられる安定周期のクロック信号を入力
し、1/2分周、1/4分周および1/8分周した後、
次段のクロック周波数選択回路34に与える。したがっ
て、クロック周波数選択回路34は周波数が異なる4種
類のクロック信号を同時に入力する。クロック周波数選
択回路34は、要求処理カウント装置2から導出される
クロック周波数制御信号CONT1を入力し、この信号
に基づいて与えられる4つのクロック信号のいずれか1
つを選択して、クロック信号CLK1として導出する。
たとえば、クロック信号CLK1に水晶発振器30が出
力するクロック信号が導出されていたと想定する。この
ときクロック周波数制御信号CONT1が周波数減を意
図する信号内容であったならば、クロック周波数選択回
路34は1/2分周回路31から導出されるクロック信
号をクロック信号CLK1に導出するよう動作する。
【0032】なお、この実施例では、4種類の動作クロ
ックを選択するようにしているが、これに特定されずさ
らに多種類の周波数が設定されるように分周回路を設け
てもよい。
ックを選択するようにしているが、これに特定されずさ
らに多種類の周波数が設定されるように分周回路を設け
てもよい。
【0033】次に、図1に示されるマルチプロセッサシ
ステムにおける共有メモリ3へのアクセス要求処理の調
停動作と、このアクセス処理頻度に応じて各プロセッサ
の処理速度を可変制御する動作について図1ないし図4
を参照して説明する。
ステムにおける共有メモリ3へのアクセス要求処理の調
停動作と、このアクセス処理頻度に応じて各プロセッサ
の処理速度を可変制御する動作について図1ないし図4
を参照して説明する。
【0034】なお、図1のプロセッサP1ないしP3の
それぞれは、同程度の処理内容を実行している、すなわ
ち同程度に共有メモリ3のアクセスを必要とするような
処理を実行していると想定する。また、クロックジェネ
レータCP1ないしCP3のそれぞれは、図4の1/4
分周回路32が出力するクロックに同期したクロック信
号CLK1ないしCLK3のそれぞれを、対応するプロ
セッサP1ないしP3のそれぞれに供給して処理速度を
制御していると想定する。
それぞれは、同程度の処理内容を実行している、すなわ
ち同程度に共有メモリ3のアクセスを必要とするような
処理を実行していると想定する。また、クロックジェネ
レータCP1ないしCP3のそれぞれは、図4の1/4
分周回路32が出力するクロックに同期したクロック信
号CLK1ないしCLK3のそれぞれを、対応するプロ
セッサP1ないしP3のそれぞれに供給して処理速度を
制御していると想定する。
【0035】各プロセッサP1ないしP3は、並行して
処理を実行し共有メモリ3へのアクセス要求が生じる
と、応じてリクエスト信号REQ1ないしREQ3のそ
れぞれをアクティブにして要求処理調停装置1に出力す
る。要求処理調停装置1は、前述したように、与えられ
るリクエスト信号REQ1ないしREQ3の各信号状態
がアクティブであるか否かを判定し、これに応じて該当
するプロセッサに対して共有メモリ3へのアクセスを許
可する。そのために、該当するアドレスバッファAB1
ないしAB3のいずれかとデータバッファDB1ないし
DB3のいずれかを導通状態とするように、バッファ制
御信号ON1ないしON3のいずれかをアクティブにし
て導出する。このバッファ制御信号ON1ないしON3
のそれぞれは、要求処理カウント装置2にも与えられ
る。
処理を実行し共有メモリ3へのアクセス要求が生じる
と、応じてリクエスト信号REQ1ないしREQ3のそ
れぞれをアクティブにして要求処理調停装置1に出力す
る。要求処理調停装置1は、前述したように、与えられ
るリクエスト信号REQ1ないしREQ3の各信号状態
がアクティブであるか否かを判定し、これに応じて該当
するプロセッサに対して共有メモリ3へのアクセスを許
可する。そのために、該当するアドレスバッファAB1
ないしAB3のいずれかとデータバッファDB1ないし
DB3のいずれかを導通状態とするように、バッファ制
御信号ON1ないしON3のいずれかをアクティブにし
て導出する。このバッファ制御信号ON1ないしON3
のそれぞれは、要求処理カウント装置2にも与えられ
る。
【0036】要求処理カウント装置2は、前掲図3でも
述べたように、単位時間Tをタイマ24により計時しな
がら、バッファ制御信号ON1ないしON3のそれぞれ
が単位時間Tにおいてアクティブとなった回数をカウン
トしている。このとき、図2の時刻t0〜t1の単位時
間Tにおいては、バッファ制御信号ON1が3回アクテ
ィブ状態となり、バッファ制御信号ON2は0回、同様
にバッファ制御信号ON3は1回アクティブ状態となっ
たので、カウント値比較回路25はカウント値を比較
し、その比較結果に応じて、クロック周波数制御信号C
ONT1には周波数増の旨の信号を設定し、クロック周
波数制御信号CONT2には周波数減の旨の信号を設定
して導出する。導出されたクロック周波数制御信号CO
NT1ないしCONT3のそれぞれは、クロックジェネ
レータCP1ないしCP3のそれぞれに与えられる。し
たがって、クロックジェネレータCP1は図4に示され
る1/2分周回路31から導出されるクロック信号をク
ロック信号CLK1として導出するよう動作し、クロッ
クジェネレータCP3は現在のクロック周波数を維持
し、クロックジェネレータCP2は1/8分周回路33
から導出されるクロック信号をクロック信号CLK2と
して導出するよう動作する。これによって、プロセッサ
P1の処理速度は2倍に高速化され、プロセッサP2の
処理速度は1/2倍にされ、プロセッサP3の処理速度
は維持される。
述べたように、単位時間Tをタイマ24により計時しな
がら、バッファ制御信号ON1ないしON3のそれぞれ
が単位時間Tにおいてアクティブとなった回数をカウン
トしている。このとき、図2の時刻t0〜t1の単位時
間Tにおいては、バッファ制御信号ON1が3回アクテ
ィブ状態となり、バッファ制御信号ON2は0回、同様
にバッファ制御信号ON3は1回アクティブ状態となっ
たので、カウント値比較回路25はカウント値を比較
し、その比較結果に応じて、クロック周波数制御信号C
ONT1には周波数増の旨の信号を設定し、クロック周
波数制御信号CONT2には周波数減の旨の信号を設定
して導出する。導出されたクロック周波数制御信号CO
NT1ないしCONT3のそれぞれは、クロックジェネ
レータCP1ないしCP3のそれぞれに与えられる。し
たがって、クロックジェネレータCP1は図4に示され
る1/2分周回路31から導出されるクロック信号をク
ロック信号CLK1として導出するよう動作し、クロッ
クジェネレータCP3は現在のクロック周波数を維持
し、クロックジェネレータCP2は1/8分周回路33
から導出されるクロック信号をクロック信号CLK2と
して導出するよう動作する。これによって、プロセッサ
P1の処理速度は2倍に高速化され、プロセッサP2の
処理速度は1/2倍にされ、プロセッサP3の処理速度
は維持される。
【0037】上述したように、共有メモリ3に対するプ
ロセッサP1ないしP3のそれぞれのアクセス要求処理
頻度に応じて各プロセッサの動作クロックを可変制御す
ると、プロセッサが使用される頻度に応じて各プロセッ
サの処理速度を可変制御できる。つまり、使用頻度が高
いプロセッサについてはその処理速度が速くなり、逆に
使用頻度が低いプロセッサについてはその処理速度は遅
くなる。したがって、このマルチプロセッサシステム全
体では、共有メモリ3をアクセスするための待ち時間
(遊び時間)は短くなり、処理速度は動作クロック周期
一定の場合に比較し向上する。また、所定の単位時間期
間ごとに、その動作クロックがアップされるプロセッサ
と、ダウンされるプロセッサが選択的に切換えられるた
めに、該マルチプロセッサシステム全体における消費電
力は、その処理能力に比較し低減されることになる。
ロセッサP1ないしP3のそれぞれのアクセス要求処理
頻度に応じて各プロセッサの動作クロックを可変制御す
ると、プロセッサが使用される頻度に応じて各プロセッ
サの処理速度を可変制御できる。つまり、使用頻度が高
いプロセッサについてはその処理速度が速くなり、逆に
使用頻度が低いプロセッサについてはその処理速度は遅
くなる。したがって、このマルチプロセッサシステム全
体では、共有メモリ3をアクセスするための待ち時間
(遊び時間)は短くなり、処理速度は動作クロック周期
一定の場合に比較し向上する。また、所定の単位時間期
間ごとに、その動作クロックがアップされるプロセッサ
と、ダウンされるプロセッサが選択的に切換えられるた
めに、該マルチプロセッサシステム全体における消費電
力は、その処理能力に比較し低減されることになる。
【0038】図5は、本発明の他の実施例によるマルチ
プロセッサシステムの概略構成図である。図5に示され
るマルチプロセッサシステムは、前掲図1に示されたマ
ルチプロセッサシステムに、ローカルメモリ(局所メモ
リ)LM1ないしLM3を新たに設けている。つまり、
プロセッサP1ないしP3のそれぞれは、個別にアクセ
スするローカルメモリLM1ないしLM3のそれぞれを
接続する。一般に、共有メモリをアクセスする頻度が高
いプロセッサは、ローカルメモリをアクセスする頻度も
高いことが知られている。したがって、プロセッサP1
ないしP3のそれぞれの共有メモリ3へのアクセス処理
頻度に応じてその動作クロックを可変制御することによ
り、対応するローカルメモリLM1ないしLM3とのア
クセス処理も可変制御され、前掲図1で述べたような処
理能力の向上と消費電力の低減が効果的に図られる。
プロセッサシステムの概略構成図である。図5に示され
るマルチプロセッサシステムは、前掲図1に示されたマ
ルチプロセッサシステムに、ローカルメモリ(局所メモ
リ)LM1ないしLM3を新たに設けている。つまり、
プロセッサP1ないしP3のそれぞれは、個別にアクセ
スするローカルメモリLM1ないしLM3のそれぞれを
接続する。一般に、共有メモリをアクセスする頻度が高
いプロセッサは、ローカルメモリをアクセスする頻度も
高いことが知られている。したがって、プロセッサP1
ないしP3のそれぞれの共有メモリ3へのアクセス処理
頻度に応じてその動作クロックを可変制御することによ
り、対応するローカルメモリLM1ないしLM3とのア
クセス処理も可変制御され、前掲図1で述べたような処
理能力の向上と消費電力の低減が効果的に図られる。
【0039】なお、本実施例ではプロセッサP1ないし
P3のそれぞれから共有メモリ3へのアクセス処理頻
度、すなわち該当するバッファ制御信号ON1ないしO
N3のそれぞれが所定時間期間にアクティブ状態に変わ
ったカウント回数に基づいて各プロセッサの動作クロッ
クを可変制御したが、必ずしもこのような方法に特定さ
れるものではない。たとえば、プロセッサP1ないしP
3のそれぞれが、リクエスト信号REQ1ないしREQ
3のそれぞれを所定単位時間期間当たりアクティブにし
て出力した回数、すなわちアクセス要求頻度を用いて、
各プロセッサの動作クロックを可変制御してもよい。
P3のそれぞれから共有メモリ3へのアクセス処理頻
度、すなわち該当するバッファ制御信号ON1ないしO
N3のそれぞれが所定時間期間にアクティブ状態に変わ
ったカウント回数に基づいて各プロセッサの動作クロッ
クを可変制御したが、必ずしもこのような方法に特定さ
れるものではない。たとえば、プロセッサP1ないしP
3のそれぞれが、リクエスト信号REQ1ないしREQ
3のそれぞれを所定単位時間期間当たりアクティブにし
て出力した回数、すなわちアクセス要求頻度を用いて、
各プロセッサの動作クロックを可変制御してもよい。
【0040】上述した実施例によるマルチプロセッサシ
ステムは、共有メモリ3を含むが、共有メモリ3を含ま
ず、プロセッサP1ないしP3がアクセスするメモリは
ローカルメモリLM1ないしLM3のみとするようなシ
ステム構成としてもよい。この場合、プロセッサP1な
いしP3のそれぞれが、該当するローカルメモリLM1
ないしLM3のそれぞれを単時間あたりにアクセスする
回数が個別にカウントされる。そして、その各カウント
値に基づいて該当するクロックジェネレータCP1ない
しCP3のそれぞれのクロック供給周期が上述したよう
にして可変制御される。この場合も、図1で述べたよう
な処理能力の向上と消費電力の低減が効果的に図られ
る。
ステムは、共有メモリ3を含むが、共有メモリ3を含ま
ず、プロセッサP1ないしP3がアクセスするメモリは
ローカルメモリLM1ないしLM3のみとするようなシ
ステム構成としてもよい。この場合、プロセッサP1な
いしP3のそれぞれが、該当するローカルメモリLM1
ないしLM3のそれぞれを単時間あたりにアクセスする
回数が個別にカウントされる。そして、その各カウント
値に基づいて該当するクロックジェネレータCP1ない
しCP3のそれぞれのクロック供給周期が上述したよう
にして可変制御される。この場合も、図1で述べたよう
な処理能力の向上と消費電力の低減が効果的に図られ
る。
【0041】また、本実施例では該マルチプロセッサシ
ステムはプロセッサP1ないしP3の3個を含むとした
が、該システムを構成するプロセッサの数はこれに特定
されるものではない。
ステムはプロセッサP1ないしP3の3個を含むとした
が、該システムを構成するプロセッサの数はこれに特定
されるものではない。
【0042】
【発明の効果】以上のように、この発明によれば、カウ
ント手段は単位時間当たりに各プロセッサが記憶手段を
アクセスする回数またはアクセス要求の出力回数をプロ
セッサごとに個別にカウントし、クロック供給手段は、
カウントされたカウント値に応じて各プロセッサへの動
作クロックの周期を可変にしているので、記憶手段への
アクセス処理またはアクセス要求が多いプロセッサ、つ
まり処理速度が高速であることが望まれるプロセッサに
対しては動作クロックの供給周期が短くされて、その動
作速度は高速化され、逆に記憶手段へのアクセス処理ま
たはアクセス要求が少ないプロセッサ、つまり処理速度
が比較的低速であっても許されるプロセッサに対しては
動作クロックの供給周期が長く(動作速度を遅く)され
るように可変設定できるので、システム全体としての処
理速度を向上させながらも、システム全体としての消費
電力などの必要資源は低減されるという効果がある。こ
の効果により、システム全体として、コストパフォーマ
ンスに優れたシステムを提供することが可能となるとい
う効果がある。
ント手段は単位時間当たりに各プロセッサが記憶手段を
アクセスする回数またはアクセス要求の出力回数をプロ
セッサごとに個別にカウントし、クロック供給手段は、
カウントされたカウント値に応じて各プロセッサへの動
作クロックの周期を可変にしているので、記憶手段への
アクセス処理またはアクセス要求が多いプロセッサ、つ
まり処理速度が高速であることが望まれるプロセッサに
対しては動作クロックの供給周期が短くされて、その動
作速度は高速化され、逆に記憶手段へのアクセス処理ま
たはアクセス要求が少ないプロセッサ、つまり処理速度
が比較的低速であっても許されるプロセッサに対しては
動作クロックの供給周期が長く(動作速度を遅く)され
るように可変設定できるので、システム全体としての処
理速度を向上させながらも、システム全体としての消費
電力などの必要資源は低減されるという効果がある。こ
の効果により、システム全体として、コストパフォーマ
ンスに優れたシステムを提供することが可能となるとい
う効果がある。
【図1】本発明の一実施例によるマルチプロセッサシス
テムの構成を示す概略図である。
テムの構成を示す概略図である。
【図2】図1に示された要求処理カウント装置の動作を
説明するためのタイミングチャート図である。
説明するためのタイミングチャート図である。
【図3】図1に示された要求処理カウント装置の概略構
成図である。
成図である。
【図4】図1に示されたクロックジェネレータの概略構
成図である。
成図である。
【図5】本発明の他の実施例によるマルチプロセッサシ
ステムの概略構成図である。
ステムの概略構成図である。
【図6】共有メモリを利用した従来のマルチプロセッサ
システムの概略構成の一例を示す図である。
システムの概略構成の一例を示す図である。
【図7】図6に示されたマルチプロセッサシステムを、
共有メモリコントローラの部分を中心にして詳細に示し
た構成図である。
共有メモリコントローラの部分を中心にして詳細に示し
た構成図である。
【図8】従来および本発明の実施例に適用される要求処
理調停装置の要求処理調停の動作を示す概略フロー図で
ある。
理調停装置の要求処理調停の動作を示す概略フロー図で
ある。
1 要求処理調停装置
2 要求処理カウント装置
3 共有メモリ
P1、P2およびP3 プロセッサ
CP1、CP2およびCP3 クロックジェネレータ
ON1、ON2およびON3 バッファ制御信号
CONT1、CONT2およびCONT3 クロック周
波数制御信号 CLK1、CLK2およびCLK3 クロック信号 REQ1、REQ2およびREQ3 リクエスト信号 T 単位時間 なお、各図中、同一符号は同一または相当部分を示す。
波数制御信号 CLK1、CLK2およびCLK3 クロック信号 REQ1、REQ2およびREQ3 リクエスト信号 T 単位時間 なお、各図中、同一符号は同一または相当部分を示す。
Claims (2)
- 【請求項1】 複数のプロセッサを有するマルチプロセ
ッサシステムであって、 前記各プロセッサによりアクセスされる記憶手段と、 前記各プロセッサの単位時間当たりに前記記憶手段をア
クセスする回数を個別にカウントするカウント手段と、 前記各プロセッサに、その処理の速度を指定する動作ク
ロックを個別に供給するクロック供給手段とを備え、 前記クロック供給手段は、前記カウント手段によってカ
ウントされた各カウント値に応じて、該当する前記動作
クロックの供給の周期を可変にすることを特徴とする、
マルチプロセッサシステム。 - 【請求項2】 前記カウント手段は、 前記各プロセッサが単位時間当たりに前記記憶手段をア
クセスする要求を出力する回数を個別にカウントする要
求回数カウント手段をさらに備えた、請求項1記載のマ
ルチプロセッサシステム。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP3180797A JPH0528116A (ja) | 1991-07-22 | 1991-07-22 | マルチプロセツサシステム |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP3180797A JPH0528116A (ja) | 1991-07-22 | 1991-07-22 | マルチプロセツサシステム |
Publications (1)
Publication Number | Publication Date |
---|---|
JPH0528116A true JPH0528116A (ja) | 1993-02-05 |
Family
ID=16089512
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP3180797A Withdrawn JPH0528116A (ja) | 1991-07-22 | 1991-07-22 | マルチプロセツサシステム |
Country Status (1)
Country | Link |
---|---|
JP (1) | JPH0528116A (ja) |
Cited By (4)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US6826702B1 (en) | 1999-09-28 | 2004-11-30 | Nec Corporation | Method and apparatus for reducing power consumption of a CPU in a radio set by adaptively adjusting CPU clock frequency according to CPU load |
US6928566B2 (en) | 2001-01-18 | 2005-08-09 | Renesas Technology Corp. | Multiprocessor system controlling frequency of clock input to processor according to ratio of processing times of processors, and method thereof |
JP2009110385A (ja) * | 2007-10-31 | 2009-05-21 | Hitachi Ltd | データ処理システム |
JP4733877B2 (ja) * | 2001-08-15 | 2011-07-27 | 富士通セミコンダクター株式会社 | 半導体装置 |
-
1991
- 1991-07-22 JP JP3180797A patent/JPH0528116A/ja not_active Withdrawn
Cited By (4)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US6826702B1 (en) | 1999-09-28 | 2004-11-30 | Nec Corporation | Method and apparatus for reducing power consumption of a CPU in a radio set by adaptively adjusting CPU clock frequency according to CPU load |
US6928566B2 (en) | 2001-01-18 | 2005-08-09 | Renesas Technology Corp. | Multiprocessor system controlling frequency of clock input to processor according to ratio of processing times of processors, and method thereof |
JP4733877B2 (ja) * | 2001-08-15 | 2011-07-27 | 富士通セミコンダクター株式会社 | 半導体装置 |
JP2009110385A (ja) * | 2007-10-31 | 2009-05-21 | Hitachi Ltd | データ処理システム |
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Legal Events
Date | Code | Title | Description |
---|---|---|---|
A300 | Withdrawal of application because of no request for examination |
Free format text: JAPANESE INTERMEDIATE CODE: A300 Effective date: 19981008 |