JPH0683616A - 半導体集積回路 - Google Patents
半導体集積回路Info
- Publication number
- JPH0683616A JPH0683616A JP4234537A JP23453792A JPH0683616A JP H0683616 A JPH0683616 A JP H0683616A JP 4234537 A JP4234537 A JP 4234537A JP 23453792 A JP23453792 A JP 23453792A JP H0683616 A JPH0683616 A JP H0683616A
- Authority
- JP
- Japan
- Prior art keywords
- clock signal
- peripheral circuits
- mpu
- semiconductor integrated
- integrated circuit
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
- 239000004065 semiconductor Substances 0.000 title claims abstract description 26
- 230000002093 peripheral effect Effects 0.000 claims abstract description 73
- 238000001514 detection method Methods 0.000 claims description 3
- 102100040862 Dual specificity protein kinase CLK1 Human genes 0.000 abstract description 20
- 101000749294 Homo sapiens Dual specificity protein kinase CLK1 Proteins 0.000 abstract description 18
- 238000010586 diagram Methods 0.000 description 6
- 101100328957 Caenorhabditis elegans clk-1 gene Proteins 0.000 description 1
- 230000010354 integration Effects 0.000 description 1
Classifications
-
- Y—GENERAL TAGGING OF NEW TECHNOLOGICAL DEVELOPMENTS; GENERAL TAGGING OF CROSS-SECTIONAL TECHNOLOGIES SPANNING OVER SEVERAL SECTIONS OF THE IPC; TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
- Y02—TECHNOLOGIES OR APPLICATIONS FOR MITIGATION OR ADAPTATION AGAINST CLIMATE CHANGE
- Y02D—CLIMATE CHANGE MITIGATION TECHNOLOGIES IN INFORMATION AND COMMUNICATION TECHNOLOGIES [ICT], I.E. INFORMATION AND COMMUNICATION TECHNOLOGIES AIMING AT THE REDUCTION OF THEIR OWN ENERGY USE
- Y02D10/00—Energy efficient computing, e.g. low power processors, power management or thermal management
Landscapes
- Microcomputers (AREA)
- Power Sources (AREA)
- Executing Machine-Instructions (AREA)
Abstract
(57)【要約】
【目的】 ノイズ及び消費電力の低減化を図った、ＭＰ
Ｕ及びその周辺回路からなる半導体集積回路を得る。 【構成】 ＭＰＵ２′は内部にクロック制御部２２及び
命令実行部２３を有する。クロック制御部２２は外部よ
りクロック信号ＣＬＫ０を取り込み、命令実行部２３よ
り与えられる制御信号に基づき、このクロック信号ＣＬ
Ｋ０を分周して分周クロック信号ＣＬＫ１を選択的に周
辺回路３１〜３３に出力する。 【効果】 選択的に周辺回路へのクロック信号の供給を
停止することにより、周辺回路を停止状態にする分、ノ
イズ及び消費電力の低減化を図ることができる。
Ｕ及びその周辺回路からなる半導体集積回路を得る。 【構成】 ＭＰＵ２′は内部にクロック制御部２２及び
命令実行部２３を有する。クロック制御部２２は外部よ
りクロック信号ＣＬＫ０を取り込み、命令実行部２３よ
り与えられる制御信号に基づき、このクロック信号ＣＬ
Ｋ０を分周して分周クロック信号ＣＬＫ１を選択的に周
辺回路３１〜３３に出力する。 【効果】 選択的に周辺回路へのクロック信号の供給を
停止することにより、周辺回路を停止状態にする分、ノ
イズ及び消費電力の低減化を図ることができる。
Description
【０００１】
【産業上の利用分野】この発明はＭＰＵ及びその周辺回
路からなる半導体集積回路に関し、特にクロック信号の
制御に関する。
路からなる半導体集積回路に関し、特にクロック信号の
制御に関する。
【０００２】
【従来の技術】図３は、ＭＰＵ及びその周辺回路からな
る従来の半導体集積回路の構成を示すブロック図であ
る。同図に示すように、半導体集積回路１はＭＰＵ２と
複数の周辺回路３１〜３３とから構成される。ＭＰＵ２
は内部に内部分周器２１を備える。内部分周器２１は外
部よりクロック信号ＣＬＫ０を取り込み、クロック信号
ＣＬＫ０を分周して分周クロック信号ＣＬＫ１を、ＭＰ
Ｕ２の内部の各ブロック（図示せず）及び周辺回路３１
〜３３それぞれのクロック入力ＣＬＫに出力する。
る従来の半導体集積回路の構成を示すブロック図であ
る。同図に示すように、半導体集積回路１はＭＰＵ２と
複数の周辺回路３１〜３３とから構成される。ＭＰＵ２
は内部に内部分周器２１を備える。内部分周器２１は外
部よりクロック信号ＣＬＫ０を取り込み、クロック信号
ＣＬＫ０を分周して分周クロック信号ＣＬＫ１を、ＭＰ
Ｕ２の内部の各ブロック（図示せず）及び周辺回路３１
〜３３それぞれのクロック入力ＣＬＫに出力する。
【０００３】ＭＰＵ２内の各ブロック及び周辺回路３１
〜３３は分周クロック信号ＣＬＫ１に同期して所定の動
作を実行する。
〜３３は分周クロック信号ＣＬＫ１に同期して所定の動
作を実行する。
【０００４】
【発明が解決しようとする課題】ＭＰＵ及びその周辺回
路からなる従来の半導体集積回路は以上のように構成さ
れており、集積度が高まるにつれ、周辺回路３１〜３３
を構成するトランジスタ数も増加する。これに伴い、半
導体集積回路１の動作時に生じるノイズの増大及び消費
電力の増大が無視できないレベルになるという問題点が
あった。
路からなる従来の半導体集積回路は以上のように構成さ
れており、集積度が高まるにつれ、周辺回路３１〜３３
を構成するトランジスタ数も増加する。これに伴い、半
導体集積回路１の動作時に生じるノイズの増大及び消費
電力の増大が無視できないレベルになるという問題点が
あった。
【０００５】この発明は上記問題点を解決するためにな
されたもので、ノイズ及び消費電力の低減化を図った、
ＭＰＵ及びその周辺回路からなる半導体集積回路を得る
ことを目的とする。
されたもので、ノイズ及び消費電力の低減化を図った、
ＭＰＵ及びその周辺回路からなる半導体集積回路を得る
ことを目的とする。
【０００６】
【課題を解決するための手段】この発明にかかる請求項
１記載の半導体集積回路は、クロック信号供給機能を備
えたＭＰＵと、各々が前記クロック信号に同期して動作
する複数の周辺回路とを備え、前記ＭＰＵは、所定のク
ロック信号選択命令に従い、前記複数の周辺回路それぞ
れへの前記クロック信号の供給を選択的に停止する命令
実行手段を備える。
１記載の半導体集積回路は、クロック信号供給機能を備
えたＭＰＵと、各々が前記クロック信号に同期して動作
する複数の周辺回路とを備え、前記ＭＰＵは、所定のク
ロック信号選択命令に従い、前記複数の周辺回路それぞ
れへの前記クロック信号の供給を選択的に停止する命令
実行手段を備える。
【０００７】この発明にかかる請求項２記載の半導体集
積回路は、クロック信号供給機能を備えたＭＰＵと、各
々が前記クロック信号に同期して動作する複数の周辺回
路とを備え、前記ＭＰＵは、所定の周辺回路状態検出命
令に従い、前記複数の周辺回路それぞれが実動作状態あ
るかアイドル状態にあるかを検出し、前記複数の周辺回
路のうちアイドル状態にある周辺回路への前記クロック
信号の供給を停止する命令実行手段を備える。
積回路は、クロック信号供給機能を備えたＭＰＵと、各
々が前記クロック信号に同期して動作する複数の周辺回
路とを備え、前記ＭＰＵは、所定の周辺回路状態検出命
令に従い、前記複数の周辺回路それぞれが実動作状態あ
るかアイドル状態にあるかを検出し、前記複数の周辺回
路のうちアイドル状態にある周辺回路への前記クロック
信号の供給を停止する命令実行手段を備える。
【０００８】
【作用】この発明の請求項１記載の半導体集積回路にお
けるＭＰＵ内の命令実行手段は、所定のクロック信号選
択命令に従い、複数の周辺回路それぞれへのクロック信
号の供給を選択的に停止する。したがって、停止状態の
周辺回路はノイズを発生せず、電力を消費しない。
けるＭＰＵ内の命令実行手段は、所定のクロック信号選
択命令に従い、複数の周辺回路それぞれへのクロック信
号の供給を選択的に停止する。したがって、停止状態の
周辺回路はノイズを発生せず、電力を消費しない。
【０００９】この発明の請求項２記載の半導体集積回路
におけるＭＰＵ内の命令実行手段は、所定の周辺回路状
態検出命令に従い、複数の周辺回路それぞれが実動作状
態あるかアイドル状態にあるかを検出し、複数の周辺回
路のうちアイドル状態にある周辺回路へのクロック信号
の供給を停止する。したがって、停止状態の周辺回路は
ノイズを発生せず、電力を消費しない。
におけるＭＰＵ内の命令実行手段は、所定の周辺回路状
態検出命令に従い、複数の周辺回路それぞれが実動作状
態あるかアイドル状態にあるかを検出し、複数の周辺回
路のうちアイドル状態にある周辺回路へのクロック信号
の供給を停止する。したがって、停止状態の周辺回路は
ノイズを発生せず、電力を消費しない。
【００１０】
【実施例】図１はこの発明の第１の実施例である、ＭＰ
Ｕ及びその周辺回路からなる半導体集積回路の構成を示
すブロック図である。同図に示すように、半導体集積回
路１は従来同様、ＭＰＵ２′と周辺回路３１〜３３とか
ら構成されているが、ＭＰＵ２′の内部構成が従来と異
なる。
Ｕ及びその周辺回路からなる半導体集積回路の構成を示
すブロック図である。同図に示すように、半導体集積回
路１は従来同様、ＭＰＵ２′と周辺回路３１〜３３とか
ら構成されているが、ＭＰＵ２′の内部構成が従来と異
なる。
【００１１】ＭＰＵ２′は内部にクロック制御部２２及
び命令実行部２３を有する。クロック制御部２２は外部
よりクロック信号ＣＬＫ０を取り込み、このクロック信
号ＣＬＫ０を分周して分周クロック信号ＣＬＫ１をＭＰ
Ｕ２′内部の各ブロック（図示せず）に出力するととも
に、命令実行部２３より与えられる制御信号に基づき、
分周クロック信号ＣＬＫ１を選択的に周辺回路３１〜３
３に出力する。
び命令実行部２３を有する。クロック制御部２２は外部
よりクロック信号ＣＬＫ０を取り込み、このクロック信
号ＣＬＫ０を分周して分周クロック信号ＣＬＫ１をＭＰ
Ｕ２′内部の各ブロック（図示せず）に出力するととも
に、命令実行部２３より与えられる制御信号に基づき、
分周クロック信号ＣＬＫ１を選択的に周辺回路３１〜３
３に出力する。
【００１２】ＭＰＵ２′が実行する命令の１種として、
クロック信号選択命令があらかじめ設けられており、命
令実行部２３は、クロック信号選択命令を受けると、こ
のクロック信号選択命令の指示に基づく制御信号をクロ
ック制御部２２に出力する。なお、クロック信号選択命
令とは、「周辺回路３２及び３３への分周クロック信号
ＣＬＫ１のクロック供給を中止せよ」、「周辺回路３１
への分周クロック信号ＣＬＫ１の供給を中止せよ」、
「すべての周辺回路３１〜３３に分周クロック信号ＣＬ
Ｋ１の供給を開始せよ」等を指示する命令である。
クロック信号選択命令があらかじめ設けられており、命
令実行部２３は、クロック信号選択命令を受けると、こ
のクロック信号選択命令の指示に基づく制御信号をクロ
ック制御部２２に出力する。なお、クロック信号選択命
令とは、「周辺回路３２及び３３への分周クロック信号
ＣＬＫ１のクロック供給を中止せよ」、「周辺回路３１
への分周クロック信号ＣＬＫ１の供給を中止せよ」、
「すべての周辺回路３１〜３３に分周クロック信号ＣＬ
Ｋ１の供給を開始せよ」等を指示する命令である。
【００１３】このような構成において、ＭＰＵ２′が外
部から、クロック信号選択命令を受けると、内部の命令
実行部２３がクロック信号選択命令の指示に基づく制御
信号をクロック制御部２２に出力する。
部から、クロック信号選択命令を受けると、内部の命令
実行部２３がクロック信号選択命令の指示に基づく制御
信号をクロック制御部２２に出力する。
【００１４】すると、クロック制御部２２は、制御信号
に基づき、分周クロック信号ＣＬＫ１を選択的に周辺回
路３１〜３３に出力する。例えば、クロック信号選択命
令が「周辺回路３２及び３３への分周クロック信号ＣＬ
Ｋ１のクロック供給を中止せよ」であれば、周辺回路３
１のクロック入力ＣＬＫのみに分周クロック信号ＣＬＫ
１を出力し、周辺回路３２及び３３のクロック入力ＣＬ
Ｋには分周クロック信号ＣＬＫ１を出力しない。
に基づき、分周クロック信号ＣＬＫ１を選択的に周辺回
路３１〜３３に出力する。例えば、クロック信号選択命
令が「周辺回路３２及び３３への分周クロック信号ＣＬ
Ｋ１のクロック供給を中止せよ」であれば、周辺回路３
１のクロック入力ＣＬＫのみに分周クロック信号ＣＬＫ
１を出力し、周辺回路３２及び３３のクロック入力ＣＬ
Ｋには分周クロック信号ＣＬＫ１を出力しない。
【００１５】その結果、周辺回路３１のみ動作状態で、
周辺回路３２及び３３は停止状態となるため、半導体集
積回路１′全体のノイズ発生量及び消費電力は、周辺回
路３２及び３３を停止状態となる分、低減化する。
周辺回路３２及び３３は停止状態となるため、半導体集
積回路１′全体のノイズ発生量及び消費電力は、周辺回
路３２及び３３を停止状態となる分、低減化する。
【００１６】周辺回路３１〜３３が同時に使用される場
合は少なく、周辺回路３１〜３３のうちアイドル状態に
ある周辺回路の存在可能性は高いため、上記例のよう
に、クロック信号選択命令により、一部の（例えばアイ
ドル状態にある）周辺回路に対するクロック信号の供給
を停止すれば、半導体集積回路１′は何ら支障なく動作
を実行することができる。
合は少なく、周辺回路３１〜３３のうちアイドル状態に
ある周辺回路の存在可能性は高いため、上記例のよう
に、クロック信号選択命令により、一部の（例えばアイ
ドル状態にある）周辺回路に対するクロック信号の供給
を停止すれば、半導体集積回路１′は何ら支障なく動作
を実行することができる。
【００１７】図２はこの発明の第２の実施例である、Ｍ
ＰＵ及びその周辺回路からなる半導体集積回路の構成を
示すブロック図である。同図に示すように、半導体集積
回路１′′は第１の実施例同様、ＭＰＵ２′′と周辺回
路３１′〜３３′から構成されているが、ＭＰＵ２′′
の内部構成及び周辺回路３１′〜３３′それぞれの内部
構成が第１の実施例と異なる。
ＰＵ及びその周辺回路からなる半導体集積回路の構成を
示すブロック図である。同図に示すように、半導体集積
回路１′′は第１の実施例同様、ＭＰＵ２′′と周辺回
路３１′〜３３′から構成されているが、ＭＰＵ２′′
の内部構成及び周辺回路３１′〜３３′それぞれの内部
構成が第１の実施例と異なる。
【００１８】ＭＰＵ２′′は内部にクロック制御部２
２、命令実行部２３′及び内部レジスタ２４を有する。
クロック制御部２２は、第１の実施例同様、外部よりク
ロック信号ＣＬＫ０を取り込み、このクロック信号ＣＬ
Ｋ０を分周して分周クロック信号ＣＬＫ１をＭＰＵ
２′′内部の各ブロック（図示せず）に出力するととも
に、命令実行部２３′より与えられる制御信号に基づ
き、分周クロックＣＬＫ１を選択的に周辺回路３１′〜
３３′に出力する。
２、命令実行部２３′及び内部レジスタ２４を有する。
クロック制御部２２は、第１の実施例同様、外部よりク
ロック信号ＣＬＫ０を取り込み、このクロック信号ＣＬ
Ｋ０を分周して分周クロック信号ＣＬＫ１をＭＰＵ
２′′内部の各ブロック（図示せず）に出力するととも
に、命令実行部２３′より与えられる制御信号に基づ
き、分周クロックＣＬＫ１を選択的に周辺回路３１′〜
３３′に出力する。
【００１９】周辺回路３１′〜３３′は、それぞれ内部
にステータスレジスタ４１〜４３を有する。ステータス
レジスタ４１〜４３には、各周辺回路３１′〜３３′そ
れぞれが、実動作状態であるかアイドル状態であるかを
示すステータスデータが格納される。なお、ステータス
レジスタ４１〜４３には、遮断されることなく常に別系
統から分周クロック信号ＣＬＫ１が付与される。したが
って、例え、周辺回路が停止状態になっても、内部のス
テータスレジスタは動作状態であり、周辺回路の状態変
化に伴い、そのステータスデータＳＤは変化する。
にステータスレジスタ４１〜４３を有する。ステータス
レジスタ４１〜４３には、各周辺回路３１′〜３３′そ
れぞれが、実動作状態であるかアイドル状態であるかを
示すステータスデータが格納される。なお、ステータス
レジスタ４１〜４３には、遮断されることなく常に別系
統から分周クロック信号ＣＬＫ１が付与される。したが
って、例え、周辺回路が停止状態になっても、内部のス
テータスレジスタは動作状態であり、周辺回路の状態変
化に伴い、そのステータスデータＳＤは変化する。
【００２０】ＭＰＵ２′′が実行する命令の１つとし
て、周辺回路３１〜３３の状態検出用のステータス読み
出し命令があらかじめ設けられており、命令実行部２
３′は、ステータス読み出し命令を受けると、各周辺回
路３１′〜３３′のステータスレジスタ４１〜４３に格
納されたステータスデータＳＤ１〜ＳＤ３を内部レジス
タ２４に取り込む。この動作は、ＭＰＵ２′′から所定
の読み出し信号を各周辺回路３１′〜３３′の読み出し
入力バーＲＤに付与し、内部のデータバス５０を介し
て、ステータスレジスタ４１〜４３内に格納されたステ
ータスデータＳＤ１〜ＳＤ３を内部レジスタ２４に取り
込むことにより行う。
て、周辺回路３１〜３３の状態検出用のステータス読み
出し命令があらかじめ設けられており、命令実行部２
３′は、ステータス読み出し命令を受けると、各周辺回
路３１′〜３３′のステータスレジスタ４１〜４３に格
納されたステータスデータＳＤ１〜ＳＤ３を内部レジス
タ２４に取り込む。この動作は、ＭＰＵ２′′から所定
の読み出し信号を各周辺回路３１′〜３３′の読み出し
入力バーＲＤに付与し、内部のデータバス５０を介し
て、ステータスレジスタ４１〜４３内に格納されたステ
ータスデータＳＤ１〜ＳＤ３を内部レジスタ２４に取り
込むことにより行う。
【００２１】そして、内部レジスタ２４に取り込んだＳ
Ｄ１〜ＳＤ３に基づき、アイドル状態にある周辺回路へ
の分周クロック信号ＣＬＫ１の供給停止を指示する制御
信号をクロック制御部２２に出力する。クロック制御部
２２は、命令実行部２３′の制御信号に基づき分周クロ
ック信号ＣＬＫ１を周辺回路３１′〜３３に選択的に出
力する。
Ｄ１〜ＳＤ３に基づき、アイドル状態にある周辺回路へ
の分周クロック信号ＣＬＫ１の供給停止を指示する制御
信号をクロック制御部２２に出力する。クロック制御部
２２は、命令実行部２３′の制御信号に基づき分周クロ
ック信号ＣＬＫ１を周辺回路３１′〜３３に選択的に出
力する。
【００２２】このような構成において、ＭＰＵ２′′が
外部から、ステータス読み出し命令を受けると、内部の
命令実行部２３′は、周辺回路３１′〜３３′内のステ
ータスレジスタ４１〜４３内に格納されたステータスデ
ータＳＤ１〜ＳＤ３を内部レジスタ２４に取り込む。そ
して、内部レジスタ２４に格納されたステータスデータ
ＳＤ１〜ＳＤ３に基づき、アイドル状態にある周辺回路
に対する分周クロック信号ＣＬＫ１の供給停止を指示す
る制御信号をクロック制御部２２に出力する。すると、
クロック制御部２２より、アイドル状態にある周辺回路
に対して分周クロック信号ＣＬＫ１の供給停止をするよ
うに、選択的に分周クロック信号ＣＬＫ１が周辺回路３
に出力される。
外部から、ステータス読み出し命令を受けると、内部の
命令実行部２３′は、周辺回路３１′〜３３′内のステ
ータスレジスタ４１〜４３内に格納されたステータスデ
ータＳＤ１〜ＳＤ３を内部レジスタ２４に取り込む。そ
して、内部レジスタ２４に格納されたステータスデータ
ＳＤ１〜ＳＤ３に基づき、アイドル状態にある周辺回路
に対する分周クロック信号ＣＬＫ１の供給停止を指示す
る制御信号をクロック制御部２２に出力する。すると、
クロック制御部２２より、アイドル状態にある周辺回路
に対して分周クロック信号ＣＬＫ１の供給停止をするよ
うに、選択的に分周クロック信号ＣＬＫ１が周辺回路３
に出力される。
【００２３】その結果、アイドル状態にある周辺回路を
停止状態にする分、半導体集積回路１′′全体のノイズ
発生量及び消費電力を低減化することができる。
停止状態にする分、半導体集積回路１′′全体のノイズ
発生量及び消費電力を低減化することができる。
【００２４】
【発明の効果】以上説明したように、この発明の請求項
１記載の半導体集積回路によれば、ＭＰＵ内の命令実行
手段により、複数の周辺回路それぞれへのクロック信号
の供給が選択的に停止されるため、周辺回路を停止状態
にする分、ノイズ及び消費電力の低減化を図ることがで
きる。
１記載の半導体集積回路によれば、ＭＰＵ内の命令実行
手段により、複数の周辺回路それぞれへのクロック信号
の供給が選択的に停止されるため、周辺回路を停止状態
にする分、ノイズ及び消費電力の低減化を図ることがで
きる。
【００２５】この発明の請求項２記載の半導体集積回路
によれば、ＭＰＵ内の命令実行手段により、複数の周辺
回路それぞれが実動作状態あるかアイドル状態にあるか
が検出され、複数の周辺回路のうちアイドル状態にある
周辺回路へのクロック信号の供給が停止されるため、ア
イドル状態の周辺回路を停止状態にする分、ノイズ及び
消費電力の低減化を図ることができる。
によれば、ＭＰＵ内の命令実行手段により、複数の周辺
回路それぞれが実動作状態あるかアイドル状態にあるか
が検出され、複数の周辺回路のうちアイドル状態にある
周辺回路へのクロック信号の供給が停止されるため、ア
イドル状態の周辺回路を停止状態にする分、ノイズ及び
消費電力の低減化を図ることができる。
【図１】この発明の第１の実施例である半導体集積回路
の構成を示すブロック図である。
の構成を示すブロック図である。
【図２】この発明の第２の実施例である半導体集積回路
の構成を示すブロック図である。
の構成を示すブロック図である。
【図３】従来の半導体集積回路の構成を示すブロック図
である。
である。
【符号の説明】 ２′ ＭＰＵ ２′′ ＭＰＵ ２２ クロック制御部 ２３ 命令実行部 ２３′ 命令実行部 ２４ 内部レジスタ ３１〜３３ 周辺回路 ３１′〜３３′ 周辺回路 ４１〜４３ ステータスレジスタ
Claims (2)
- 【請求項１】 クロック信号供給機能を備えたＭＰＵ
と、 各々が前記クロック信号に同期して動作する複数の周辺
回路とを備え、 前記ＭＰＵは、所定のクロック信号選択命令に従い、前
記複数の周辺回路それぞれへの前記クロック信号の供給
を選択的に停止する命令実行手段を備えたことを特徴と
する半導体集積回路。 - 【請求項２】 クロック信号供給機能を備えたＭＰＵ
と、 各々が前記クロック信号に同期して動作する複数の周辺
回路とを備え、 前記ＭＰＵは、所定の周辺回路状態検出命令に従い、前
記複数の周辺回路それぞれが実動作状態あるかアイドル
状態にあるかを検出し、前記複数の周辺回路のうちアイ
ドル状態にある周辺回路への前記クロック信号の供給を
停止する命令実行手段を備えたことを特徴とする半導体
集積回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4234537A JPH0683616A (ja) | 1992-09-02 | 1992-09-02 | 半導体集積回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4234537A JPH0683616A (ja) | 1992-09-02 | 1992-09-02 | 半導体集積回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0683616A true JPH0683616A (ja) | 1994-03-25 |
Family
ID=16972583
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP4234537A Pending JPH0683616A (ja) | 1992-09-02 | 1992-09-02 | 半導体集積回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0683616A (ja) |
Cited By (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH1020960A (ja) * | 1996-06-28 | 1998-01-23 | Nec Shizuoka Ltd | クロックパルス供給方式 |
| US6211715B1 (en) | 1997-03-31 | 2001-04-03 | Nec Corporation | Semiconductor integrated circuit incorporating therein clock supply circuit |
| US7093152B2 (en) | 2001-08-15 | 2006-08-15 | Fujitsu Limited | Semiconductor device with a hardware mechanism for proper clock control |
| JP2009017557A (ja) * | 2007-07-02 | 2009-01-22 | Siemens Medical Instruments Pte Ltd | マルチコンポーネント補聴器、マルチコンポーネント補聴器の補聴器部品およびマルチコンポーネント補聴器の駆動方法 |
| US8213652B2 (en) | 2007-07-02 | 2012-07-03 | Siemens Medical Instruments Pte. Ltd. | Multi-component hearing aid system and a method for its operation |
-
1992
- 1992-09-02 JP JP4234537A patent/JPH0683616A/ja active Pending
Cited By (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH1020960A (ja) * | 1996-06-28 | 1998-01-23 | Nec Shizuoka Ltd | クロックパルス供給方式 |
| US6211715B1 (en) | 1997-03-31 | 2001-04-03 | Nec Corporation | Semiconductor integrated circuit incorporating therein clock supply circuit |
| US7093152B2 (en) | 2001-08-15 | 2006-08-15 | Fujitsu Limited | Semiconductor device with a hardware mechanism for proper clock control |
| JP2009017557A (ja) * | 2007-07-02 | 2009-01-22 | Siemens Medical Instruments Pte Ltd | マルチコンポーネント補聴器、マルチコンポーネント補聴器の補聴器部品およびマルチコンポーネント補聴器の駆動方法 |
| US8213652B2 (en) | 2007-07-02 | 2012-07-03 | Siemens Medical Instruments Pte. Ltd. | Multi-component hearing aid system and a method for its operation |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| JP2762670B2 (ja) | データ処理装置 | |
| US5778237A (en) | Data processor and single-chip microcomputer with changing clock frequency and operating voltage | |
| US7469357B2 (en) | Method and apparatus for dynamic power management in an execution unit using pipeline wave flow control | |
| US7020787B2 (en) | Microprocessor | |
| US6195753B1 (en) | Information processing apparatus with reduced power consumption | |
| US7219248B2 (en) | Semiconductor integrated circuit operable to control power supply voltage | |
| JPH07281782A (ja) | クロック制御回路 | |
| JP2000347761A (ja) | 制御回路 | |
| JPH0683616A (ja) | 半導体集積回路 | |
| JPH10149237A (ja) | 半導体回路 | |
| JP3466755B2 (ja) | 電子機器 | |
| US5301307A (en) | Microprocessor having waiting function | |
| JPH10301660A (ja) | マイクロプロセッサ | |
| US6154820A (en) | Arrangement for storing program instructions and data in a memory device and method therefor | |
| US7058842B2 (en) | Microcontroller with multiple function blocks and clock signal control | |
| JP2004206480A (ja) | 半導体集積回路 | |
| JPH0547855B2 (ja) | ||
| JP2000029560A (ja) | 電子装置 | |
| JPS63182724A (ja) | 中央処理装置 | |
| JPH11305887A (ja) | マイクロコントローラの制御方法及びマイクロコントローラ | |
| KR100278272B1 (ko) | 전력제어시스템 | |
| JPH0799434A (ja) | 低消費電力化回路 | |
| JPH075948A (ja) | コンピュータシステムおよびそのクロック制御方法 | |
| JPH0546273A (ja) | プロセツサ | |
| JPS59151217A (ja) | マイクロコンピユ−タ |