JP2001014259A

JP2001014259A - データ処理装置

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Publication number: JP2001014259A
Application number: JP11181640A
Authority: JP
Inventors: Takeshi Kataoka; 健片岡; 美紀 ▲吉▼田; Yoshinori Yoshida; Tetsuhiro Yamada; 哲裕山田; Fumio Tsuchiya; 文男土屋; Kiyoshi Matsubara; 清松原
Original assignee: Hitachi Ltd
Current assignee: Hitachi Ltd
Priority date: 1999-06-28
Filing date: 1999-06-28
Publication date: 2001-01-19
Anticipated expiration: 2019-06-28
Also published as: JP4176920B2

Abstract

(57)【要約】【課題】低消費電力化および低ノイズ化のため、周辺
モジュールをＣＰＵに比べ低い周波数で動作させた際
に、周辺モジュールのアクセスサイクルが増大し、ＣＰ
Ｕの性能が低下するのを防止する。【解決手段】ＣＰＵに接続されるＣＰＵバスと周辺モ
ジュール（ＰＲＭ）に接続される周辺バスとの間に設け
られ、２つのバス間の信号の橋渡しをするバスステート
コントローラ（ＢＳＣ）に、ＣＰＵが周辺モジュールに
対してライトアクセスする際に、ＣＰＵからＣＰＵバス
に出力されるアドレス信号およびデータ信号を取り込ん
で保持する少なくとも１段以上のライト用のバッファ
（２４，２５）を設けるようにしたものである。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、マイクロコンピュ
ータにおける周辺モジュールのアクセス方式に適用して
有効な技術に関し、例えば周辺モジュールの動作クロッ
クの周波数が中央処理ユニットの動作クロックの周波数
よりも低いマイクロコンピュータにおける周辺モジュー
ルのアクセス方式に利用して有効な技術に関する。

【０００２】

【従来の技術】中央処理ユニット（以下、ＣＰＵと称す
る）と、タイマ回路やシリアルコミュニケーションイン
タフェース回路、Ａ−Ｄ変換回路等の周辺モジュールと
を含むワンチップのマイクロコンピュータにおいて、低
消費電力化および低ノイズ化のため、周辺モジュールの
動作クロックの周波数をＣＰＵの動作クロックの周波数
よりも低く設定して、周辺モジュールをＣＰＵに比べ低
速で動作させるようにしたものがある。また、かかる動
作周波数の異なるＣＰＵと周辺モジュールとの間の信号
の授受を可能にするため、ＣＰＵに接続されるＣＰＵバ
スと周辺モジュールに接続される周辺バスとの間に、信
号の橋渡しをするバス制御手段（バスステートコントロ
ーラ）が設けられているものがある。

【０００３】

【発明が解決しようとする課題】上記のように、周辺モ
ジュールをＣＰＵに比べ低い周波数で動作させるように
構成された従来のマイクロコンピュータにおいては、Ｃ
ＰＵによる内蔵周辺モジュールのアクセスサイクルは当
該モジュールの動作周波数により決定された。例えば、
ＣＰＵの動作周波数の１／４の動作周波数で動く周辺モ
ジュールをＣＰＵがリードアクセスした場合を考える
と、周辺モジュールはＣＰＵからのアクセス要求を受け
てからデータを出力できるまでに、周辺モジュールの動
作周波数で１サイクル必要であり、ＣＰＵはその次の１
サイクルの間にデータを読み込むことになる。また、周
辺モジュールをＣＰＵがライトアクセスした場合にも、
周辺モジュールはＣＰＵからのアクセス要求を受けてか
らデータを取り込むことができるようにまでに周辺モジ
ュールの動作周波数で１サイクル必要で、周辺モジュー
ルはその次のサイクルでデータを取り込むことになる。

【０００４】そのため、周辺モジュールのリードやライ
トには、最短でも周辺モジュールの動作周波数で２サイ
クルすなわちＣＰＵの動作周波数では８サイクルもかか
ってしまう。従来のマイクロコンピュータでは、この間
ＣＰＵは他の処理を行なうことができないため、ＣＰＵ
の性能低下につながっていた。なお、ここで周辺モジュ
ールのリード、ライトとは、周辺モジュール内部に設け
られているレジスタ類のデータのリードやライトを意味
する。

【０００５】本発明の目的は、上記のように低消費電力
化および低ノイズ化のため、周辺モジュールをＣＰＵに
比べ低い周波数で動作させた際に、周辺モジュールのア
クセスサイクルが増大し、ＣＰＵの性能が低下するのを
防止することにある。

【０００６】この発明の前記ならびにそのほかの目的と
新規な特徴については、本明細書の記述および添附図面
から明らかになるであろう。

【０００７】

【課題を解決するための手段】本願において開示される
発明のうち代表的なものの概要を説明すれば、下記のと
おりである。

【０００８】すなわち、少なくともＣＰＵ（中央処理ユ
ニット）と、ＣＰＵに比べて低い周波数の動作クロック
で動作する周辺モジュールとを備えたマイクロコンピュ
ータもしくはマイクロコントローラのようなデータ処理
装置において、ＣＰＵに接続されるＣＰＵバスと周辺モ
ジュールに接続される周辺バスとの間に設けられ、２つ
のバス間の信号の橋渡しをするバスステートコントロー
ラに、ＣＰＵが周辺モジュールに対してライトアクセス
する際に、ＣＰＵからＣＰＵバスに出力されるアドレス
信号およびデータ信号を取り込んで保持する少なくとも
１段以上のライト用のバッファを設けるようにしたもの
である。

【０００９】上記した手段によれば、ＣＰＵが周辺モジ
ュールのライトコマンドとアドレスやデータを出力すれ
ば、後はバスステートコントローラがそのコマンドとア
ドレスをデコードして周辺モジュールに対する信号を形
成して出力するとともに、ＣＰＵに対してバスサイクル
終了信号を返送するので、ＣＰＵは周辺モジュールのラ
イトコマンドとアドレスやデータを出力した後、他の処
理を行なうことができる。そのため、ＣＰＵのスループ
ットが向上するようになる。

【００１０】また、好ましくは、上記ライト用のバッフ
ァはファーストイン・ファーストアウト方式の多段バッ
ファで構成する。これによって、周辺モジュールに対し
て連続したライト動作を行なう場合にも、ライト用のバ
ッファに複数のライトデータを格納することができるた
め、ＣＰＵは短時間に他の処理へ移行することができ、
ＣＰＵのスループットがさらに向上する。

【００１１】さらに、バスステートコントローラには、
周辺モジュール内の所定のレジスタの内容と同一の内容
を保持するリードバッファと、周辺モジュールから変化
のあったレジスタの値を読み出すためのレジスタコピー
制御回路とを設ける。これによって、ＣＰＵが周辺モジ
ュールのレジスタの内容を読み出すときにも、ＣＰＵは
１サイクルで所望のデータを得ることができ、ＣＰＵの
スループットが向上するようになる。

【００１２】

【発明の実施の形態】以下、本発明の好適な実施例を図
面に基づいて説明する。

【００１３】図１には、本発明が適用されるＣＰＵと周
辺モジュールとを備えたマイクロコンピュータの一実施
例の概略構成が示されている。特に制限されないが、図
１に示されている各回路ブロックは、公知の半導体集積
回路の製造技術により、単結晶シリコンのような１個の
半導体チップ上に形成されている。

【００１４】図１に示されているように、この実施例の
マイクロコンピュータは、プログラム制御方式の中央処
理ユニットＣＰＵと、ＣＰＵが実行するプログラムや制
御に必要な固定データを記憶するリード・オンリ・メモ
リＲＯＭと、ＣＰＵの作業領域を提供するとともにプロ
グラムの実行に伴って得られたデータを一時的に格納し
たりするためのランダム・アクセス・メモリＲＡＭと、
ＣＰＵに代わって乗算などの演算処理を行なう演算ユニ
ットＭＵＬＴと、ＣＰＵに代わって外部のハードディス
ク装置のような記憶装置と内部のＲＡＭとの間でＤＭＡ
（ダイレクト・メモリ・アクセス）方式のデータ転送を
行なうＤＭＡコントローラＤＭＡＣとを備えている。こ
れらの回路は、ＣＰＵアドレスバスＩＡＢおよびＣＰＵ
データバスＩＤＢを介して接続されている。

【００１５】この実施例のマイクロコンピュータには、
上記ＣＰＵバスＩＡＢ，ＩＤＢとは別個に周辺アドレス
バスＰＡＢおよび周辺データバスＰＤＢが設けられてい
る。この周辺アドレスバスＰＡＢおよび周辺データバス
ＰＤＢには、所定の割込み要因の発生に基づいてＣＰＵ
に対して割込み要求を行なう割込みコントローラＩＮＴ
Ｃ、エミュレーションの際にユーザーが指定したブレー
クポイントでＣＰＵに対しプログラムの実行停止を要求
したりするユーザーブレークコントローラＵＢＣ、アナ
ログ・デジタル変換回路ＡＤＣ，外部装置との間でシリ
アル通信を行なうシリアルコミュニケーションインタフ
ェースＳＣＩ，時間管理用のタイマー回路ＴＩＭなどの
周辺モジュールＰＲＭ、外部装置との間の信号の入出力
を行なう入出力ポートＰＯＲＴが結合されている。な
お、入出力ポートＰＯＲＴにはＣＰＵが接続されたＣＰ
ＵバスＩＡＢ，ＩＤＢも接続され、ＣＰＵもしくはＤＭ
ＡＣが直接外部装置とデータの授受を行なえるように構
成されている。

【００１６】また、上記ＣＰＵバスＩＡＢ，ＩＤＢと周
辺バスＰＡＢ，ＰＤＢとの間には２つのバス上の信号の
タイミングを調整してＣＰＵと周辺モジュールとの間の
信号の橋渡しをするバスステートコントローラＢＳＣが
設けられている。特に制限されるものでないが、この実
施例では、上記ＲＯＭが所定のブロック単位でデータの
一括消去が可能なフラッシュメモリにより構成されてい
る。このフラッシュメモリに対するデータの書込みを制
御するためＲＯＭの近傍にはフラッシュコントローラＦ
ＬＡＳＨＣが設けられている。

【００１７】さらに、内部の動作に必要とされるクロッ
クを発生するクロック発生回路ＣＰＧが設けられてお
り、このクロック発生回路ＣＰＧには、外部端子ＥＸＴ
ＡＬを介して所定の固有震動数を有する水晶発振子ＸＴ
ＡＬが結合される。クロック発生回路ＣＰＧは、外部の
水晶発振子ＸＴＡＬとともに、その固有振動数に見合っ
た所定の周波数・位相を有するクロック信号を形成し、
ＰＬＬ回路で逓倍して８０ＭＨｚのクロックφｃとそれ
を４分周した２０ＭＨｚのようなクロックφｐを形成し
マイクロコンピュータの各部に供給する。

【００１８】本実施例では、ＣＰＵには８０ＭＨｚの基
準クロックφｃが供給され、周辺モジュールＰＲＭには
基準クロックφｃよりも周波数の低い２０ＭＨｚの周辺
クロックφｐが供給されており、周辺モジュールＰＲＭ
はＣＰＵに比べて低速で動作するように構成されてい
る。

【００１９】図２には上記周辺モジュールＰＲＭの基本
的な構成が示されている。

【００２０】周辺回路モジュールＰＲＭは、制御用のコ
ントロールレジスタやモジュール内部状態を反映するフ
ラグを有するステータスレジスタ、データ保持用のデー
タレジスタ等のレジスタ１１ａ〜１１ｃと、これらのレ
ジスタ１１ａ〜１１ｃが接続されたモジュール内部バス
１２と、該モジュール内部バス１２と前記周辺データバ
スＰＤＢとの信号の入出力を行なう内部インタフェース
回路１３と、モジュールの本来の機能を実行するための
モジュール本体回路１４と、周辺アドレスバスＰＡＢ上
のアドレス信号およびバスステートコントローラＢＳＣ
から供給されるリードストローブ信号ＲＳやライトスト
ローブ信号ＷＳをデコードして上記レジスタ１１ａ〜１
１ｃのいずれかを選択するデコーダ回路１５等から構成
されている。

【００２１】上記モジュール本体回路１４は、モジュー
ルが実行すべき機能に応じて種々の構成を採るもので、
例えば演算器とそれを制御する制御回路（コントロール
レジスタの値をデコードするデコーダ）などで構成され
る。また、周辺モジュールが例えばシリアルコミュニケ
ーションインタフェースの場合、モジュール本体回路１
４にはシリアル／パラレル変換回路等が設けられる。周
辺モジュールが例えばタイマの場合、モジュール本体回
路１４にはクロックを計数するタイマカウンタ等が設け
られる。このモジュール本体回路１４や内部インタフェ
ース回路１３が上記周辺クロックφｐを受けて動作す
る。

【００２２】特に限定されるものでないが、上記モジュ
ール内部バス１２や周辺データバスＰＤＢは、例えば８
ビットや１６ビット、３２ビットのようなデータ幅とさ
れる。各周辺モジュールＰＲＭは、ＣＰＵによって上記
コントローラレジスタが所定の値に設定されると、動作
を開始するように構成される。周辺モジュールがシリア
ルコミュニケーションインタフェースやＡ／Ｄ変換回路
のように、外部装置との間の信号の送受信を行なう周辺
モジュールでは、モジュール本体回路１４は入出力ポー
トＰＯＲＴを介して所定の外部端子に接続される。

【００２３】図３には上記ＣＰＵバスＩＡＢ，ＩＤＢと
周辺バスＰＡＢ，ＰＤＢとの間に設けられた上記バスス
テートコントローラＢＳＣの一実施例が示されている。

【００２４】この実施例のバスステートコントローラＢ
ＳＣは、ＣＰＵから供給されるバスコマンドコードＣＭ
Ｄおよびアドレス信号ＩＡＢをデコードして周辺モジュ
ールの選択信号ＭＳＬやリードストローブ信号ＲＳやラ
イトストローブ信号ＷＳを形成し周辺モジュールＰＲＭ
へ出力するデコード回路２１と、ＣＰＵデータバスＩＤ
Ｂと周辺データバスＰＤＢ間のデータ信号のタイミング
を調整するＩ／Ｏインタフェース回路２２と、上記デコ
ード回路２１からの信号に基づいてバスステートコント
ローラＢＳＣ内部を制御したりＣＰＵに対してバスサイ
クル終了信号ＢＵＳＲＤＹを返したりする制御回路（ス
テートマシンと呼ばれることもある）２３とを備えてい
る。

【００２５】このバスステートコントローラＢＳＣに
は、ＣＰＵに供給されるクロックと同じ基準クロックφ
ｃが供給され、基準クロックφｃによって動作するよう
にされている。ＣＰＵから周辺モジュールＰＲＭに対す
るアクセスがあってからバスサイクルが終了するまでの
時間（サイクル数）は周辺モジュールによって異なる
が、バスステートコントローラＢＳＣにおける制御回路
２３は、デコード回路２１からの信号によっていずれの
周辺モジュールに対するアクセスか知ることができるた
め、従来のマイクロコンピュータでは、アクセスのあっ
たモジュールに対応したタイミングでバスサイクル終了
信号ＢＵＳＲＤＹをＣＰＵに返していた。

【００２６】一方、この実施例のバスステートコントロ
ーラＢＳＣには、ＣＰＵアドレスバスＩＡＢおよびＣＰ
ＵデータバスＩＤＢ上のアドレス信号およびデータ信号
を取り込んで保持するアドレスバッファ２４とライトバ
ッファ２５およびライトバッファ２５にデータが取り込
まれているか否かを示す有効ビット２６とが設けられて
いる。そして、制御回路２３は、アドレスバッファ２４
とライトバッファ２５にＣＰＵバスＩＡＢ，ＩＤＢ上の
アドレス信号およびデータ信号が取り込まれると、直ち
に有効ビットに“１”をセットするとともにバスサイク
ル終了信号ＢＵＳＲＤＹをＣＰＵに返すように構成され
ている。なお、この実施例では、ＣＰＵからのリード要
求に対して周辺モジュールＰＲＭから周辺データバスＰ
ＤＢを介して返送されるデータ信号はＩ／Ｏインタフェ
ース回路２２を介してＣＰＵデータバスＩＤＢへ出力さ
れるように構成されている。

【００２７】次に、図３の実施例のバスステートコント
ローラＢＳＣの動作を説明する。ライト動作時は、ＣＰ
ＵがバスステートコントローラＢＳＣに、バスコマンド
ＣＭＤで周辺モジュールに対するライト動作を指示し、
当該周辺モジュールのアドレスをＣＰＵアドレスバスＩ
ＡＢに、またライトデータをＣＰＵデータバスＩＤＢに
出力する。この時、バスステートコントローラＢＳＣ内
のライトバッファ２５の有効ビット２６が“０”でデー
タが保持されていなければ、基準クロックφｃの１サイ
クルでライトバッファ２５にデータが、またアドレスバ
ッファ２４にアドレスが、それぞれライトされる。そし
て、バスステートコントローラＢＳＣ内の有効ビット２
６が“１”にセットされる。有効ビット２６は“１”な
らデータが格納、“０”なら格納されていないことを示
す。

【００２８】次に、バスステートコントローラＢＳＣは
バスサイクル終了指示信号ＢＵＳＲＤＹをハイレベルに
アサートし、ＣＰＵはこれを検知して周辺モジュールへ
のライトサイクルをφｃ基準の１サイクルで終了する。
一方、バスステートコントローラＢＳＣは有効ビット２
６が“１”なら直ちに当該アドレスに対応した周辺モジ
ュールＰＲＭに対し、モジュールセレクト信号ＭＳＬ、
ライトストローブＷＲをアサートし、アドレスバッファ
２４に保持されているアドレスを周辺アドレスバスＰＡ
Ｂに、またライトバッファ２５に保持されているライト
データを周辺データバスＰＤＢへ出力する。バスステー
トコントローラＢＳＣから周辺モジュールＰＲＭへのラ
イトサイクルは周辺クロックφｐの２サイクル（基準ク
ロックφｃの８サイクル）で行われ、サイクル終了時に
有効ビット２６が“０”にクリアされ、アドレスバッフ
ァ２４およびライトバッファ２５は新たなデータを受け
付けることができるようになる。

【００２９】なお、ＣＰＵによるライト動作時に有効ビ
ット２６が“１”になっている時は、バスステートコン
トローラＢＳＣは周辺モジュールＰＲＭへのライト動作
が終了し有効ビット２６が“０”にクリアされるまで、
ＣＰＵに対するバスサイクル終了指示信号ＢＵＳＲＤＹ
をネゲートして、ＣＰＵのバスサイクルにウェイトをか
ける。そして有効ビット２６が“０”にクリアされると
直ちにライトバッファ２５にデータをライトしバスサイ
クル終了指示信号ＢＵＳＲＤＹをアサートし、ＣＰＵの
ライトサイクルが終了する。

【００３０】また、リード動作時は有効ビット２６が
“０”なら、バスステートコントローラＢＳＣは周辺モ
ジュールＰＲＭへライト動作を行っていないので、直ち
に当該アドレスに対応した周辺モジュールＰＲＭに対
し、モジュールセレクト信号ＭＳＬ、リードストローブ
ＲＳをアサートし、周辺アドレスバスＰＡＢにアドレス
を出力し、周辺モジュールＰＲＭへのリード動作を開始
する。リードサイクルは周辺クロックφｐの２サイクル
（基準クロックφｃの８サイクル）で行われる。周辺モ
ジュールＰＲＭが周辺データバスＰＤＢへ出力したデー
タをバスステートコントローラＢＳＣがＩ／Ｏインタフ
ェース回路２２を介しＣＰＵデータバスＩＤＢ上に出力
し、リードサイクルの終わりにバスサイクル終了信号Ｂ
ＵＳＲＤＹをアサートする。ＣＰＵはバスサイクル終了
信号ＢＵＳＲＤＹのアサートを認識しＣＰＵデータバス
ＩＤＢの値を取り込みリードサイクルが終了する。従っ
て、この実施例ではＣＰＵによる周辺モジュールＰＲＭ
のリードサイクルは基準クロックφｃで８サイクル以上
要する。

【００３１】一方、周辺モジュールに対するリード動作
開始時に有効ビット２６が“１”なら、バスステートコ
ントローラＢＳＣは周辺モジュールＰＲＭへのライト動
作中であるので、ライト動作が終了し有効ビット２６が
“０”にクリアされるまでバスサイクル終了信号ＢＵＳ
ＲＤＹをネゲートしＣＰＵのバスサイクルにウェイトを
かける。そして、有効ビット２６が“０”にクリアされ
てライトサイクルが終了すると、直ちに当該アドレスに
対応した周辺モジュールＰＲＭに対し、モジュールセレ
クト信号ＭＳＬ、リードストローブＲＳをアサートし、
アドレスを周辺アドレスバスＩＡＢに出力し、周辺モジ
ュールＰＲＭへのリード動作を開始する。

【００３２】図４には本実施例において有効ビットが
“０”のときのライトサイクルでの各アドレスバスおよ
びデータバスとバスサイクル終了信号ＢＵＳＲＤＹのタ
イミングが示されている。

【００３３】従来方式ではバスサイクル終了信号ＢＵＳ
ＲＤＹがＣＰＵによるライトサイクル開始後例えば基準
クロックで３サイクル後に返されていたものが、本実施
例に従うと、図４に示すように、ライトサイクル開始後
１サイクル（Ｔｄ）でバスサイクル終了信号ＢＵＳＲＤ
Ｙが返されるようになる。そのため、ＣＰＵは、周辺モ
ジュールに対するライト動作のためにＣＰＵバスＩＡ
Ｂ，ＩＤＢ上へアドレス信号およびデータ信号を出力し
た後、バスステートコントローラＢＳＣからのバスサイ
クル終了信号ＢＵＳＲＤＹを受けて速やかに他の処理に
移行することができるようになり、ＣＰＵのスループッ
トが向上するようになる。

【００３４】図５は、本発明の第２の実施例を示すバス
ステートコントローラの構成図である。本実施例のバス
ステートコントローラは、第１の実施例における１段の
アドレスバッファ２４およびライトバッファ２５をＦＩ
ＦＯ（ファーストイン・ファーストアウト）方式の多段
バッファ２７に代えたものである。また、この実施例で
は、ＦＩＦＯバッファ２７が空っぽになっているか否か
示すエンプティビット３２と、ＦＩＦＯバッファ２７が
満杯になっているか否か示すフィルビット３１と、ＦＩ
ＦＯバッファ２７内の次にデータが書込まれる位置（ア
ドレス）を示すライトポインタ３３と、ＦＩＦＯバッフ
ァ２７内の次にデータが読み出される位置を示すリード
ポインタ３４とが設けられている。

【００３５】ライト動作時は、ＣＰＵはバスステートコ
ントローラＢＳＣに、バスコマンドＣＭＤで周辺モジュ
ールＰＲＭに対するライト動作を指示し、当該周辺モジ
ュールのアドレスをＣＰＵアドレスバスＩＡＢに出力
し、ライトデータをＣＰＵデータバスＩＤＢに出力す
る。この時、バスステートコントローラＢＳＣ内のＦＩ
ＦＯ型ライトバッファ２７が有効なデータで完全に満た
されているのでなければ（フィルビット３１が“０”な
らば）、基準クロックφｃの１サイクルでＦＩＦＯバッ
ファ２７にデータおよびアドレスがそれぞれライトさ
れ、ライトポインタ３３がインクリメントされる。そし
て、バスステートコントローラＢＳＣはバスサイクル終
了指示信号ＢＵＳＲＤＹをアサートし、ＣＰＵは周辺モ
ジュールＰＲＭへのライトサイクルを終了する。

【００３６】エンプティビット３２はＦＩＦＯバッファ
２７内に有効なデータが１つも入っていない時に“１”
とされ、それ以外は“０”とされる。フィルビット３１
はＦＩＦＯバッファ２７が有効なデータで一杯になって
いる時に“１”とされ、それ以外は“０”とされる。Ｆ
ＩＦＯバッファ２７の容量をｍ、ライトポインタ３３の
値をＷＰ、リードポインタ３４の値をＲＰとすると、１）ＷＰ＞ＲＰの時エンプティビット＝０，ＷＰ＝ｍ，ＲＰ＝０の時にフィルビット＝１それ以外の時にフィルビット＝０２）ＷＰ＜ＲＰの時エンプティビット＝０，ＲＰ＝ＷＰ＋１の時にフィルビット＝１それ以外の時にフィルビット＝０３）ＷＰ＝ＲＰの時エンプティビット＝１，フィルビット＝０となる。

【００３７】バスステートコントローラＢＳＣはエンプ
ティビット３２が“０”ならば、直ちにＦＩＦＯバッフ
ァ２７の先頭にあるアドレスおよびデータを周辺アドレ
スバスＰＡＢおよび周辺データバスＰＤＢに出力する。
このときバスステートコントローラＢＳＣは、周辺モジ
ュールの選択信号ＭＳＬおよびライトストローブ信号Ｒ
Ｓもアサートする。バスステートコントローラＢＳＣか
ら周辺モジュールＰＲＭへのライトサイクルはφｐの２
サイクルで行われ、サイクル終了時にリードポインタ３
４がインクリメント（＋１）される。

【００３８】ライト動作時にフィルビット３１が“１”
すなわちＦＩＦＯバッファ２７がデータで満たされた時
は、バスステートコントローラＢＳＣは周辺モジュール
ＰＲＭへのライト動作を行ないライトポインタ３３がイ
ンクリメントされフィルビット３１が“０”になるま
で、ＣＰＵに対するバスサイクル終了指示信号ＢＵＳＲ
ＤＹをアサートして、ＣＰＵのバスサイクルにウェイト
をかける。そしてフィルビット３１が“０”になると直
ちにバスサイクル終了指示信号ＢＵＳＲＤＹをネゲート
してＦＩＦＯバッファ２７にＣＰＵからのデータをライ
トさせて、ライト後にバスサイクル終了指示信号ＢＵＳ
ＲＤＹをアサートしＣＰＵのバスサイクルを終了させ
る。

【００３９】また、リード動作時はエンプティビット３
２が“１”で、バスステートコントローラＢＳＣが周辺
モジュールＰＲＭへライト動作を行っていないなら、直
ちに当該アドレスに対応した周辺モジュールに対するモ
ジュールセレクト信号ＭＳＬおよびリードストローブＲ
Ｓをアサートし、アドレスを周辺アドレスバスＰＡＢに
出力し、周辺モジュールへのリード動作を開始する。リ
ードサイクルは周辺クロックφｐの２サイクルで行われ
る。そのため、バスステートコントローラＢＳＣはＣＰ
Ｕに対しバスサイクル終了指示信号ＢＵＳＲＤＹをネゲ
ートし、周辺モジュールＰＲＭが周辺データバスＰＤＢ
へ出力したデータをＢＳＣ内のＩ／Ｏインタフェース回
路２２を介してＣＰＵデータバスＩＤＢに出力し、リー
ドサイクルの終わりにバスサイクル終了信号ＢＵＳＲＤ
Ｙをアサートする。ＣＰＵはバスサイクル終了信号ＢＵ
ＳＲＤＹのアサートを認識するとＣＰＵデータバスＩＤ
Ｂの値の取り込みリードサイクルが終了する。

【００４０】リード動作時にエンプティビット３２が
“０”で、バスステートコントローラＢＳＣが周辺モジ
ュールへライト動作中であるなら、ＦＩＦＯバッファ２
７内にある全てのデータのライト動作が終了しエンプテ
ィビット３２が“１”になるまでバスサイクル終了信号
ＢＵＳＲＤＹをネゲートしてＣＰＵのバスサイクルにウ
ェイトをかける。そして、ライト動作が終了すると、直
ちに当該アドレスに対応した周辺モジュールに対し、モ
ジュールセレクト信号ＭＳＬおよびリードストローブＲ
Ｓをアサートし、アドレスを周辺アドレスバスＰＡＢに
出力し、周辺モジュールへのリード動作を開始させる。

【００４１】このようにＦＩＦＯバッファ２７を設けた
ことにより、連続ライト時でもＣＰＵから周辺モジュー
ルへのライトアクセスを実効的に１データ当たり１サイ
クルで行うことが出来る。

【００４２】図６は、本発明の第３の実施例を示すバス
ステートコントローラの構成図である。図６に示すよう
に、本実施例では、周辺モジュールＰＲＭ内に内部のレ
ジスタ１１の値が変化したことを検出するレジスタ変化
検出回路１６が設けられている。一方、バスステートコ
ントローラＢＳＣ内には、周辺モジュールＰＲＭ内のレ
ジスタ１１の値のコピーを持つリードバッファ２８と、
周辺モジュールＰＲＭに設けられている上記レジスタ変
化検出回路１６から出力される検出信号Ｄｒｃを受けて
周辺モジュール内の変化のあったレジスタの値を読み出
すためのレジスタコピー制御回路２９とが設けられてい
る。

【００４３】レジスタ変化検出回路１６は、レジスタの
リセット信号、ライト信号、フラグセット信号、フラグ
クリア信号およびデータキャプチャ信号等の論理和をと
る論理ゲートとこの論理ゲートの出力が変化したときに
セットされるフラグ（フリップフロップ）などにより構
成することができる。リードバッファ２８は、レジスタ
もしくはＲＡＭのようなメモリ回路で構成され、常に周
辺モジュール内の対応するレジスタのコピーを持つよう
に制御される。リードバッファ２８の記憶容量を抑える
ため、コピーするレジスタをユーザが頻繁にリードアク
セスするフラグ系およびデータ系のレジスタに限定して
もよい。レジスタコピー制御回路２９は、常にレジスタ
のコピーをリードバッファ２８に保持するため、リセッ
ト解除直後やレジスタ変化検出信号Ｄｒｃが入力された
ときに、周辺モジュールに対するモジュール選択信号Ｍ
ＳＬやリードストローブ信号ＲＳをアサートし、コピー
しようとするレジスタのアドレスを生成して周辺アドレ
スバスＰＡＢより周辺モジュールＰＳＭへ出力してレジ
スタをリードし、読み出した値をリードバッファ２８に
保持させるように構成される。

【００４４】レジスタコピー制御回路２９が対応するレ
ジスタのリード動作を開始する時、バスステートコント
ローラＢＳＣが周辺モジュールへのライト動作中であれ
ば、レジスタコピー制御回路２９はリード動作をライト
動作の終了まで保留する。また、レジスタ変化検出信号
Ｄｒｃが複数のモジュールから同時にアサートされてい
る場合は内部で設定された優先順位に従い、リード動作
を行う。リードサイクルは周辺クロックφｐの２サイク
ルで行われる。リード動作が終了すると対応する周辺モ
ジュール内のレジスタ変化検出回路１６はクリアされ、
バスステートコントローラＢＳＣに対する検出信号Ｄｒ
ｃがネゲートされる。このようにしてリードバッファ２
８にはレジスタコピー制御回路２９により自動的にレジ
スタの値がリードされる。

【００４５】ＣＰＵから周辺モジュールＰＲＭのライト
動作は、ＣＰＵがバスステートコントローラＢＳＣにバ
スコマンドでライト動作を指示し、当該周辺モジュール
のアドレスをＣＰＵアドレスバスＩＡＢに出力し、ライ
トデータをＣＰＵデータバスＩＤＢに出力することで行
われる。バスステートコントローラＢＳＣはリードバッ
ファ２８へのロード動作中でなければ直ちに、動作中な
らば動作終了を待って、当該周辺モジュールに対するモ
ジュールセレクト信号ＭＳＬ、ライトストローブＷＳを
アサートし、アドレスを周辺アドレスバスＰＡＢに出力
することで行う。ライトサイクルは周辺クロックφｐの
２サイクルで行われる。バスステートコントローラＢＳ
Ｃはライト動作終了までＣＰＵに対してバスサイクル終
了指示信号ＢＵＳＲＤＹをネゲートしてＣＰＵをウェイ
ト状態にする。そしてライト動作終了時にバスサイクル
終了指示信号ＢＵＳＲＤＹがアサートされ、ＣＰＵはラ
イト動作を終了する。

【００４６】ＣＰＵによる周辺モジュールＰＲＭのリー
ド動作もライト動作と同様にして行なわれる。リード動
作は、ＣＰＵがバスステートコントローラＢＳＣにバス
コマンドＣＭＤでリード動作を指示し、当該周辺モジュ
ールのアドレスを内部アドレスバスＩＡＢに出力するこ
とで行われる。バスステートコントローラＢＳＣは、こ
のときのＣＰＵのリードがバスステートコントローラＢ
ＳＣ内のリードバッファ２８がコピーを持っているレジ
スタに対するリードであり、対応するレジスタのリード
バッファ２８に対するレジスタ変化検出信号Ｄｒｃがネ
ゲートしていれば、直ちにリードバッファ２８内の対応
するレジスタのデータをＣＰＵデータバスＩＤＢに出力
し、バスサイクル終了指示信号ＢＵＳＲＤＹをアサート
する。ＣＰＵはＣＰＵデータバスＩＤＢに出力されたデ
ータを内部に取り込みリード動作を終了する。かかるリ
ード動作は基準クロックφｃの１サイクルで終了する。

【００４７】一方、ＣＰＵによる周辺モジュールＰＲＭ
のリードがあったときに、対応するリード要求のあった
レジスタのレジスタ変化検出信号Ｄｒｃがアサートして
いれば、バスステートコントローラＢＳＣは、バスサイ
クル終了指示信号ＢＵＳＲＤＹをネゲートしてＣＰＵを
ウェイト状態にする。そして、バスステートコントロー
ラＢＳＣはリードバッファ２８に対応する周辺モジュー
ル内のレジスタの値をロードし、レジスタ変化検出信号
Ｄｒｃがネゲートされるのを受けてバスステートコント
ローラＢＳＣはリードバッファ２８内の対応するレジス
タの値をＣＰＵデータバスＩＤＢに出力し、バスサイク
ル終了指示信号ＢＵＳＲＤＹをアサートする。すると、
ＣＰＵはＣＰＵデータバスＩＤＢに出力されたデータを
内部に取り込み、リード動作を終了する。かかるリード
動作は周辺クロックφｐの２サイクル（基準クロックφ
ｃの８サイクル）で終了する。

【００４８】以上のようにバスステートコントローラＢ
ＳＣ内にリードバッファを設けることで、ＣＰＵから周
辺モジュールのリード動作を実効的に基準クロックφｃ
の１サイクルで行うことができるようになる。

【００４９】なお、上記第３の実施例を、前述した第１
の実施例のアドレスバッファ２４およびライトバッファ
２５または第２の実施例のＦＩＦＯバッファ２７と組み
合わせて適用することが可能である。すなわち、バスス
テートコントローラＢＳＣ内に周辺モジュールのレジス
タに対応したリードバッファ２８とアドレスバッファ２
４およびライトバッファ２５またはＦＩＦＯバッファ２
７を設ける。ライトバッファ２５やＦＩＦＯ型ライトバ
ッファ２７およびリードバッファ２８の動作は上記実施
例で説明した示したとおりである。かかる構成により、
ＣＰＵによる周辺モジュールに対するリード動作やライ
ト動作にＣＰＵに対して返送されるバスサイクル終了信
号のタイミングを早くすることができ、ＣＰＵのスルー
プットが大幅に向上するようになる。

【００５０】以上本発明者によってなされた発明を実施
例に基づき具体的に説明したが、本発明は上記実施例に
限定されるものではなく、その要旨を逸脱しない範囲で
種々変更可能であることはいうまでもない。

【００５１】また、以上の説明では主として本発明者に
よってなされた発明をその背景となった利用分野である
ＣＰＵと周辺モジュールとを備えたマイクロコンピュー
タに適用した場合について説明した、本発明はそれに限
定されるものでなく、ＣＰＵと周辺モジュールとが別個
の半導体チップにより構成されているマルチチップのマ
イクロコンピュータにも適用することができる。

【００５２】

【発明の効果】本願において開示される発明のうち代表
的なものによって得られる効果を簡単に説明すれば下記
のとおりである。

【００５３】すなわち、ＣＰＵと、該ＣＰＵに比べて低
い周波数の動作クロックで動作する周辺モジュールとを
備えたマイクロコンピュータもしくはマイクロコントロ
ーラのようなデータ処理装置において、ＣＰＵが周辺モ
ジュールのアクセスコマンドとアドレスやデータを出力
した後直ちに他の処理を行なうことができ、それによっ
てＣＰＵのスループットが向上するようになる。

【図面の簡単な説明】

【図１】本発明が適用されるＣＰＵと周辺モジュールと
を備えたマイクロコンピュータの一実施例の概略構成を
示すブロック図である。

【図２】周辺モジュールの基本的な構成を示すブロック
図である。

【図３】バスステートコントローラの一実施例を示すブ
ロック図である。

【図４】実施例のマイクロコンピュータにおけるライト
サイクルでの各アドレスバスおよびデータバスとバスサ
イクル終了信号のタイミングが示すタイミングチャート
である。

【図５】バスステートコントローラの第２の実施例を示
すブロック図である。

【図６】バスステートコントローラの第３の実施例を示
すブロック図である。

【符号の説明】

ＣＰＵ中央処理ユニットＢＳＣバスステートコントローラＰＲＭ周辺モジュールＣＭＤバスコマンドＩＡＢＣＰＵアドレスバスＩＤＢＣＰＵデータバスＰＡＢ周辺アドレスバスＰＤＢ周辺データバスＭＳＬ周辺モジュールセレクト信号ＲＳリードストローブ信号ＷＳライトストローブ信号ＢＵＳＲＤＹバスサイクル終了信号 φｃ基準クロック（ＣＰＵクロック） φｐ周辺クロック１１ａ，１１ｂ，１１ｃレジスタ１２モジュール内部バス１３Ｉ／Ｏインタフェース１４モジュール本体回路１５，２１デコーダ１６レジスタ変化検出回路２２Ｉ／Ｏインタフェース２３制御回路（ステートマシン）２４ライト用のバッファ（データバッファ）２５ライト用のバッファ（アドレスバッファ）２６有効ビット２７ＦＩＦＯバッファ２８リードバッファ２９レジスタコピー制御回路３１フィルビット３２エンプティビット３３ライトポインタ３４リードポインタ

フロントページの続き (72)発明者山田哲裕東京都小平市上水本町五丁目20番１号株式会社日立製作所半導体グループ内 (72)発明者土屋文男東京都小平市上水本町五丁目20番１号株式会社日立製作所半導体グループ内 (72)発明者松原清東京都小平市上水本町五丁目20番１号株式会社日立製作所半導体グループ内Ｆターム(参考） 5B014 GC21 5B077 DD07

Claims

【特許請求の範囲】

【請求項１】少なくとも中央処理ユニットと、該中央
処理ユニットの動作クロックに比べて低い周波数の動作
クロックで動作する周辺モジュールとを備えたデータ処
理装置において、上記中央処理ユニットに接続される第
１のバスと上記周辺モジュールに接続される第２のバス
との間に設けられ、２つのバス間の信号の橋渡しをする
バス制御手段に、上記中央処理ユニットが上記周辺モジ
ュールに対してライトアクセスする際に、上記中央処理
ユニットから上記第１のバスに出力されるアドレス信号
およびデータ信号を取り込んで保持する少なくとも１段
以上のライト用のバッファを設けたことを特徴とするデ
ータ処理装置。
【請求項２】上記ライト用のバッファはファーストイ
ン・ファーストアウト方式の多段バッファであることを
特徴とする請求項１に記載のデータ処理装置。
【請求項３】上記バス制御手段は、上記周辺モジュー
ル内のレジスタの内容と同一の内容を保持するリード用
のバッファと、上記周辺モジュールから変化のあったレ
ジスタの値を読み出すためのレジスタコピー制御回路と
を備えていることを特徴とする請求項１または２に記載
のデータ処理装置。
【請求項４】少なくとも中央処理ユニットと、該中央
処理ユニットの動作クロックに比べて低い周波数の動作
クロックで動作する周辺モジュールとを備えたデータ処
理装置において、上記中央処理ユニットに接続される第
１のバスと上記周辺モジュールに接続される第２のバス
との間に設けられ、２つのバス間の信号の橋渡しをする
バス制御手段に、上記周辺モジュール内のレジスタの内
容と同一の内容を保持するリード用のバッファと、上記
周辺モジュールから変化のあったレジスタの値を読み出
すためのレジスタコピー制御回路とを設けたことを特徴
とするデータ処理装置。
【請求項５】少なくとも上記中央処理ユニットと、周
辺モジュールと、バス制御手段と、第１バスおよび第２
バスと、第１バスに接続されたメモリとが１個の半導体
チップ上に形成されてなることを特徴とするデータ処理
装置。