JP2003046260A - 多層回路基板及びその製造方法 - Google Patents
多層回路基板及びその製造方法Info
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Abstract
回路基板にコンデンサを搭載することなく、高周波ノイ
ズを良好に抑止できるようにする為、多層回路基板の層
間絶縁層を誘電体層とするキャパシタに於けるキャパシ
タンスを容易に増大させることができるようにし、回路
の高密度化及び微細化を進めることを可能にする。 【解決手段】 ポリイミド・フィルム14をグランド層
13と電源層15とで挟み且つそれ等を覆うガラスエポ
キシ絶縁層11からなる積層構造を含む多層回路基板。
Description
生し難く、又、回路を高密度化及び微細化するのに好適
な多層回路基板及びその製造方法に関する。
基板に於いては、回路のスイッチング等に依って電源に
高周波ノイズを発生するので、この高周波ノイズを除去
するには、回路にコンデンサを付加し、キャパシタンス
を増加させることで、特性インピーダンスを低下させる
ことが行われている。
は、回路の高密度化及び微細化が進展するにつれ、多く
しなければならなず、従って、回路の高密度化及び微細
化を妨げることになる。
には、キャパシタ誘電体層に相当する絶縁層の厚さを小
さくするか、面積を大きくするか、或いは、絶縁層材料
の誘電率を高めるかの何れかの手段を採ることが必要と
なる。
た場合、回路基板の外形を同一にするのであれば、キャ
パシタンスを得る為に使われる層の数を増加させなけれ
ばならず、それは直ちにコストの増加に結び付くことに
なる。
厚を小さくするか、或いは、絶縁層材料の誘電率を向上
させるかの手段を採ることになる。
タ誘電体層としてキャパシタンスを得る構成に於いて、
キャパシタンスを大きくする為の手段として、電源層と
グランド層との層間絶縁層に於ける厚さを小さくする技
術が提案されている(特許第2738590号を参
照)。
層回路基板を表す要部切断側面図であり、図に於いて、
1はガラスエポキシ複合材からなる絶縁層、2は信号
層、3はグランド層、4は電源層をそれぞれ示してい
る。
及び電源層4に挟まれたキャパシタ誘電体層にガラスエ
ポキシ複合材を用いていて、この材料で50〔μm〕未
満の絶縁層を構成した場合、絶縁の信頼性や層厚の均一
性を実現することが困難となり、また、工業的に多量生
産した場合、絶縁層の欠陥に起因する不良が増加するの
で、高い製造歩留りで安定した製造が困難である旨の問
題がある。
為、材料中に無機強誘電体材料を混合して誘電率を高め
ようとしているが、そのようにした場合、材料の機械的
強度が低下し、製品の信頼性保持、及び、安定した工業
的製造が困難である旨の大きな問題がある。
基板にコンデンサを搭載することなく、高周波ノイズを
良好に抑止できるようにする為、多層回路基板の層間絶
縁層を誘電体層とするキャパシタに於けるキャパシタン
スを容易に増大させることができるようにし、回路の高
密度化及び微細化を進めることを可能にする。
公知発明で採用されているガラスエポキシ複合材層の層
厚が100〔μm〕〜50〔μm〕であるのに対し、5
0〔μm〕未満の厚さで安定した絶縁特性をもつ材料の
選定及び評価を繰り返し実施した結果、ポリイミド・フ
ィルムが最良であることを見出した。
回路基板を表す要部切断側面図であり、図に於いて、1
1はガラスエポキシ複合材からなる絶縁層、12は信号
層、13はグランド層、14はポリイミドからなる絶縁
層、即ち、ポリイミド・フィルム、15は電源層をそれ
ぞれ示している。
3及び電源層15に挟まれた絶縁層をポリイミド・フィ
ルム14で構成することに依り、その厚さを小さくして
キャパシタンスを大きくすると共に回路インダクタンス
を低減している。
キャパシタの誘電体層として作用するポリイミド・フィ
ルム14を用いるについては、解決しなければならない
問題が存在する。
表したものであるため、信号線に比較して大面積である
グランド層13及び電源層15はポリイミド・フィルム
14の全面に接触しているように見えるが、実際には、
信号線と同様にパターニングされて線状をなしているこ
とから、その線状のグランド層13並びに電源層15の
側方では、ポリイミド・フィルム14がガラスエポキシ
複合材からなる絶縁層11と直接密着しなければならな
い。
は、他の材料に対して密着力が弱く、勿論、ガラスエポ
キシ複合材からなる絶縁層11についても同様なのであ
るが、ガラスエポキシ複合材からなる絶縁層11を用い
ることは、従来の多層回路基板との互換性、材料コス
ト、製造コストなどの面で大変有利であって、現状では
不可欠である。
て、両表面に熱可塑接着性を有するものを用い、しか
も、それ等表面に凹凸を形成し、粗面にすることでガラ
スエポキシ複合材からなる絶縁層との密着性を向上させ
ることが基本になっている。
誘電体層として作用する絶縁層にポリイミド・フィルム
を用いることが可能になり、従って、その厚さは従来の
ものに比較して薄くすることができ、大きなキャパシタ
ンスの実現、回路インダクタンスの低減、絶縁信頼性の
向上が可能となり、そして、従来、高周波ノイズを除去
する為に搭載していたコンデンサは不要となるので、回
路の高密度化及び微細化に大きく寄与することができ
る。
施の形態を説明する為の工程要所に於ける多層回路基板
を表す要部切断側面図であり、以下、図を参照しつつ説
明する。尚、本発明では、ポリイミド・フィルムとガラ
スエポキシ複合材層のエポキシ樹脂との密着性を重視し
ているので、その部分を主として示してある。
ム22を少なくとも一面を粗面にした厚さ18〔μm〕
の電解銅箔21及び23で挟むように積層し、温度を3
00〔℃〕にして5〔MPa〕の圧力を加えて熱圧着し
てポリイミド・フィルム両面銅張板材料を作製する。
1及び23のパターニングを行ってグランド層及び電源
層を形成する。
れてなるグランド層及び電源層が存在しない部分の切断
面が表されているので、表面に銅箔21及び23の凹凸
が転写されて粗面になっている熱可塑性ポリイミド・フ
ィルム22のみが表されている。
ルム22をエポキシ樹脂層24で挟むように積層し、ま
た、信号層などその他必要な層を積層して一括積層プレ
ス工程で加圧して多層回路基板を形成する。
じ多層回路基板を10枚作製し、これとは別に厚さ50
〔μm〕のガラスエポキシ複合材両面銅張板を用い、前
記説明した工程と同様な工程に依って多層回路基板を比
較例として10枚作製し、 120〔℃〕 85〔%〕RH 20〔V〕 で100〔時間〕の絶縁信頼性評価を行った結果、電源
層−グランド層の間にガラスエポキシ複合材層を用いた
比較例では、基板の絶縁抵抗が10〔MΩ〕以下となっ
て不良品と判定されたものが6点存在したのに対し、本
発明の多層回路基板では、全数が試験前と変化がない絶
縁抵抗を維持していた。
施の形態を説明する為の工程要所に於ける多層回路基板
を表す要部切断側面図であり、以下、図を参照しつつ説
明する。
用して必要パターンに加工した銅配線31A及び31B
をもつポリイミドフィルム32を用意する。
ガラスエポキシ複合材層33及び34を用意する。
フィ技術を適用して必要パターンに加工した銅配線35
A及び35Bをもつガラスエポキシ複合材層36と銅配
線37A及び37Bをもつガラスエポキシ複合材層38
を用意する。
シ複合材層36、ガラスエポキシ複合材層33、ポリイ
ミドフィルム32、ガラスエポキシ複合材層34、ガラ
スエポキシ複合材層38を前記順序で積み重ねる。
一括積層プレス工程に依って一体化することで多層回路
基板を形成する。6層の配線層をもつ多層回路基板を形
成する。
は6層の配線層を備え、そして、半硬化状態であったガ
ラスエポキシ複合材層33及び34は硬化されたものと
なる。
形成、めっき等に依って配線層間の導電接続を行う。
ポリイミド・フィルムをグランド層と電源層とで挟み且
つそれ等を覆う樹脂絶縁層からなる積層構造が含まれて
いる。
誘電体層として作用する絶縁層にポリイミド・フィルム
を用いることが可能になり、従って、その厚さは従来の
ものに比較して薄くすることができ、大きなキャパシタ
ンスの実現、回路インダクタンスの低減、絶縁信頼性の
向上が可能となり、そして、従来、高周波ノイズを除去
する為に搭載していたコンデンサは不要となるので、回
路の高密度化及び微細化に大きく寄与することができ
る。
表す要部切断側面図である。
程要所に於ける多層回路基板を表す要部切断側面図であ
る。
為の工程要所に於ける多層回路基板を表す要部切断側面
図である。
為の工程要所に於ける多層回路基板を表す要部切断側面
図である。
を表す要部切断側面図である。
ム) 15 電源層
Claims (3)
- 【請求項1】ポリイミド・フィルムをグランド層と電源
層とで挟み且つそれ等を覆う樹脂絶縁層からなる積層構
造が含まれてなることを特徴とする多層回路基板。 - 【請求項2】表面に凹凸を形成して粗面にした銅箔の該
粗面側をポリイミド・フィルムと対向させて挟み熱圧着
する工程と、 次いで、銅箔をパターニングしてグランド層及び電源層
を形成すると共に銅箔の凹凸が転写されたポリイミド・
フィルムの一部を表出させる工程と、 次いで、グランド層及び電源層及び表出されたポリイミ
ド・フィルムの一部を覆う樹脂絶縁層を重ね更に信号層
など所要の層を重ね一括積層プレスして多層回路基板と
する工程とが含まれてなることを特徴とする多層回路基
板の製造方法。 - 【請求項3】ポリイミド・フィルムの他の樹脂絶縁層が
ガラスエポキシ複合材層であることを特徴とする請求項
2記載の多層回路基板の製造方法。
Priority Applications (1)
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JP2001228942A JP4684483B2 (ja) | 2001-07-30 | 2001-07-30 | 多層回路基板の製造方法 |
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Cited By (2)
Publication number | Priority date | Publication date | Assignee | Title |
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-
2001
- 2001-07-30 JP JP2001228942A patent/JP4684483B2/ja not_active Expired - Fee Related
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