JP2003045960A - 半導体装置及びその製造方法 - Google Patents

半導体装置及びその製造方法

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Takashi Harada
剛史 原田
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Abstract

(57)【要約】 【課題】 Ｃｕ膜を使用して低抵抗の配線を実現しつ
つ、動作不良のない半導体装置を高い歩留まりで製造す
る。 【解決手段】 下層配線１０２が設けられた半導体基板
１０１の上に第１のＳｉＯ2 膜１０３、Ｓｉ3Ｎ4膜１０
４及び第２のＳｉＯ2 膜１０５を形成した後、ビアホー
ル１０６及び配線溝１０７を形成する。次に、減圧下で
半導体基板１０１を加熱した後にその表面をＳｉＨ4 に
暴露して、ビアホール１０６の底部にＣｕＳｉｘ層１０
９を形成すると共に各絶縁膜の表面にＳｉ層１１０を堆
積する。次に、半導体基板１０１の表面をＴＤＭＡＴに
暴露して、ＣｕＳｉｘ層１０９の上にＴｉＮ膜１１２を
堆積すると共にＳｉ層１１０の表面にＴｉＳｉＮ層１１
１及びＴｉＮ膜１１２の積層構造を形成した後、ＴｉＮ
膜１１２の上に第１のＣｕ膜１１３及び第２のＣｕ膜１
１４を成膜し、その後、配線溝１０７の外側の各金属膜
を除去する。

Description

【発明の詳細な説明】
【０００１】
【発明の属する技術分野】本発明は、銅配線を有する半
導体装置及びその製造方法に関するものである。
【０００２】
【従来の技術】半導体装置の高集積化に伴い、配線の幅
及び間隔が縮小され、その結果、配線自身の抵抗又は配
線間の容量が増大している。これらの抵抗又は容量が増
大すると、電気信号が配線を伝達する速度が低下し、ひ
いては半導体装置の動作速度が制約されてしまう。この
現象を防ぐために、近年、銅（Ｃｕ）膜を使用して低抵
抗の配線を形成する方法が盛んに検討されている。
【０００３】以下、従来の半導体装置、具体的にはＣｕ
膜よりなる配線を有する半導体装置及びその製造方法に
ついて図面を参照しながら説明する。
【０００４】図２１〜図２６は従来の半導体装置の製造
方法の各工程を示す断面図である。
【０００５】まず、図２１に示すように、Ｃｕ膜よりな
る下層配線２が設けられた半導体基板１の上に、第１の
二酸化ケイ素（ＳｉＯ2 ）膜３、四窒化三ケイ素（Ｓｉ
3Ｎ4）膜４及び第２のＳｉＯ2 膜５を順次成膜する。
【０００６】次に、図２２に示すように、リソグラフィ
ー法及びドライエッチング法を２回ずつ交互に用いるこ
とによって、第１のＳｉＯ2 膜３及びＳｉ3Ｎ4膜４に下
層配線２に達するビアホール６を形成すると共に第２の
ＳｉＯ2 膜５にビアホール６と接続する配線溝７を形成
する。このとき、ビアホール６の底部には下層配線２を
構成するＣｕ膜が露出する一方、通常、このＣｕ膜の表
面は大気中の酸素（Ｏ 2 ）によって直ちに酸化されてし
まう。これにより、下層配線２におけるビアホール６に
露出する部分には酸化銅（ＣｕＯｘ（ｘ＞０））層８が
生成される。
【０００７】次に、図２３に示すように、不活性ガスを
使用したスパッタエッチング法によりＣｕＯｘ層８及び
下層配線２を構成するＣｕ膜の一部分を除去する。但
し、該除去部分は下層配線２全体と比べて僅少なので、
図２３以降の図面においては該除去部分の図示を省略し
ている。
【０００８】次に、図２４に示すように、ビアホール６
及び配線溝７のそれぞれの内部を含む第２のＳｉＯ2 膜
５の上に化学的気相成長法により窒化チタン（ＴｉＮ）
膜９を成膜する。これにより、下層配線２におけるビア
ホール６に露出する部分の上（つまりビアホール６の底
面の上）、ビアホール６の壁面の上、並びに配線溝７の
壁面及び底面のそれぞれの上にＴｉＮ膜９が形成され
る。
【０００９】次に、図２５に示すように、ＴｉＮ膜９の
上に物理的気相成長法により第１のＣｕ膜１０を成膜し
た後、第１のＣｕ膜１０の上にメッキ法により第２のＣ
ｕ膜１１を成膜し、それによりビアホール６及び配線溝
７を埋め込む。
【００１０】最後に、図２６に示すように、ＴｉＮ膜
９、第１のＣｕ膜１０及び第２のＣｕ膜１１のそれぞれ
における配線溝７の外側の部分を化学機械研磨法（ＣＭ
Ｐ法）により除去する。これにより、ビアホール６及び
配線溝７に埋め込まれたＴｉＮ膜９、第１のＣｕ膜１０
及び第２のＣｕ膜１１から構成される上層配線１２が形
成される。
【００１１】尚、図２６に示す従来の半導体装置におい
ては、ＴｉＮ膜９は、第１のＣｕ膜１０及び第２のＣｕ
膜１１に含まれるＣｕ原子の拡散を防止するバリアメタ
ルとして機能する。
【００１２】
【発明が解決しようとする課題】しかしながら、前述の
従来技術においては以下に述べるような問題点がある。
【００１３】図２７〜図３０は従来技術の問題点を説明
するための図である。尚、図２７〜図３０において、図
２１〜図２６に示す従来の半導体装置と同一の部材には
同一の符号を付すことにより説明を省略する。
【００１４】まず、従来技術における第１の問題点は、
図２７に示すように、高温下で長時間にわたって半導体
装置を使用すると、ＴｉＮ膜９における下層配線２との
界面の近傍部分が酸化されて、高抵抗の酸化チタン（Ｔ
ｉＯ2 ）層１３が生成されてしまうことである。ＴｉＯ
2 層１３が生成されると、下層配線２と上層配線１２と
の間の接続抵抗が増大するため、半導体装置の動作速度
が低下する。この現象は、具体的には次のようなメカニ
ズムによって発生する。すなわち、ドライエッチング法
によってビアホール６又は配線溝７を形成する際には、
エッチング対象となる第１のＳｉＯ2 膜３又は第２のＳ
ｉＯ2 膜５に含まれる酸素（Ｏ）原子が下層配線２を構
成するＣｕ膜に打ち込まれ、その結果、下層配線２にＯ
原子含有層１４が生成される。このＯ原子含有層１４
は、図２２に示すＣｕＯｘ層８よりも広い範囲に分布す
る。この状態において半導体装置を高温下で長時間にわ
たって使用すると、Ｏ原子含有層１４に含まれるＯ原子
が上層配線１２方向に移動し、その結果、ＴｉＮ膜９に
おける下層配線２との界面の近傍部分が酸化されてＴｉ
Ｏ2 層１３が生成されてしまう。
【００１５】次に、従来技術における第２の問題点は、
図２８に示すように、ＴｉＮ膜９による第１のＣｕ膜１
０及び第２のＣｕ膜１１に含まれるＣｕ原子の拡散を防
止する能力が十分ではないため、高温下で長時間にわた
って半導体装置を使用すると、Ｃｕ原子がＴｉＮ膜９を
通って第１のＳｉＯ2 膜３及び第２のＳｉＯ2 膜５に到
達してしまうことである（図２８の矢印はＣｕ原子の拡
散方向を示す）。第１のＳｉＯ2 膜３及び第２のＳｉＯ
2 膜５に到達したＣｕ原子は、第１のＳｉＯ2膜３及び
第２のＳｉＯ2 膜５の内部で可動イオンを形成し、それ
により隣り合うビア又は配線（つまり上層配線１２）同
士の間におけるリーク電流が増大し、その結果、半導体
装置の動作不良が引き起こされる。
【００１６】次に、従来技術における第３の問題点は、
不活性ガスを使用したスパッタエッチング法によりＣｕ
Ｏｘ層８及び下層配線２を構成するＣｕ膜の一部分を除
去する際（図２３参照）に、図２９に示すように、下層
配線２に含まれるＣｕ原子が飛散してビアホール６又は
配線溝７の壁面に付着し、それによりＣｕ層１５が形成
されてしまうことである。ビアホール６又は配線溝７の
壁面にＣｕ層１５が形成されてしまうと、第１のＳｉＯ
2 膜３及び第２のＳｉＯ2 膜５の内部に多量のＣｕ原子
が拡散し、それにより隣り合うビア又は配線同士の間で
意図せぬ導通が引き起こされ、その結果、半導体装置の
歩留まりが著しく低下する。
【００１７】最後に、従来技術における第４の問題点
は、ＴｉＮ膜９、第１のＣｕ膜１０及び第２のＣｕ膜１
１のそれぞれにおける配線溝７の外側の部分をＣＭＰ法
により除去する際（図２５及び図２６参照）に、図３０
に示すように、第２のＳｉＯ2膜５とＴｉＮ膜９との間
の密着性が十分ではないため、第２のＳｉＯ2 膜５とＴ
ｉＮ膜９との界面で剥離（図３０中の破線により囲まれ
た部分を参照）が発生してしまうことである。ＴｉＮ膜
９が第２のＳｉＯ2 膜５から剥離されると、研磨布の運
動に伴って第１のＣｕ膜１０及び第２のＣｕ膜１１も第
２のＳｉＯ2 膜５から剥離され、それにより半導体基板
１上に形成された積層配線構造が破壊される結果、半導
体装置の歩留まりが著しく低下する。
【００１８】前記に鑑み、本発明は、Ｃｕ膜を使用して
低抵抗の配線を実現しつつ、半導体装置の動作不良を防
止できるようにすると共に半導体装置を高い歩留まりで
製造できるようにすることを目的とする。
【００１９】
【課題を解決するための手段】前記の目的を達成するた
めに、本発明に係る第１の半導体装置は、半導体基板の
上に形成されており、銅又は銅合金よりなる下層配線
と、下層配線の上に堆積されており、下層配線に達する
ビアホールが設けられた絶縁膜と、ビアホールの内部に
堆積された金属膜とを備え、下層配線における金属膜と
接する部分はケイ化銅層である。
【００２０】第１の半導体装置によると、下層配線にお
けるビアホール内の金属膜と接する部分はケイ化銅層で
あるため、ビアホール形成のためのドライエッチング時
に下層配線を構成する銅膜又は銅合金膜（以下、併せて
銅膜と称する）に打ち込まれた酸素原子が、ビアホール
内の金属膜に到達することを防止できる。このため、金
属膜における下層配線との接続部分に高抵抗の酸化層が
生成されることがないので、半導体装置を高温下で長時
間にわたって使用した場合にも下層配線と上層配線との
間の接続抵抗が増大する事態を回避でき、それによって
半導体装置の動作速度の低下を防止できる。すなわち、
第１の半導体装置によると、従来技術における第１の問
題点を克服することができる。
【００２１】第１の半導体装置において、ケイ化銅層の
厚さは０．５ｎｍ以上且つ２０ｎｍ以下であることが好
ましい。
【００２２】このようにすると、下層配線を構成する銅
膜中の酸素原子が、ビアホール内の金属膜に到達するこ
とを確実に防止できると共に、ケイ化銅層が厚くなりす
ぎることによって下層配線と上層配線との間の接続抵抗
が過剰に増大することを防止できる。
【００２３】第１の半導体装置において、金属膜は窒化
チタン膜であることが好ましい。
【００２４】このようにすると、窒化チタン膜をバリア
膜として、銅膜よりなる上層配線を形成することによっ
て、銅膜に含まれる銅原子の拡散を防止することができ
る。
【００２５】本発明に係る第２の半導体装置は、半導体
基板の上に堆積されており、凹部が設けられた絶縁膜
と、凹部に埋め込まれており、銅又は銅合金よりなる配
線用金属膜とを備え、絶縁膜と配線用金属膜との間に絶
縁膜側からケイ化窒化チタン層及び窒化チタン膜が順次
設けられている。
【００２６】第２の半導体装置によると、絶縁膜と、該
絶縁膜に形成された凹部に埋め込まれた配線用銅膜との
間に、ケイ化窒化チタン層及び窒化チタン膜が形成され
ている。ここで、ケイ化窒化チタン層と窒化チタン膜と
の積層構造は、窒化チタン膜のみの単層構造又はケイ化
窒化チタン層のみの単層構造よりも銅原子の拡散を防止
する能力が高い。このため、配線用銅膜に含まれる銅原
子が絶縁膜に到達しにくくなるので、絶縁膜中の銅原子
の濃度が低下する。従って、半導体装置を高温下で長時
間にわたって使用した場合にも、隣り合うビア又は配線
同士の間におけるリーク電流が増大する事態を回避で
き、それによって半導体装置の動作不良を防止できる。
すなわち、第２の半導体装置によると、従来技術におけ
る第２の問題点を克服することができる。
【００２７】第２の半導体装置において、ケイ化窒化チ
タン層の厚さは０．５ｎｍ以上且つ１０ｎｍ以下である
ことが好ましい。
【００２８】このようにすると、銅原子の拡散を防止す
る能力が確実に向上すると共に、ケイ化窒化チタン層が
厚くなりすぎることによってビア又は配線の抵抗が過剰
に増大すること防止できる。
【００２９】第２の半導体装置において、窒化チタン膜
の厚さは０．５ｎｍ以上且つ１０ｎｍ以下であることが
好ましい。
【００３０】このようにすると、銅原子の拡散を防止す
る能力が確実に向上すると共に、窒化チタン膜が厚くな
りすぎることによってビア又は配線の抵抗が過剰に増大
すること防止できる。
【００３１】本発明に係る第３の半導体装置は、半導体
基板の上に堆積されており、凹部が設けられた絶縁膜
と、凹部に埋め込まれており、銅又は銅合金よりなる配
線用金属膜とを備え、絶縁膜と配線用金属膜との間に絶
縁膜側から金属膜、ケイ化窒化チタン層及び窒化チタン
膜が順次設けられている。
【００３２】第３の半導体装置によると、絶縁膜と、該
絶縁膜に形成された凹部に埋め込まれた配線用銅膜との
間に、金属膜、ケイ化窒化チタン層及び窒化チタン膜が
形成されている。ここで、金属膜として例えば窒化チタ
ン膜を用いた場合、窒化チタン膜とケイ化窒化チタン層
と窒化チタン膜との積層構造は、ケイ化窒化チタン層と
窒化チタン膜との積層構造よりも銅原子の拡散を防止す
る能力が高い。このため、本発明に係る第２の半導体装
置と比較しても、配線用銅膜に含まれる銅原子がさらに
絶縁膜に到達しにくくなるので、絶縁膜中の銅原子の濃
度が一層低下する。従って、半導体装置を高温下で長時
間にわたって使用した場合にも、隣り合うビア又は配線
同士の間におけるリーク電流が増大する事態を確実に回
避でき、それによって半導体装置の動作不良を確実に防
止できる。すなわち、第３の半導体装置によると、従来
技術における第２の問題点を克服することができる。
【００３３】第３の半導体装置において、金属膜は他の
窒化チタン膜であることが好ましい。
【００３４】このようにすると、銅原子の拡散を防止す
る能力が確実に向上する。
【００３５】第３の半導体装置において、ケイ化窒化チ
タン層の厚さは０．５ｎｍ以上且つ１０ｎｍ以下である
ことが好ましい。
【００３６】このようにすると、銅原子の拡散を防止す
る能力が確実に向上すると共に、ケイ化窒化チタン層が
厚くなりすぎることによってビア又は配線の抵抗が過剰
に増大すること防止できる。
【００３７】第３の半導体装置において、窒化チタン膜
の厚さは０．５ｎｍ以上且つ１０ｎｍ以下であることが
好ましい。
【００３８】このようにすると、銅原子の拡散を防止す
る能力が確実に向上すると共に、窒化チタン膜が厚くな
りすぎることによってビア又は配線の抵抗が過剰に増大
すること防止できる。
【００３９】本発明に係る第１の半導体装置の製造方法
は、半導体基板の上に銅又は銅合金よりなる下層配線を
形成する工程と、下層配線の上に、下層配線に達するビ
アホールを有する絶縁膜を形成する工程と、下層配線に
おけるビアホールに露出する部分にケイ化銅層を形成す
る工程と、ビアホールの内部におけるケイ化銅層の上に
金属膜を堆積する工程とを備えている。
【００４０】第１の半導体装置の製造方法によると、銅
膜よりなる下層配線上にビアホールを有する絶縁膜を形
成した後、下層配線におけるビアホールに露出する部分
にケイ化銅層を形成し、その後、ビアホールの内部に金
属膜を堆積する。このため、本発明に係る第１の半導体
装置を製造できるので、従来技術における第１の問題点
を克服することができる。
【００４１】また、第１の半導体装置の製造方法による
と、下層配線におけるビアホールに露出する部分にケイ
化銅層を形成することによって、該部分にビアホール形
成時に生成される酸化銅層を除去できる。言い換える
と、ビアホール底部の清浄化を、従来のスパッタエッチ
ング法に代えて、ケイ化銅層形成という化学的な方法に
よって行なえる。このため、下層配線に含まれる銅原子
が飛散してビアホールの壁面に付着した後に絶縁膜に到
達する事態を回避できる。従って、隣り合うビア同士の
間で意図せぬ導通が引き起こされることがないので、半
導体装置の歩留まりの低下を防止できる。すなわち、第
１の半導体装置の製造方法によると、従来技術における
第３の問題点を克服することができる。
【００４２】第１の半導体装置の製造方法において、ケ
イ化銅層を形成する工程は、下層配線におけるビアホー
ルに露出する部分をシランに暴露する工程を含むことが
好ましい。
【００４３】このようにすると、ケイ化銅層を確実に形
成できる。
【００４４】シランを用いてケイ化銅層を形成する場
合、シランに暴露する工程は、半導体基板を加熱する温
度を３５０℃以上に設定すると共に、シランの分圧とシ
ランに暴露する時間との積を６．６５×１０Ｐａ・秒程
度以下に設定する工程を含むことが好ましい。
【００４５】このようにすると、ケイ化銅層の厚さを
０．５ｎｍ以上且つ２０ｎｍ以下にできる。その結果、
下層配線を構成する銅膜中の酸素原子が、ビアホール内
の金属膜に到達することを確実に防止できると共に、ケ
イ化銅層が厚くなりすぎることによって下層配線と上層
配線との間の接続抵抗が過剰に増大することを防止でき
る。
【００４６】シランを用いてケイ化銅層を形成する場
合、シランに暴露する工程は、半導体基板を加熱する温
度を３５０℃以下に設定すると共に、シランの分圧とシ
ランに暴露する時間との積を６．６５×１０-2Ｐａ・秒
程度以上且つ３．３３×１０2Ｐａ・秒程度以下に設定
する工程を含むことが好ましい。
【００４７】このようにすると、ケイ化銅層の厚さを
０．５ｎｍ以上且つ２０ｎｍ以下にできる。その結果、
下層配線を構成する銅膜中の酸素原子が、ビアホール内
の金属膜に到達することを確実に防止できると共に、ケ
イ化銅層が厚くなりすぎることによって下層配線と上層
配線との間の接続抵抗が過剰に増大することを防止でき
る。
【００４８】シランを用いてケイ化銅層を形成する場
合、ケイ化銅層を形成する工程は、シランに暴露する工
程よりも前に、減圧下で半導体基板を加熱する工程をさ
らに含むことが好ましい。
【００４９】このようにすると、下層配線におけるビア
ホールに露出する部分に形成された酸化銅層をケイ化銅
層の形成前に分解できるので、言い換えると、下層配線
を構成する銅膜の表面をケイ化銅層の形成前に清浄化で
きるので、ケイ化銅層の均一な生成を促進できる。ま
た、この場合、半導体基板を加熱する工程は、酸素の分
圧を１．３３×１０-4Ｐａ程度以下に設定すると共に、
半導体基板を加熱する温度及び時間をそれぞれ３００℃
程度以上及び３秒程度以上に設定する工程を含むことが
好ましい。このようにすると、下層配線を構成する銅膜
の表面を確実に清浄化できる。
【００５０】本発明に係る第２の半導体装置の製造方法
は、半導体基板の上に、凹部を有する絶縁膜を形成する
工程と、絶縁膜の上に凹部が途中まで埋まるようにシリ
コン層及び窒化チタン膜を順次堆積する工程と、窒化チ
タン膜の上に凹部が完全に埋まるように銅又は銅合金よ
りなる配線用金属膜を堆積する工程とを備え、窒化チタ
ン膜は、チタンを含む化合物を用いた化学的気相成長法
により堆積される。
【００５１】第２の半導体装置の製造方法によると、凹
部を有する絶縁膜の上に凹部が途中まで埋まるようにシ
リコン層及び窒化チタン膜を順次堆積した後、凹部が完
全に埋まるように銅又は銅合金よりなる配線用金属膜を
堆積する。このとき、チタンを含む化合物を用いた化学
的気相成長法により窒化チタン膜をシリコン層上に堆積
するため、シリコン層中のシリコン原子と、チタンを含
む化合物とが反応してケイ化窒化チタン層が形成され
る。このため、本発明に係る第２の半導体装置を製造で
きるので、従来技術における第２の問題点を克服するこ
とができる。
【００５２】また、第２の半導体装置の製造方法による
と、絶縁膜と窒化チタン膜との間にシリコン層及びケイ
化窒化チタン層が介在するため、絶縁膜が例えばＳｉＯ
2 膜等である場合、絶縁膜と窒化チタン膜とが直接接す
る場合と比べて、絶縁膜と窒化チタン膜との間の密着性
が向上する。このため、窒化チタン膜及び配線用金属膜
等における凹部の外側の部分を例えば化学機械研磨法に
より除去してビア又は配線を形成するときに、絶縁膜と
窒化チタン膜との界面で剥離が発生する事態、つまり半
導体基板上の積層配線構造が破壊される事態を阻止で
き、それにより半導体装置の歩留まりの低下を防止でき
る。すなわち、第２の半導体装置の製造方法によると、
従来技術における第４の問題点を克服することができ
る。
【００５３】第２の半導体装置の製造方法において、シ
リコン層は、凹部の内部を含む絶縁膜の表面をシランに
暴露することにより堆積されることが好ましい。
【００５４】このようにすると、シリコン層を確実に堆
積できる。また、この場合、シランに暴露するときに、
半導体基板を加熱する温度を３５０℃以上に設定すると
共に、シランの分圧とシランに暴露する時間との積を
１．３３×１０-2Ｐａ・秒程度以上に設定することが好
ましい。このようにすると、銅原子の拡散を防止するた
めに十分な厚さを有するケイ化窒化チタン層を形成する
ためのシリコン層を形成できる。
【００５５】本発明に係る第３の半導体装置の製造方法
は、半導体基板の上に、凹部を有する絶縁膜を形成する
工程と、絶縁膜の上に凹部が途中まで埋まるように金属
膜、シリコン層及び窒化チタン膜を順次堆積する工程
と、窒化チタン膜の上に凹部が完全に埋まるように銅又
は銅合金よりなる配線用金属膜を堆積する工程とを備
え、窒化チタン膜は、チタンを含む化合物を用いた化学
的気相成長法により堆積される。
【００５６】第３の半導体装置の製造方法によると、凹
部を有する絶縁膜の上に凹部が途中まで埋まるように金
属膜、シリコン層及び窒化チタン膜を順次堆積した後、
凹部が完全に埋まるように銅又は銅合金よりなる配線用
金属膜を堆積する。このとき、チタンを含む化合物を用
いた化学的気相成長法により窒化チタン膜をシリコン層
上に堆積するため、シリコン層中のシリコン原子と、チ
タンを含む化合物とが反応してケイ化窒化チタン層が形
成される。このため、本発明に係る第３の半導体装置を
製造できるので、従来技術における第２の問題点を克服
することができる。
【００５７】また、第３の半導体装置の製造方法による
と、絶縁膜の上に金属膜を介してシリコン層を堆積する
ため、絶縁膜がシリコン層との密着性が悪い特定の種類
の絶縁膜、例えばＳｉＯＦ膜等であっても、絶縁膜とシ
リコン層とが直接接することがない。このため、窒化チ
タン膜及び配線用金属膜等における凹部の外側の部分を
例えば化学機械研磨法により除去してビア又は配線を形
成するときに、半導体基板上の積層配線構造が破壊され
る事態を阻止でき、それにより半導体装置の歩留まりの
低下を防止できる。すなわち、第３の半導体装置の製造
方法によると、従来技術における第４の問題点を克服す
ることができる。
【００５８】第３の半導体装置の製造方法において、金
属膜は他の窒化チタン膜であることが好ましい。
【００５９】このようにすると、銅原子の拡散を防止す
る能力が確実に向上する。
【００６０】第３の半導体装置の製造方法において、シ
リコン層は、凹部の内部を含む金属膜の表面をシランに
暴露することにより堆積されることが好ましい。
【００６１】このようにすると、シリコン層を確実に堆
積できる。また、この場合、シランに暴露するときに、
半導体基板を加熱する温度を３５０℃以上に設定すると
共に、シランの分圧とシランに暴露する時間との積を
１．３３×１０-2Ｐａ・秒程度以上に設定することが好
ましい。このようにすると、銅原子の拡散を防止するた
めに十分な厚さを有するケイ化窒化チタン層を形成する
ためのシリコン層を形成できる。
【００６２】
【発明の実施の形態】（第１の実施形態）以下、本発明
の第１の実施形態に係る半導体装置及びその製造方法に
ついて図面を参照しながら説明する。
【００６３】図１〜図７は第１の実施形態に係る半導体
装置の製造方法の各工程を示す断面図である。
【００６４】第１の実施形態に係る半導体装置において
は、図７に示すように、半導体基板１０１の表面に銅
（Ｃｕ）膜よりなる下層配線１０２が形成されていると
共に、半導体基板１０１及び下層配線１０２のそれぞれ
の上に、第１の二酸化ケイ素（ＳｉＯ2 ）膜１０３が成
膜されている。また、第１のＳｉＯ2 膜１０３の上に
は、四窒化三ケイ素（Ｓｉ3Ｎ4）膜１０４及び第２のＳ
ｉＯ2 膜１０５が順次成膜されている。第１のＳｉＯ2
膜１０３及びＳｉ3Ｎ4膜１０４には、下層配線１０２に
達するビアホール１０６が形成されていると共に、第２
のＳｉＯ2 膜１０５には、ビアホール１０６と接続する
配線溝１０７が形成されている。また、下層配線１０２
におけるビアホール１０６と接続する部分にケイ化銅
（ＣｕＳｉｘ（ｘ＞０））層１０９が形成されている。
【００６５】ビアホール１０６の壁面となる第１のＳｉ
Ｏ2 膜１０３の表面及びＳｉ3Ｎ4膜１０４の表面、配線
溝１０７の底面となるＳｉ3Ｎ4膜１０４の表面、並び
に、配線溝１０７の壁面となる第２のＳｉＯ2 膜１０５
の表面はそれぞれシリコン（Ｓｉ）層１１０及びケイ化
窒化チタン（ＴｉＳｉＮ）層１１１によって覆われてい
る。また、Ｓｉ層１１０及びＴｉＳｉＮ層１１１が設け
られたビアホール１０６及び配線溝１０７にはバリアメ
タル膜となる窒化チタン（ＴｉＮ）膜１１２が形成され
ていると共に、ＴｉＮ膜１１２の上にはビアホール１０
６及び配線溝１０７が埋まるように第１のＣｕ膜１１３
及び第２のＣｕ膜１１４が順次成膜されている。ここ
で、ビアホール１０６及び配線溝１０７の内部に形成さ
れたＳｉ層１１０、ＴｉＳｉＮ層１１１、ＴｉＮ膜１１
２、第１のＣｕ膜１１３及び第２のＣｕ膜１１４は上層
配線１１５を構成している。
【００６６】以下、第１の実施形態に係る半導体装置の
製造方法について図１〜図７を参照しながら説明する。
【００６７】まず、図１に示すように、Ｃｕ膜よりなる
下層配線１０２が設けられた半導体基板１０１の上に、
プラズマ励起方式の化学的気相成長法により第１のＳｉ
Ｏ2膜１０３、Ｓｉ3Ｎ4膜１０４及び第２のＳｉＯ2 膜
１０５を順次成膜する。
【００６８】次に、図２に示すように、リソグラフィー
法及びドライエッチング法を２回ずつ交互に用いること
によって、第１のＳｉＯ2 膜１０３及びＳｉ3Ｎ4膜１０
４に下層配線１０２に達するビアホール１０６を形成す
ると共に第２のＳｉＯ2 膜１０５にビアホール１０６と
接続する配線溝１０７を形成する。このとき、ビアホー
ル１０６の底部には下層配線１０２を構成するＣｕ膜が
露出する一方、通常、このＣｕ膜の表面は大気中の酸素
（Ｏ2 ）によって直ちに酸化されてしまう。これによ
り、下層配線１０２におけるビアホール１０６に露出す
る部分には酸化銅（ＣｕＯｘ（ｘ＞０））層１０８が生
成される。
【００６９】次に、半導体基板１０１を真空チャンバ
（図示省略）内に導入して、減圧下において４００℃程
度に加熱した状態で１５秒間程度保持する。これによ
り、図３に示すように、ビアホール１０６の底部に生成
されたＣｕＯｘ層１０８が自発的に分解し、それによっ
て清浄なＣｕ膜の表面が露出する。
【００７０】次に、半導体基板１０１の加熱温度を４０
０℃程度に保ったまま、真空チャンバ内にシラン（Ｓｉ
Ｈ4 ）を５ｓｃｃｍ、水素（Ｈ2 ）を１０００ｓｃｃｍ
導入すると共に、真空チャンバ内の圧力を１３３Ｐａ程
度に制御する。このとき、真空チャンバ内のＳｉＨ4 分
圧は約０．６６５Ｐａとなる。そして、半導体基板１０
１をこの状態で２０秒間保持すると、図４に示すよう
に、下層配線１０２におけるビアホール１０６に露出す
る部分（つまりＣｕ膜表面）においてＣｕ原子とＳｉＨ
4 とが反応して、厚さ５ｎｍ程度のＣｕＳｉｘ層１０９
が生成される。一方、第１のＳｉＯ2 膜１０３、Ｓｉ3
Ｎ4膜１０４及び第２のＳｉＯ2 膜１０５のそれぞれの
表面には、ＳｉＨ4 の表面分解反応により、厚さ２ｎｍ
程度のＳｉ層１１０が堆積される。すなわち、ビアホー
ル１０６の壁面並びに配線溝１０７の壁面及び底面はそ
れぞれＳｉ層１１０によって覆われる。
【００７１】次に、半導体基板１０１の加熱温度を４０
０℃程度に保ったまま、真空チャンバ内にヘリウム（Ｈ
ｅ）で希釈したテトラキスジメチルアミノチタン（ＴＤ
ＭＡＴ）を導入する。このとき、真空チャンバ内のＴＤ
ＭＡＴ分圧が約０．６６５Ｐａになるように、ＴＤＭＡ
Ｔを導入する条件又は真空チャンバ内の圧力等を調整す
る。そして、半導体基板１０１をこの状態で２０秒間保
持すると、図５に示すように、ＣｕＳｉｘ層１０９の上
に厚さ１０ｎｍ程度のＴｉＮ膜１１２が成膜される。一
方、Ｓｉ層１１０の表面においては、第１段階として、
Ｓｉ層１１０中のＳｉ原子とＴＤＭＡＴとが反応して厚
さ２ｎｍ程度のＴｉＳｉＮ層１１１が生成されると共
に、Ｓｉ層１１０の厚さが２ｎｍ程度から１ｎｍ程度に
減少する。続いて、第２段階として、ＴｉＳｉＮ層１１
１の上に前述のＴｉＮ膜１１２が厚さ８ｎｍ程度で成膜
される。
【００７２】次に、図６に示すように、ＴｉＮ膜１１２
の上に、例えば物理的気相成長法により第１のＣｕ膜１
１３を成膜した後、第１のＣｕ膜１１３の上に、例えば
メッキ法により第２のＣｕ膜１１４を成膜し、それによ
ってビアホール１０６及び配線溝１０７を埋め込む。
【００７３】最後に、図７に示すように、Ｓｉ層１１
０、ＴｉＳｉＮ層１１１、ＴｉＮ膜１１２、第１のＣｕ
膜１１３及び第２のＣｕ膜１１４のそれぞれにおける配
線溝１０７の外側の部分を化学機械研磨法（ＣＭＰ法）
により除去する。これにより、ビアホール１０６及び配
線溝１０７に埋め込まれたＳｉ層１１０、ＴｉＳｉＮ層
１１１、ＴｉＮ膜１１２、第１のＣｕ膜１１３及び第２
のＣｕ膜１１４から構成される上層配線１１５が形成さ
れる。
【００７４】第１の実施形態によると、従来技術におけ
る第１の問題点（図２７参照）、つまり高温下で長時間
にわたって半導体装置を使用すると、下層配線と上層配
線との間の接続抵抗が増大してしまうという現象を防止
することができる。その理由は以下の通りである。すな
わち、第１の実施形態においては、下層配線１０２にお
けるビアホール１０６内のＴｉＮ膜１１２と接する部分
はＣｕＳｉｘ層１０９である。言い換えると、下層配線
１０２を構成するＣｕ膜とＴｉＮ膜１１２との間にＣｕ
Ｓｉｘ層１０９が介在している。ところで、ビアホール
１０６を形成するためのドライエッチング時に下層配線
１０２を構成するＣｕ膜に打ち込まれた酸素原子は、該
Ｃｕ膜中の結晶粒界を移動する。一方、Ｃｕ膜とＴｉＮ
膜１１２との間にＣｕ膜と結晶構造の異なるＣｕＳｉｘ
層１０９が介在すると、Ｃｕ膜中の結晶粒界はＴｉＮ膜
１１２に到達することなく終端される。このため、下層
配線１０２を構成するＣｕ膜に打ち込まれた酸素原子が
ＴｉＮ膜１１２に到達することを防止できるので、Ｔｉ
Ｎ膜１１２における下層配線１０２との接続部分に高抵
抗の酸化チタン（ＴｉＯｘ）層が生成されることがな
い。従って、半導体装置を高温下で長時間にわたって使
用した場合にも下層配線１０２と上層配線１１５との間
の接続抵抗が増大する事態を回避でき、それによって半
導体装置の動作速度の低下を防止できる。
【００７５】また、第１の実施形態によると、従来技術
における第２の問題点（図２８参照）、つまり高温下で
長時間にわたって半導体装置を使用すると、隣り合うビ
ア又は配線同士の間におけるリーク電流が増大してしま
うという現象を防止することができる。その理由は以下
の通りである。すなわち、第１の実施形態においては、
ビアホール１０６及び配線溝１０７のそれぞれの壁面は
ＴｉＳｉＮ層１１１によって被覆されている。ところ
で、ＴｉＳｉＮ層に含まれるＳｉは、Ｃｕ原子との反応
性が極めて低いＳｉ−Ｎ結合を有しているため、ＴｉＳ
ｉＮ層はＴｉＮ膜よりもＣｕ原子の拡散を防止する能力
が高い。このため、第１のＣｕ膜１１３及び第２のＣｕ
膜１１４を構成するＣｕ原子が第１のＳｉＯ2 膜１０３
及び第２のＳｉＯ2 膜１０５に到達しにくくなるので、
第１のＳｉＯ2 膜１０３及び第２のＳｉＯ2 膜１０５に
含まれるＣｕ原子の濃度が低下する。従って、半導体装
置を高温下で長時間にわたって使用した場合にも、隣り
合うビア又は配線（つまり上層配線１１５）同士の間に
おけるリーク電流が増大する事態を回避でき、それによ
って半導体装置の動作不良を防止できる。
【００７６】さらに、第１の実施形態によると、ＴｉＳ
ｉＮ層１１１の表面に接するようにＴｉＮ膜１１２が成
膜されている構造によってリーク電流の増大を防止する
効果がより一層向上する。この効果を裏付ける実験結果
を図８に示す。図８は、ＴｉＮ膜のみの単層構造（厚さ
１０ｎｍ）、ＴｉＳｉＮ層とＴｉＮ膜との積層構造（合
計の厚さ１０ｎｍ）、及びＴｉＳｉＮ層のみの単層構造
（厚さ１０ｎｍ）のそれぞれを用いた場合に、Ｃｕ原子
の拡散によりリーク電流が増大して半導体装置に動作不
良が発生するまでの時間を比較した結果を示している。
図８に示すように、ＴｉＳｉＮ層とＴｉＮ膜との積層構
造を用いた場合に、半導体装置に動作不良が発生するま
での時間が最も長くなっている。これは、ＴｉＳｉＮ層
とＴｉＮ膜との積層構造がＣｕ原子の拡散防止に特に有
効であることを意味している。
【００７７】また、第１の実施形態によると、従来技術
における第３の問題点（図２９参照）、つまりビアホー
ル又は配線溝の壁面へのＣｕの付着により、ビア又は配
線同士の間で意図せぬ導通が引き起こされて半導体装置
の歩留まりが著しく低下するという現象を防止すること
ができる。その理由は以下の通りである。すなわち、第
１の実施形態においては、下層配線１０２におけるビア
ホール１０６に露出する部分にビアホール１０６の形成
時に生成されるＣｕＯｘ層１０８の除去、つまりビアホ
ール１０６の底部の清浄化を、半導体基板１０１を減圧
下において高温状態で保持する方法、及び、下層配線１
０２におけるビアホール１０６に露出する部分のＣｕ原
子をＳｉＨ4 と反応させてＣｕＳｉｘ層１０９を形成す
る方法を用いて実施している。言い換えると、ビアホー
ル１０６の底部の清浄化を、従来のスパッタエッチング
法に代えて化学的な方法のみによって行なえる。このた
め、下層配線１０２に含まれるＣｕ原子が飛散してビア
ホール１０６又は配線溝１０７の壁面に付着した後に第
１のＳｉＯ2 膜１０３又は第２のＳｉＯ2 膜１０５に到
達する事態を回避できる。従って、隣り合う上層配線１
１５同士の間で意図せぬ導通が引き起こされることがな
いので、半導体装置の歩留まりの低下を防止できる。
【００７８】また、第１の実施形態によると、従来技術
における第４の問題点（図３０参照）、つまりＴｉＮ膜
及びＣｕ膜のそれぞれにおける配線溝の外側の部分をＣ
ＭＰ法により除去する際に、配線溝が設けられた層間絶
縁膜とＴｉＮ膜との界面で剥離が発生して半導体装置の
歩留まりが著しく低下するという現象を防止することが
できる。その理由は以下の通りである。すなわち、第１
の実施形態においては、配線溝１０７が設けられた第２
のＳｉＯ2 膜１０５とＴｉＮ膜１１２との間にＳｉ層１
１０及びＴｉＳｉＮ層１１１が介在するため、第２のＳ
ｉＯ2 膜１０５とＴｉＮ膜１１２とが直接接する場合と
比べて、第２のＳｉＯ2 膜１０５とＴｉＮ膜１１２との
間の密着性が向上する。このため、ＴｉＮ膜１１２、第
１及び第２のＣｕ膜１１３及び１１４等における配線溝
１０７の外側の部分を例えばＣＭＰ法により除去して上
層配線１１５を形成するときに、第２のＳｉＯ2 膜１０
５とＴｉＮ膜１１２との界面で剥離が発生する事態、つ
まり半導体基板１０１上の積層配線構造が破壊される事
態を阻止でき、それにより半導体装置の歩留まりの低下
を防止できる。
【００７９】尚、第１の実施形態において、ＣｕＳｉｘ
層１０９の厚さは、０．５ｎｍ以上且つ２０ｎｍ以下に
設定されることが好ましい。その理由は、ＣｕＳｉｘ層
１０９の厚さが０．５ｎｍより小さくなると、酸素原子
の移動を阻止する能力が十分でなくなるからであり、ま
た、ＣｕＳｉｘ層１０９の厚さが２０ｎｍよりも大きく
なると、ＣｕＳｉｘ層１０９自体の比抵抗に起因して下
層配線１０２と上層配線１１５との間の接続抵抗が増大
するからである。
【００８０】また、第１の実施形態において、ＴｉＳｉ
Ｎ層１１１の厚さは、０．５ｎｍ以上且つ１０ｎｍ以下
に設定されることが好ましい。その理由は、ＴｉＳｉＮ
層１１１の厚さが０．５ｎｍより小さくなると、Ｃｕ原
子の拡散を防止する能力が十分でなくなるからであり、
また、ＴｉＳｉＮ層１１１の厚さが１０ｎｍより大きく
なると、ビアホール１０６及び配線溝１０７に埋め込ま
れる第１及び第２のＣｕ膜１１３及び１１４の膜厚が減
少して上層配線１１５の抵抗が増大するからである。ま
た、同様の理由から、ＴｉＮ膜１１２の厚さも、０．５
ｎｍ以上且つ１０ｎｍ以下に設定されることが好まし
く、さらに、ＴｉＳｉＮ層１１１及びＴｉＮ膜１１２の
厚さの合計については１ｎｍ以上且つ２０ｎｍ以下に設
定されることが好ましい。
【００８１】また、第１の実施形態において、半導体基
板１０１を減圧下において加熱した状態で保持する工程
（図３参照）は、ビアホール１０６の底部に生成された
ＣｕＯｘ層１０８を分解させることによってＣｕＳｉｘ
層１０９の均一な生成を促進するために実施されるもの
であって、ＣｕＯｘ層１０８の厚さが十分に小さければ
該工程を省略してもよい。また、該工程は、真空チャン
バ内のＯ2 分圧が１．３３×１０-4Ｐａ程度以下の状態
で実施されることが好ましい。その理由は、Ｏ 2 分圧が
１．３３×１０-4Ｐａ程度よりも大きくなると、ＣｕＯ
ｘ層１０８が分解される速度よりも、下層配線１０２を
構成するＣｕ膜の表面がＯ2 によって酸化される速度の
方が大きくなるため、該Ｃｕ膜の表面を清浄化できなく
なるからである。また、該工程において半導体基板１０
１を加熱する温度については３００℃程度以上に設定さ
れることが好ましい。その理由は、半導体基板１０１を
加熱する温度が３００℃程度よりも低く設定されると、
ＣｕＯｘ層１０８が分解される速度が大きく低下し、そ
の結果、下層配線１０２を構成するＣｕ膜の表面を清浄
化できなくなるからである。また、該工程において半導
体基板１０１を加熱した状態で保持する時間については
３秒程度以上に設定されることが好ましい。その理由
は、ＣｕＯｘ層１０８が分解して下層配線１０２に清浄
なＣｕ膜の表面が現れるためには少なくとも３秒程度の
基板加熱時間を要するからである。
【００８２】また、第１の実施形態において、真空チャ
ンバ内にＳｉＨ4 を導入することによってＣｕＳｉｘ層
１０９の生成及びＳｉ層１１０の堆積を行なう工程（図
４参照）においては、半導体基板１０１の加熱温度を３
５０℃以上に設定することが好ましい。その理由は、半
導体基板１０１の加熱温度を３５０℃よりも低く設定す
ると、ＳｉＨ4 の表面分解反応の速度が著しく低下する
ために、Ｓｉ層１１０が堆積されなくなるからである。
また、該工程においては、真空チャンバ内のＳｉＨ4 分
圧をＰ（Ｐａ）、ＳｉＨ4 を真空チャンバに導入する時
間をｔ（秒）とした場合、Ｐとｔとの積Ｐ・ｔが１．３
３×１０-2Ｐａ・秒程度以上且つ６．６５×１０Ｐａ・
秒程度以下になるようにＰ及びｔを設定することが好ま
しい。その理由は、Ｐ・ｔの値が１．３３×１０-2Ｐａ
・秒程度よりも小さくなると、Ｓｉ層１１０の厚さが不
十分となって、Ｃｕ原子の拡散を防止するために十分な
厚さを有するＴｉＳｉＮ層１１１を形成できなくなるか
らであり、また、Ｐ・ｔの値が６．６５×１０Ｐａ・秒
程度よりも大きくなると、ＣｕＳｉｘ層１０９の厚さが
過剰となって下層配線１０２と上層配線１１５との間の
接続抵抗が増大するからである。
【００８３】（第２の実施形態）以下、本発明の第２の
実施形態に係る半導体装置及びその製造方法について図
面を参照しながら説明する。
【００８４】図９〜図１７は第２の実施形態に係る半導
体装置の製造方法の各工程を示す断面図である。尚、図
９〜図１７において、図１〜図７に示す第１の実施形態
と同一の部材には同一の符号を付すことにより説明を省
略する場合がある。
【００８５】第２の実施形態に係る半導体装置において
は、図１７に示すように、半導体基板１０１の表面にＣ
ｕ膜よりなる下層配線１０２が形成されていると共に、
半導体基板１０１及び下層配線１０２のそれぞれの上
に、第１のＳｉＯ2 膜１０３が成膜されている。また、
第１のＳｉＯ2 膜１０３の上には、Ｓｉ3Ｎ4膜１０４、
及びフッ素を含む第２のＳｉＯ2 膜（以下、ＳｉＯＦ膜
と称する）１１６が順次成膜されている。
【００８６】第１のＳｉＯ2 膜１０３及びＳｉ3Ｎ4膜１
０４には、下層配線１０２に達するビアホール１０６が
形成されていると共に、ＳｉＯＦ膜１１６には、ビアホ
ール１０６と接続する配線溝１０７が形成されている。
また、下層配線１０２におけるビアホール１０６と接続
する部分にケイ化銅（ＣｕＳｉｘ（ｘ＞０））層１１７
が形成されている。
【００８７】ビアホール１０６の底面となるＣｕＳｉｘ
層１１７の表面、ビアホール１０６の壁面となる第１の
ＳｉＯ2 膜１０３の表面及びＳｉ3Ｎ4膜１０４の表面、
配線溝１０７の底面となるＳｉ3Ｎ4膜１０４の表面、並
びに、配線溝１０７の壁面となるＳｉＯＦ膜１１６の表
面には、バリアメタル膜となる第１のＴｉＮ膜１１８が
形成されている。また、第１のＴｉＮ膜１１８の上には
第１のＴｉＳｉＮ層１１９及び第２のＴｉＳｉＮ層１２
１を介してバリアメタル膜となる第２のＴｉＮ膜１２２
が形成されていると共に、第２のＴｉＮ膜１２２の上に
はビアホール１０６及び配線溝１０７が埋まるように第
１のＣｕ膜１１３及び第２のＣｕ膜１１４が成膜されて
いる。ここで、ビアホール１０６及び配線溝１０７の内
部に形成された第１のＴｉＮ膜１１８、第１のＴｉＳｉ
Ｎ層１１９、第２のＴｉＳｉＮ層１２１、第２のＴｉＮ
膜１２２、第１のＣｕ膜１１３及び第２のＣｕ膜１１４
は上層配線１２３を構成している。
【００８８】尚、後に詳しく説明するように、第１のＴ
ｉＳｉＮ層１１９と第２のＴｉＳｉＮ層１２１とは、本
実施形態での生成方法の違いによって便宜上呼び分けら
れているものであって、各ＴｉＳｉＮ層が区別可能な個
々の層として存在することは本発明の構成要件ではな
い。
【００８９】ところで、本実施形態のように、層間絶縁
膜としてＳｉＯＦ膜を使用する場合には、第１の実施形
態のように層間絶縁膜の表面と接するようにＳｉ層が堆
積されている形態は望ましくない。その理由は次の通り
である。すなわち、ＳｉＯＦ膜の表面と接するようにＳ
ｉ層を堆積すると、ＳｉＯＦ膜とＳｉ層との界面におい
てＳｉ原子の一部がフッ化珪素（ＳｉＦｘ（ｘ＞０））
となって離脱するために、ＳｉＯＦ膜とＳｉ層との密着
性が著しく低下し、その結果、ＣＭＰ法を適用する際に
ＳｉＯＦ膜とＳｉ層との界面において剥離が発生しやす
くなるためである。
【００９０】そこで、本実施形態においては、ＳｉＯＦ
膜１１６の表面に接するようにＳｉ層を堆積する代わり
に、次のような方法を実施する。すなわち、まず、Ｓｉ
ＯＦ膜１１６の表面と接するように第１のＴｉＮ膜１１
８を形成した後、第１のＴｉＮ膜１１８の表面に第１の
ＴｉＳｉＮ層１１９を生成し、その後、第１のＴｉＳｉ
Ｎ層１１９の上にＳｉ層１２０を堆積する（図１４参
照）。次に、Ｓｉ層１２０とＴＤＭＡＴとを反応させて
第２のＴｉＳｉＮ層１２１を生成させることによって
（図１５参照）、ＣＭＰ法を適用する際に剥離を発生さ
せることなく、第１のＳｉＯ2 膜１０３及びＳｉＯＦ膜
１１６へのＣｕ原子の拡散を防止できるようにしてい
る。
【００９１】以下、第２の実施形態に係る半導体装置の
製造方法について図９〜図１７を参照しながら詳しく説
明する。
【００９２】まず、図９に示すように、Ｃｕ膜よりなる
下層配線１０２が設けられた半導体基板１０１の上に、
プラズマ励起方式の化学的気相成長法により第１のＳｉ
Ｏ2膜１０３、Ｓｉ3Ｎ4膜１０４及びＳｉＯＦ膜１１６
を順次成膜する。
【００９３】次に、図１０に示すように、リソグラフィ
ー法及びドライエッチング法を２回ずつ交互に用いるこ
とによって、第１のＳｉＯ2 膜１０３及びＳｉ3Ｎ4膜１
０４に下層配線１０２に達するビアホール１０６を形成
すると共にＳｉＯＦ膜１１６にビアホール１０６と接続
する配線溝１０７を形成する。このとき、ビアホール１
０６の底部には下層配線１０２を構成するＣｕ膜が露出
する一方、通常、このＣｕ膜の表面は大気中のＯ2 によ
って直ちに酸化されてしまう。これにより、下層配線１
０２におけるビアホール１０６に露出する部分にはＣｕ
Ｏｘ（ｘ＞０））層１０８が生成される。
【００９４】次に、半導体基板１０１を真空チャンバ
（図示省略）内に導入して、減圧下において４００℃程
度に加熱した状態で１５秒間程度保持する。これによ
り、図１１に示すように、ビアホール１０６の底部に生
成されたＣｕＯｘ層１０８が自発的に分解し、それによ
って清浄なＣｕ膜の表面が露出する。
【００９５】次に、半導体基板１０１の加熱温度を３０
０℃程度に下げた後、真空チャンバ内にＳｉＨ4 を２０
ｓｃｃｍ、Ｈ2 を１０００ｓｃｃｍ導入すると共に、真
空チャンバ内の圧力を６６．５Ｐａ程度に制御する。そ
して、半導体基板１０１をこの状態で５０秒間保持する
と、図１２に示すように、下層配線１０２におけるビア
ホール１０６に露出する部分（つまりＣｕ膜表面）にお
いてＣｕ原子とＳｉＨ 4 とが反応して、厚さ２．５ｎｍ
程度のＣｕＳｉｘ層１１７が生成される。しかしなが
ら、第１の実施形態とは異なり、第１のＳｉＯ2 膜１０
３、Ｓｉ3Ｎ4膜１０４及びＳｉＯＦ膜１１６のそれぞれ
の表面、つまりビアホール１０６の壁面並びに配線溝１
０７の壁面及び底面にはＳｉ層は堆積されない。これ
は、基板加熱温度を３００℃という低温にした場合には
ＳｉＨ4 の表面分解反応の速度が著しく小さくなるから
である。
【００９６】次に、半導体基板１０１の加熱温度を４０
０℃程度に上げた後、真空チャンバ内にＨｅで希釈した
ＴＤＭＡＴを導入する。このとき、真空チャンバ内のＴ
ＤＭＡＴ分圧が約０．６６５Ｐａになるように、ＴＤＭ
ＡＴを導入する条件又は真空チャンバ内の圧力等を調整
する。そして、半導体基板１０１をこの状態で１０秒間
保持すると、図１３に示すように、ビアホール１０６及
び配線溝１０７を含むＳｉＯＦ膜１１６の上に厚さ５ｎ
ｍ程度の第１のＴｉＮ膜１１８が成膜される。すなわ
ち、ビアホール１０６の底面となるＣｕＳｉｘ層１１７
の表面、ビアホール１０６の壁面となる第１のＳｉＯ2
膜１０３の表面及びＳｉ3Ｎ4膜１０４の表面、配線溝１
０７の底面となるＳｉ3Ｎ4膜１０４の表面、並びに配線
溝１０７の壁面となるＳｉＯＦ膜１１６の表面は第１の
ＴｉＮ膜１１８によって覆われる。
【００９７】次に、半導体基板１０１の加熱温度を４０
０℃程度に保ったまま、真空チャンバ内にＳｉＨ4 を５
ｓｃｃｍ、Ｈ2 を１０００ｓｃｃｍ導入すると共に、真
空チャンバ内の圧力を１３３Ｐａ程度に制御する。そし
て、半導体基板１０１をこの状態で２０秒間保持する
と、図１４に示すように、第１段階として、第１のＴｉ
Ｎ膜１１８中にＳｉＨ4 が拡散することにより、第１の
ＴｉＮ膜１１８の表面部に厚さ２ｎｍ程度の第１のＴｉ
ＳｉＮ層１１９が生成される。続いて、第２段階とし
て、第１のＴｉＳｉＮ層１１９の上に厚さ１ｎｍ程度の
Ｓｉ層１２０が堆積される。
【００９８】次に、半導体基板１０１の加熱温度を４０
０℃程度に保ったまま、真空チャンバ内にＨｅで希釈し
たＴＤＭＡＴを導入する。このとき、真空チャンバ内の
ＴＤＭＡＴ分圧が約０．６６５Ｐａになるように、ＴＤ
ＭＡＴを導入する条件又は真空チャンバ内の圧力等を調
整する。そして、半導体基板１０１をこの状態で１０秒
間保持すると、第１段階として、Ｓｉ層１２０中のＳｉ
原子とＴＤＭＡＴとが反応して、図１５に示すように、
厚さ２ｎｍ程度の第２のＴｉＳｉＮ層１２１が生成され
る。続いて、第２段階として、第２のＴｉＳｉＮ層１２
１の上に厚さ３ｎｍ程度の第２のＴｉＮ膜１２２が成膜
される。
【００９９】次に、図１６に示すように、第２のＴｉＮ
膜１２２の上に、例えば物理的気相成長法により第１の
Ｃｕ膜１１３を成膜した後、第１のＣｕ膜１１３の上
に、例えばメッキ法により第２のＣｕ膜１１４を成膜
し、それによってビアホール１０６及び配線溝１０７を
埋め込む。
【０１００】最後に、図１７に示すように、第１のＴｉ
Ｎ膜１１８、第１のＴｉＳｉＮ層１１９、第２のＴｉＳ
ｉＮ層１２１、第２のＴｉＮ膜１２２、第１のＣｕ膜１
１３及び第２のＣｕ膜１１４のそれぞれにおける配線溝
１０７の外側の部分をＣＭＰ法により除去する。これに
より、ビアホール１０６及び配線溝１０７に埋め込まれ
た第１のＴｉＮ膜１１８、第１のＴｉＳｉＮ層１１９、
第２のＴｉＳｉＮ層１２１、第２のＴｉＮ膜１２２、第
１のＣｕ膜１１３及び第２のＣｕ膜１１４から構成され
る上層配線１２３が形成される。
【０１０１】第２の実施形態によると、従来技術におけ
る第１の問題点（図２７参照）、つまり高温下で長時間
にわたって半導体装置を使用すると、下層配線と上層配
線との間の接続抵抗が増大してしまうという現象を防止
することができる。その理由は以下の通りである。すな
わち、第２の実施形態においては、下層配線１０２にお
けるビアホール１０６内の第１のＴｉＮ膜１１８と接す
る部分はＣｕＳｉｘ層１１７である。言い換えると、下
層配線１０２を構成するＣｕ膜と第１のＴｉＮ膜１１８
との間にＣｕＳｉｘ層１１７が介在している。ところ
で、ビアホール１０６を形成するためのドライエッチン
グ時に下層配線１０２を構成するＣｕ膜に打ち込まれた
酸素原子は、該Ｃｕ膜中の結晶粒界を移動する。一方、
Ｃｕ膜と第１のＴｉＮ膜１１８との間にＣｕ膜と結晶構
造の異なるＣｕＳｉｘ層１１７が介在すると、Ｃｕ膜中
の結晶粒界は第１のＴｉＮ膜１１８に到達することなく
終端される。このため、下層配線１０２を構成するＣｕ
膜に打ち込まれた酸素原子が第１のＴｉＮ膜１１８に到
達することを防止できるので、第１のＴｉＮ膜１１８に
おける下層配線１０２との接続部分に高抵抗の酸化チタ
ン（ＴｉＯｘ）層が生成されることがない。従って、半
導体装置を高温下で長時間にわたって使用した場合にも
下層配線１０２と上層配線１２３との間の接続抵抗が増
大する事態を回避でき、それによって半導体装置の動作
速度の低下を防止できる。
【０１０２】また、第２の実施形態によると、従来技術
における第２の問題点（図２８参照）、つまり高温下で
長時間にわたって半導体装置を使用すると、隣り合うビ
ア又は配線同士の間におけるリーク電流が増大してしま
うという現象を防止することができる。その理由は以下
の通りである。すなわち、第２の実施形態においては、
ビアホール１０６及び配線溝１０７のそれぞれの壁面は
第１のＴｉＮ膜１１８を介して第１及び第２のＴｉＳｉ
Ｎ層１１９及び１２１によって被覆されている。ところ
で、ＴｉＳｉＮ層に含まれるＳｉは、Ｃｕ原子との反応
性が極めて低いＳｉ−Ｎ結合を有しているため、ＴｉＳ
ｉＮ層はＴｉＮ膜よりもＣｕ原子の拡散を防止する能力
が高い。このため、第１のＣｕ膜１１３及び第２のＣｕ
膜１１４を構成するＣｕ原子が第１のＳｉＯ2 膜１０３
及びＳｉＯＦ膜１１６に到達しにくくなるので、第１の
ＳｉＯ2 膜１０３及びＳｉＯＦ膜１１６に含まれるＣｕ
原子の濃度が低下する。従って、半導体装置を高温下で
長時間にわたって使用した場合にも、隣り合うビア又は
配線（つまり上層配線１２３）同士の間におけるリーク
電流が増大する事態を回避でき、それによって半導体装
置の動作不良を防止できる。
【０１０３】さらに、第２の実施形態によると、第１の
ＴｉＮ膜１１８の表面と接するように第１のＴｉＳｉＮ
層１１９及び第２のＴｉＳｉＮ層１２１が成膜されてい
ると共に第２のＴｉＳｉＮ層１２１の表面と接するよう
に第２のＴｉＮ膜１２２が成膜されている構造によって
リーク電流の増大を防止する効果がより一層向上する。
この効果を裏付ける実験結果を図１８に示す。図１８
は、ＴｉＳｉＮ層とＴｉＮ膜との積層構造（合計の厚さ
１０ｎｍ）、及びＴｉＮ膜とＴｉＳｉＮ層とＴｉＮ膜と
の積層構造（合計の厚さ１０ｎｍ）のそれぞれを用いた
場合に、Ｃｕ原子の拡散によりリーク電流が増大して半
導体装置に動作不良が発生するまでの時間を比較した結
果を示している。図１８に示すように、ＴｉＮ膜とＴｉ
ＳｉＮ層とＴｉＮ膜との積層構造を用いた場合の方が、
半導体装置に動作不良が発生するまでの時間が長くなっ
ている。これは、ＴｉＮ膜とＴｉＳｉＮ層とＴｉＮ膜と
の積層構造がＣｕ原子の拡散防止にさらに有効であるこ
とを意味している。
【０１０４】また、第２の実施形態によると、従来技術
における第３の問題点（図２９参照）、つまりビアホー
ル又は配線溝の壁面へのＣｕの付着により、ビア又は配
線同士の間で意図せぬ導通が引き起こされて半導体装置
の歩留まりが著しく低下するという現象を防止すること
ができる。その理由は以下の通りである。すなわち、第
２の実施形態においては、下層配線１０２におけるビア
ホール１０６に露出する部分にビアホール１０６の形成
時に生成されるＣｕＯｘ層１０８の除去、つまりビアホ
ール１０６の底部の清浄化を、半導体基板１０１を減圧
下において高温状態で保持する方法、及び、下層配線１
０２におけるビアホール１０６に露出する部分のＣｕ原
子をＳｉＨ4 と反応させてＣｕＳｉｘ層１１７を形成す
る方法を用いて実施している。言い換えると、ビアホー
ル１０６の底部の清浄化を、従来のスパッタエッチング
法に代えて化学的な方法のみによって行なえる。このた
め、下層配線１０２に含まれるＣｕ原子が飛散してビア
ホール１０６又は配線溝１０７の壁面に付着した後に第
１のＳｉＯ2 膜１０３又はＳｉＯＦ膜１１６に到達する
事態を回避できる。従って、隣り合う上層配線１２３同
士の間で意図せぬ導通が引き起こされることがないの
で、半導体装置の歩留まりの低下を防止できる。
【０１０５】また、第２の実施形態によると、従来技術
における第４の問題点（図３０参照）、つまりＴｉＮ膜
及びＣｕ膜のそれぞれにおける配線溝の外側の部分をＣ
ＭＰ法により除去する際に、配線溝が設けられた層間絶
縁膜とＴｉＮ膜との界面で剥離が発生して半導体装置の
歩留まりが著しく低下するという現象を防止することが
できる。その理由は以下の通りである。すなわち、第２
の実施形態においては、層間絶縁膜としてＳｉＯＦ膜１
１６を用いているため、ＳｉＯＦ膜１１６の表面と接す
るようにＴｉＮ膜が堆積されていても、ＳｉＯ2 膜とＴ
ｉＮ膜とが接している場合のような密着性の低下は生じ
ないので、ＣＭＰ法を適用する際に剥離が発生しない。
また、層間絶縁膜の上に第１のＴｉＮ膜１１８を介して
Ｓｉ層１２０を堆積するため、層間絶縁膜がＳｉ層との
密着性が悪い特定の種類の絶縁膜、例えばＳｉＯＦ膜等
であっても、該層間絶縁膜とＳｉ層とが直接接すること
がない。このため、第１のＴｉＮ膜１１８、第１及び第
２のＣｕ膜１１３及び１１４等における配線溝１０７の
外側の部分を例えばＣＭＰ法により除去して上層配線１
２３を形成するときに、半導体基板１０１上の積層配線
構造が破壊される事態を阻止でき、それにより半導体装
置の歩留まりの低下を防止できる。
【０１０６】尚、第２の実施形態において、ＣｕＳｉｘ
層１１７の厚さは、０．５ｎｍ以上且つ２０ｎｍ以下に
設定されることが好ましい。その理由は、ＣｕＳｉｘ層
１１７の厚さが０．５ｎｍより小さくなると、酸素原子
の移動を阻止する能力が十分でなくなるからであり、ま
た、ＣｕＳｉｘ層１１７の厚さが２０ｎｍよりも大きく
なると、ＣｕＳｉｘ層１１７自体の比抵抗に起因して下
層配線１０２と上層配線１２３との間の接続抵抗が増大
するからである。
【０１０７】また、第２の実施形態において、第１のＴ
ｉＳｉＮ層１１９及び第２のＴｉＳｉＮ層１２１の厚さ
の合計は、０．５ｎｍ以上且つ１０ｎｍ以下に設定され
ることが好ましい。その理由は、該厚さの合計が０．５
ｎｍより小さくなると、Ｃｕ原子の拡散を防止する能力
が十分でなくなるからであり、また、該厚さの合計が１
０ｎｍより大きくなると、ビアホール１０６及び配線溝
１０７に埋め込まれる第１及び第２のＣｕ膜１１３及び
１１４の膜厚が減少して上層配線１２３の抵抗が増大す
るからである。また、同様の理由から、第１のＴｉＮ膜
１１８及び第２のＴｉＮ膜１２２の厚さの合計も、０．
５ｎｍ以上且つ１０ｎｍ以下に設定されることが好まし
く、さらに、第１のＴｉＳｉＮ層１１９、第２のＴｉＳ
ｉＮ層１２１、第１のＴｉＮ膜１１８及び第２のＴｉＮ
膜１２２の厚さの合計については１ｎｍ以上且つ２０ｎ
ｍ以下に設定されることが好ましい。
【０１０８】また、第２の実施形態において、半導体基
板１０１を減圧下において加熱した状態で保持する工程
（図１１参照）は、ビアホール１０６の底部に生成され
たＣｕＯｘ層１０８を分解させることによってＣｕＳｉ
ｘ層１１７の均一な生成を促進するために実施されるも
のであって、ＣｕＯｘ層１０８の厚さが十分に小さけれ
ば該工程を省略してもよい。また、該工程は、真空チャ
ンバ内のＯ2 分圧が１．３３×１０-4Ｐａ程度以下の状
態で実施されることが好ましい。その理由は、Ｏ2 分圧
が１．３３×１０-4Ｐａ程度よりも大きくなると、Ｃｕ
Ｏｘ層１０８が分解される速度よりも、下層配線１０２
を構成するＣｕ膜の表面がＯ2 によって酸化される速度
の方が大きくなるため、該Ｃｕ膜の表面を清浄化できな
くなるからである。また、該工程において半導体基板１
０１を加熱する温度については３００℃程度以上に設定
されることが好ましい。その理由は、半導体基板１０１
を加熱する温度が３００℃程度よりも低く設定される
と、ＣｕＯｘ層１０８が分解される速度が大きく低下
し、その結果、下層配線１０２を構成するＣｕ膜の表面
を清浄化できなくなるからである。また、該工程におい
て半導体基板１０１を加熱した状態で保持する時間につ
いては３秒程度以上に設定されることが好ましい。その
理由は、ＣｕＯｘ層１０８が分解して下層配線１０２に
清浄なＣｕ膜の表面が現れるためには少なくとも３秒程
度の基板加熱時間を要するからである。
【０１０９】また、第２の実施形態において、真空チャ
ンバ内にＳｉＨ4 を導入することによってＣｕＳｉｘ層
１１７の生成を行なう工程（図１２参照）においては、
半導体基板１０１の加熱温度を３５０℃以下に設定する
ことが好ましい。その理由は、半導体基板１０１の加熱
温度を３５０℃よりも高く設定すると、ＳｉＨ4 の表面
分解反応の速度が著しく増大するために、ＳｉＯＦ膜１
１６の表面にＳｉ層が堆積されてしまうからである。ま
た、該工程においては、真空チャンバ内のＳｉＨ4 分圧
をＰ（Ｐａ）、ＳｉＨ4 を真空チャンバに導入する時間
をｔ（秒）とした場合、Ｐとｔとの積Ｐ・ｔが６．６５
×１０-2Ｐａ・秒程度以上且つ３．３３×１０2 Ｐａ・
秒程度以下になるようにＰ及びｔを設定することが好ま
しい。その理由は、Ｐ・ｔの値が６．６５×１０-2Ｐａ
・秒程度よりも小さくなると、ＣｕＳｉｘ層１１７の厚
さが小さくなって、酸素原子の移動を阻止する能力が不
十分になるからであり、Ｐ・ｔの値が３．３３×１０2
Ｐａ・秒程度よりも大きくなると、ＣｕＳｉｘ層１１７
の厚さが過剰となって、ＣｕＳｉｘ層１１７自体の比抵
抗に起因して下層配線１０２と上層配線１２３との間の
接続抵抗が増大するからである。
【０１１０】また、第２の実施形態において、真空チャ
ンバ内にＳｉＨ4 を導入することによって第１のＴｉＳ
ｉＮ層１１９の生成及びＳｉ層１２０の堆積を行なう工
程（図１４参照）においては、半導体基板１０１の加熱
温度を３５０℃以上に設定することが好ましい。その理
由は、半導体基板１０１の加熱温度を３５０℃よりも低
く設定すると、第１のＴｉＮ膜１１８中にＳｉＨ4 が拡
散する速度が低下して第１のＴｉＳｉＮ層１１９が生成
されなくなるからであり、また、ＳｉＨ4 の表面分解反
応の速度が著しく低下してＳｉ層１２０が堆積されなく
なるからである。また、該工程においては、真空チャン
バ内のＳｉＨ4 分圧をＰ（Ｐａ）、ＳｉＨ4 を真空チャ
ンバに導入する時間をｔ（秒）とした場合、Ｐとｔとの
積Ｐ・ｔが１．３３×１０-2Ｐａ・秒程度以上になるよ
うにＰ及びｔを設定することが好ましい。その理由は、
Ｐ・ｔの値が１．３３×１０-2Ｐａ・秒程度よりも小さ
くなると、第１のＴｉＳｉＮ層１１９及びＳｉ層１２０
のそれぞれの厚さが不十分となり、その結果、第１のＴ
ｉＳｉＮ層１１９及び第２のＴｉＳｉＮ層１２１の厚さ
の合計が、Ｃｕ原子の拡散を防止するためには不十分に
なるからである。
【０１１１】また、第２の実施形態において、真空チャ
ンバ内にＴＤＭＡＴを導入することによって第２のＴｉ
ＳｉＮ層１２１の生成及び第２のＴｉＮ膜１２２の堆積
を行なう工程（図１５参照）で、Ｓｉ層１２０中のＳｉ
原子とＴＤＭＡＴとを反応させることによりＳｉ層１２
０を全て第２のＴｉＳｉＮ層１２１に置換したが、これ
に代えて、Ｓｉ層１２０が部分的に残存するように第２
のＴｉＳｉＮ層１２１を生成してもよい。
【０１１２】（第３の実施形態）以下、本発明の第３の
実施形態に係る半導体装置及びその製造方法について図
面を参照しながら説明する。
【０１１３】図１９は第３の実施形態に係る半導体装置
の製造方法の一工程を示す断面図であり、第１の実施形
態における図６に示す工程と対応する。尚、図１９にお
いて、図１〜図７に示す第１の実施形態と同一の部材に
は同一の符号を付すことにより説明を省略する。
【０１１４】第１及び第２の実施形態においては、いず
れも、下層配線におけるビアホールと接続する部分にＣ
ｕＳｉｘ（ｘ＞０））層を生成した。しかしながら、第
３の実施形態においては、下層配線におけるビアホール
と接続する部分にＣｕＳｉｘ層の生成を行なわない。
【０１１５】具体的には、第３の実施形態が第１の実施
形態と異なっている点は、図１９に示すように、半導体
基板１０１の表面にＣｕ膜以外の導電膜、例えばタング
ステン（Ｗ）膜よりなる下層配線１２４が形成されてい
ることである。この場合、ビアホール１０６の形成時点
でビアホール１０６の底部に露出しているのはＣｕ膜で
はなくＷ膜であるので、ビアホール１０６の形成後に真
空チャンバ（図示省略）内で半導体基板１０１をＳｉＨ
4 に暴露しても下層配線１２４にＣｕＳｉｘ層は生成さ
れない。しかしながら、第１のＳｉＯ2 膜１０３、Ｓｉ
3Ｎ4膜１０４及び第２のＳｉＯ2 膜１０５のそれぞれの
表面にはＳｉ層１１０が堆積され、その後、Ｓｉ層１１
０の一部はＴＤＭＡＴと反応してＴｉＳｉＮ層１１１が
生成される。
【０１１６】すなわち、第３の実施形態によると、第１
の実施形態と同様に、ビアホール１０６及び配線溝１０
７のそれぞれの壁面はＴｉＳｉＮ層１１１によって被覆
されているため、第１のＣｕ膜１１３及び第２のＣｕ膜
１１４を構成するＣｕ原子が第１のＳｉＯ2 膜１０３及
び第２のＳｉＯ2 膜１０５へ拡散する事態を効果的に防
止できる。
【０１１７】また、第３の実施形態によると、第１の実
施形態と同様に、配線溝１０７が設けられた第２のＳｉ
Ｏ2 膜１０５とＴｉＮ膜１１２との間にＳｉ層１１０及
びＴｉＳｉＮ層１１１が介在するため、第２のＳｉＯ2
膜１０５とＴｉＮ膜１１２との間の密着性が向上する。
【０１１８】（第４の実施形態）以下、本発明の第４の
実施形態に係る半導体装置及びその製造方法について図
面を参照しながら説明する。
【０１１９】図２０は第４の実施形態に係る半導体装置
の製造方法の一工程を示す断面図であり、第１の実施形
態における図６に示す工程と対応する。尚、図２０にお
いて、図１〜図７に示す第１の実施形態と同一の部材に
は同一の符号を付すことにより説明を省略する。
【０１２０】第１〜第３の実施形態においては、いずれ
も、ビアホール１０６及び配線溝１０７の埋め込みにＣ
ｕ膜を使用した。しかしながら、第４の実施形態におい
ては、ビアホール１０６及び配線溝１０７の埋め込みに
Ｃｕ膜以外の導電膜、例えばＷ膜を使用する。
【０１２１】具体的には、第４の実施形態が第１の実施
形態と異なっている点は、図２０に示すように、ビアホ
ール１０６及び配線溝１０７を含む第２のＳｉＯ2 膜１
０５の上にバリアメタル膜として形成されたＴｉＮ膜１
１２の上に、Ｗ膜１２５が、ビアホール１０６及び配線
溝１０７のそれぞれが完全に埋まるように形成されてい
ることである。
【０１２２】ところで、第４の実施形態においては、Ｗ
原子がＳｉＯ2 膜の内部で可動イオンを形成しないた
め、Ｗ膜１２５から第１のＳｉＯ2 膜１０３又は第２の
ＳｉＯ 2 膜１０５の内部にＷ原子が拡散する現象につい
ての対策は重要ではない。
【０１２３】一方、第４の実施形態においては、ＴｉＮ
膜１１２及びＷ膜１２５等における配線溝１０７の外側
の部分を例えばＣＭＰ法により除去して上層配線を形成
するときに、第２のＳｉＯ2 膜１０５とＴｉＮ膜１１２
との界面で剥離が発生する事態を回避するために、第１
の実施形態と同様に、第２のＳｉＯ2 膜１０５とＴｉＮ
膜１１２との間にＳｉ層１１０及びＴｉＳｉＮ層１１１
を介在させ、それにより第２のＳｉＯ2 膜１０５とＴｉ
Ｎ膜１１２との間の密着性を向上させている。
【０１２４】また、第４の実施形態によると、Ｃｕ膜を
使用して下層配線１０２を形成しているので、第１の実
施形態と同様に、下層配線１０２におけるビアホール１
０６内のＴｉＮ膜１１２と接する部分にＣｕＳｉｘ層１
０９を生成しておくことによって、下層配線１０２を構
成するＣｕ膜にビアホール１０６の形成時に打ち込まれ
た酸素原子がＴｉＮ膜１１２に到達して例えばＴｉＯ2
層が生成される事態を防止している。
【０１２５】以上、４つの実施形態について本発明を説
明してきたが、本発明はこれらの実施形態に限定される
ものではない。
【０１２６】例えば、第１〜第４の実施形態において
は、ビアホール及び配線溝を連続して形成した後に、こ
れらの内部をＣｕ膜等により埋め込む「デュアルダマシ
ン法」と呼ばれる方法を適用しているが、これに代え
て、ビアホール及び配線溝のうちのいずれか一方を形成
した後にその内部をＣｕ膜等により埋め込む「シングル
ダマシン法」と呼ばれる方法を適用してもよい。
【０１２７】また、第１〜第４の実施形態においては、
層間絶縁膜としてＳｉＯ2 膜、Ｓｉ 3Ｎ4膜又はＳｉＯＦ
膜を使用しているが、これに代えて、或いは、これに加
えて、絶縁性を有する有機化合物膜等の他の膜を使用し
てもよい。
【０１２８】また、第１〜第４の実施形態においては、
ＣｕＳｉｘ層の生成又はＳｉ層の堆積にＳｉＨ4 を使用
しているが、これに代えて、他のシリコン化合物、例え
ばジシラン（Ｓｉ2Ｈ4）又はトリシラン（Ｓｉ3Ｈ8）等
を使用してもよい。
【０１２９】また、第１〜第４の実施形態においては、
半導体基板の表面をシリコン化合物に暴露する方法を用
いてＣｕＳｉｘ層の生成又はＳｉ層の堆積を行なってい
るが、これに代えて、半導体基板の表面にＳｉ原子を効
率よく供給する他の方法、例えば半導体基板の表面を、
Ｓｉを含むラジカル又はイオンに暴露する方法を用いて
もよい。
【０１３０】また、第１〜第４の実施形態においては、
バリアメタル膜としてＴｉＮ膜（例えば第２の実施形態
でＳｉＯＦ膜１１６の表面に成膜される第１のＴｉＮ膜
１１８）を用いているが、これに代えて、他のいわゆる
高融点金属膜、例えばタンタル（Ｔａ）膜、窒化タンタ
ル（ＴａＮ）膜又は窒化タングステン（ＷＮ）膜等を用
いてもよい。
【０１３１】また、第１〜第４の実施形態においては、
ＴｉＮ膜の成膜にＴＤＭＡＴを使用しているが、これに
代えて、Ｔｉを含む他の化合物、例えばテトラキスジエ
チルアミノチタン（ＴＤＥＡＴ）又はテトラキスメチル
エチルアミノチタン（ＴＭＥＡＴ）等を用いてもよい。
【０１３２】また、第１〜第４の実施形態においては、
配線用金属膜としてＣｕ膜を使用しているが、これに代
えて、銅合金膜、又はＣｕ膜を含む積層膜等を使用して
もよい。
【０１３３】その他、本発明の趣旨を逸脱しない範囲
で、前述の各実施形態を様々に変形して適用できること
は言うまでもない。
【０１３４】
【発明の効果】本発明によると、下層配線におけるビア
ホール内の金属膜と接する部分はケイ化銅層であるた
め、下層配線を構成する銅膜にビアホール形成時に打ち
込まれた酸素原子が、ビアホール内の金属膜に到達して
高抵抗の酸化層が生成されることを防止できる。このた
め、半導体装置を高温下で長時間にわたって使用した場
合にも下層配線と上層配線との間の接続抵抗が増大する
事態を回避でき、それによって半導体装置の動作速度の
低下を防止できる。
【０１３５】また、本発明によると、絶縁膜と、該絶縁
膜に形成された凹部に埋め込まれた配線用銅膜との間
に、ケイ化窒化チタン層と窒化チタン膜との積層構造、
又は窒化チタン膜とケイ化窒化チタン層と窒化チタン膜
との積層構造が形成されているため、配線用銅膜に含ま
れる銅原子が絶縁膜に到達しにくくなる。このため、絶
縁膜中の銅原子の濃度が低下するので、半導体装置を高
温下で長時間にわたって使用した場合にも、隣り合うビ
ア又は配線同士の間におけるリーク電流が増大する事態
を回避でき、それによって半導体装置の動作不良を防止
できる。
【０１３６】また、本発明によると、ビアホール底部の
清浄化を、従来のスパッタエッチング法に代えて、ケイ
化銅層形成という化学的な方法によって行なえるため、
下層配線に含まれる銅原子が飛散してビアホールの壁面
に付着した後に絶縁膜に到達する事態を回避できる。従
って、隣り合うビア同士の間で意図せぬ導通が引き起こ
されることがないので、半導体装置の歩留まりの低下を
防止できる。
【０１３７】また、本発明によると、凹部が設けられた
絶縁膜と窒化チタン膜との間にシリコン層及びケイ化窒
化チタン層が介在するため、絶縁膜が例えばＳｉＯ2 膜
等である場合、絶縁膜と窒化チタン膜とが直接接する場
合と比べて、絶縁膜と窒化チタン膜との間の密着性が向
上する。このため、窒化チタン膜及び配線用金属膜等に
おける凹部の外側の部分を例えば化学機械研磨法により
除去してビア又は配線を形成するときに、絶縁膜と窒化
チタン膜との界面で剥離が発生して基板上の積層配線構
造が破壊される事態を阻止でき、それにより半導体装置
の歩留まりの低下を防止できる。
【図面の簡単な説明】
【図１】本発明の第１の実施形態に係る半導体装置の製
造方法の一工程を示す断面図である。
【図２】本発明の第１の実施形態に係る半導体装置の製
造方法の一工程を示す断面図である。
【図３】本発明の第１の実施形態に係る半導体装置の製
造方法の一工程を示す断面図である。
【図４】本発明の第１の実施形態に係る半導体装置の製
造方法の一工程を示す断面図である。
【図５】本発明の第１の実施形態に係る半導体装置の製
造方法の一工程を示す断面図である。
【図６】本発明の第１の実施形態に係る半導体装置の製
造方法の一工程を示す断面図である。
【図７】本発明の第１の実施形態に係る半導体装置の製
造方法の一工程を示す断面図である。
【図８】ＴｉＮ膜のみの単層構造、ＴｉＳｉＮ層とＴｉ
Ｎ膜との積層構造、及びＴｉＳｉＮ層のみの単層構造の
それぞれを用いた場合に、Ｃｕ原子の拡散によりリーク
電流が増大して半導体装置に動作不良が発生するまでの
時間を比較した結果を示す図である。
【図９】本発明の第２の実施形態に係る半導体装置の製
造方法の一工程を示す断面図である。
【図１０】本発明の第２の実施形態に係る半導体装置の
製造方法の一工程を示す断面図である。
【図１１】本発明の第２の実施形態に係る半導体装置の
製造方法の一工程を示す断面図である。
【図１２】本発明の第２の実施形態に係る半導体装置の
製造方法の一工程を示す断面図である。
【図１３】本発明の第２の実施形態に係る半導体装置の
製造方法の一工程を示す断面図である。
【図１４】本発明の第２の実施形態に係る半導体装置の
製造方法の一工程を示す断面図である。
【図１５】本発明の第２の実施形態に係る半導体装置の
製造方法の一工程を示す断面図である。
【図１６】本発明の第２の実施形態に係る半導体装置の
製造方法の一工程を示す断面図である。
【図１７】本発明の第２の実施形態に係る半導体装置の
製造方法の一工程を示す断面図である。
【図１８】ＴｉＳｉＮ層とＴｉＮ膜との積層構造、及び
ＴｉＮ膜とＴｉＳｉＮ層とＴｉＮ膜との積層構造のそれ
ぞれを用いた場合に、Ｃｕ原子の拡散によりリーク電流
が増大して半導体装置に動作不良が発生するまでの時間
を比較した結果を示す図である。
【図１９】本発明の第３の実施形態に係る半導体装置の
製造方法の一工程を示す断面図である。
【図２０】本発明の第４の実施形態に係る半導体装置の
製造方法の一工程を示す断面図である。
【図２１】従来の半導体装置の製造方法の一工程を示す
断面図である。
【図２２】従来の半導体装置の製造方法の一工程を示す
断面図である。
【図２３】従来の半導体装置の製造方法の一工程を示す
断面図である。
【図２４】従来の半導体装置の製造方法の一工程を示す
断面図である。
【図２５】従来の半導体装置の製造方法の一工程を示す
断面図である。
【図２６】従来の半導体装置の製造方法の一工程を示す
断面図である。
【図２７】従来技術の問題点を説明するための図であ
る。
【図２８】従来技術の問題点を説明するための図であ
る。
【図２９】従来技術の問題点を説明するための図であ
る。
【図３０】従来技術の問題点を説明するための図であ
る。
【符号の説明】
１０１ 半導体基板 １０２ 下層配線 １０３ 第１のＳｉＯ2 膜 １０４ Ｓｉ3Ｎ4膜１０４膜 １０５ 第２のＳｉＯ2 膜 １０６ ビアホール １０７ 配線溝 １０８ ＣｕＯｘ層 １０９ ＣｕＳｉｘ層 １１０ Ｓｉ層 １１１ ＴｉＳｉＮ層 １１２ ＴｉＮ膜 １１３ 第１のＣｕ膜 １１４ 第２のＣｕ膜 １１５ 上層配線 １１６ ＳｉＯＦ膜 １１７ ＣｕＳｉｘ層 １１８ 第１のＴｉＮ膜 １１９ 第１のＴｉＳｉＮ層 １２０ Ｓｉ層 １２１ 第２のＴｉＳｉＮ層 １２２ 第２のＴｉＮ膜 １２３ 上層配線 １２４ 下層配線 １２５ Ｗ膜
───────────────────────────────────────────────────── フロントページの続き Ｆターム(参考） 5F033 HH03 HH11 HH12 HH19 HH21 HH27 HH32 HH33 HH34 JJ03 JJ11 JJ12 JJ19 JJ21 JJ27 JJ32 JJ33 JJ34 KK11 KK12 KK19 KK25 MM01 MM02 MM12 MM13 NN06 NN07 PP02 PP03 PP06 PP14 PP27 PP28 QQ09 QQ10 QQ11 QQ48 QQ73 QQ85 QQ92 QQ94 QQ98 RR04 RR06 RR11 RR21 SS15 TT02 TT04 WW00 WW02 WW05 XX09 XX12 XX28

Claims (23)

    【特許請求の範囲】
  1. 【請求項１】 半導体基板の上に形成されており、銅又
    は銅合金よりなる下層配線と、 前記下層配線の上に堆積されており、前記下層配線に達
    するビアホールが設けられた絶縁膜と、 前記ビアホールの内部に堆積された金属膜とを備え、 前記下層配線における前記金属膜と接する部分はケイ化
    銅層であることを特徴とする半導体装置。
  2. 【請求項２】 前記ケイ化銅層の厚さは０．５ｎｍ以上
    且つ２０ｎｍ以下であることを特徴とする請求項１に記
    載の半導体装置。
  3. 【請求項３】 前記金属膜は窒化チタン膜であることを
    特徴とする請求項１又は２に記載の半導体装置。
  4. 【請求項４】 半導体基板の上に堆積されており、凹部
    が設けられた絶縁膜と、 前記凹部に埋め込まれており、銅又は銅合金よりなる配
    線用金属膜とを備え、 前記絶縁膜と前記配線用金属膜との間に前記絶縁膜側か
    らケイ化窒化チタン層及び窒化チタン膜が順次設けられ
    ていることを特徴とする半導体装置。
  5. 【請求項５】 前記ケイ化窒化チタン層の厚さは０．５
    ｎｍ以上且つ１０ｎｍ以下であることを特徴とする請求
    項４に記載の半導体装置。
  6. 【請求項６】 前記窒化チタン膜の厚さは０．５ｎｍ以
    上且つ１０ｎｍ以下であることを特徴とする請求項４又
    は５に記載の半導体装置。
  7. 【請求項７】 半導体基板の上に堆積されており、凹部
    が設けられた絶縁膜と、 前記凹部に埋め込まれており、銅又は銅合金よりなる配
    線用金属膜とを備え、 前記絶縁膜と前記配線用金属膜との間に前記絶縁膜側か
    ら金属膜、ケイ化窒化チタン層及び窒化チタン膜が順次
    設けられていることを特徴とする半導体装置。
  8. 【請求項８】 前記金属膜は他の窒化チタン膜であるこ
    とを特徴とする請求項７に記載の半導体装置。
  9. 【請求項９】 前記ケイ化窒化チタン層の厚さは０．５
    ｎｍ以上且つ１０ｎｍ以下であることを特徴とする請求
    項７又は８に記載の半導体装置。
  10. 【請求項１０】 前記窒化チタン膜の厚さは０．５ｎｍ
    以上且つ１０ｎｍ以下であることを特徴とする請求項７
    〜９のいずれか１項に記載の半導体装置。
  11. 【請求項１１】 半導体基板の上に銅又は銅合金よりな
    る下層配線を形成する工程と、 前記下層配線の上に、前記下層配線に達するビアホール
    を有する絶縁膜を形成する工程と、 前記下層配線における前記ビアホールに露出する部分に
    ケイ化銅層を形成する工程と、 前記ビアホールの内部における前記ケイ化銅層の上に金
    属膜を堆積する工程とを備えていることを特徴とする半
    導体装置の製造方法。
  12. 【請求項１２】 前記ケイ化銅層を形成する工程は、前
    記下層配線における前記ビアホールに露出する部分をシ
    ランに暴露する工程を含むことを特徴とする請求項１１
    に記載の半導体装置の製造方法。
  13. 【請求項１３】 前記シランに暴露する工程は、前記半
    導体基板を加熱する温度を３５０℃以上に設定すると共
    に、前記シランの分圧と前記シランに暴露する時間との
    積を６．６５×１０Ｐａ・秒程度以下に設定する工程を
    含むことを特徴とする請求項１２に記載の半導体装置の
    製造方法。
  14. 【請求項１４】 前記シランに暴露する工程は、前記半
    導体基板を加熱する温度を３５０℃以下に設定すると共
    に、前記シランの分圧と前記シランに暴露する時間との
    積を６．６５×１０-2Ｐａ・秒程度以上且つ３．３３×
    １０2 Ｐａ・秒程度以下に設定する工程を含むことを特
    徴とする請求項１２に記載の半導体装置の製造方法。
  15. 【請求項１５】 前記ケイ化銅層を形成する工程は、前
    記シランに暴露する工程よりも前に、減圧下で前記半導
    体基板を加熱する工程をさらに含むことを特徴とする請
    求項１２〜１４のいずれか１項に記載の半導体装置の製
    造方法。
  16. 【請求項１６】 前記半導体基板を加熱する工程は、酸
    素の分圧を１．３３×１０-4Ｐａ程度以下に設定すると
    共に、前記半導体基板を加熱する温度及び時間をそれぞ
    れ３００℃程度以上及び３秒程度以上に設定する工程を
    含むことを特徴とする請求項１５に記載の半導体装置の
    製造方法。
  17. 【請求項１７】 半導体基板の上に、凹部を有する絶縁
    膜を形成する工程と、 前記絶縁膜の上に前記凹部が途中まで埋まるようにシリ
    コン層及び窒化チタン膜を順次堆積する工程と、 前記窒化チタン膜の上に前記凹部が完全に埋まるように
    銅又は銅合金よりなる配線用金属膜を堆積する工程とを
    備え、 前記窒化チタン膜は、チタンを含む化合物を用いた化学
    的気相成長法により堆積されることを特徴とする半導体
    装置の製造方法。
  18. 【請求項１８】 前記シリコン層は、前記凹部の内部を
    含む前記絶縁膜の表面をシランに暴露することにより堆
    積されることを特徴とする請求項１７に記載の半導体装
    置の製造方法。
  19. 【請求項１９】 前記シランに暴露するときに、前記半
    導体基板を加熱する温度を３５０℃以上に設定すると共
    に、前記シランの分圧と前記シランに暴露する時間との
    積を１．３３×１０-2Ｐａ・秒程度以上に設定すること
    を特徴とする請求項１８に記載の半導体装置の製造方
    法。
  20. 【請求項２０】 半導体基板の上に、凹部を有する絶縁
    膜を形成する工程と、 前記絶縁膜の上に前記凹部が途中まで埋まるように金属
    膜、シリコン層及び窒化チタン膜を順次堆積する工程
    と、 前記窒化チタン膜の上に前記凹部が完全に埋まるように
    銅又は銅合金よりなる配線用金属膜を堆積する工程とを
    備え、 前記窒化チタン膜は、チタンを含む化合物を用いた化学
    的気相成長法により堆積されることを特徴とする半導体
    装置の製造方法。
  21. 【請求項２１】 前記金属膜は他の窒化チタン膜である
    ことを特徴とする請求項２０に記載の半導体装置。
  22. 【請求項２２】 前記シリコン層は、前記凹部の内部を
    含む前記金属膜の表面をシランに暴露することにより堆
    積されることを特徴とする請求項２０又は２１に記載の
    半導体装置の製造方法。
  23. 【請求項２３】 前記シランに暴露するときに、前記半
    導体基板を加熱する温度を３５０℃以上に設定すると共
    に、前記シランの分圧と前記シランに暴露する時間との
    積を１．３３×１０-2Ｐａ・秒程度以上に設定すること
    を特徴とする請求項２２に記載の半導体装置の製造方
    法。
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