JP2002522871A - 論理プロセスに組み入れられたｄｒａｍ用のチップ上でのワード線電圧発生 - Google Patents

論理プロセスに組み入れられたｄｒａｍ用のチップ上でのワード線電圧発生

Info

Publication number
JP2002522871A
JP2002522871A JP2000565540A JP2000565540A JP2002522871A JP 2002522871 A JP2002522871 A JP 2002522871A JP 2000565540 A JP2000565540 A JP 2000565540A JP 2000565540 A JP2000565540 A JP 2000565540A JP 2002522871 A JP2002522871 A JP 2002522871A
Authority
JP
Japan
Prior art keywords
voltage
word line
transistor
positive
supply voltage
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Pending
Application number
JP2000565540A
Other languages
English (en)
Inventor
リュング、ウィンギュ
スー、フ−チェー
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Mosys Inc
Original Assignee
Monolithic System Technology Inc
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Priority claimed from US09/134,488 external-priority patent/US6075720A/en
Application filed by Monolithic System Technology Inc filed Critical Monolithic System Technology Inc
Publication of JP2002522871A publication Critical patent/JP2002522871A/ja
Pending legal-status Critical Current

Links

Classifications

    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C5/00—Details of stores covered by group G11C11/00
    • G11C5/14—Power supply arrangements, e.g. power down, chip selection or deselection, layout of wirings or power grids, or multiple supply levels
    • G11C5/147—Voltage reference generators, voltage or current regulators; Internally lowered supply levels; Compensation for voltage drops
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
    • G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
    • G11C11/34—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices
    • G11C11/40—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors
    • G11C11/401—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming cells needing refreshing or charge regeneration, i.e. dynamic cells
    • G11C11/4063—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing or timing
    • G11C11/407—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing or timing for memory cells of the field-effect type
    • G11C11/4074—Power supply or voltage generation circuits, e.g. bias voltage generators, substrate voltage generators, back-up power, power control circuits
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
    • G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
    • G11C11/34—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices
    • G11C11/40—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors
    • G11C11/401—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming cells needing refreshing or charge regeneration, i.e. dynamic cells
    • G11C11/4063—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing or timing
    • G11C11/407—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing or timing for memory cells of the field-effect type
    • G11C11/408—Address circuits
    • G11C11/4085—Word line control circuits, e.g. word line drivers, - boosters, - pull-up, - pull-down, - precharge
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C8/00—Arrangements for selecting an address in a digital store
    • G11C8/08—Word line control circuits, e.g. drivers, boosters, pull-up circuits, pull-down circuits, precharging circuits, for word lines
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C2207/00—Indexing scheme relating to arrangements for writing information into, or reading information out from, a digital store
    • G11C2207/10—Aspects relating to interfaces of memory device to external buses
    • G11C2207/104—Embedded memory devices, e.g. memories with a processing device on the same die or ASIC memory designs
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L28/00—Passive two-terminal components without a potential-jump or surface barrier for integrated circuits; Details thereof; Multistep manufacturing processes therefor
    • H01L28/40—Capacitors
    • H01L28/60—Electrodes
    • H01L28/82—Electrodes with an enlarged surface, e.g. formed by texturisation
    • H01L28/90—Electrodes with an enlarged surface, e.g. formed by texturisation having vertical extensions
    • H01L28/91—Electrodes with an enlarged surface, e.g. formed by texturisation having vertical extensions made by depositing layers, e.g. by depositing alternating conductive and insulating layers
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B12/00—Dynamic random access memory [DRAM] devices
    • H10B12/01—Manufacture or treatment
    • H10B12/02—Manufacture or treatment for one transistor one-capacitor [1T-1C] memory cells
    • H10B12/03—Making the capacitor or connections thereto
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B12/00—Dynamic random access memory [DRAM] devices
    • H10B12/01—Manufacture or treatment
    • H10B12/02—Manufacture or treatment for one transistor one-capacitor [1T-1C] memory cells
    • H10B12/05—Making the transistor

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Computer Hardware Design (AREA)
  • Power Engineering (AREA)
  • Dram (AREA)
  • Semiconductor Integrated Circuits (AREA)
  • Semiconductor Memories (AREA)

Abstract

(57)【要約】 従来の論理プロセスで製造したDRAMメモリセル（300）及びワード線（303）、CMOSワード線ドライバー（400）を含むメモリシステム。ワード線ドライバー（400）は、正のブースト電圧及び負のブースト電圧をワード線（303）に供給するように制御される。正のブースト電圧発生器（700）が、Vｄｄより高く、Vｄｄにトランジスタの閾値電圧Vｔの絶対値を加えたものより低い正のブースト電圧を供給するように設けられている。同様に、負のブースト電圧発生器（800）が、VｓｓよりVｔ分低い負のブースト電圧を発生するように設けられる。結合回路（600）が、ワード線ドライバー（400）と正或いは負のブースト電圧発生器（700または800）の１つとの間に設けられている。この結合回路（600）によって、ワード線（303）が活性化されるときにのみ、ワード線ドライバー（400）が正或いは負のブーストワード線発生器の選択された１つに接続される。正のブースト電圧発生器（700）には、VｄｄにVｔを加えた電圧より低い電圧に正のブースト電圧を制限する充電ポンプ制御回路（1000）が含まれる。同様に、負のブースト電圧発生器（800）には、VｓｓからVｔを減じた電圧より高い電圧に負のブースト電圧を制限する充電ポンプ制御回路（1100）が含まれる。

Description

【発明の詳細な説明】
【０００１】 関連する出願 本発明は、1998年8月14日に提出されたWingyu Leung及びFu-Chieh Hsuによる
、名称「Memory Cell For DRAM Embedded in Logic」である同時継続出願中の米
国特許出願番号０９／１３４，４８８の一部継続出願である。
【０００２】 背景 発明の属する技術分野 本発明は、ＤＲＡＭ（Dynamic Random Access Memory）に関連する。より詳し
くは、本発明は、従来の論理プロセスで製造したＤＲＡＭに関連する。更に本発
明は、従来の論理プロセスで製造された、或いは組み込まれたDRAMを動作させる
ために、チップ上で正確な電圧を発生させることに関連する。
【０００３】 関連技術 図１Ａは、従来の論理プロセスで製造した従来のDRAMセル１００の模式図であ
る。図１Ｂは、ＤＲＡＭセル１００の断面図である。本明細書では、従来の論理
プロセスとは、一層のみのポリシリコンを用いて、１つのウェル或いは２つのウ
ェル構造のどちらかを設ける半導体製造プロセスと定義する。ＤＲＡＭセル１０
０は、ワード線３に接続されたゲート端子９と、ビット線５に接続されたドレイ
ン端子１７と、ｐチャネルＭＯＳトランジスタ２のゲート１１に接続されたソー
ス端子１８とを有するｐチャネルＭＯＳアクセストランジスタ１からなる。ｐチ
ャネルトランジスタ２は、電荷蓄積コンデンサ（charge storage capacitor）と
して動作するように形成されている。トランジスタ２のソース及ドレイン１９は
、共通に接続されている。トランジスタ２のソース及びドレイン、チャネルは、
固定プレートバイアス電圧Vｐｐがかかるように接続されている。この電圧Vｐｐ は、トランジスタ閾値電圧Vｔより高い電圧分正の供給電圧Vｄｄより高い正のブ
ースト電圧である。
【０００４】 本明細書では、電荷蓄積コンデンサの電極を、アクセストランジスタに接続さ
れたノードと定義し、電荷蓄積コンデンサの反対側の電極を、固定プレートバイ
アス電圧がかかるように接続されたノードと定義する。従って、ＤＲＡＭセル１
００において、トランジスタ２のゲート１１が、電荷蓄積コンデンサの電極とな
り、トランジスタ２のチャネル領域が電荷蓄積コンデンサの反対側の電極となる
。
【０００５】 ＤＲＡＭセル１００のソフトエラー率の感度を改善するために、ｐ形基板８の
中のｎ形ウェル領域１４にセルを形成する。アクセストランジスタ１の閾値下の
リークを最小にするために、ｎ形ウェル１４に電圧Vｐｐのバイアスを（ｎ形接
触領域２１で）かける。しかしながら、このようにウェルにバイアスをかけると
、接合部のリークが増大する。従って、接合部のリークを著しく増加させないで
閾値下のリークを減少させるように、ｎ形ウェル１４のバイアス電圧を選択する
。蓄積コンデンサに電荷が蓄積されているとき、ビット線５が適正な電圧レベル
（即ち、VｄｄまたはVｓｓ）となり、ワード線３が活性化されてアクセストラン
ジスタ1がオンになる。その結果、蓄積コンデンサの電極が充電される。充電量
を最大化するために、ワード線３が、供給電圧Vｓｓからアクセストランジスタ
１の閾値電圧（Vｔｐ）の絶対値を引いた電圧より低い負のブースト電圧Vｂｂと
ならなければならない。
【０００６】 データ保持状態では、ワード線３が供給電圧Vｄｄになって、アクセストラン
ジスタ1がオフとなる。コンデンサの充電量を最大化するために、反対側の電極
に正のブースト電圧Vｐｐのバイアスをかける。プレート電圧Vｐｐは、電荷蓄積
コンデンサであるトランジスタ２の酸化物降伏電圧によって制限される。
【０００７】 DRAMセル１００及びそれから派生したものについては、K. Skjaveland, B. To
wnship, P. Gillinghamによる米国特許第５，６００，５９８号、名称「Memory
Cell and Wordline Driver For Embedded DRAM in ASIC Process」(以降は、"Sk
javeland 他"とする)、及びP. Gillingham, B. Hold, I. Mes, C. O'Connell, P
. Schofield, K. Skjaveland, K. Torrance, T. Wojcicki, H. Chowによる「A 7
68k Embedded DRAM for l.244Gb.s ATM Switch in a 0.8um Logic Process,」、
Digest of ISSCC、1996年、226〜263ページ（以降は、"Gillingham 他"）に記載
されている。Skjaveland 他及びGillinghamh 他はともに、ｐ形基板に形成され
たｎ形ウェルに含まれるメモリセルについて記載している。
【０００８】 図２は、Gillingham 他に記載のワード線ブースト発生器２０２及びワード線
ドライバー回路２０１を含むワード線制御回路２００の模式図である。ワード線
制御回路２００には、ｐチャネルトランジスタ２１１−２１７と、インバータ２
２１−２２９と、NANDゲート２３１−２３２と、NORゲート２４１とが含まれ、
図に示すように接続されている。ワード線ドライバー２０１には、ｐチャネルプ
ルアップトランジスタ２１１が含まれ、それによって関連ワード線が供給電圧V
ｄｄに引き上げられる。ｐチャネルプルダウントランジスタ２１２−２１７は、
ワード線を実質的に負の供給電圧Vｓｓより低い負のブースト電圧（即ち、−１.
５Ｖ）に下げることができるように設けられている。しかしながら、ｐチャネル
プルダウントランジスタは、動作能力が同じサイズのNMOSトランジスタより相当
小さい（約半分）。その結果、Gillinghamh 他のワード線がオンになる速度は、
比較的遅い（>１０ｎｓ）。更に、データ保持状態では、ワード線ドライバー２
０１によって、ワード線のみが供給電圧Vｄｄまで引き上げられる。その結果、
メモリセルのアクセストランジスタの閾値下のリークは、十分に抑制することが
できないかもしれない。
【０００９】 また、ＤＲＡＭセル１００に類似のＤＲＡＭセルを、ｐ形ウェル領域に形成さ
れたｎチャネルトランジスタを用いて形成することができる。メモリセルのアク
セス中に、そのようなｎチャネルＤＲＡＭセルに蓄えられる電荷を最大化するた
めに、関連ワード線を、供給電圧にアクセストランジスタの閾値電圧（Vｔｎ）
の絶対値を加えたものより大きい電圧にする。データ保持状態では、ｎチャネル
アクセストランジスタは、ワード線を供給電圧Vｓｓ（０Ｖ）にしてオフにされ
る。ｎチャネルＤＲＡＭセルのコンデンサの充電量を最大化するために、反対側
の電極に、供給電圧Vｓｓより低いプレート電圧Vｂｂのバイアスをかける。
【００１０】 ｎチャネルＤＲＡＭセルを用いた従来技術には、Hashimoto他による「An Embe
dded DRAM Module using a Dual Sense Amplifier Architecture in a Logic Pr
ocess」、1997年IEEE International Solid-State Circuits Conference、64−6
5及び431ページに記載されたものが含まれる。ｐ形基板を用いて、メモリセルが
直接基板に接触し、どのウェル構造とも分離されないようにする。記載した設計
では、基板にバイアスをかけることができない。更に、基板のバイアスをゼロに
制限するASICでは、ワード線に負の電圧をかけることができない。従って、設計
者は、ビット線の揺れを制限して負のゲート・ソース間電圧（Vｇｓ）を達成し
た。負のVｇｓ電圧によって、メモリセルの閾値下のリークが減少する。Hashimo
to他では、ワード線ドライバーの構造については述べていない。
【００１１】 従って、従来の論理プロセスで形成したＤＲＡＭセルのリーク電流を改善させ
るワード線ドライバー回路が待ち望まれている。更に、従来の論理プロセスで形
成したＤＲＡＭセルにバイアスをかける改善方法も待ち望まれている。
【００１２】 本発明の要約 従って、本発明は、従来の論理プロセスで形成されたＤＲＡＭセル及びワード
線、ＣＭＯＳワード線ドライバーを含むメモリシステムを提供する。このワード
線ドライバーは、選択的に正のブースト電圧及び負のブースト電圧をワード線に
供給して、ＤＲＡＭセルへのアクセスを制御するように制御される。
【００１３】 正のブースト電圧発生器が、供給電圧Ｖｄｄより高く、供給電圧Ｖｄｄにトラ
ンジスタ閾値電圧Ｖｔの絶対値を加えたものより小さい正のブースト電圧を発生
させるために設けられる。
【００１４】 同様に、負のブースト電圧発生器が、供給電圧ＶＳＳより低く、供給電圧ＶＳ Ｓ からトランジスタの閾値電圧Ｖｔの絶対値を差し引いたものより大きい負のブ
ースト電圧を発生させるために設けられる。
【００１５】 結合回路が、ワード線ドライバーと負或いは正のブースト電圧発生器の１つと
の間に設けられる。例えば、ＤＲＡＭセルがＰＭＯＳトランジスタから形成され
た場合、結合回路によって、ワード線ドライバーが負のブーストワード線発生器
に接続される。ＤＲＡＭセルがアクセスされる場合、結合回路によって、ワード
線ドライバーが負のブースト電圧に接続され、ＤＲＡＭセルのｐチャネルアクセ
ストランジスタがオンになる。しかしながら、ＤＲＡＭセルがアクセスされてい
ない場合は、結合回路によって、ワード線ドライバーが供給電圧ＶＳＳに接続さ
れ、負のブースト電圧に関連するリーク電流が最小化される。
【００１６】 この実施例では、ワード線が最初に活性化された時、供給電圧ＶＳＳがワード
線ドライバーに供給されるように、結合回路を構成することができる。ワード線
の電圧が供給電圧Ｖｄｄより低下した場合、結合回路によってワード線ドライバ
ーに負のブースト電圧が供給される。
【００１７】 上記とは反対に、ＤＲＡＭセルがＮＭＯＳトランジスタから形成された場合、
結合回路によって、ワード線ドライバーが正のブーストワード線発生器に接続さ
れる。ＤＲＡＭセルがアクセスされる場合、結合回路によって、ワード線ドライ
バーが負のブースト電圧に接続され、ＤＲＡＭセルのＮチャネルアクセストラン
ジスタがオンになる。しかしながら、ＤＲＡＭセルがアクセスされていない場合
は、結合回路によって、ワード線ドライバーが供給電圧Ｖｄｄに接続され、正の
ブースト電圧に関連するリーク電流が最小化される。
【００１８】 この実施例では、ワード線が初めに活性化された時、供給電圧Ｖｄｄがワード
線ドライバーに供給されるように、結合回路を形成することができる。ワード線
の供給電圧が供給電圧ＶＳＳより高くなると、結合回路によって、ワード線ドラ
イバーに正のブースト電圧が供給される。
【００１９】 正のブースト電圧発生器には、正のブースト電圧をＶｄｄにＶｔを加えた電圧
より低い電圧に制限する充電ポンプ制御回路が含まれる。同様に、負のブースト
電圧発生器には、負のブースト電圧をＶＳＳからＶｔを減じた電圧より高い電圧
に制限する充電ポンプ制御回路が含まれる。正及び負のブースト電圧がこのよう
に制限されるのは、０．２５μｍ以下のプロセスを用いる通常の論理の適用例で
は、通常、ゲート酸化物降伏電圧は、正の供給電圧Ｖｄｄに閾値電圧Ｖｔを加え
た電圧より低い。
【００２０】 正のブースト電圧発生器には、正のブースト電圧を、供給電圧Ｖｄｄに１つの
トランジスタ閾値電圧より小さい電圧を加えた電圧より大きい電圧に制限する充
電ポンプ制御回路が含まれる。ある実施例では、この充電ポンプ制御回路には、
供給電圧Ｖｄｄに接続されたソースと第１の基準電流源に接続されたドレインと
を有する第１のｐチャネルトランジスタが含まれる。第１のｐチャネルトランジ
スタのゲートは、第２のｐチャネルトランジスタのゲートに接続される。第１及
び第２のｐチャネルトランジスタはそれぞれ、第１及び第２のチャネル幅を有し
、第２のチャネル幅は第１のチャネル幅より広い。第２の基準電流源は、第２の
ｐチャネルトランジスタのドレインに接続される。第２のｐチャネルトランジス
タのドレインによって、充電ポンプ制御回路に対する抑止制御シグナルが供給さ
れる。第３のｐチャネルトランジスタは、第２のｐチャネルトランジスタのソー
スに接続されたゲート及びドレインと、正のブースト電圧がかかるように接続さ
れたソースとを有する。第１のチャネル幅と第２のチャネル幅との比率は、正の
ブースト電圧が供給電圧Ｖｄｄより１つのトランジスタ閾値電圧分大きい電圧よ
り小さい場合、抑止制御シグナルとなるように選択される。一実施例では、第１
の基準電流源は、第２のｐチャネルトランジスタの温度の影響を補正するために
負の温度係数を有する。第２の基準電流源に、第３のｐチャネルトランジスタの
温度の影響を補正するための正の温度係数を備えることもできる。
【００２１】 同様に、負のブースト電圧発生器には、１つのトランジスタの閾値電圧Ｖｔよ
り小さい電圧分、供給電圧ＶＳＳより小さく負のブースト電圧を制限する充電ポ
ンプ制御回路が含まれる。一実施例では、この充電ポンプ制御回路には、供給電
圧Ｖｓｓに接続されたソースと、第１の基準電流源に接続されたドレインとを有
する第１のｎチャネルトランジスタが含まれる。第１のｎチャネルトランジスタ
のゲートは、第２のｎチャネルトランジスタのゲートに接続される。第１及び第
２のｎチャネルトランジスタはそれぞれ、第１及び第２のチャネル幅を有し、第
２のチャネル幅が第１のチャネル幅より広い。第２の基準電流源が、第２のｎチ
ャネルトランジスタのドレインに接続される。第２のｎチャネルトランジスタの
ドレインによって、充電ポンプ制御回路に対する抑止制御シグナルが供給される
。ｐチャネルトランジスタは、第２のｎチャネルトランジスタのソースに接続さ
れたソースと、負のブースト電圧がかかるように接続されたドレイン及びゲート
とを有する。第１のチャネル幅と第２のチャネル幅の比率は、負のブースト電圧
が供給電圧ＶＳＳからトランジスタの閾値電圧Ｖｔの絶対値を差し引いたものよ
り大きい場合、抑止制御シグナルとなるように選択される。一実施例では、第１
の基準電流源は、第２のｎチャネルトランジスタの温度の影響の補正をする負の
温度係数を有する。第２の基準電流源に、ｐチャネルトランジスタの温度の影響
を補正する正の温度係数を備えることもできる。
【００２２】 本発明は、以下の図面を用いた説明を参照すればより理解が深まるであろう。
【００２３】 好適な実施例の説明 詳細な説明 本発明は、以下の図面を用いた説明を参照すればより理解が深まるであろう。
【００２４】 従来の製造プロセスを用いて形成したＤＲＡＭメモリの電圧及びバイアスのか
けかたについて以下に記載する。従来の論理プロセスとは、１つの多結晶シリコ
ン層と1層以上の金属層とを備えた１つのウェル或いは２つのウェルの製造プロ
セスである。記載の実施例では、正の供給電圧を供給電圧Ｖｄｄとする。一般に
、正の供給電圧Ｖｄｄは、３．３Ｖまたは２．５Ｖ、１．８Ｖ等の製造プロセス
によって様々な公称値を持つ。グランドの供給電圧は０Ｖの公称値を持ち、供給
電圧Ｖｓｓとする。
【００２５】 図３Ａに示されているように、本実施例に用いられるＤＲＡＭメモリセルは、
ｐチャネルアクセストランジスタ３０１と、蓄積コンデンサとして形成されたｐ
チャネル記憶トランジスタ３０２とからなる。アクセストランジスタ３０１のゲ
ートはワード線３０３に接続され、アクセストランジスタ３０１のドレインはビ
ット線３０５に接続されている。アクセストランジスタ３０１のソースは、トラ
ンジスタ３０２のソース領域に接続されている。記載の実施例では、トランジス
タ３０２のソース領域のみが実際に形成される（即ち、トランジスタ３０２のド
レイン領域は存在しない）。別の実施例では、ソース領域とドレイン領域の両方
が形成され、これらの領域は共に、アクセストランジスタ３０１のソースに接続
される。トランジスタ３０２のチャネルが、蓄積コンデンサの電極となり、トラ
ンジスタ３０２のゲートが蓄積コンデンサの反対側の電極となる。記憶トランジ
スタ３０２のチャネル（即ち、蓄積コンデンサの電極）は、アクセストランジス
タ３０１のソースに接続されている。トランジスタ３０２のゲート（即ち、蓄積
コンデンサの反対側の電極）は、負にブーストされたバイアス電圧Ｖｂｂ１がか
かるように接続されている。このバイアス電圧Ｖｂｂ１は、コンデンサ３０２の
ゲート酸化物の降伏電圧（Ｖｂｄ）と電極に蓄えられた最も高い電圧（Ｖ１）と
によって制限される。一般に、バイアス電圧Ｖｂｂ１は、Ｖ１からＶｂｄを差し
引いた電圧より高い電圧に設定される。好適な実施例では、Ｖ１は正の供給電圧
Ｖｄｄに等しく、バイアス電圧Ｖｂｂ１は−０．３Ｖに設定される。
【００２６】 一般に、バイアス電圧Ｖｂｂ１は、一個のダイオード電圧降下より小さい電圧
に選択される。即ち、バイアス電圧Ｖｂｂ１は、約０．７Ｖより小さく選択され
る。負のバイアス電圧Ｖｂｂ１は、電極に供給電圧Ｖｄｄがかかると、コンデン
サ３０２の容量を増加して蓄積コンデンサ３０２の動作を線形化する。負のプレ
ートバイアスＶｂｂ１がないと、コンデンサ３０２の容量は、コンデンサにかか
る電圧がＭＯＳ構造の閾値電圧より小さくなると、急速に減少する。
【００２７】 図３Ｂに示されているように、ＤＲＡＭメモリセル３００は、ｐ形の単結晶シ
リコン基板３０６のｎ形にドープされたウェル３０４の中に含まれる。多数のメ
モリセルを同じｎ形ウェル３０４の中に形成できる。ｎ形ウェル３０４には、供
給電圧Ｖｄｄよりｐチャネルアクセストランジスタ３０１の閾値電圧（Ｖｔｐ）
の絶対値に概ね等しい電圧だけ大きい正のブースト電圧（Ｖｐｐ１）のバイアス
がかかる。更に、正のブースト電圧Ｖｐｐ１は、ｐチャネルアクセストランジス
タ３０１の酸化物降伏電圧より低くなるように選択される。ｎ形接触領域３１５
との接続により、ｎ形ウェル３０４にバイアスがかかる。本実施例では、電圧Ｖ ｐｐ１ は、供給電圧Ｖｄｄより約０．３Ｖ高く制御される（即ち、Ｖｔｐ＝０．
３Ｖ）。 ｎ形ウェル３０４に電圧Ｖｐｐ１がかかると、アクセストランジスタ３０１の閾
値下のリークが減少し、供給ノイズによる、コンデンサ３０２の電極とｎ形ウェ
ル３０４との接合部に順方向のバイアスがかかる可能性が抑制される。しかしな
がら、ｎ形ウェル３０４に電圧Ｖｐｐ１を加えると、特に高い電圧の場合、蓄積
コンデンサ３０２の電極の接合部のリークが減少する。
【００２８】 メモリセル３００にデータが書き込まれる時、ビット線３０５が、論理０デー
タ値を書き込む場合は供給電圧Ｖｄｄに接続され、論理１データ値を書き込む場
合は供給電圧ＶＳＳに接続される。更に、ワード線３０３が、約−０．３Ｖのワ
ード線電圧ＶＳＳＢがかるように接続される。一実施例に従えば、電圧ＶＳＳＢ の値は−０．２Ｖから−０．６Ｖに選択され、従来のＤＲＡＭ適用例における−
１．０Ｖ或いはそれより負に大きい電圧とは異なる。電圧ＶＳＳＢの発生方法に
ついては以下に詳述する。
【００２９】 メモリセル３００がデータ保持状態の時、ビット線３０５は、供給電圧Ｖｄｄ の約半分の電圧にプリチャージされる。ビット線３０５またはコンデンサ３０２
の電極が供給電圧Ｖｄｄの電位に近い場合は、メモリセル３００の閾値下のリー
クが高くなる傾向にある。サブミクロンのトランジスタの場合、その閾値電圧（
例えば、Ｖｔｐ＝−０．５Ｖ）が低いため、この閾値下のリークが厳しい。デー
タ保持中の閾値下のリークを減少させるために、ワード線３０３が、内部で生成
された供給電圧Ｖｄｄより約０．３Ｖ高い正のブースト電圧（ＶＣＣＢ）に接続
される。一実施例に従えば、電圧ＶＣＣＢの値は、供給電圧Ｖｄｄより０．２Ｖ
から０．６Ｖ高い電圧に選択される。これは、データ保持中にワード線が供給電
圧Ｖｄｄに接続される上記した従来のメモリセルとは異なる。正のブースト電圧
ＶＣＣＢの発生については、以下により詳しく記載する。
【００３０】 図３Ｃは、本発明の一実施例に従ったメモリセル３００のレイアウトを示して
いる。ビット線３０５への接続は、隣接する２つのセルが共有し、コンデンサ３
０２の上側プレート３１３によって、ワード線に平行な隣接する２行のセルが接
続されている。隣接するセルのコンデンサは、例えば、設計基準による最小間隔
で、電界酸化物（ＦＯＸ）領域３１４によって電気的に切断されている。コンデ
ンサプレート３１３に、ｐチャネルコンデンサが最大でオンとなる電圧Ｖｂｂ１ のバイアスが掛けられるため、隣接するセル記憶ノード間に流れ得る最大リーク
電流となる、非常に不都合なバイアスが電界酸化物（ＦＯＸ）３１４にかかり得
る。このような電界リーク電流を最小にするために、コンデンサプレート３１３
は隣接する記憶ノードの対角線の角に沿ってのみ電界酸化物３１４と交差するよ
うになっている。これによって、隣接するセル間の潜在リーク経路が最小ＦＯＸ
分離間隔の１．４１４倍となり、同時に、コンデンサプレート３１３によって逆
ゲート化される記憶ノード周辺部（最小の間隔）が、全記憶ノード周辺部（コン
デンサ３０２のチャネル領域）の２５％未満となり、潜在リーク電流を最小化す
る。
【００３１】 図３Ｄは、本発明の別の実施例に従ったｐチャネルアクセストランジスタ３０
１及びｐチャネルコンデンサ３０２の拡大断面図である。この実施例では、通常
の大量に注入されたｐ形のソース／ドレイン及びソース／ドレインサリサイド化
が、ｐ形接続領域３１２に含まれていない。このような構造にすることによって
、記憶ノードの電荷保持時間を劣化させるゲート誘発ドレインリーク（ＧＩＤＬ
）及び接合部リーク電流を減少させることができる。従来の論理プロセスでは、
ｐチャネルトランジスタの製造は以下の手順による。（ｉ）ポリシリコンゲート
のパターン形成及びエッチング。（ｉｉ）イオン注入によるゲート端部のソース
／ドレイン領域の軽度のドープによるｐ−ＬＤＤ領域の形成。（ｉｉｉ）絶縁用
の側壁スペーサの形成。（ｉｖ）露出したシリコン表面へのサリサイド（自己整
列サリサイド）の形成。（ｖ）イオン注入による露出したシリコン表面のソース
／ドレイン領域の重度のドープによるｐ−Ｓ／Ｄ領域の形成。２段階のｐ−ＬＤ
Ｄ領域及びｐ−Ｓ／Ｄ領域の形成によって、導電電流が大きく、かつ適当なリー
ク電流に制御される。通常は、ｐ−Ｓ／Ｄ領域が、抵抗が小さくなるようにｐ−
ＬＤＤ領域より相当重度にドープされる。結果として、接合部の降伏電圧がより
低くなり、ｐ−Ｓ／Ｄ領域のリーク電流が、ｐ−ＬＤＤ領域のリーク電流より極
めて大きくなる。ソース／ドレインのサリサイドによって、ソース／ドレインの
抵抗が更に減少するが、接合部のリークを悪化させる。従って、できる限り記憶
ノードのサリサイド形成及び重度のｐ形ドーピングを排除することが重要である
。
【００３２】 本発明では、領域３１２は、絶縁用の側部スペーサ３２５の概ね２倍の最小ポ
リシリコンゲート間隔で設けられる。レイアウトをこのようにすることによって
、更なるプロセシングを必要とすることなく、領域３１２からｐ−Ｓ／Ｄドーピ
ング及びサリサイドを効率的に排除することができる。
【００３３】 ｎ形にドープされた基板、或いはｐ形にドープされた基板のｎ形に深くドープ
されたウェルに位置するｐ形にウェルにこれらの要素が形成される場合は、ｎチ
ャネルアクセストランジスタ及びコンデンサを用いて図３Ａ−図３ＤのＤＲＡＭ
セルを同様に実施できる。
【００３４】 図４は、本発明の一実施例に従ったワード線３０３をドライブ（活性化或いは
不活化させる）するために用いられるワード線ドライバー４００の模式図である
。従って、ワード線ドライバー４００によって供給される出力電圧が、ワード線
３０３に供給される（図３Ａ）。ワード線ドライバー４００は、Ｐチャネルトラ
ンジスタ４０１−４０２と、Ｎチャネルトランジスタ４０３−４０５とからなる
。ワード線３０３を不活性化するために、トランジスタ４０１をオンにして、ワ
ード線３０３を正のワード線ブースト電圧ＶＣＣＢまで引き上げる。ワード線電
圧ＶＣＣＢは、アクセストランジスタ３０１をオフにするのに十分に高い電圧で
ある。ワード線３０３を活性化するために、プルダウントランジスタ４０３をオ
ンにして、ワード線３０３を電圧ＶＳＳＢに引き下げる。ワード線電圧ＶＳＳＢ の発生については、以下に詳しく記載する。
【００３５】 ワード線プルアップトランジスタ４０１のゲートとワード線プルダウントラン
ジスタ４０３のゲートは共に、ｐチャネルトランジスタ４０２によって形成され
た通過ゲートに接続されている。トランジスタ４０２がオンになると、トランジ
スタ４０１と４０２とが接続され、行アドレスデコーダ４１０によって供給され
る出力信号Ｘｉを受信する。トランジスタ４０２のゲートは、行アドレスデコー
ダ４１０からの別の出力信号Ｘｊ＃を受信するように接続される。アクセスのた
めにワード線３０３に接続されたメモリセルが選択されると、行アドレスデコー
ダ４１０は、初めに信号「高」Ｘｉを送り、次に信号「低」Ｘｊ＃を送る。信号
Ｘｊ＃の「低」の状態によって、通過トランジスタ４０２がオンになり、論理信
号「高」Ｘｉがプルアップトランジスタ４０１及びプルダウントランジスタ４０
３のゲートに送られる。このような状態で、プルダウントランジスタ４０３がオ
ンになり、ワード線３０３が接続されてワード線電圧ＶＳＳＢを受け取る。
【００３６】 以下により詳細に記載するように、行アドレスデコーダ４１０は、ワード線３
０３及び複数の他のワード線を含むワード線の第１のサブセットを制御する。ワ
ード線３０３がアクセスのために選択されない場合（しかし、ワード線の第１の
サブセットの別のワード線がアクセスのために選択された場合）、行アドレスデ
コーダ４１０は、信号Ｘｉ及びＸｊ＃の両方の論理「低」の値を送る。このよう
な状態で、プルアップトランジスタ４０１及びプルダウントランジスタ４０３の
ゲートは、ｎチャネルトランジスタ４０４によって論理「低」の状態に維持され
る。トランジスタ４０４のゲートは、ワード線３０３に接続され、ワード線３０
３がアクセスされていない時は、論理「高」の値に維持されることに注意された
い。その結果、ワード線３０３がアクセスされていない場合は、トランジスタ４
０４がオンであり、トランジスタ４０１及び４０３のゲートが供給電圧ＶＳＳに
接続される。供給電圧ＶＳＳによって、出力トランジスタ４０１がオンになり、
プルダウントランジスタ４０３がオフになるため、ワード線３０３が論理「高」
電圧（即ち、ＶＣＣＢ）に維持される。
【００３７】 データ保持中（即ち、ワード線の第１のサブセットの何れのワード線もアクセ
スされていない場合）、行アドレスデコーダ４１０は、信号「高」Ｘｊ＃を送り
、ｎチャネルトランジスタ４０５がオンになる。トランジスタ４０５がオンにな
ると、プルアップトランジスタ４０１及びプルダウントランジスタ４０３のゲー
トが供給電圧ＶＳＳに接続される。その結果、プルアップトランジスタ４０１オ
ンになり、プルダウントランジスタ４０３はオフになる。この時、トランジスタ
４０１によって、ワード線３０３が接続されて電圧ＶＣＣＢがかかり、メモリセ
ル３００のアクセストランジスタ３０１がオフになる。
【００３８】 プルダウントランジスタ４０３には、ワード線３０３のオンをスピード化する
ためにｎチャネルトランジスタが選択される。しかしながら、本実施例では、形
成された全てのｎチャネルトランジスタの大部分は、供給電圧ＶＳＳがかかるよ
うに接続される（供給電圧ＶＳＳがかかるように接続されたｐ形基板３０６を例
示する図３Ｂを参照）。その結果、制御電圧ＶＳＳＢの最小電圧は、供給電圧Ｖ ＳＳ よりダイオード１個の電圧降下分低い電圧（即ち、グランドよりダイオード
１個の電圧降下分低い電圧）に制限される。更に、メモリセルの各行は、関連ワ
ード線ドライバーを有する。通常は、組み込まれたメモリの中に多数行（例えば
１００行以上）のメモリセルが存在する。その結果、非常に多くのワード線ドラ
イバーが必要になり、（例えば、プルダウントランジスタ４０３などの）ｎチャ
ネルプルダウントランジスタのソースと基板との接合部の逆方向のリークが相当
存在し得る。この接合部の逆方向のリークは、制御電圧ＶＳＳＢがより負に大き
くなると指数関数的に増加する。接合部の逆方向のリークを制限するために、ワ
ード線ドライバーは３２のグループに分けられ、各グループが共通のＶＳＳＢ結
合回路６００に接続されている。
【００３９】 図５は、ワード線ドライバーシステム５００を例示するブロック図である。こ
のワード線ドライバーシステム５００には、第１の複数のワード線ドライバー４
００と、第２の複数のＶＳＳＢ結合回路６００と、ＶＣＣＢ電圧発生器７００と
、ＶＢＢＳ電圧発生器８００とが含まれる。それぞれのＶＳＳＢ結合回路６００
は、３２個のワード線ドライバー４００からなる対応するグループに接続されて
いる。以下で詳述するように、あるグループの１つのワード線がオンになると、
ＶＢＢＳ電圧発生器８００と３２個のワード線ドライバーからなる対応するグル
ープとが接続されるように、対応するＶＳＳＢ結合回路６００が制御される。そ
の結果、ＶＳＳＢ結合回路によって、ＶＢＢＳ電圧発生器８００によって生成さ
れた負のブースト電圧ＶＢＢＳが電圧ＶＳＳＢとして送られる。以下に詳述する
ように、ＶＢＢＳ電圧発生器８００は、１つの閾値電圧（Ｖｔｐ）より低い電圧
分、供給電圧ＶＳＳより低い電圧ＶＢＢＳを発生する。あるグループの何れのワ
ード線もオンにされない時は、供給電圧ＶＳＳと３２のワード線ドライバーから
なる対応するグループとが接続されるように、対応するＶＳＳＢ結合回路６００
が制御される。即ち、ＶＳＳＢ結合回路６００によって、電圧ＶＳＳＢとして供
給電圧ＶＳＳが送られる。
【００４０】 常にワード線ドライバー４００のサブセットのみが電圧ＶＢＢＳがかかるよう
に接続されるため、接合部の逆方向のリークが実質的に減少する。更に、電圧Ｖ ＢＢＳ を供給電圧ＶＳＳより閾値電圧１つ分低い電圧の値に制限することで、結
合部の逆方向のリークが更に低減される。
【００４１】 図６は、本発明の一実施例に従ったＶＳＳＢ結合回路６００の模式図である。
ＶＳＳＢ結合回路６００には、ｐチャネルトランジスタ６０１−６０３と、ｎチ
ャネルトランジスタ６０４と、インバータ６１１−６１４とが含まれる。ｐチャ
ネルトランジスタ６０１は、ＶＳＳＢ供給電圧線とＶＢＢＳ供給電圧線との間に
接続されている。トランジスタ６０１のゲートはノードＮ２に接続されている。
トランジスタ６０２は、ノードＮ２とＶＢＢＳ供給電圧線との間に接続されてい
る。ｐチャネルトランジスタ６０３はコンデンサとして接続され、そのソース及
びトレインは共にノードＮ１に接続され、ゲートはノードＮ２に接続されている
。ｎチャネルトランジスタ６０４は、ＶＳＳＢ供給電圧線とＶＳＳ供給電圧端子
との間に接続される。トランジスタ６０４のゲートはノードＮ１に接続されてい
る。インバータ６１１−６１４は直列に接続され、インバータ６１１が行アドレ
スデコーダ４１０からの信号Ｘｊ＃を受信し、インバータ６１４が遅延信号Ｘｊ ＃をノード１に供給する。
【００４２】 図７は、ＶＳＳＢ結合回路６００の動作中に、生成された様々な信号を例示す
る波形図である。
【００４３】 ワード線３０３を活性化する前は、信号Ｘｉは「低」、信号Ｘｊ＃は「高」で
ある。この条件で、一連のインバータ６１１−６１４が論理「高」の信号をN１
に供給し、ｎチャネルトランジスタがオンとなる。その結果、ＶＳＳＢ供給線が
供給電圧ＶＳＳ（0 Ｖ）に維持される。また、ワード線３０３を活性化する前に
、トランジスタ６０２の閾値下のリークによって、ノードＮ２がＶＢＢＳより１
つの閾値電圧降下（Ｖｔ）分高い電圧より低い電圧に引き上げられため、トラン
ジスタ６０１がオンとらない。
【００４４】 図４を用いて説明したように、信号Ｘｉが「高」にされ、信号Ｘｊ＃が「低」
にされてワード線３０３が活性化される。この条件で、ワード線ドライバー４０
０のプルダウントランジスタ４０３（図４）がオンとなり、ワード線３０３とＶ ＳＳＢ 供給線とが接続される。トランジスタ４０３がオンになった直後は、Ｘｊ ＃の「低」状態が一連のインバータ６１１−６１４に流れるが、ノードＮ１には
到達していない。この時、ｎチャネルトランジスタ６０４はオンのままで、ＶＳ ＳＢ 供給線が接続されていて供給電圧ＶＳＳが供給されている。またこの時、ノ
ードＮの「高」状態によって、コンデンサ結合トランジスタ６０３のソース及び
ドレインが「高」状態に引き上げられる。トランジスタ６０２はＭＯＳダイオー
ドとして接続され、そのゲート及びドレインはＶＢＢＳ供給線に接続されている
。従って、トランジスタ６０２によって、ノードＮ２の電圧が、電圧ＶＢＢＳよ
り１つの閾値電圧（Ｖｔ）分高い電圧以下、或いは供給電圧ＶＳＳに概ね等しい
電圧に制限される。従って、コンデンサ６０３は、初めは供給電圧Ｖｄｄに概ね
等しい電圧に充電される（即ち、トランジスタ６０３にかかる電圧が概ねＶＢＢ に等しい）。
【００４５】 信号Ｘｊ＃の「低」状態がノードＮ１に到達すると、トランジスタ６０４がオ
フとなり、ＶＳＳＢ電圧供給線がＶＳＳ電圧供給端子から切断される。また、ノ
ードＮ１が電圧が低いため、コンデンサ６０３によってノードＮ２が−Ｖｄｄに
等しい電圧に引き下げられる。ノードＮ２の電圧−Ｖｄｄによって、ｐチャネル
トランジスタ６０１がオンとなり、ＶＳＳＢ電圧供給線とＶＢＢＳ電圧供給線と
が接続される。この時、３２ワード線ドライバーのみがＶＢＢＳ電圧供給線（従
って、ＶＢＢＳ電圧発生器８００）に接続されることに注意されたい。比較的少
ない数のワード線ドライバーがＶＢＢＳ供給線に接続されるため、接合部のリー
クは比較的少ない。
【００４６】 チップ上のＶＢＢＳ電圧発生器８００は、接合部のリークがあっても、供給電
圧ＶＳＳより約−０．３Ｖ低い電圧ＶＢＢＳに維持されるように設計されている
。ワード線３０３が活性化される際、このワード線３０３は初めは接続されてお
り供給電圧ＶＳＳがかかる。ワード線３０３の電圧が供給電圧ＶＢＢより低くな
ると、ワード線３０３は接続されて負のブースト電圧ＶＢＢＳが供給される。こ
れによって、ワード線プルダウントランジスタ４０３のソース−ドレイン間の電
圧がＶＣＣＢからＶＢＢＳを減じた電圧より低くなり、トランジスタ４０３は高
電圧の影響を受けない。
【００４７】 ワード線３０３を不活化するために、信号Ｘｊ＃が行アドレスデコーダ４１０
によって「高」にされる。それに応じて、ワード線ドライバー４００のプルアッ
プトランジスタ４０１がオンとなり、ワード線３０３が電圧ＶＣＣＢに引き上げ
られる。ＶＳＳＢ結合回路６００において、信号Ｘｊ＃の「高」状態がインバー
タ６１１−６１４によって形成された遅延チェーンを流れ、ノードＮ１に高電圧
が供給されてトランジスタ６０４がオンとなる。また、ノードＮ１での高電圧に
よって、ノードＮ２が概ねＶＳＳの電圧になり、トランジスタ６０１がオフとな
る。この条件で、ＶＳＳＢ電圧供給線がＶＳＳ電圧供給端子に接続される。基準電圧の生成 電圧ＶＣＣＢ及びＶＳＳＢは、本発明の一実施例に従ったチップ上の充電ポン
プ回路によって生成される。図８は、本発明の一実施例に従ったＶＣＣＢブース
ト電圧発生器７００及びＶＳＳＢブースト電圧発生器８００の構成の概要を示す
ブロック図である。ＶＣＣＢ及びＶＳＳＢブースト電圧発生器はそれぞれ、リン
グ発振器８０１と、充電ポンプ８０２と、発振器８０１の動作を制御して充電ポ
ンプ８０２を制御するポンプ制御器８０３とからなる。リング発振器８０１及び
充電ポンプ８０２は、米国特許第５，７０３，８２７号及び第５，２６７，２０
１号等の文献に詳しく記載されている従来の電子部品である。
【００４８】 図９Ａは、従来の正のブースト電圧発生器に用いられる充電ポンプ制御回路９
０１の簡単な模式図である。充電ポンプ制御回路９０１には、ｐチャネルトラン
ジスタ９１１が含まれ、そのゲートは供給電圧Ｖｄｄが供給されるよに接続され
、ソース及びバルクは正のブースト電圧Ｖｂｏｏｓｔ＋が供給されるように接続
され、ドレインは基準電流源９１２に接続される。トランジスタ９１１のドレイ
ンはまた、抑止制御線にも接続される。電流源９１２を抵抗にすることもできる
。
【００４９】 電圧Ｖｂｏｏｓｔ＋が、供給電圧Ｖｄｄより閾値電圧（Ｖｔｐ）分高いと、ト
ランジスタ９１１がオンとなる。トランジスタ９１１のソースの電流が、電流源
９１２によって供給された基準電流ＩＲＥＦと比較される。電圧Ｖｂｏｏｓｔ＋ と電圧Ｖｄｄとの電位差が大きくなると、トランジスタ９１１からのソースの電
流が増大する。ソースの電流が基準電流ＩＲＥＦより大きいと、電圧Ｖｂｏｏｓ ｔ＋ がかかるように抑止制御線が接続される。抑止信号の「高」状態によって、
リング発振器８０１が停止し、充電ポンプ８０２が停止し、電圧Ｖｂｏｏｓｔ＋ の上昇が止められる。基準電流ＩＲＥＦの値によって、ブースト電圧Ｖｂｏｏｓ ｔ＋ を、共通電圧Ｖｄｄに閾値電圧（Ｖｔｐ）１つ分それ以上の電圧を加えた電
圧に等しくすることができる。トランジスタ９１１のバルクが電圧Ｖｂｏｏｓｔ ＋ がかかるように接続され、このトランジスタのソース−バルク結合部に順方向
バイアスが掛からないようになることに注意されたい。しかしながら、この接続
は、トランジスタ９１１のバルクが基板から分離できるｎ形ウェルである場合、
或いはトランジスタ９１１が、電圧Ｖｂｏｏｓｔ＋に等しいかそれ以上に高い正
の電圧にバイアスが掛けられたｎ形基板に形成された場合にのみ可能である。
【００５０】 図９Ｂは、従来の負のブースト電圧発生器に用いられる充電ポンプ制御回路９
０２の簡単な模式図である。充電ポンプ制御回路９０２にはｎチャネルトランジ
スタ９２１が含まれる。このｎチャネルトランジスタ９２１には、供給電圧ＶＳ Ｓ がかかるように接続されたゲートと、負のブースト電圧Ｖｂｏｏｓｔ−がかか
るように接続されたソース及びバルクと、基準電流源９２２に接続されたドレイ
ンとが含まれる。トランジスタ９２１のドレインはまた、抑止＃制御線に接続さ
れる。電流源９２２を抵抗に替えることもできる。
【００５１】 電圧Ｖｂｏｏｓｔ−が、供給電圧ＶＳＳより閾値電圧（Ｖｔｎ）１つ分低いと
、トランジスタ９２１がオンとなる。トランジスタ９２１のドレイン電流が、電
流源９２２によって供給される基準電流ＩＲＥＦと比較される。Ｖｂｏｏｓｔ− とＶＳＳとの電位差が上昇すると、トランジスタ９２１からのドレイン電流が増
大する。ドレイン電流が基準電流ＩＲＥＦより大きいと、抑止＃制御線が、電圧
Ｖｂｏｏｓｔ−がかかるように接続される。抑止＃信号の「低」状態によってリ
ング発振器が停止して充電ポンプ８０２が停止し、電圧Ｖｂｏｏｓｔ−がそれよ
りも負に大きい電圧にならない。基準電流ＩＲＥＦの値によって、電圧Ｖｂｏｏ ｓｔ− をＶＳＳから閾値電圧（Ｖｔｎ）１つ分またはそれ以上を差し引いた電圧
に制御することができる。トランジスタ９２１のバルクが電圧Ｖｂｏｏｓｔ−が
かかるように接続され、このトランジスタのソース−バルク接合部が順方向バイ
アスがからないようになることに注意されたい。この接続は、トランジスタ９２
１のバルクが基板から分離できるｐ形ウェルである場合、またはトランジスタ９
２１がＶｂｏｏｓｔ−に等しい電圧或いはそれよりも負に大きい電圧にバイアス
が掛けられたｐ形基板に形成された場合にのみ可能である。
【００５２】 従来の論理プロセスでは、あるウェルの中に異なった２つ以上のタイプのトラ
ンジスタを分離することが出来なかったため、充電ポンプ制御回路９０１と９０
２とを同時に存在させることができなかった。即ち、ここで定義する従来の論理
プロセスでは、ｎ形ウェルとｐ形ウェルの両方を利用することができない。更に
、メモリセル３００のｐ形基板に電圧ＶＳＳのバイアスが掛かっているため（図
３Ｂ）、メモリセル３００のｐ形基板を負にブーストされたワード線電圧ＶＢＢ Ｓ と同じ或いはそれより負に大きい電圧でバイアスをかけることができない。更
に、充電ポンプ制御回路９０１が、ＶｄｄにＶｔｐを加えたものに等しい或いは
それ以上の電圧Ｖｂｏｏｓｔ＋になるため、この充電ポンプ制御回路９０１は、
本発明に必要な、供給電圧Ｖｄｄより高く、供給電圧Ｖｄｄに閾値電圧Ｖｔｐを
加えたものより低い電圧Ｖｂｏｏｓｔ＋を発生することができない。
【００５３】 同様に、充電ポンプ制御回路９０２が、供給電圧ＶＳＳから閾値電圧Ｖｔｎを
差し引いた電圧或いはそれより低い電圧Ｖｂｏｏｓｔ−となるため、この充電ポ
ンプ制御回路９０２は、本発明で必要とする供給電圧ＶＳＳより低く、供給電圧
ＶＳＳから閾値電圧Ｖｔｎの絶対値を差し引いたものより大きい電圧Ｖｂｏｏｓ ｔ− を発生することができない。
【００５４】 図１０は、本発明の一実施例に従ったＶＣＣＢ充電ポンプ制御回路１０００の
模式図である。ＶＣＣＢ充電ポンプ制御回路１０００は、充電ポンプ制御回路８
０３（図８）の代わりに用いられるため、目的のＶＣＣＢ電圧を生成することが
できるＶＣＣＢ基準電圧発生回路を形成する。ＶＣＣＢ充電ポンプ制御回路１０
０２は、ｐチャネルトランジスタ１００１−１００３と、基準電流源１００４−
１００５とが含まれる。ｐチャネルトランジスタ１００１のソースは、供給電圧
Ｖｄｄがかかるように接続され、ｐチャネルトランジスタ１００１のゲート及び
ドレインは、共に基準電流源１００４に接続されている。従って、ｐチャネルト
ランジスタ１００１は、供給電圧Ｖｄｄと基準電流源１００４との間のダイオー
ドとして接続される。基準電流源１００４によって、基準電圧ＶＲＥＦＰを確立
する基準電流ＩＲＥＦＰがｐチャネルトランジスタ１００２のゲートに生成され
る。
【００５５】 ｐチャネルトランジスタ１００１のチャネル幅はＷｐである。ｐチャネルトラ
ンジスタ１００１及び１００２は、同じチャネル長さを持つ。しかしながら、ｐ
チャネルトランジスタ１００２は、Ｗｐのｍ倍のチャネル幅を持つ。ここでｍは
乗数である。トランジスタ１００２のドレインは、基準電流ＩＲＥＦＰ１を発生
する別の基準電流源１００５に接続されている。トランジスタ１００２のソース
は、ノードＶｐに接続されている。ノードＶｐは、ｐチャネルトランジスタ１０
０３のドレイン及びゲートに接続されている。トランジスタ１００３のソースは
、充電ポンプ８０２からの正のブースト電圧ＶＣＣＢがかかるように接続される
。基準電流ＩＲＥＦＰとＩＲＥＦＰ１とが同じであり、トランジスタ１００２が
トランジスタ１００１と同じチャネル幅（即ちｍ＝１）の場合は、ノードＶｐは
供給電圧Ｖｄｄと同じ電圧に保たれる。この条件で、正にブーストされた電圧Ｖ ＣＣＢ は、ｐチャネルトランジスタ１００３の閾値電圧Ｖｄｄの絶対値より高い
電圧分供給電圧Ｖｄｄより高くなる。
【００５６】 本実施例において、基準電流ＩＲＥＦＰを基準電流ＩＲＥＦＰ１に概ね等しく
し、乗数ｍを４にする。トランジスタ１００２のチャネル幅が、トランジスタ１
００１のチャネル幅の４倍であるため、トランジスタ１００２のソース・ゲート
間電圧がトランジスタ１００１のソース・ゲート間電圧より低い。その結果、ノ
ードＶｐの電圧が供給電圧Ｖｄｄより低くなる。例えば、基準電流ＩＲＥＦＰと
ＩＲＥＦＰ１とが共に約５０μＡに設定された場合、ノードＶｐの電圧は、供給
電圧Ｖｄｄより約０．２Ｖ低くなる。トランジスタ１００３のチャネル幅は、ト
ランジスタ１００３のソース・ゲート間電圧がトランジスタ１００３の閾値電圧
に概ね等しくなるように（例えば、０．５Ｖ）、比較的大きく（例えば、約５０
μｍ）する。その結果、電圧ＶＣＣＢは、供給電圧Ｖｄｄより約０．３Ｖ高く保
持される。従って、電圧ＶＣＣＢは供給電圧Ｖｄｄより高いが、その差は１つの
閾値電圧分より小さい。
【００５７】 別の実施例では、ｐチャネルトランジスタ１００３を排除して、電圧ＶＣＣＢ が直接ノードＶｐに供給されるようにすることもできる。しかしながら、この実
施例では、トランジスタ１０００のチャネル幅を、トランジスタ１００１のチャ
ネル幅Ｗｐより小さくしなければならない。即ち、乗数ｍを１より小さくして、
トランジスタ１００２のソース・ゲート間電圧が、トランジスタ１００１のソー
ス・ゲート間電圧より約０．３Ｖ（またはｐチャネル閾値電圧より低い別の電圧
）高くなるようにしなければならない。
【００５８】 図１１は、本発明の一実施例に従ったＶＢＢＳ充電ポンプ制御回路１１００の
模式図である。ＶＢＢＳ充電ポンプ制御回路１１００は、充電ポンプ制御回路８
０３（図８）の代わりに用いられるため、目的の電圧ＶＢＢＳを生成することが
できるＶＢＢＳ基準電圧発生回路を形成する。ＶＢＢＳ充電ポンプ制御回路１１
００には、ｎチャネルトランジスタ１１０１−１１０２と、ｐチャネルチャネル
トランジスタ１１０３と、基準電流源１１０４−１１０５とが含まれる。ｎチャ
ネルトランジスタ１１０１のソースは、供給電圧ＶＳＳがかかるように接続され
る。トランジスタ１１０１のドレイン及びゲートは共に、基準電流源１１０４に
接続される。従って、トランジスタ１１０１はダイオードとして接続される。基
準電流源１１０４は、供給電圧Ｖｄｄと共通に接続されたｎチャネルトランジス
タ１１０１のドレイン及びゲートドレインとの間に接続される。基準電流源１１
０４から、基準電流ＩＲＥＦＮ１がｎチャネルトランジスタ１１０１に供給され
る。基準電流ＩＲＥＦＮ１によって、ｎチャネルトランジスタ１０２のゲートに
基準電圧ＶＲＥＦＮが確立される。
【００５９】 ｎチャネルトランジスタ１１０１のチャネル幅は、Ｗｎである。ｎチャネルト
ランジスタ１１０１及び１１０２は、同じチャネル長さを持つ。しかしながら、
ｎチャネルトランジスタ１１０２のチャネル幅はＷｎのｎ倍である。ここで、ｎ
は乗数である。トランジスタ１１０２のドレインは、基準電流ＩＲＥＦＮを発生
する別の基準電流源１１０５に接続される。トランジスタ１１０２のソースは、
ノードＶＮに接続される。また、ノードＶＮはｐチャネルトランジスタ１１０３
のソースに接続される。トランジスタ１１０３のドレイン及びゲートは共に、負
にブーストされた電圧ＶＢＢＳがかかるように接続される。基準電流ＩＲＥＦＮ とＩＲＥＦＮ１とが同じであり、トランジスタ１１０２がトランジスタ１１０１
と同じチャネル幅（即ち、ｎ＝１）の場合は、ノードＶＮは供給電圧ＶＳＳと同
じ電圧に保たれる。この条件で、負にブーストされた電圧ＶＢＢＳは、供給電圧
ＶＳＳより概ね閾値電圧（Ｖｔｐ）分低い電圧に制御される。
【００６０】 本実施例において、基準電流ＩＲＥＦＮは、基準電流ＩＲＥＦＮ１に概ね等し
くし、乗数ｎを４にする。トランジスタ１１０２のチャネル幅が、トランジスタ
１１０１のチャネル幅の４倍であるため、トランジスタ１１０２のソース・ゲー
ト間電圧がトランジスタ１１０１のソース・ゲート間電圧より低い。その結果、
ノードＶＮの電圧は、供給電圧ＶＳＳより高い。例えば、基準電流ＩＲＥＦＮ及
びＩＲＥＦＮ１が共に約５０μＡに設定される場合、ノードＶＮの電圧は、供給
電圧ＶＳＳより約０．２Ｖ高い。トランジスタ１１０３のチャネル幅は、トラン
ジスタ１１０３のソース・ゲート間電圧がトランジスタ１１０３の閾値電圧と概
ね等しくなるように（例えば０．５Ｖ）、比較的大きく（例えば約５０μｍ）す
る。その結果、電圧ＶＢＢＳは、供給電圧ＶＳＳより約０．３Ｖ低く保たれる。
従って、電圧ＶＢＢＳは、供給電圧ＶＳＳより低いが、その差は閾値電圧１つ分
より小さい。
【００６１】 別の実施例では、ｐチャネルトランジスタ１１０３を排除して、電圧ＶＢＢＳ が直接ノードＶＮに供給されるようにもできる。しかしながら、この実施例では
、トランジスタ１１０２のチャネル幅が、トランジスタ１１０１のチャネル幅Ｗ ｎ より小さくしなければならない。即ち、トランジスタ１１０２のソース・ゲー
ト間電圧が、トランジスタ１１０１のソース・ゲート間電圧より約０．３Ｖ（ま
たはｐチャネル閾値電圧より低い別の電圧）低くなるように、１より小さい乗数
ｎを選択しなければならない。
【００６２】 温度が変化しても、電圧ＶＣＣＢ及びＶＢＢＳが比較的一定に保たれるのが望
ましい。一般に、トランジスタ閾値電圧Ｖｔは、温度が高くなるにつれて低くな
る傾向にある。このような温度の影響を補正するために、基準電流源１００４及
び１１０４は、基準電流ＩＲＥＦＰ及びＩＲＥＦＮ１は、負の温度係数（即ち、
温度が高くなると、基準電流ＩＲＥＦＰ及びＩＲＥＦＮ１が低下する）を有する
ように形成される。
【００６３】 図１２は、本発明の一実施例に従った基準電流源１００４の模式図である。基
準電流源１００４には、ｐチャネルトランジスタ１２０１−１２０２と、抵抗１
２０３と、ｎチャネルトランジスタ１２０４−１２０６とが含まれる。抵抗１２
０３は、供給電圧Ｖｄｄとトランジスタ１２０１のゲートとの間に接続され、ト
ランジスタ１２０１のバイアスを設定する。抵抗１２０３を流れる電流ＩＲは、
トランジスタ１２０１の閾値電圧Ｖｔｐを抵抗１２０３の抵抗値で除した値に等
しい。従って、電流ＩＲは、閾値電圧Ｖｔｐに直接関係する。電流ＩＲは、ｐチ
ャネルトランジスタ１２０２及びｎチャネルトランジスタ１２０５を流れる。
【００６４】 トランジスタ１２０２のゲート及びソースはそれぞれ、トランジスタ１２０１
のドレイン及びゲートに接続される。トランジスタ１２０２のゲートの電圧は、
トランジスタ１２０２のドレインに伝わる。各ｎチャネルトランジスタ１２０４
−１２０６は、供給電圧ＶＳＳに接続されたソース端子と、トランジスタ１２０
２のドレインに接続されたゲート端子を有し、カレントミラー回路を形成する。
従って、電流ＩＲは、トランジスタ１２０６に伝えられる。その結果、ｎチャネ
ルトランジスタ１２０６を流れる電流（即ち、ＩＲＥＦＰ）が、ｐチャネルトラ
ンジスタ１２０１の閾値電圧Ｖｔｐに直接関連する。
【００６５】 基準電流源１００４によって、以下のように温度補正がなされる。
【００６６】 温度が上昇すると、トランジスタ１００２及び１００３の閾値電圧Ｖｔｐ（図
１０）が低下するため、電圧ＶＣＣＢが低下する。しかしながら、温度が上昇す
ると、トランジスタ１２０１の閾値電圧Ｖｔｐ（図１２）が低下する。それに応
じて、電流ＩＲが減少するため、電流ＩＲＥＦＰが減少する。その結果、ｐチャ
ネルトランジスタ１００１（図１０）のゲート・ソース間電圧が低下し、電圧Ｖ ＲＥＦＰ が上昇する。上昇した電圧ＶＲＥＦＰは、電圧ＶＰを上昇させるため、
電圧ＶＣＣＢが上昇する。トランジスタ１００２及び１００３の閾値電圧Ｖｔｐ の温度の影響は、電流ＩＲＥＦＰの負の温度係数によって部分的に補正される。
このように、基準電流源１００４によって、ＶＣＣＢポンプ制御回路１０００が
温度補正される。
【００６７】 図１３は、本発明の一実施例に従った基準電流源１１０４の模式図である。基
準電流源１１０４が基準電流源１００４（図１２）に類似しているため、図１２
と図１３の類似の要素は同じ参照符合を用いた。従って、基準電流源１１０４に
は、ｐチャネルトランジスタ１２０１−１２０２と、抵抗１２０３と、ｎチャネ
ルトランジスタ１２０４−１２０５とが含まれる。更に、基準電流源１１０４に
は、トランジスタ１２０１のゲートに接続されたゲートと供給電圧Ｖｄｄがかか
るように接続されたソースとを有するｐチャネルトランジスタ１３０１が含まれ
る。
【００６８】 基準電流源１１０４によって、以下のように温度補正がなされる。
【００６９】 温度が上昇すると、トランジスタ１１０２及び１１０３の閾値電圧Ｖｔ（図１
１）が低下するため、電圧ＶＢＢＳが上昇する。しかしながら、温度が上昇する
と、ｐチャネルトランジスタ１２０１の閾値電圧Ｖｔｐが低下する。その結果、
電流ＩＲが減少する。トランジスタ１２０１及び１３０１が接続されてカレント
ミラー回路を形成するため、電流ＩＲの減少は電流ＩＲＥＦＮ１の減少となる。
電流ＩＲＥＦＮ１の減少によって電圧ＶＲＥＦＮ（図１１）が低下する。ＶＲＥ ＦＮ の低下により、電圧ＶＮが低下するため、電圧ＶＢＢＳが低下する。このよ
うに、基準電流源１１０４によって、ＶＢＢＳポンプ制御回路１１００の温度補
正がなされる。
【００７０】 電流ＩＲＥＦＰ１が温度の影響を受けない場合、基準電流源１００４（図１２
）によって、主にトランジスタ１００２の温度の影響が補正されるため、トラン
ジスタ１００３の温度の影響は実質的に補正されないままとなる。同様に、電流
ＩＲＥＦＮが温度の影響を受けない場合、基準電流源１１０４（図１３）によっ
て、主にトランジスタ１１０２の温度の影響が補正され、トランジスタ１１０３
の温度の影響は自主的に補正されないままとなる。温度の影響が補正されないト
ランジスタ１００３及び１１０３の温度の影響を補正をするために、基準電流源
１００５及び１１０５は、基準電流ＩＲＥＦＰ１及びＩＲＥＦＮが正の温度係数
（即ち、温度が上昇すると基準電流ＩＲＥＦＥ１及びＩＲＥＦＮが上昇する）を
持つように形成される。
【００７１】 図１４は、本発明の一実施例に従った基準電流源１００５の模式図である。基
準電流源１００５には、ｐチャネルトランジスタ１４０１−１４０３と、ｎチャ
ネルトランジスタ１４１１−１４１４と、ＰＮＰバイポーラトランジスタ１４２
１−１４２２と、抵抗１４３１とが含まれる。トランジスタ１４０１及び１４１
１、１４２１は、供給電圧ＶｄｄとＶＳＳとの間に直列に接続される。トランジ
スタ１４０２及び１４１２、１４２２、抵抗１４３１は、供給電圧ＶｄｄとＶＳ Ｓ との間に直列に接続される。トランジスタ１４０３は、供給電圧ＶｄｄとＶＳ Ｓ との間に並列に接続されたトランジスタ１４１３−１４１４に直列に接続され
る。ｐチャネルトランジスタ１４０１−１４０３は、カレントミラー回路を形成
するように構成されるため、同じ電流がこれら３つ全てのトランジスタ１４０１
−１４０３に流れる。トランジスタ１４２２のエミッタが、トランジスタ１４２
１のエミッタよりｍ倍大きく選択される。ここで、ｍは乗数である。この実施例
では、乗数ｍは４である。乗数ｍ及び抵抗１４３１の抵抗の値は、得られる電流
ＩＲＥＦＰ１がＩＲＥＦＰと概ね同じとなるように選択される。トランジスタ１
４１１及び１４１２のソースの電圧は、トランジスタ１４０１−１４０２及び１
４１１−１４１２によって同じ電圧に維持される。結果として、トランジスタ１
４２１にかかる電圧は、トランジスタ１４３１及びトランジスタ１４２２にかか
る電圧に等しい。
【００７２】 基準電流源１００５の動作は、Ｐ．Ｒ．Ｇｒａｙ及びＲ．Ｇ．Ｍｅｙｅｒによ
る「Ａｎａｌｙｓｙｓ ａｎｄ Ｄｅｓｉｇｎ ｏｆ Ａｎａｌｏｇ Ｉｎｔｅ
ｇｒａｔｅｄ Ｃｉｒｃｕｉｔｓ」の頁３３０−３３３に詳しく記載されており
、引用することをもって本明細書の一部とする。抵抗１４３１を流れる電流ＩＲ は、ＶＴ／Ｒ ｌｎ（ｍ）に等しい。ＶＴ＝ｋＴ／ｑであり、このｋはボルツマ
ン定数であり、Ｔは絶対温度であり、ｑは電子電荷である。従って、抵抗１４３
１を流れる電流は、直接温度に関係する。抵抗１４３１を流れる電流ＩＲが、ト
ランジスタ１４０３及び１４１３−１４１４を流れる電流ＩＲＥＦＰ１となる。
その結果、電流ＩＲＥＦＰ１が直接温度に関係する。従って、温度が上昇すると
、電流ＩＲＥＦＰ１が増大する。増大した電流ＩＲＥＦＰ１によって、図１０の
トランジスタ１００２及び１００３のゲート・ソース間電圧が上昇するため、温
度の上昇で起こるトランジスタ１００３の閾値電圧Ｖｔｐの低下が相殺される。
上記したように、トランジスタ１００３の閾値電圧Ｖｔｐの低下により、電圧Ｖ ＣＣＢ が低下する傾向にある。しかしながら、増大した電流ＩＲＥＦＰ１によっ
て、電圧ＶＣＣＢが上昇する傾向にある。最終的に、電圧ＶＣＣＢは、動作温度
範囲内で比較的一定に保たれる。
【００７３】 図１５は、本発明の一実施例に従った基準電流源１１０５の模式図である。基
準電流源１１０５には、ｐチャネルトランジスタ１４０１−１４０２及び１５０
１と、ｎチャネルトランジスタ１４１１−１４１２と、ＰＮＰバイポーラトラン
ジスタ１４２１−１４２２と、抵抗１４３１とが含まれる。トランジスタ１４０
１−１４０２及び１４１１−１４１２、１４２１−１４２２、抵抗１４３２は、
図１４を用いて上記したように接続される。更に、トランジスタ１５０１のゲー
トが、トランジスタの１４０１−１４０２の各ゲートに共通に接続される。上記
したように、抵抗１４３１を流れる電流ＩＲが、温度に直接関係する。従って、
温度が上昇すると、抵抗１４３１を流れる電流ＩＲが増大する。この増大した電
流がトランジスタ１５０１に流れ、電流ＩＲＥＦＮが増大する。増大した電流Ｉ ＲＥＦＮ によって、図１１のトランジスタ１１０２及び１１０３のゲート・ソー
ス間電圧が上昇するため、図１１のトランジスタ１１０３の閾値電圧Ｖｔｐの低
下が相殺される。上記したように、トランジスタ１１０３の閾値電圧Ｖｔｐの低
下によって、電圧ＶＢＢＳが上昇する傾向にある。しかしながら、増大した電流
ＩＲＥＦＮによって、電圧ＶＢＢＳが低下する。その結果、電圧ＶＢＢＳが、基
準電流回路１１０４の動作温度範囲において比較的一定に保たれる。
【００７４】 図１６は、本発明の一実施例に従った基準電流回路１６００の模式図である。
基準電流回路１６００は、１つの回路の中に基準電流回路１００４及び１１０４
を組み入れた回路であるため、最終的な回路に必要なレイアウト面積を縮小する
ことができる。図１２及び図１３、図１６に類似の要素は、同じ参照符号を付し
た。基準電流回路１６００は、基準電流回路１００４及び１１０４と同様に動作
する。
【００７５】 図１７は、本発明の一実施例に従った基準電流回路１７００の模式図である。
基準電流回路１７００は、１つの回路に基準電流１００５と１１０５とを組み入
れた回路であるため、最終的な回路に必要なレイアウト面積を縮小することがで
きる。図１４及び図１５、図１７に類似の要素は、類似の参照符合を付した。基
準電流回路１７００は、基準電流回路１００５及び１１０５と同様に動作する。
【００７６】 上記した好適な実施例では、メモリセルとしてＰＭＯＳトランジスタが用いら
れる。ｐチャネルトランジスタは、Ｐ形基板のｎ形ウェルに形成される。別の実
施例では、メモリセルはＮＭＯＳトランジスタを用いて形成することができる。
このような実施例では、ワード線は「高」で活性化され、「低」で不活化される
。
【００７７】 図１８は、ＮＭＯＳトランジスタから形成されたメモリセルの動作に用いるこ
とができる、ワード線ドライバー回路１６００及びＶＢＢＣ結合回路１８００の
模式図である。ワード線ドライバー回路１６００には、上記したワード線ドライ
バー４００（図４）で説明したｐチャネルプルアップトランジスタ４０１及びｎ
チャネルプルダウントランジスタ４０３とが含まれる。ワード線ドライバー１６
００の残りの部分は、ワード線ドライバー４００の逆回路（reciprocal circuit
）である。この逆回路は、ＰＭＯＳトランジスタをＮＭＯＳトランジスタに換え
、ＮＭＯＳトランジスタをＰＭＯＳトランジスタ、供給電圧Ｖｄｄへの接続を供
給電圧ＶＳＳへの接続、供給電圧ＶＳＳへの接続を供給電圧Ｖｄｄへの接続に換
えることによって得られる。従って、ワード線ドライバー１６００には、プルア
ップトランジスタ４０１及びプルダウントランジスタ４０３に加えて、ｎチャネ
ルトランジスタ１６０１と、ｐチャネルトランジスタ１６０２−１６０３と、行
アドレスデコーダ１６１０とが含まれる。
【００７８】 ワード線ドライバー４００のｎチャネルプルダウントランジスタ４０３は、Ｖ ＢＢＳ 電圧発生器８００に直接接続される。この実施例では、ＶＢＢＳ電圧発生
器によって、供給電圧ＶＳＳより約−０．３Ｖ低い電圧が供給される。ワード線
ドライバー４００のｐチャネルプルアップトランジスタ４０１は、ＶＢＢＣ結合
回路１８００からの電圧ＶＢＢＣがかかるように接続される。行アドレスデコー
ダ１６１０によって、行アドレスデコーダ４１０（図４）によって供給される制
御シグナルＸｉ及びＸｊ＃とは逆である、制御シグナルＸｉ＃及びＸｊが供給さ
れる。
【００７９】 ＶＢＢＣ結合回路１８００は、図６の結合回路６００の逆回路である。従って
、ＶＢＢＣ結合回路１８００には、図面に示されたように、ｎチャネルトランジ
スタ１８０１−１８０３と、ｐチャネルトランジスタ１８０４と、インバータ１
８１１−１８１４が含まれる。
【００８０】 ワード線３０３を活性化する前は、シグナルＸｉ＃が「高」、シグナルＸｊが
「低」である。この条件では、トランジスタ１６０2がオンであり、供給電圧Ｖ
ｄｄがトランジスタ４０１及び４０３のゲートにかかっている。従って、プルダ
ウントランジスタ４０３がオンとなり、ＶＢＢＳ電圧がワード線３０３にかかっ
ている。この条件で、一連のインバータ１８１１−１８１４によって論理シグナ
ル「低」がノードＮ１に供給されるため、ｐチャネルトランジスタ１８０４がオ
ンとなる。その結果、ＶＢＢＣ供給線が供給電圧Ｖｄｄに保たれる。また、ワー
ド線３０３を活性化する前は、トランジスタ１８０２の閾値下のリークにより、
ノードＮ２では、ＶＣＣＢから１つの閾値電圧降下（Ｖｔ）よりも高い電圧が降
下するため、トランジスタ１８０１はオンにならない。
【００８１】 ワード線３０３がを活性化するためには、シグナルＸｉ＃を「低」、シグナル
Ｘｊを「高」にする。この条件で、プルアップトランジスタ４０１がオンとなり
、ワード線３０３とＶＢＢＣ電圧結合回路１８００と接続される。トランジスタ
４０１がオンとなった直後は、シグナルＸｊの「高」状態が一連のインバータ１
８１１−１８１４に伝わるが、ノードＮ１には到達しない。この時、ｐチャネル
トランジスタ１８０４はオンのままであり、ＶＢＢＣ供給線に接続されていて供
給電圧Ｖｄｄがかかっている。またこの時、ノードＮ１が「低」状態であるため
、コンデンサ結合トランジスタ１８０３のソースとドレインが「低」状態である
。トランジスタ１８０２は、ＭＯＳダイオードとして、そのゲート及びドレイン
がＶＣＣＢ供給線に接続される。従って、トランジスタ１８０２によってノード
Ｎ２の電圧が、電圧ＶＣＣＢより１つの閾値電圧（Ｖｔ）以上は低くない、或い
は供給電圧Ｖｄｄに概ね等しい電圧に制限される。従って、コンデンサ１８０３
は初め、供給電圧Ｖｄｄに概ね等しい電圧に充電される（即ち、トランジスタ１
８０３にかかる電圧は概ねＶｄｄに等しい）。
【００８２】 シグナルＸｊの「高」状態がノードＮ１に到達すると、トランジスタ１８０４
がオフとなり、ＶＢＢＣ電圧供給線がＶｄｄ電圧供給端子から切断される。また
、ノードＮ１の電圧が高いと、コンデンサ１８０３によってノードＮ２が最大２
Ｖｄｄに等しい電圧まで上昇する。ノードＮ２における電圧２Ｖｄｄによってｎ
チャネルトランジスタ１８０１がオンとなり、ＶＣＣＢ電圧供給線がＶＢＢＣ電
圧供給線に接続される。
【００８３】 幾つかの実施例を用いて本発明を説明してきたが、本発明は開示した実施例に
限定されるものではなく、当分野の技術者によって様々な変更がなされ得る。従
って、本発明は請求の範囲によってのみ限定されるものである。
【図面の簡単な説明】
【図１Ａ】 従来の論理プロセスで形成されたｐチャネルＭＯＳトランジスタを用いて形成
された従来のＤＲＡＭメモリセルの模式図である。
【図１Ｂ】 図１ＡのＤＲＡＭメモリセルの断面図である。
【図２】 ワード線ドライバー及びワード線電圧発生器を備えた従来のワード線制御回路
の模式図である。
【図３Ａ】 本発明の一実施例に従った電圧源から電圧が供給されるＤＲＡＭメモリセルの
模式図である。
【図３Ｂ】 図３ＡのＤＲＡＭメモリセルの断面図である。
【図３Ｃ】 本発明の一実施例に従った図３ＡのＤＲＡＭメモリセルのレイアウト図である
。
【図３Ｄ】 本発明の別の実施例に従った図３ＡのＤＲＡＭメモリセルの断面図である。
【図４】 本発明の一実施例に従ったワード線ドライバーの模式図である。
【図５】 本発明の一実施例に従ったワード線ドライバーシステムを例示するブロック図
であって、第１の複数のワード線ドライバーと、第２の複数のＶＳＳＢ結合回路
と、ＶＣＣＢ電圧発生器と、ＶＢＢＳ電圧発生器とが含まれる。
【図６】 本発明の一実施例に従ったＶＳＳＢ結合回路の模式図である。
【図７】 図６のＶＳＳＢ結合回路の動作中に生成される様々なシグナルを例示する波形
図である。
【図８】 本発明の一実施例に従ったＶＣＣＢ及びＶＳＳＢブースト電圧発生器のブロッ
ク図である。
【図９Ａ】 従来の正のブースト電圧発生器に用いられる充電ポンプ制御回路の簡単な模式
図である。
【図９Ｂ】 従来の負のブースト電圧発生器に用いられる充電ポンプ制御回路の簡単な模式
図である。
【図１０】 本発明の一実施例に従ったＶＣＣＢ充電ポンプ制御回路の模式図である。
【図１１】 本発明の一実施例に従ったＶＢＢＳ充電ポンプ制御回路の模式図である。
【図１２】 本発明の実施例に従った基準電流源の模式図である。
【図１３】 本発明の実施例に従った基準電流源の模式図である。
【図１４】 本発明の実施例に従った基準電流源の模式図である。
【図１５】 本発明の実施例に従った基準電流源の模式図である。
【図１６】 本発明の実施例に従った基準電流源の模式図である。
【図１７】 本発明の実施例に従った基準電流源の模式図である。
【図１８】 ＤＲＡＭセルの形成にＮＭＯＳトランジスタに用いた、本発明に従ったワード
線ドライバー及びＶＢＢＣ電圧結合回路の模式図である。
【手続補正書】
【提出日】平成１３年４月１７日（２００１．４．１７）
【手続補正１】
【補正対象書類名】明細書
【補正対象項目名】００３１
【補正方法】変更
【補正内容】
【００３１】 図３Ｄは、本発明の別の実施例に従ったｐチャネルアクセストランジスタ３０
１及びｐチャネルコンデンサ３０２の拡大断面図である。この実施例では、通常
の大量に注入されたｐ形のソース／ドレイン及びソース／ドレインサリサイド化
が、ｐ形接続領域３１２に含まれていない。このような構造にすることによって
、記憶ノードの電荷保持時間を劣化させるゲート誘発ドレインリーク（ＧＩＤＬ
）及び接合部リーク電流を減少させることができる。従来の論理プロセスでは、
ｐチャネルトランジスタの製造は以下の手順による。（ｉ）ポリシリコンゲート
のパターン形成及びエッチング。（ｉｉ）イオン注入によるゲート端部のソース
／ドレイン領域の軽度のドープによるｐ−ＬＤＤ領域の形成。（ｉｉｉ）絶縁用
の側壁スペーサの形成。（ｉｖ）露出したシリコン表面へのサリサイド（自己整 合シリサイド ）の形成。（ｖ）イオン注入による露出したシリコン表面のソース
／ドレイン領域の重度のドープによるｐ−Ｓ／Ｄ領域の形成。２段階のｐ−ＬＤ
Ｄ領域及びｐ−Ｓ／Ｄ領域の形成によって、導電電流が大きく、かつ適当なリー
ク電流に制御される。通常は、ｐ−Ｓ／Ｄ領域が、抵抗が小さくなるようにｐ−
ＬＤＤ領域より相当重度にドープされる。結果として、接合部の降伏電圧がより
低くなり、ｐ−Ｓ／Ｄ領域のリーク電流が、ｐ−ＬＤＤ領域のリーク電流より極
めて大きくなる。ソース／ドレインのサリサイドによって、ソース／ドレインの
抵抗が更に減少するが、接合部のリークを悪化させる。従って、できる限り記憶
ノードのサリサイド形成及び重度のｐ形ドーピングを排除することが重要である
。
───────────────────────────────────────────────────── フロントページの続き (81)指定国 ＥＰ(ＡＴ，ＢＥ，ＣＨ，ＣＹ， ＤＥ，ＤＫ，ＥＳ，ＦＩ，ＦＲ，ＧＢ，ＧＲ，ＩＥ，Ｉ Ｔ，ＬＵ，ＭＣ，ＮＬ，ＰＴ，ＳＥ)，ＪＰ (72)発明者 スー、フ−チェー アメリカ合衆国カリフォルニア州95070− 9714・サラトガ・コングレスホールレーン 21775 Ｆターム(参考） 5F038 AC00 AV04 AV06 BG03 BG06 CD09 DF05 5F083 AD14 AD51 AD52 AD69 GA06 GA12 JA53 PR41 ZA08 ZA12 5M024 AA06 BB08 BB37 CC20 CC50 FF02 FF04 FF13 PP01 PP03 PP05 PP07 【要約の続き】 生器（800）には、VｓｓからVｔを減じた電圧より高い 電圧に負のブースト電圧を制限する充電ポンプ制御回路 （1100）が含まれる。

Claims (30)

    【特許請求の範囲】
  1. 【請求項１】 正の供給電圧及び接地供給電圧に応答して動作するメモリ
    システムであって、 ＤＲＡＭセルと、 前記ＤＲＡＭセルにアクセスするために活性化される、前記ＤＲＡＭセルに接
    続されたワード線と、 前記ワード線に接続されたワード線ドライバーと、 前記ワード線ドライバーに接続され、前記正の供給電圧より高く前記正の供給
    電圧に１つのトランジスタ閾値電圧分を加えた電圧より低い正のブースト電圧を
    供給する、正のブースト電圧発生器とを含むことを特徴とするメモリシステム。
  2. 【請求項２】 前記ワード線ドライバーが、前記ワード線と前記正のブー
    スト電圧発生器との間に接続されたｐチャネルトランジスタと、前記ワード線に
    接続されたｎチャネルトランジスタとを含むことを特徴とする請求項１に記載の
    メモリシステム。
  3. 【請求項３】 前記ワード線ドライバーに接続され、接地供給電圧より低
    い負のブースト電圧を供給する負のブースト電圧発生器を更に含むことを特徴と
    する請求項２記載のメモリシステム。
  4. 【請求項４】 前記負のブースト電圧が、１つのトランジスタ閾値電圧の
    絶対値より小さい電圧分前記接地供給電圧より低いことを特徴とする請求項３に
    記載のメモリシステム。
  5. 【請求項５】 前記ＤＲＡＭセルが、 前記ワード線に接続されたゲートを有する第１のｐチャネルトランジスタと、 蓄積コンデンサとして形成され、前記第１のｐチャネルトランジスタに接続さ
    れた第２のｐチャネル素子とを含むことを特徴とする請求項４に記載のメモリシ
    ステム。
  6. 【請求項６】 前記メモリシステムが従来の論理プロセスで形成されるこ
    とを特徴とする請求項１に記載のメモリシステム。
  7. 【請求項７】 前記ワード線ドライバーと前記負のブースト電圧発生器と
    の間に接続された結合回路であって、前記ワード線が初めに活性化されるとき、
    前記ワード線ドライバーに前記接地供給電圧を供給し、前記ワード線の電圧が前
    記正の供給電圧より低くなると、前記ワード線ドライバーに負のブースト電圧を
    供給するように構成された、該結合回路を更に含むことを特徴とする請求項３に
    記載のメモリシステム。
  8. 【請求項８】 前記結合回路が、 前記ワード線ドライバーと前記接地供給電圧を供給する端子との間に接続され
    た第１のトランジスタと、 前記ワード線ドライバーと前記負のブースト電圧発生器との間に接続された第
    ２のトランジスタと、 前記第１のトランジスタのゲートに接続された遅延連鎖とを含むことを特徴と
    する請求項７に記載のメモリシステム。
  9. 【請求項９】 前記遅延連鎖と前記第２のトランジスタのゲートとの間に
    接続されたコンデンサと、 前記第２のトランジスタのゲートと前記負のブースト電圧発生器との間に接続
    されたダイオード要素とを含むことを特徴とする請求項８に記載のメモリシステ
    ム。
  10. 【請求項１０】 前記ｎチャネルトランジスタと前記負のブースト電圧発
    生器との間に接続された結合回路であって、前記ワード線が活性化されるとき、
    前記負のブースト電圧発生器と前記ｎチャネルトランジスタとが接続され、前記
    ワード線が不活性化されるとき、前記接地供給電圧がｎチャネルトランジスタに
    供給されるように構成された、該結合回路を更に含むことを特徴とする請求項３
    に記載のメモリシステム。
  11. 【請求項１１】 正の供給電圧及び接地供給電圧に応答して動作するメモ
    リシステムであって、 ＤＲＡＭセルと、 前記ＤＲＡＭセルにアクセスするために活性化される、前記ＤＲＡＭセルに接
    続されたワード線と、 前記ワード線に接続されたワード線ドライバーと、 前記ワード線ドライバーに接続され、１つのトランジスタ閾値電圧の絶対値よ
    り小さい電圧分前記接地供給電圧より低い負のブースト電圧を供給する、負のブ
    ースト電圧発生器とを含むことを特徴とするメモリシステム。
  12. 【請求項１２】 前記ワード線ドライバーが、前記ワード線と前記負のブ
    ースト電圧発生器との間に接続されたｎチャネルトランジスタと、ワード線に接
    続されたｐチャネルトランジスタとを含むことを特徴とする請求項１１に記載の
    メモリシステム。
  13. 【請求項１３】 前記ワード線ドライバーに接続され、前記正の供給電圧
    より高い正のブースト電圧を供給する、正のブースト電圧発生器を更に含むこと
    を特徴とする請求項１２記載のメモリシステム。
  14. 【請求項１４】 前記正のブースト電圧が、１つのトランジスタ閾値電圧
    より低い電圧分前記正の供給電圧より高いことを特徴とする請求項１３に記載の
    メモリシステム。
  15. 【請求項１５】 前記ｐチャネルトランジスタと前記せいのブースト電圧
    発生器との間の結合回路であって、ワード線が活性化されるとき、前記正のブー
    スト電圧発生器と前記ｐチャネルトランジスタとが接続され、ワード線が不活性
    化されるとき、前記正の供給電圧が前記ｐチャネルトランジスタに供給されるよ
    うに構成された、該結合回路とを更に含むことを特徴とする請求項１３に記載の
    メモリシステム。
  16. 【請求項１６】 前記ＤＲＡＭセルが、 前記ワード線に接続されたゲートを有する第１のｎチャネルトランジスタと、 蓄積コンデンサとして形成され、前記第１のｎチャネルトランジスタに接続さ
    れた第２のｎチャネル素子とを含むことを特徴とする請求項１５に記載のメモリ
    システム。
  17. 【請求項１７】 前記メモリシステムが従来の論理プロセスで形成される
    ことを特徴とする請求項１１に記載のメモリシステム。
  18. 【請求項１８】 前記ワード線ドライバーと前記正のブースト電圧発生器
    との間に接続された結合回路であって、前記ワード線が初めに活性化されるとき
    、前記ワード線ドライバーに前記正の供給電圧を供給し、前記ワード線の電圧が
    前記接地供給電圧より高くなると、前記ワード線ドライバーに正のブースト電圧
    を供給するように構成された、該結合回路を更に含むことを特徴とする請求項１
    ３に記載のメモリシステム。
  19. 【請求項１９】 前記結合回路が、 前記ワード線ドライバーと前記正の供給電圧を供給する端子との間に接続され
    た第１のトランジスタと、 前記ワード線ドライバーと前記正のブースト電圧発生器との間に接続された第
    ２のトランジスタと、 前記第１のトランジスタのゲートに接続された遅延連鎖とを含むことを特徴と
    する請求項１８に記載のメモリシステム。
  20. 【請求項２０】 前記遅延連鎖と前記第２のトランジスタのゲートとの間
    に接続されたコンデンサと、 前記第２のトランジスタのゲートと前記正のブースト電圧発生器との間に接続
    されたダイオード要素とを含むことを特徴とする請求項１９に記載のメモリシス
    テム。
  21. 【請求項２１】 ＤＲＡＭセルに接続されたワード線をドライブ（活性化
    或いは不活性化）する方法であって、 １つのトランジスタ閾値電圧より小さい電圧分、接地供給電圧より低い負のブ
    ースト電圧を発生する過程と、 前記ワード線が初めに活性化されるとき、前記ワード線に前記接地供給電圧を
    供給する過程と、 前記ワード線の電圧が正の供給電圧より低くなると、前記ワード線に前記負の
    ブースト電圧を供給する過程とを含むことを特徴とする方法。
  22. 【請求項２２】 更に、１つのトランジスタ閾値電圧より小さい電圧分、
    正の供給電圧より高い正のブースト電圧を発生する過程と、 ＤＲＡＭセルがアクセスされていないとき、前記正のブースト電圧で前記ワー
    ド線をドライブする過程とが含まれる請求項２１に記載の方法。
  23. 【請求項２３】 ＤＲＡＭセルに接続されたワード線をドライブする方法
    であって、 １つのトランジスタ閾値電圧より小さい電圧分、正の供給電圧より高い正のブ
    ースト電圧を発生する過程と、 前記ワード線が初めに活性化されるとき、前記ワード線に前記正の供給電圧を
    供給する過程と、 前記ワード線の電圧が接地供給電圧より高くなると、前記ワード線に前記正の
    ブースト電圧を供給する過程とを含むことを特徴とする方法。
  24. 【請求項２４】 更に、１つのトランジスタ閾値電圧より低い電圧分、接
    地供給電圧より低い負のブースト電圧を発生する過程と、 前記ＤＲＡＭセルがアクセスされていないとき、前記負のブースト電圧で前記
    ワード線をドライブする過程とを更に含むことを特徴とする請求項２３に記載の
    方法。
  25. 【請求項２５】 １つの閾値電圧より低い電圧分、正の供給電圧より高い
    正のブースト電圧を発生する充電ポンプ制御回路であって、 前記正の供給電圧に接続されたソースを備え、第１のチャネル幅を有する第１
    のｐチャネルトランジスタと、 前記第１のｐチャネルトランジスタのドレインに接続された第１の基準電流源
    と、 前記第１のｐチャネルトランジスタのゲートに接続されたゲートを備え、前記
    第１のチャネル幅より広い第２のチャネル幅を有する第２のｐチャネルトランジ
    スタと、 前記第２のｐチャネルトランジスタのドレインに接続された第２の基準電流源
    と、 前記第２のｐチャネルトランジスタのソースに接続されたゲート及びドレイン
    と、前記正のブースト電圧がかかるように接続されたソースとを備える第三のｐ
    チャネルトランジスタとを含むことを特徴とする充電ポンプ制御回路。
  26. 【請求項２６】 前記第１の基準電流源が、負の温度係数を有することを
    特徴とする請求項２５に記載の充電ポンプ制御回路。
  27. 【請求項２７】 前記第２の基準電流源が、正の温度係数を有することを
    特徴とする請求項２５に記載の充電ポンプ制御回路。
  28. 【請求項２８】 １つの閾値電圧より低い電圧分、接地供給電圧より低い
    負のブースト電圧を発生する充電ポンプ制御回路であって、 前記接地供給電圧に接続されたソースを備え、第１のチャネル幅を有する第１
    のｎチャネルトランジスタと、 前記第１のｎチャネルトランジスタのドレインに接続された第１の基準電流源
    と、 前記第１のｎチャネルトランジスタのゲートに接続されたゲートを備え、前記
    第１のチャネル幅より広い第２のチャネル幅を有する第２のｎチャネルトランジ
    スタと、 前記第２のｎチャネルトランジスタのドレインに接続された第２の基準電流源
    と、 前記第２のｎチャネルトランジスタのソースに接続されたソースと、前記負の
    ブースト電圧がかかるように接続されたゲート及びドレインとを備えるｐチャネ
    ルトランジスタとを含むことを特徴とする充電ポンプ制御回路。
  29. 【請求項２９】 前記第１の基準電流源が、負の温度係数を有することを
    特徴とする請求項２８に記載の充電ポンプ制御回路。
  30. 【請求項３０】 前記第２の基準電流源が、正の温度係数を有することを
    特徴とする請求項２９に記載の充電ポンプ制御回路。
JP2000565540A 1998-08-14 1999-08-13 論理プロセスに組み入れられたｄｒａｍ用のチップ上でのワード線電圧発生 Pending JP2002522871A (ja)

Applications Claiming Priority (5)

Application Number Priority Date Filing Date Title
US09/134,488 US6075720A (en) 1998-08-14 1998-08-14 Memory cell for DRAM embedded in logic
US09/332,757 US6147914A (en) 1998-08-14 1999-06-14 On-chip word line voltage generation for DRAM embedded in logic process
US09/332,757 1999-06-14
US09/134,488 1999-06-14
PCT/US1999/018536 WO2000010171A1 (en) 1998-08-14 1999-08-13 On-chip word line voltage generation for dram embedded in logic process

Publications (1)

Publication Number Publication Date
JP2002522871A true JP2002522871A (ja) 2002-07-23

Family

ID=26832381

Family Applications (1)

Application Number Title Priority Date Filing Date
JP2000565540A Pending JP2002522871A (ja) 1998-08-14 1999-08-13 論理プロセスに組み入れられたｄｒａｍ用のチップ上でのワード線電圧発生

Country Status (5)

Country Link
US (1) US6147914A (ja)
EP (1) EP1105875B1 (ja)
JP (1) JP2002522871A (ja)
DE (1) DE69903835T2 (ja)
WO (1) WO2000010171A1 (ja)

Cited By (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2005222659A (ja) * 2004-02-09 2005-08-18 Matsushita Electric Ind Co Ltd 半導体記憶装置
US7035128B2 (en) 2002-12-27 2006-04-25 Matsushita Electric Industrial Co., Ltd. Semiconductor memory device and semiconductor integrated circuit device
JP2008282474A (ja) * 2007-05-10 2008-11-20 Renesas Technology Corp 半導体記憶装置
JP2009534821A (ja) * 2006-04-21 2009-09-24 インターナショナル・ビジネス・マシーンズ・コーポレーション 動的メモリ・セル構造体
WO2010061489A1 (ja) * 2008-11-26 2010-06-03 パナソニック株式会社 半導体記憶装置
KR20180118576A (ko) * 2011-01-05 2018-10-31 가부시키가이샤 한도오따이 에네루기 켄큐쇼 신호 처리 회로

Families Citing this family (29)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6468855B2 (en) * 1998-08-14 2002-10-22 Monolithic System Technology, Inc. Reduced topography DRAM cell fabricated using a modified logic process and method for operating same
US6297686B1 (en) * 1999-05-28 2001-10-02 Winbond Electronics Corporation Semiconductor integrated circuit for low-voltage high-speed operation
US6841821B2 (en) * 1999-10-07 2005-01-11 Monolithic System Technology, Inc. Non-volatile memory cell fabricated with slight modification to a conventional logic process and methods of operating same
US6329240B1 (en) * 1999-10-07 2001-12-11 Monolithic System Technology, Inc. Non-volatile memory cell and methods of fabricating and operating same
KR100362700B1 (ko) * 2000-02-03 2002-11-27 삼성전자 주식회사 반도체 메모리 장치의 전압 레귤레이터 회로
US6381182B1 (en) * 2000-09-13 2002-04-30 Infineon Technologies Ag Combined tracking of WLL and VPP low threshold voltage in DRAM array
US6515917B2 (en) * 2001-04-10 2003-02-04 International Business Machines Corporation Digital-to-analog converter (dac) for dynamic adjustment of off-chip driver pull-up and pull down impedance by providing a variable reference voltage to high frequency receiver and driver circuits for commercial memory
US7336121B2 (en) * 2001-05-04 2008-02-26 Samsung Electronics Co., Ltd. Negative voltage generator for a semiconductor memory device
US20030197546A1 (en) * 2001-07-09 2003-10-23 Samsung Electronics Co., Ltd. Negative voltage generator for a semiconductor memory device
US6751152B2 (en) * 2001-10-31 2004-06-15 International Business Machines Corporation Method and configuration to allow a lower wordline boosted voltage operation while increasing a sensing signal with access transistor threshold voltage
JP3564472B2 (ja) * 2002-02-14 2004-09-08 松下電器産業株式会社 半導体装置の製造方法
JP3816022B2 (ja) 2002-05-28 2006-08-30 松下電器産業株式会社 半導体記憶装置
KR100542708B1 (ko) * 2003-05-28 2006-01-11 주식회사 하이닉스반도체 고전압 발생기
KR100610005B1 (ko) * 2003-08-25 2006-08-09 삼성전자주식회사 반도체 메모리 소자의 네거티브 전압 발생장치 및네거티브 전압 생성제어방법
US6930536B2 (en) * 2003-11-04 2005-08-16 Micron Technology, Inc. Voltage booster
US7142043B2 (en) * 2004-08-02 2006-11-28 Taiwan Semiconductor Manufacturing Co., Ltd. On chip word line voltage with PVT tracking for memory embedded in logic process
JP4962828B2 (ja) * 2004-08-25 2012-06-27 マイクロン テクノロジー， インク． ワード線ドライバ回路およびこれを利用する方法
US7068024B1 (en) * 2004-12-30 2006-06-27 Taiwan Semiconductor Manufacturing Company, Ltd. Voltage regulator having positive temperature coefficient for self-compensation and related method of regulating voltage
US7323379B2 (en) * 2005-02-03 2008-01-29 Mosys, Inc. Fabrication process for increased capacitance in an embedded DRAM memory
US7855932B2 (en) 2005-03-04 2010-12-21 Taiwan Semiconductor Manufacturing Co., Ltd. Low power word line control circuits with boosted voltage output for semiconductor memory
US7499307B2 (en) * 2005-06-24 2009-03-03 Mosys, Inc. Scalable embedded DRAM array
US7274618B2 (en) * 2005-06-24 2007-09-25 Monolithic System Technology, Inc. Word line driver for DRAM embedded in a logic process
JP2007060544A (ja) * 2005-08-26 2007-03-08 Micron Technol Inc 温度係数が小さいパワー・オン・リセットを生成する方法及び装置
JP2007059024A (ja) * 2005-08-26 2007-03-08 Micron Technol Inc 温度補償された読み出し・検証動作をフラッシュ・メモリにおいて生成するための方法及び装置
JP2007058772A (ja) * 2005-08-26 2007-03-08 Micron Technol Inc バンド・ギャップ基準から可変出力電圧を生成する方法及び装置
CN100414838C (zh) * 2005-12-20 2008-08-27 北京芯技佳易微电子科技有限公司 标准逻辑工艺上的负电压有效传输电路
US7489556B2 (en) * 2006-05-12 2009-02-10 Micron Technology, Inc. Method and apparatus for generating read and verify operations in non-volatile memories
US7929359B2 (en) * 2008-11-13 2011-04-19 Mosys, Inc. Embedded DRAM with bias-independent capacitance
US9209167B2 (en) * 2014-03-25 2015-12-08 International Business Machines Corporation Determining threshold voltage variations in field effect transistors

Family Cites Families (9)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH0442494A (ja) * 1990-06-08 1992-02-13 Nec Corp Ｍｏｓダイナミックｒａｍ
US5075571A (en) * 1991-01-02 1991-12-24 International Business Machines Corp. PMOS wordline boost cricuit for DRAM
KR940002859B1 (ko) * 1991-03-14 1994-04-04 삼성전자 주식회사 반도체 메모리장치에서의 워드라인 구동회로
JP2905666B2 (ja) * 1992-05-25 1999-06-14 三菱電機株式会社 半導体装置における内部電圧発生回路および不揮発性半導体記憶装置
JP2731701B2 (ja) * 1993-06-30 1998-03-25 インターナショナル・ビジネス・マシーンズ・コーポレイション Ｄｒａｍセル
JPH0863964A (ja) * 1994-08-29 1996-03-08 Mitsubishi Electric Corp 半導体記憶装置
US5703827A (en) * 1996-02-29 1997-12-30 Monolithic System Technology, Inc. Method and structure for generating a boosted word line voltage and a back bias voltage for a memory array
KR100257866B1 (ko) * 1997-04-11 2000-06-01 윤종용 챠아지 펌핑 회로를 가지는 불 휘발성 메모리 장치
US6009023A (en) * 1998-05-26 1999-12-28 Etron Technology, Inc. High performance DRAM structure employing multiple thickness gate oxide

Cited By (12)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US7035128B2 (en) 2002-12-27 2006-04-25 Matsushita Electric Industrial Co., Ltd. Semiconductor memory device and semiconductor integrated circuit device
JP2005222659A (ja) * 2004-02-09 2005-08-18 Matsushita Electric Ind Co Ltd 半導体記憶装置
JP2009534821A (ja) * 2006-04-21 2009-09-24 インターナショナル・ビジネス・マシーンズ・コーポレーション 動的メモリ・セル構造体
US8604532B2 (en) 2006-04-21 2013-12-10 International Business Machines Corporation Computing apparatus employing dynamic memory cell structures
US8603876B2 (en) 2006-04-21 2013-12-10 International Business Machines Corporation Dynamic memory cell methods
US8648403B2 (en) 2006-04-21 2014-02-11 International Business Machines Corporation Dynamic memory cell structures
JP2008282474A (ja) * 2007-05-10 2008-11-20 Renesas Technology Corp 半導体記憶装置
WO2010061489A1 (ja) * 2008-11-26 2010-06-03 パナソニック株式会社 半導体記憶装置
JP2010129113A (ja) * 2008-11-26 2010-06-10 Panasonic Corp 半導体記憶装置
US8345506B2 (en) 2008-11-26 2013-01-01 Panasonic Corporation Semiconductor memory device
KR20180118576A (ko) * 2011-01-05 2018-10-31 가부시키가이샤 한도오따이 에네루기 켄큐쇼 신호 처리 회로
KR102026575B1 (ko) * 2011-01-05 2019-09-27 가부시키가이샤 한도오따이 에네루기 켄큐쇼 신호 처리 회로

Also Published As

Publication number Publication date
US6147914A (en) 2000-11-14
DE69903835T2 (de) 2003-02-27
DE69903835D1 (de) 2002-12-12
WO2000010171A1 (en) 2000-02-24
EP1105875A1 (en) 2001-06-13
EP1105875B1 (en) 2002-11-06

Similar Documents

Publication Publication Date Title
JP2002522871A (ja) 論理プロセスに組み入れられたｄｒａｍ用のチップ上でのワード線電圧発生
US7560975B2 (en) Semiconductor device
KR940003891B1 (ko) 오동작 방지수단을 갖는 반도체장치
US5255224A (en) Boosted drive system for master/local word line memory architecture
JPH0671067B2 (ja) 半導体装置
JP2709783B2 (ja) 昇圧回路
KR100245556B1 (ko) 워드 라인 구동 회로를 갖는 soi 반도체 램 장치
US5886942A (en) Word line driver and semiconductor device
KR20030091828A (ko) 반도체 기억 장치
JPH0468715B2 (ja)
US5128896A (en) Semiconductor memory drive
JPH0248998B2 (ja)
JP3853088B2 (ja) 半導体メモリ装置の内部電源電圧発生回路及びその制御方法
JPH02231760A (ja) 半導体集積回路装置
JP3212622B2 (ja) 半導体集積回路装置
JP3718512B2 (ja) 半導体装置
US5670909A (en) Semiconductor device having a boosting circuit
JP2868789B2 (ja) 半導体駆動回路
JP2724218B2 (ja) 半導体集積回路
JP2001024168A (ja) 半導体記憶装置
JP2675638B2 (ja) 半導体集積回路
KR940003892B1 (ko) 오동작 방지수단을 갖는 반도체장치
JPH0773669A (ja) 半導体装置
JPH05267617A (ja) ダイナミックｒａｍ
JPH06325568A (ja) 半導体集積回路装置

Legal Events

Date Code Title Description
A977 Report on retrieval

Free format text: JAPANESE INTERMEDIATE CODE: A971007

Effective date: 20040806

A131 Notification of reasons for refusal

Free format text: JAPANESE INTERMEDIATE CODE: A131

Effective date: 20041124

A521 Request for written amendment filed

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20050222

A02 Decision of refusal

Free format text: JAPANESE INTERMEDIATE CODE: A02

Effective date: 20051115

A521 Request for written amendment filed

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20060213

A521 Request for written amendment filed

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20060315

A521 Request for written amendment filed

Free format text: JAPANESE INTERMEDIATE CODE: A821

Effective date: 20060316

A911 Transfer to examiner for re-examination before appeal (zenchi)

Free format text: JAPANESE INTERMEDIATE CODE: A911

Effective date: 20060419

A912 Re-examination (zenchi) completed and case transferred to appeal board

Free format text: JAPANESE INTERMEDIATE CODE: A912

Effective date: 20060630

A601 Written request for extension of time

Free format text: JAPANESE INTERMEDIATE CODE: A601

Effective date: 20090227

A602 Written permission of extension of time

Free format text: JAPANESE INTERMEDIATE CODE: A602

Effective date: 20090304

A601 Written request for extension of time

Free format text: JAPANESE INTERMEDIATE CODE: A601

Effective date: 20090401

A602 Written permission of extension of time

Free format text: JAPANESE INTERMEDIATE CODE: A602

Effective date: 20090406

A601 Written request for extension of time

Free format text: JAPANESE INTERMEDIATE CODE: A601

Effective date: 20090501

A602 Written permission of extension of time

Free format text: JAPANESE INTERMEDIATE CODE: A602

Effective date: 20090511