JP2002522871A - 論理プロセスに組み入れられたdram用のチップ上でのワード線電圧発生 - Google Patents
論理プロセスに組み入れられたdram用のチップ上でのワード線電圧発生Info
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Abstract
Description
、名称「Memory Cell For DRAM Embedded in Logic」である同時継続出願中の米
国特許出願番号09/134,488の一部継続出願である。
くは、本発明は、従来の論理プロセスで製造したDRAMに関連する。更に本発
明は、従来の論理プロセスで製造された、或いは組み込まれたDRAMを動作させる
ために、チップ上で正確な電圧を発生させることに関連する。
る。図1Bは、DRAMセル100の断面図である。本明細書では、従来の論理
プロセスとは、一層のみのポリシリコンを用いて、1つのウェル或いは2つのウ
ェル構造のどちらかを設ける半導体製造プロセスと定義する。DRAMセル10
0は、ワード線3に接続されたゲート端子9と、ビット線5に接続されたドレイ
ン端子17と、pチャネルMOSトランジスタ2のゲート11に接続されたソー
ス端子18とを有するpチャネルMOSアクセストランジスタ1からなる。pチ
ャネルトランジスタ2は、電荷蓄積コンデンサ(charge storage capacitor)と
して動作するように形成されている。トランジスタ2のソース及ドレイン19は
、共通に接続されている。トランジスタ2のソース及びドレイン、チャネルは、
固定プレートバイアス電圧Vppがかかるように接続されている。この電圧Vpp は、トランジスタ閾値電圧Vtより高い電圧分正の供給電圧Vddより高い正のブ
ースト電圧である。
れたノードと定義し、電荷蓄積コンデンサの反対側の電極を、固定プレートバイ
アス電圧がかかるように接続されたノードと定義する。従って、DRAMセル1
00において、トランジスタ2のゲート11が、電荷蓄積コンデンサの電極とな
り、トランジスタ2のチャネル領域が電荷蓄積コンデンサの反対側の電極となる
。
中のn形ウェル領域14にセルを形成する。アクセストランジスタ1の閾値下の
リークを最小にするために、n形ウェル14に電圧Vppのバイアスを(n形接
触領域21で)かける。しかしながら、このようにウェルにバイアスをかけると
、接合部のリークが増大する。従って、接合部のリークを著しく増加させないで
閾値下のリークを減少させるように、n形ウェル14のバイアス電圧を選択する
。蓄積コンデンサに電荷が蓄積されているとき、ビット線5が適正な電圧レベル
(即ち、VddまたはVss)となり、ワード線3が活性化されてアクセストラン
ジスタ1がオンになる。その結果、蓄積コンデンサの電極が充電される。充電量
を最大化するために、ワード線3が、供給電圧Vssからアクセストランジスタ
1の閾値電圧(Vtp)の絶対値を引いた電圧より低い負のブースト電圧Vbbと
ならなければならない。
ジスタ1がオフとなる。コンデンサの充電量を最大化するために、反対側の電極
に正のブースト電圧Vppのバイアスをかける。プレート電圧Vppは、電荷蓄積
コンデンサであるトランジスタ2の酸化物降伏電圧によって制限される。
wnship, P. Gillinghamによる米国特許第5,600,598号、名称「Memory
Cell and Wordline Driver For Embedded DRAM in ASIC Process」(以降は、"Sk
javeland 他"とする)、及びP. Gillingham, B. Hold, I. Mes, C. O'Connell, P
. Schofield, K. Skjaveland, K. Torrance, T. Wojcicki, H. Chowによる「A 7
68k Embedded DRAM for l.244Gb.s ATM Switch in a 0.8um Logic Process,」、
Digest of ISSCC、1996年、226〜263ページ(以降は、"Gillingham 他")に記載
されている。Skjaveland 他及びGillinghamh 他はともに、p形基板に形成され
たn形ウェルに含まれるメモリセルについて記載している。
ドライバー回路201を含むワード線制御回路200の模式図である。ワード線
制御回路200には、pチャネルトランジスタ211−217と、インバータ2
21−229と、NANDゲート231−232と、NORゲート241とが含まれ、
図に示すように接続されている。ワード線ドライバー201には、pチャネルプ
ルアップトランジスタ211が含まれ、それによって関連ワード線が供給電圧V
ddに引き上げられる。pチャネルプルダウントランジスタ212−217は、
ワード線を実質的に負の供給電圧Vssより低い負のブースト電圧(即ち、−1.
5V)に下げることができるように設けられている。しかしながら、pチャネル
プルダウントランジスタは、動作能力が同じサイズのNMOSトランジスタより相当
小さい(約半分)。その結果、Gillinghamh 他のワード線がオンになる速度は、
比較的遅い(>10ns)。更に、データ保持状態では、ワード線ドライバー2
01によって、ワード線のみが供給電圧Vddまで引き上げられる。その結果、
メモリセルのアクセストランジスタの閾値下のリークは、十分に抑制することが
できないかもしれない。
れたnチャネルトランジスタを用いて形成することができる。メモリセルのアク
セス中に、そのようなnチャネルDRAMセルに蓄えられる電荷を最大化するた
めに、関連ワード線を、供給電圧にアクセストランジスタの閾値電圧(Vtn)
の絶対値を加えたものより大きい電圧にする。データ保持状態では、nチャネル
アクセストランジスタは、ワード線を供給電圧Vss(0V)にしてオフにされ
る。nチャネルDRAMセルのコンデンサの充電量を最大化するために、反対側
の電極に、供給電圧Vssより低いプレート電圧Vbbのバイアスをかける。
dded DRAM Module using a Dual Sense Amplifier Architecture in a Logic Pr
ocess」、1997年IEEE International Solid-State Circuits Conference、64−6
5及び431ページに記載されたものが含まれる。p形基板を用いて、メモリセルが
直接基板に接触し、どのウェル構造とも分離されないようにする。記載した設計
では、基板にバイアスをかけることができない。更に、基板のバイアスをゼロに
制限するASICでは、ワード線に負の電圧をかけることができない。従って、設計
者は、ビット線の揺れを制限して負のゲート・ソース間電圧(Vgs)を達成し
た。負のVgs電圧によって、メモリセルの閾値下のリークが減少する。Hashimo
to他では、ワード線ドライバーの構造については述べていない。
るワード線ドライバー回路が待ち望まれている。更に、従来の論理プロセスで形
成したDRAMセルにバイアスをかける改善方法も待ち望まれている。
線、CMOSワード線ドライバーを含むメモリシステムを提供する。このワード
線ドライバーは、選択的に正のブースト電圧及び負のブースト電圧をワード線に
供給して、DRAMセルへのアクセスを制御するように制御される。
ンジスタ閾値電圧Vtの絶対値を加えたものより小さい正のブースト電圧を発生
させるために設けられる。
ースト電圧を発生させるために設けられる。
の間に設けられる。例えば、DRAMセルがPMOSトランジスタから形成され
た場合、結合回路によって、ワード線ドライバーが負のブーストワード線発生器
に接続される。DRAMセルがアクセスされる場合、結合回路によって、ワード
線ドライバーが負のブースト電圧に接続され、DRAMセルのpチャネルアクセ
ストランジスタがオンになる。しかしながら、DRAMセルがアクセスされてい
ない場合は、結合回路によって、ワード線ドライバーが供給電圧VSSに接続さ
れ、負のブースト電圧に関連するリーク電流が最小化される。
線ドライバーに供給されるように、結合回路を構成することができる。ワード線
の電圧が供給電圧Vddより低下した場合、結合回路によってワード線ドライバ
ーに負のブースト電圧が供給される。
結合回路によって、ワード線ドライバーが正のブーストワード線発生器に接続さ
れる。DRAMセルがアクセスされる場合、結合回路によって、ワード線ドライ
バーが負のブースト電圧に接続され、DRAMセルのNチャネルアクセストラン
ジスタがオンになる。しかしながら、DRAMセルがアクセスされていない場合
は、結合回路によって、ワード線ドライバーが供給電圧Vddに接続され、正の
ブースト電圧に関連するリーク電流が最小化される。
線ドライバーに供給されるように、結合回路を形成することができる。ワード線
の供給電圧が供給電圧VSSより高くなると、結合回路によって、ワード線ドラ
イバーに正のブースト電圧が供給される。
より低い電圧に制限する充電ポンプ制御回路が含まれる。同様に、負のブースト
電圧発生器には、負のブースト電圧をVSSからVtを減じた電圧より高い電圧
に制限する充電ポンプ制御回路が含まれる。正及び負のブースト電圧がこのよう
に制限されるのは、0.25μm以下のプロセスを用いる通常の論理の適用例で
は、通常、ゲート酸化物降伏電圧は、正の供給電圧Vddに閾値電圧Vtを加え
た電圧より低い。
トランジスタ閾値電圧より小さい電圧を加えた電圧より大きい電圧に制限する充
電ポンプ制御回路が含まれる。ある実施例では、この充電ポンプ制御回路には、
供給電圧Vddに接続されたソースと第1の基準電流源に接続されたドレインと
を有する第1のpチャネルトランジスタが含まれる。第1のpチャネルトランジ
スタのゲートは、第2のpチャネルトランジスタのゲートに接続される。第1及
び第2のpチャネルトランジスタはそれぞれ、第1及び第2のチャネル幅を有し
、第2のチャネル幅は第1のチャネル幅より広い。第2の基準電流源は、第2の
pチャネルトランジスタのドレインに接続される。第2のpチャネルトランジス
タのドレインによって、充電ポンプ制御回路に対する抑止制御シグナルが供給さ
れる。第3のpチャネルトランジスタは、第2のpチャネルトランジスタのソー
スに接続されたゲート及びドレインと、正のブースト電圧がかかるように接続さ
れたソースとを有する。第1のチャネル幅と第2のチャネル幅との比率は、正の
ブースト電圧が供給電圧Vddより1つのトランジスタ閾値電圧分大きい電圧よ
り小さい場合、抑止制御シグナルとなるように選択される。一実施例では、第1
の基準電流源は、第2のpチャネルトランジスタの温度の影響を補正するために
負の温度係数を有する。第2の基準電流源に、第3のpチャネルトランジスタの
温度の影響を補正するための正の温度係数を備えることもできる。
り小さい電圧分、供給電圧VSSより小さく負のブースト電圧を制限する充電ポ
ンプ制御回路が含まれる。一実施例では、この充電ポンプ制御回路には、供給電
圧Vssに接続されたソースと、第1の基準電流源に接続されたドレインとを有
する第1のnチャネルトランジスタが含まれる。第1のnチャネルトランジスタ
のゲートは、第2のnチャネルトランジスタのゲートに接続される。第1及び第
2のnチャネルトランジスタはそれぞれ、第1及び第2のチャネル幅を有し、第
2のチャネル幅が第1のチャネル幅より広い。第2の基準電流源が、第2のnチ
ャネルトランジスタのドレインに接続される。第2のnチャネルトランジスタの
ドレインによって、充電ポンプ制御回路に対する抑止制御シグナルが供給される
。pチャネルトランジスタは、第2のnチャネルトランジスタのソースに接続さ
れたソースと、負のブースト電圧がかかるように接続されたドレイン及びゲート
とを有する。第1のチャネル幅と第2のチャネル幅の比率は、負のブースト電圧
が供給電圧VSSからトランジスタの閾値電圧Vtの絶対値を差し引いたものよ
り大きい場合、抑止制御シグナルとなるように選択される。一実施例では、第1
の基準電流源は、第2のnチャネルトランジスタの温度の影響の補正をする負の
温度係数を有する。第2の基準電流源に、pチャネルトランジスタの温度の影響
を補正する正の温度係数を備えることもできる。
けかたについて以下に記載する。従来の論理プロセスとは、1つの多結晶シリコ
ン層と1層以上の金属層とを備えた1つのウェル或いは2つのウェルの製造プロ
セスである。記載の実施例では、正の供給電圧を供給電圧Vddとする。一般に
、正の供給電圧Vddは、3.3Vまたは2.5V、1.8V等の製造プロセス
によって様々な公称値を持つ。グランドの供給電圧は0Vの公称値を持ち、供給
電圧Vssとする。
pチャネルアクセストランジスタ301と、蓄積コンデンサとして形成されたp
チャネル記憶トランジスタ302とからなる。アクセストランジスタ301のゲ
ートはワード線303に接続され、アクセストランジスタ301のドレインはビ
ット線305に接続されている。アクセストランジスタ301のソースは、トラ
ンジスタ302のソース領域に接続されている。記載の実施例では、トランジス
タ302のソース領域のみが実際に形成される(即ち、トランジスタ302のド
レイン領域は存在しない)。別の実施例では、ソース領域とドレイン領域の両方
が形成され、これらの領域は共に、アクセストランジスタ301のソースに接続
される。トランジスタ302のチャネルが、蓄積コンデンサの電極となり、トラ
ンジスタ302のゲートが蓄積コンデンサの反対側の電極となる。記憶トランジ
スタ302のチャネル(即ち、蓄積コンデンサの電極)は、アクセストランジス
タ301のソースに接続されている。トランジスタ302のゲート(即ち、蓄積
コンデンサの反対側の電極)は、負にブーストされたバイアス電圧Vbb1がか
かるように接続されている。このバイアス電圧Vbb1は、コンデンサ302の
ゲート酸化物の降伏電圧(Vbd)と電極に蓄えられた最も高い電圧(V1)と
によって制限される。一般に、バイアス電圧Vbb1は、V1からVbdを差し
引いた電圧より高い電圧に設定される。好適な実施例では、V1は正の供給電圧
Vddに等しく、バイアス電圧Vbb1は−0.3Vに設定される。
に選択される。即ち、バイアス電圧Vbb1は、約0.7Vより小さく選択され
る。負のバイアス電圧Vbb1は、電極に供給電圧Vddがかかると、コンデン
サ302の容量を増加して蓄積コンデンサ302の動作を線形化する。負のプレ
ートバイアスVbb1がないと、コンデンサ302の容量は、コンデンサにかか
る電圧がMOS構造の閾値電圧より小さくなると、急速に減少する。
リコン基板306のn形にドープされたウェル304の中に含まれる。多数のメ
モリセルを同じn形ウェル304の中に形成できる。n形ウェル304には、供
給電圧Vddよりpチャネルアクセストランジスタ301の閾値電圧(Vtp)
の絶対値に概ね等しい電圧だけ大きい正のブースト電圧(Vpp1)のバイアス
がかかる。更に、正のブースト電圧Vpp1は、pチャネルアクセストランジス
タ301の酸化物降伏電圧より低くなるように選択される。n形接触領域315
との接続により、n形ウェル304にバイアスがかかる。本実施例では、電圧V pp1 は、供給電圧Vddより約0.3V高く制御される(即ち、Vtp=0.
3V)。 n形ウェル304に電圧Vpp1がかかると、アクセストランジスタ301の閾
値下のリークが減少し、供給ノイズによる、コンデンサ302の電極とn形ウェ
ル304との接合部に順方向のバイアスがかかる可能性が抑制される。しかしな
がら、n形ウェル304に電圧Vpp1を加えると、特に高い電圧の場合、蓄積
コンデンサ302の電極の接合部のリークが減少する。
タ値を書き込む場合は供給電圧Vddに接続され、論理1データ値を書き込む場
合は供給電圧VSSに接続される。更に、ワード線303が、約−0.3Vのワ
ード線電圧VSSBがかるように接続される。一実施例に従えば、電圧VSSB の値は−0.2Vから−0.6Vに選択され、従来のDRAM適用例における−
1.0V或いはそれより負に大きい電圧とは異なる。電圧VSSBの発生方法に
ついては以下に詳述する。
の電極が供給電圧Vddの電位に近い場合は、メモリセル300の閾値下のリー
クが高くなる傾向にある。サブミクロンのトランジスタの場合、その閾値電圧(
例えば、Vtp=−0.5V)が低いため、この閾値下のリークが厳しい。デー
タ保持中の閾値下のリークを減少させるために、ワード線303が、内部で生成
された供給電圧Vddより約0.3V高い正のブースト電圧(VCCB)に接続
される。一実施例に従えば、電圧VCCBの値は、供給電圧Vddより0.2V
から0.6V高い電圧に選択される。これは、データ保持中にワード線が供給電
圧Vddに接続される上記した従来のメモリセルとは異なる。正のブースト電圧
VCCBの発生については、以下により詳しく記載する。
いる。ビット線305への接続は、隣接する2つのセルが共有し、コンデンサ3
02の上側プレート313によって、ワード線に平行な隣接する2行のセルが接
続されている。隣接するセルのコンデンサは、例えば、設計基準による最小間隔
で、電界酸化物(FOX)領域314によって電気的に切断されている。コンデ
ンサプレート313に、pチャネルコンデンサが最大でオンとなる電圧Vbb1 のバイアスが掛けられるため、隣接するセル記憶ノード間に流れ得る最大リーク
電流となる、非常に不都合なバイアスが電界酸化物(FOX)314にかかり得
る。このような電界リーク電流を最小にするために、コンデンサプレート313
は隣接する記憶ノードの対角線の角に沿ってのみ電界酸化物314と交差するよ
うになっている。これによって、隣接するセル間の潜在リーク経路が最小FOX
分離間隔の1.414倍となり、同時に、コンデンサプレート313によって逆
ゲート化される記憶ノード周辺部(最小の間隔)が、全記憶ノード周辺部(コン
デンサ302のチャネル領域)の25%未満となり、潜在リーク電流を最小化す
る。
1及びpチャネルコンデンサ302の拡大断面図である。この実施例では、通常
の大量に注入されたp形のソース/ドレイン及びソース/ドレインサリサイド化
が、p形接続領域312に含まれていない。このような構造にすることによって
、記憶ノードの電荷保持時間を劣化させるゲート誘発ドレインリーク(GIDL
)及び接合部リーク電流を減少させることができる。従来の論理プロセスでは、
pチャネルトランジスタの製造は以下の手順による。(i)ポリシリコンゲート
のパターン形成及びエッチング。(ii)イオン注入によるゲート端部のソース
/ドレイン領域の軽度のドープによるp−LDD領域の形成。(iii)絶縁用
の側壁スペーサの形成。(iv)露出したシリコン表面へのサリサイド(自己整
列サリサイド)の形成。(v)イオン注入による露出したシリコン表面のソース
/ドレイン領域の重度のドープによるp−S/D領域の形成。2段階のp−LD
D領域及びp−S/D領域の形成によって、導電電流が大きく、かつ適当なリー
ク電流に制御される。通常は、p−S/D領域が、抵抗が小さくなるようにp−
LDD領域より相当重度にドープされる。結果として、接合部の降伏電圧がより
低くなり、p−S/D領域のリーク電流が、p−LDD領域のリーク電流より極
めて大きくなる。ソース/ドレインのサリサイドによって、ソース/ドレインの
抵抗が更に減少するが、接合部のリークを悪化させる。従って、できる限り記憶
ノードのサリサイド形成及び重度のp形ドーピングを排除することが重要である
。
リシリコンゲート間隔で設けられる。レイアウトをこのようにすることによって
、更なるプロセシングを必要とすることなく、領域312からp−S/Dドーピ
ング及びサリサイドを効率的に排除することができる。
されたウェルに位置するp形にウェルにこれらの要素が形成される場合は、nチ
ャネルアクセストランジスタ及びコンデンサを用いて図3A−図3DのDRAM
セルを同様に実施できる。
不活化させる)するために用いられるワード線ドライバー400の模式図である
。従って、ワード線ドライバー400によって供給される出力電圧が、ワード線
303に供給される(図3A)。ワード線ドライバー400は、Pチャネルトラ
ンジスタ401−402と、Nチャネルトランジスタ403−405とからなる
。ワード線303を不活性化するために、トランジスタ401をオンにして、ワ
ード線303を正のワード線ブースト電圧VCCBまで引き上げる。ワード線電
圧VCCBは、アクセストランジスタ301をオフにするのに十分に高い電圧で
ある。ワード線303を活性化するために、プルダウントランジスタ403をオ
ンにして、ワード線303を電圧VSSBに引き下げる。ワード線電圧VSSB の発生については、以下に詳しく記載する。
ジスタ403のゲートは共に、pチャネルトランジスタ402によって形成され
た通過ゲートに接続されている。トランジスタ402がオンになると、トランジ
スタ401と402とが接続され、行アドレスデコーダ410によって供給され
る出力信号Xiを受信する。トランジスタ402のゲートは、行アドレスデコー
ダ410からの別の出力信号Xj#を受信するように接続される。アクセスのた
めにワード線303に接続されたメモリセルが選択されると、行アドレスデコー
ダ410は、初めに信号「高」Xiを送り、次に信号「低」Xj#を送る。信号
Xj#の「低」の状態によって、通過トランジスタ402がオンになり、論理信
号「高」Xiがプルアップトランジスタ401及びプルダウントランジスタ40
3のゲートに送られる。このような状態で、プルダウントランジスタ403がオ
ンになり、ワード線303が接続されてワード線電圧VSSBを受け取る。
03及び複数の他のワード線を含むワード線の第1のサブセットを制御する。ワ
ード線303がアクセスのために選択されない場合(しかし、ワード線の第1の
サブセットの別のワード線がアクセスのために選択された場合)、行アドレスデ
コーダ410は、信号Xi及びXj#の両方の論理「低」の値を送る。このよう
な状態で、プルアップトランジスタ401及びプルダウントランジスタ403の
ゲートは、nチャネルトランジスタ404によって論理「低」の状態に維持され
る。トランジスタ404のゲートは、ワード線303に接続され、ワード線30
3がアクセスされていない時は、論理「高」の値に維持されることに注意された
い。その結果、ワード線303がアクセスされていない場合は、トランジスタ4
04がオンであり、トランジスタ401及び403のゲートが供給電圧VSSに
接続される。供給電圧VSSによって、出力トランジスタ401がオンになり、
プルダウントランジスタ403がオフになるため、ワード線303が論理「高」
電圧(即ち、VCCB)に維持される。
スされていない場合)、行アドレスデコーダ410は、信号「高」Xj#を送り
、nチャネルトランジスタ405がオンになる。トランジスタ405がオンにな
ると、プルアップトランジスタ401及びプルダウントランジスタ403のゲー
トが供給電圧VSSに接続される。その結果、プルアップトランジスタ401オ
ンになり、プルダウントランジスタ403はオフになる。この時、トランジスタ
401によって、ワード線303が接続されて電圧VCCBがかかり、メモリセ
ル300のアクセストランジスタ301がオフになる。
ためにnチャネルトランジスタが選択される。しかしながら、本実施例では、形
成された全てのnチャネルトランジスタの大部分は、供給電圧VSSがかかるよ
うに接続される(供給電圧VSSがかかるように接続されたp形基板306を例
示する図3Bを参照)。その結果、制御電圧VSSBの最小電圧は、供給電圧V SS よりダイオード1個の電圧降下分低い電圧(即ち、グランドよりダイオード
1個の電圧降下分低い電圧)に制限される。更に、メモリセルの各行は、関連ワ
ード線ドライバーを有する。通常は、組み込まれたメモリの中に多数行(例えば
100行以上)のメモリセルが存在する。その結果、非常に多くのワード線ドラ
イバーが必要になり、(例えば、プルダウントランジスタ403などの)nチャ
ネルプルダウントランジスタのソースと基板との接合部の逆方向のリークが相当
存在し得る。この接合部の逆方向のリークは、制御電圧VSSBがより負に大き
くなると指数関数的に増加する。接合部の逆方向のリークを制限するために、ワ
ード線ドライバーは32のグループに分けられ、各グループが共通のVSSB結
合回路600に接続されている。
のワード線ドライバーシステム500には、第1の複数のワード線ドライバー4
00と、第2の複数のVSSB結合回路600と、VCCB電圧発生器700と
、VBBS電圧発生器800とが含まれる。それぞれのVSSB結合回路600
は、32個のワード線ドライバー400からなる対応するグループに接続されて
いる。以下で詳述するように、あるグループの1つのワード線がオンになると、
VBBS電圧発生器800と32個のワード線ドライバーからなる対応するグル
ープとが接続されるように、対応するVSSB結合回路600が制御される。そ
の結果、VSSB結合回路によって、VBBS電圧発生器800によって生成さ
れた負のブースト電圧VBBSが電圧VSSBとして送られる。以下に詳述する
ように、VBBS電圧発生器800は、1つの閾値電圧(Vtp)より低い電圧
分、供給電圧VSSより低い電圧VBBSを発生する。あるグループの何れのワ
ード線もオンにされない時は、供給電圧VSSと32のワード線ドライバーから
なる対応するグループとが接続されるように、対応するVSSB結合回路600
が制御される。即ち、VSSB結合回路600によって、電圧VSSBとして供
給電圧VSSが送られる。
に接続されるため、接合部の逆方向のリークが実質的に減少する。更に、電圧V BBS を供給電圧VSSより閾値電圧1つ分低い電圧の値に制限することで、結
合部の逆方向のリークが更に低減される。
VSSB結合回路600には、pチャネルトランジスタ601−603と、nチ
ャネルトランジスタ604と、インバータ611−614とが含まれる。pチャ
ネルトランジスタ601は、VSSB供給電圧線とVBBS供給電圧線との間に
接続されている。トランジスタ601のゲートはノードN2に接続されている。
トランジスタ602は、ノードN2とVBBS供給電圧線との間に接続されてい
る。pチャネルトランジスタ603はコンデンサとして接続され、そのソース及
びトレインは共にノードN1に接続され、ゲートはノードN2に接続されている
。nチャネルトランジスタ604は、VSSB供給電圧線とVSS供給電圧端子
との間に接続される。トランジスタ604のゲートはノードN1に接続されてい
る。インバータ611−614は直列に接続され、インバータ611が行アドレ
スデコーダ410からの信号Xj#を受信し、インバータ614が遅延信号Xj #をノード1に供給する。
る波形図である。
ある。この条件で、一連のインバータ611−614が論理「高」の信号をN1
に供給し、nチャネルトランジスタがオンとなる。その結果、VSSB供給線が
供給電圧VSS(0 V)に維持される。また、ワード線303を活性化する前に
、トランジスタ602の閾値下のリークによって、ノードN2がVBBSより1
つの閾値電圧降下(Vt)分高い電圧より低い電圧に引き上げられため、トラン
ジスタ601がオンとらない。
にされてワード線303が活性化される。この条件で、ワード線ドライバー40
0のプルダウントランジスタ403(図4)がオンとなり、ワード線303とV SSB 供給線とが接続される。トランジスタ403がオンになった直後は、Xj #の「低」状態が一連のインバータ611−614に流れるが、ノードN1には
到達していない。この時、nチャネルトランジスタ604はオンのままで、VS SB 供給線が接続されていて供給電圧VSSが供給されている。またこの時、ノ
ードNの「高」状態によって、コンデンサ結合トランジスタ603のソース及び
ドレインが「高」状態に引き上げられる。トランジスタ602はMOSダイオー
ドとして接続され、そのゲート及びドレインはVBBS供給線に接続されている
。従って、トランジスタ602によって、ノードN2の電圧が、電圧VBBSよ
り1つの閾値電圧(Vt)分高い電圧以下、或いは供給電圧VSSに概ね等しい
電圧に制限される。従って、コンデンサ603は、初めは供給電圧Vddに概ね
等しい電圧に充電される(即ち、トランジスタ603にかかる電圧が概ねVBB に等しい)。
フとなり、VSSB電圧供給線がVSS電圧供給端子から切断される。また、ノ
ードN1が電圧が低いため、コンデンサ603によってノードN2が−Vddに
等しい電圧に引き下げられる。ノードN2の電圧−Vddによって、pチャネル
トランジスタ601がオンとなり、VSSB電圧供給線とVBBS電圧供給線と
が接続される。この時、32ワード線ドライバーのみがVBBS電圧供給線(従
って、VBBS電圧発生器800)に接続されることに注意されたい。比較的少
ない数のワード線ドライバーがVBBS供給線に接続されるため、接合部のリー
クは比較的少ない。
圧VSSより約−0.3V低い電圧VBBSに維持されるように設計されている
。ワード線303が活性化される際、このワード線303は初めは接続されてお
り供給電圧VSSがかかる。ワード線303の電圧が供給電圧VBBより低くな
ると、ワード線303は接続されて負のブースト電圧VBBSが供給される。こ
れによって、ワード線プルダウントランジスタ403のソース−ドレイン間の電
圧がVCCBからVBBSを減じた電圧より低くなり、トランジスタ403は高
電圧の影響を受けない。
によって「高」にされる。それに応じて、ワード線ドライバー400のプルアッ
プトランジスタ401がオンとなり、ワード線303が電圧VCCBに引き上げ
られる。VSSB結合回路600において、信号Xj#の「高」状態がインバー
タ611−614によって形成された遅延チェーンを流れ、ノードN1に高電圧
が供給されてトランジスタ604がオンとなる。また、ノードN1での高電圧に
よって、ノードN2が概ねVSSの電圧になり、トランジスタ601がオフとな
る。この条件で、VSSB電圧供給線がVSS電圧供給端子に接続される。基準電圧の生成 電圧VCCB及びVSSBは、本発明の一実施例に従ったチップ上の充電ポン
プ回路によって生成される。図8は、本発明の一実施例に従ったVCCBブース
ト電圧発生器700及びVSSBブースト電圧発生器800の構成の概要を示す
ブロック図である。VCCB及びVSSBブースト電圧発生器はそれぞれ、リン
グ発振器801と、充電ポンプ802と、発振器801の動作を制御して充電ポ
ンプ802を制御するポンプ制御器803とからなる。リング発振器801及び
充電ポンプ802は、米国特許第5,703,827号及び第5,267,20
1号等の文献に詳しく記載されている従来の電子部品である。
01の簡単な模式図である。充電ポンプ制御回路901には、pチャネルトラン
ジスタ911が含まれ、そのゲートは供給電圧Vddが供給されるよに接続され
、ソース及びバルクは正のブースト電圧Vboost+が供給されるように接続
され、ドレインは基準電流源912に接続される。トランジスタ911のドレイ
ンはまた、抑止制御線にも接続される。電流源912を抵抗にすることもできる
。
ランジスタ911がオンとなる。トランジスタ911のソースの電流が、電流源
912によって供給された基準電流IREFと比較される。電圧Vboost+ と電圧Vddとの電位差が大きくなると、トランジスタ911からのソースの電
流が増大する。ソースの電流が基準電流IREFより大きいと、電圧Vboos t+ がかかるように抑止制御線が接続される。抑止信号の「高」状態によって、
リング発振器801が停止し、充電ポンプ802が停止し、電圧Vboost+ の上昇が止められる。基準電流IREFの値によって、ブースト電圧Vboos t+ を、共通電圧Vddに閾値電圧(Vtp)1つ分それ以上の電圧を加えた電
圧に等しくすることができる。トランジスタ911のバルクが電圧Vboost + がかかるように接続され、このトランジスタのソース−バルク結合部に順方向
バイアスが掛からないようになることに注意されたい。しかしながら、この接続
は、トランジスタ911のバルクが基板から分離できるn形ウェルである場合、
或いはトランジスタ911が、電圧Vboost+に等しいかそれ以上に高い正
の電圧にバイアスが掛けられたn形基板に形成された場合にのみ可能である。
02の簡単な模式図である。充電ポンプ制御回路902にはnチャネルトランジ
スタ921が含まれる。このnチャネルトランジスタ921には、供給電圧VS S がかかるように接続されたゲートと、負のブースト電圧Vboost−がかか
るように接続されたソース及びバルクと、基準電流源922に接続されたドレイ
ンとが含まれる。トランジスタ921のドレインはまた、抑止#制御線に接続さ
れる。電流源922を抵抗に替えることもできる。
、トランジスタ921がオンとなる。トランジスタ921のドレイン電流が、電
流源922によって供給される基準電流IREFと比較される。Vboost− とVSSとの電位差が上昇すると、トランジスタ921からのドレイン電流が増
大する。ドレイン電流が基準電流IREFより大きいと、抑止#制御線が、電圧
Vboost−がかかるように接続される。抑止#信号の「低」状態によってリ
ング発振器が停止して充電ポンプ802が停止し、電圧Vboost−がそれよ
りも負に大きい電圧にならない。基準電流IREFの値によって、電圧Vboo st− をVSSから閾値電圧(Vtn)1つ分またはそれ以上を差し引いた電圧
に制御することができる。トランジスタ921のバルクが電圧Vboost−が
かかるように接続され、このトランジスタのソース−バルク接合部が順方向バイ
アスがからないようになることに注意されたい。この接続は、トランジスタ92
1のバルクが基板から分離できるp形ウェルである場合、またはトランジスタ9
21がVboost−に等しい電圧或いはそれよりも負に大きい電圧にバイアス
が掛けられたp形基板に形成された場合にのみ可能である。
ンジスタを分離することが出来なかったため、充電ポンプ制御回路901と90
2とを同時に存在させることができなかった。即ち、ここで定義する従来の論理
プロセスでは、n形ウェルとp形ウェルの両方を利用することができない。更に
、メモリセル300のp形基板に電圧VSSのバイアスが掛かっているため(図
3B)、メモリセル300のp形基板を負にブーストされたワード線電圧VBB S と同じ或いはそれより負に大きい電圧でバイアスをかけることができない。更
に、充電ポンプ制御回路901が、VddにVtpを加えたものに等しい或いは
それ以上の電圧Vboost+になるため、この充電ポンプ制御回路901は、
本発明に必要な、供給電圧Vddより高く、供給電圧Vddに閾値電圧Vtpを
加えたものより低い電圧Vboost+を発生することができない。
差し引いた電圧或いはそれより低い電圧Vboost−となるため、この充電ポ
ンプ制御回路902は、本発明で必要とする供給電圧VSSより低く、供給電圧
VSSから閾値電圧Vtnの絶対値を差し引いたものより大きい電圧Vboos t− を発生することができない。
模式図である。VCCB充電ポンプ制御回路1000は、充電ポンプ制御回路8
03(図8)の代わりに用いられるため、目的のVCCB電圧を生成することが
できるVCCB基準電圧発生回路を形成する。VCCB充電ポンプ制御回路10
02は、pチャネルトランジスタ1001−1003と、基準電流源1004−
1005とが含まれる。pチャネルトランジスタ1001のソースは、供給電圧
Vddがかかるように接続され、pチャネルトランジスタ1001のゲート及び
ドレインは、共に基準電流源1004に接続されている。従って、pチャネルト
ランジスタ1001は、供給電圧Vddと基準電流源1004との間のダイオー
ドとして接続される。基準電流源1004によって、基準電圧VREFPを確立
する基準電流IREFPがpチャネルトランジスタ1002のゲートに生成され
る。
ンジスタ1001及び1002は、同じチャネル長さを持つ。しかしながら、p
チャネルトランジスタ1002は、Wpのm倍のチャネル幅を持つ。ここでmは
乗数である。トランジスタ1002のドレインは、基準電流IREFP1を発生
する別の基準電流源1005に接続されている。トランジスタ1002のソース
は、ノードVpに接続されている。ノードVpは、pチャネルトランジスタ10
03のドレイン及びゲートに接続されている。トランジスタ1003のソースは
、充電ポンプ802からの正のブースト電圧VCCBがかかるように接続される
。基準電流IREFPとIREFP1とが同じであり、トランジスタ1002が
トランジスタ1001と同じチャネル幅(即ちm=1)の場合は、ノードVpは
供給電圧Vddと同じ電圧に保たれる。この条件で、正にブーストされた電圧V CCB は、pチャネルトランジスタ1003の閾値電圧Vddの絶対値より高い
電圧分供給電圧Vddより高くなる。
し、乗数mを4にする。トランジスタ1002のチャネル幅が、トランジスタ1
001のチャネル幅の4倍であるため、トランジスタ1002のソース・ゲート
間電圧がトランジスタ1001のソース・ゲート間電圧より低い。その結果、ノ
ードVpの電圧が供給電圧Vddより低くなる。例えば、基準電流IREFPと
IREFP1とが共に約50μAに設定された場合、ノードVpの電圧は、供給
電圧Vddより約0.2V低くなる。トランジスタ1003のチャネル幅は、ト
ランジスタ1003のソース・ゲート間電圧がトランジスタ1003の閾値電圧
に概ね等しくなるように(例えば、0.5V)、比較的大きく(例えば、約50
μm)する。その結果、電圧VCCBは、供給電圧Vddより約0.3V高く保
持される。従って、電圧VCCBは供給電圧Vddより高いが、その差は1つの
閾値電圧分より小さい。
施例では、トランジスタ1000のチャネル幅を、トランジスタ1001のチャ
ネル幅Wpより小さくしなければならない。即ち、乗数mを1より小さくして、
トランジスタ1002のソース・ゲート間電圧が、トランジスタ1001のソー
ス・ゲート間電圧より約0.3V(またはpチャネル閾値電圧より低い別の電圧
)高くなるようにしなければならない。
模式図である。VBBS充電ポンプ制御回路1100は、充電ポンプ制御回路8
03(図8)の代わりに用いられるため、目的の電圧VBBSを生成することが
できるVBBS基準電圧発生回路を形成する。VBBS充電ポンプ制御回路11
00には、nチャネルトランジスタ1101−1102と、pチャネルチャネル
トランジスタ1103と、基準電流源1104−1105とが含まれる。nチャ
ネルトランジスタ1101のソースは、供給電圧VSSがかかるように接続され
る。トランジスタ1101のドレイン及びゲートは共に、基準電流源1104に
接続される。従って、トランジスタ1101はダイオードとして接続される。基
準電流源1104は、供給電圧Vddと共通に接続されたnチャネルトランジス
タ1101のドレイン及びゲートドレインとの間に接続される。基準電流源11
04から、基準電流IREFN1がnチャネルトランジスタ1101に供給され
る。基準電流IREFN1によって、nチャネルトランジスタ102のゲートに
基準電圧VREFNが確立される。
ランジスタ1101及び1102は、同じチャネル長さを持つ。しかしながら、
nチャネルトランジスタ1102のチャネル幅はWnのn倍である。ここで、n
は乗数である。トランジスタ1102のドレインは、基準電流IREFNを発生
する別の基準電流源1105に接続される。トランジスタ1102のソースは、
ノードVNに接続される。また、ノードVNはpチャネルトランジスタ1103
のソースに接続される。トランジスタ1103のドレイン及びゲートは共に、負
にブーストされた電圧VBBSがかかるように接続される。基準電流IREFN とIREFN1とが同じであり、トランジスタ1102がトランジスタ1101
と同じチャネル幅(即ち、n=1)の場合は、ノードVNは供給電圧VSSと同
じ電圧に保たれる。この条件で、負にブーストされた電圧VBBSは、供給電圧
VSSより概ね閾値電圧(Vtp)分低い電圧に制御される。
くし、乗数nを4にする。トランジスタ1102のチャネル幅が、トランジスタ
1101のチャネル幅の4倍であるため、トランジスタ1102のソース・ゲー
ト間電圧がトランジスタ1101のソース・ゲート間電圧より低い。その結果、
ノードVNの電圧は、供給電圧VSSより高い。例えば、基準電流IREFN及
びIREFN1が共に約50μAに設定される場合、ノードVNの電圧は、供給
電圧VSSより約0.2V高い。トランジスタ1103のチャネル幅は、トラン
ジスタ1103のソース・ゲート間電圧がトランジスタ1103の閾値電圧と概
ね等しくなるように(例えば0.5V)、比較的大きく(例えば約50μm)す
る。その結果、電圧VBBSは、供給電圧VSSより約0.3V低く保たれる。
従って、電圧VBBSは、供給電圧VSSより低いが、その差は閾値電圧1つ分
より小さい。
、トランジスタ1102のチャネル幅が、トランジスタ1101のチャネル幅W n より小さくしなければならない。即ち、トランジスタ1102のソース・ゲー
ト間電圧が、トランジスタ1101のソース・ゲート間電圧より約0.3V(ま
たはpチャネル閾値電圧より低い別の電圧)低くなるように、1より小さい乗数
nを選択しなければならない。
ましい。一般に、トランジスタ閾値電圧Vtは、温度が高くなるにつれて低くな
る傾向にある。このような温度の影響を補正するために、基準電流源1004及
び1104は、基準電流IREFP及びIREFN1は、負の温度係数(即ち、
温度が高くなると、基準電流IREFP及びIREFN1が低下する)を有する
ように形成される。
準電流源1004には、pチャネルトランジスタ1201−1202と、抵抗1
203と、nチャネルトランジスタ1204−1206とが含まれる。抵抗12
03は、供給電圧Vddとトランジスタ1201のゲートとの間に接続され、ト
ランジスタ1201のバイアスを設定する。抵抗1203を流れる電流IRは、
トランジスタ1201の閾値電圧Vtpを抵抗1203の抵抗値で除した値に等
しい。従って、電流IRは、閾値電圧Vtpに直接関係する。電流IRは、pチ
ャネルトランジスタ1202及びnチャネルトランジスタ1205を流れる。
のドレイン及びゲートに接続される。トランジスタ1202のゲートの電圧は、
トランジスタ1202のドレインに伝わる。各nチャネルトランジスタ1204
−1206は、供給電圧VSSに接続されたソース端子と、トランジスタ120
2のドレインに接続されたゲート端子を有し、カレントミラー回路を形成する。
従って、電流IRは、トランジスタ1206に伝えられる。その結果、nチャネ
ルトランジスタ1206を流れる電流(即ち、IREFP)が、pチャネルトラ
ンジスタ1201の閾値電圧Vtpに直接関連する。
10)が低下するため、電圧VCCBが低下する。しかしながら、温度が上昇す
ると、トランジスタ1201の閾値電圧Vtp(図12)が低下する。それに応
じて、電流IRが減少するため、電流IREFPが減少する。その結果、pチャ
ネルトランジスタ1001(図10)のゲート・ソース間電圧が低下し、電圧V REFP が上昇する。上昇した電圧VREFPは、電圧VPを上昇させるため、
電圧VCCBが上昇する。トランジスタ1002及び1003の閾値電圧Vtp の温度の影響は、電流IREFPの負の温度係数によって部分的に補正される。
このように、基準電流源1004によって、VCCBポンプ制御回路1000が
温度補正される。
準電流源1104が基準電流源1004(図12)に類似しているため、図12
と図13の類似の要素は同じ参照符合を用いた。従って、基準電流源1104に
は、pチャネルトランジスタ1201−1202と、抵抗1203と、nチャネ
ルトランジスタ1204−1205とが含まれる。更に、基準電流源1104に
は、トランジスタ1201のゲートに接続されたゲートと供給電圧Vddがかか
るように接続されたソースとを有するpチャネルトランジスタ1301が含まれ
る。
1)が低下するため、電圧VBBSが上昇する。しかしながら、温度が上昇する
と、pチャネルトランジスタ1201の閾値電圧Vtpが低下する。その結果、
電流IRが減少する。トランジスタ1201及び1301が接続されてカレント
ミラー回路を形成するため、電流IRの減少は電流IREFN1の減少となる。
電流IREFN1の減少によって電圧VREFN(図11)が低下する。VRE FN の低下により、電圧VNが低下するため、電圧VBBSが低下する。このよ
うに、基準電流源1104によって、VBBSポンプ制御回路1100の温度補
正がなされる。
)によって、主にトランジスタ1002の温度の影響が補正されるため、トラン
ジスタ1003の温度の影響は実質的に補正されないままとなる。同様に、電流
IREFNが温度の影響を受けない場合、基準電流源1104(図13)によっ
て、主にトランジスタ1102の温度の影響が補正され、トランジスタ1103
の温度の影響は自主的に補正されないままとなる。温度の影響が補正されないト
ランジスタ1003及び1103の温度の影響を補正をするために、基準電流源
1005及び1105は、基準電流IREFP1及びIREFNが正の温度係数
(即ち、温度が上昇すると基準電流IREFE1及びIREFNが上昇する)を
持つように形成される。
準電流源1005には、pチャネルトランジスタ1401−1403と、nチャ
ネルトランジスタ1411−1414と、PNPバイポーラトランジスタ142
1−1422と、抵抗1431とが含まれる。トランジスタ1401及び141
1、1421は、供給電圧VddとVSSとの間に直列に接続される。トランジ
スタ1402及び1412、1422、抵抗1431は、供給電圧VddとVS S との間に直列に接続される。トランジスタ1403は、供給電圧VddとVS S との間に並列に接続されたトランジスタ1413−1414に直列に接続され
る。pチャネルトランジスタ1401−1403は、カレントミラー回路を形成
するように構成されるため、同じ電流がこれら3つ全てのトランジスタ1401
−1403に流れる。トランジスタ1422のエミッタが、トランジスタ142
1のエミッタよりm倍大きく選択される。ここで、mは乗数である。この実施例
では、乗数mは4である。乗数m及び抵抗1431の抵抗の値は、得られる電流
IREFP1がIREFPと概ね同じとなるように選択される。トランジスタ1
411及び1412のソースの電圧は、トランジスタ1401−1402及び1
411−1412によって同じ電圧に維持される。結果として、トランジスタ1
421にかかる電圧は、トランジスタ1431及びトランジスタ1422にかか
る電圧に等しい。
る「Analysys and Design of Analog Inte
grated Circuits」の頁330−333に詳しく記載されており
、引用することをもって本明細書の一部とする。抵抗1431を流れる電流IR は、VT/R ln(m)に等しい。VT=kT/qであり、このkはボルツマ
ン定数であり、Tは絶対温度であり、qは電子電荷である。従って、抵抗143
1を流れる電流は、直接温度に関係する。抵抗1431を流れる電流IRが、ト
ランジスタ1403及び1413−1414を流れる電流IREFP1となる。
その結果、電流IREFP1が直接温度に関係する。従って、温度が上昇すると
、電流IREFP1が増大する。増大した電流IREFP1によって、図10の
トランジスタ1002及び1003のゲート・ソース間電圧が上昇するため、温
度の上昇で起こるトランジスタ1003の閾値電圧Vtpの低下が相殺される。
上記したように、トランジスタ1003の閾値電圧Vtpの低下により、電圧V CCB が低下する傾向にある。しかしながら、増大した電流IREFP1によっ
て、電圧VCCBが上昇する傾向にある。最終的に、電圧VCCBは、動作温度
範囲内で比較的一定に保たれる。
準電流源1105には、pチャネルトランジスタ1401−1402及び150
1と、nチャネルトランジスタ1411−1412と、PNPバイポーラトラン
ジスタ1421−1422と、抵抗1431とが含まれる。トランジスタ140
1−1402及び1411−1412、1421−1422、抵抗1432は、
図14を用いて上記したように接続される。更に、トランジスタ1501のゲー
トが、トランジスタの1401−1402の各ゲートに共通に接続される。上記
したように、抵抗1431を流れる電流IRが、温度に直接関係する。従って、
温度が上昇すると、抵抗1431を流れる電流IRが増大する。この増大した電
流がトランジスタ1501に流れ、電流IREFNが増大する。増大した電流I REFN によって、図11のトランジスタ1102及び1103のゲート・ソー
ス間電圧が上昇するため、図11のトランジスタ1103の閾値電圧Vtpの低
下が相殺される。上記したように、トランジスタ1103の閾値電圧Vtpの低
下によって、電圧VBBSが上昇する傾向にある。しかしながら、増大した電流
IREFNによって、電圧VBBSが低下する。その結果、電圧VBBSが、基
準電流回路1104の動作温度範囲において比較的一定に保たれる。
基準電流回路1600は、1つの回路の中に基準電流回路1004及び1104
を組み入れた回路であるため、最終的な回路に必要なレイアウト面積を縮小する
ことができる。図12及び図13、図16に類似の要素は、同じ参照符号を付し
た。基準電流回路1600は、基準電流回路1004及び1104と同様に動作
する。
基準電流回路1700は、1つの回路に基準電流1005と1105とを組み入
れた回路であるため、最終的な回路に必要なレイアウト面積を縮小することがで
きる。図14及び図15、図17に類似の要素は、類似の参照符合を付した。基
準電流回路1700は、基準電流回路1005及び1105と同様に動作する。
れる。pチャネルトランジスタは、P形基板のn形ウェルに形成される。別の実
施例では、メモリセルはNMOSトランジスタを用いて形成することができる。
このような実施例では、ワード線は「高」で活性化され、「低」で不活化される
。
とができる、ワード線ドライバー回路1600及びVBBC結合回路1800の
模式図である。ワード線ドライバー回路1600には、上記したワード線ドライ
バー400(図4)で説明したpチャネルプルアップトランジスタ401及びn
チャネルプルダウントランジスタ403とが含まれる。ワード線ドライバー16
00の残りの部分は、ワード線ドライバー400の逆回路(reciprocal circuit
)である。この逆回路は、PMOSトランジスタをNMOSトランジスタに換え
、NMOSトランジスタをPMOSトランジスタ、供給電圧Vddへの接続を供
給電圧VSSへの接続、供給電圧VSSへの接続を供給電圧Vddへの接続に換
えることによって得られる。従って、ワード線ドライバー1600には、プルア
ップトランジスタ401及びプルダウントランジスタ403に加えて、nチャネ
ルトランジスタ1601と、pチャネルトランジスタ1602−1603と、行
アドレスデコーダ1610とが含まれる。
器によって、供給電圧VSSより約−0.3V低い電圧が供給される。ワード線
ドライバー400のpチャネルプルアップトランジスタ401は、VBBC結合
回路1800からの電圧VBBCがかかるように接続される。行アドレスデコー
ダ1610によって、行アドレスデコーダ410(図4)によって供給される制
御シグナルXi及びXj#とは逆である、制御シグナルXi#及びXjが供給さ
れる。
、VBBC結合回路1800には、図面に示されたように、nチャネルトランジ
スタ1801−1803と、pチャネルトランジスタ1804と、インバータ1
811−1814が含まれる。
「低」である。この条件では、トランジスタ1602がオンであり、供給電圧V
ddがトランジスタ401及び403のゲートにかかっている。従って、プルダ
ウントランジスタ403がオンとなり、VBBS電圧がワード線303にかかっ
ている。この条件で、一連のインバータ1811−1814によって論理シグナ
ル「低」がノードN1に供給されるため、pチャネルトランジスタ1804がオ
ンとなる。その結果、VBBC供給線が供給電圧Vddに保たれる。また、ワー
ド線303を活性化する前は、トランジスタ1802の閾値下のリークにより、
ノードN2では、VCCBから1つの閾値電圧降下(Vt)よりも高い電圧が降
下するため、トランジスタ1801はオンにならない。
Xjを「高」にする。この条件で、プルアップトランジスタ401がオンとなり
、ワード線303とVBBC電圧結合回路1800と接続される。トランジスタ
401がオンとなった直後は、シグナルXjの「高」状態が一連のインバータ1
811−1814に伝わるが、ノードN1には到達しない。この時、pチャネル
トランジスタ1804はオンのままであり、VBBC供給線に接続されていて供
給電圧Vddがかかっている。またこの時、ノードN1が「低」状態であるため
、コンデンサ結合トランジスタ1803のソースとドレインが「低」状態である
。トランジスタ1802は、MOSダイオードとして、そのゲート及びドレイン
がVCCB供給線に接続される。従って、トランジスタ1802によってノード
N2の電圧が、電圧VCCBより1つの閾値電圧(Vt)以上は低くない、或い
は供給電圧Vddに概ね等しい電圧に制限される。従って、コンデンサ1803
は初め、供給電圧Vddに概ね等しい電圧に充電される(即ち、トランジスタ1
803にかかる電圧は概ねVddに等しい)。
がオフとなり、VBBC電圧供給線がVdd電圧供給端子から切断される。また
、ノードN1の電圧が高いと、コンデンサ1803によってノードN2が最大2
Vddに等しい電圧まで上昇する。ノードN2における電圧2Vddによってn
チャネルトランジスタ1801がオンとなり、VCCB電圧供給線がVBBC電
圧供給線に接続される。
限定されるものではなく、当分野の技術者によって様々な変更がなされ得る。従
って、本発明は請求の範囲によってのみ限定されるものである。
された従来のDRAMメモリセルの模式図である。
の模式図である。
模式図である。
。
であって、第1の複数のワード線ドライバーと、第2の複数のVSSB結合回路
と、VCCB電圧発生器と、VBBS電圧発生器とが含まれる。
図である。
ク図である。
図である。
図である。
線ドライバー及びVBBC電圧結合回路の模式図である。
1及びpチャネルコンデンサ302の拡大断面図である。この実施例では、通常
の大量に注入されたp形のソース/ドレイン及びソース/ドレインサリサイド化
が、p形接続領域312に含まれていない。このような構造にすることによって
、記憶ノードの電荷保持時間を劣化させるゲート誘発ドレインリーク(GIDL
)及び接合部リーク電流を減少させることができる。従来の論理プロセスでは、
pチャネルトランジスタの製造は以下の手順による。(i)ポリシリコンゲート
のパターン形成及びエッチング。(ii)イオン注入によるゲート端部のソース
/ドレイン領域の軽度のドープによるp−LDD領域の形成。(iii)絶縁用
の側壁スペーサの形成。(iv)露出したシリコン表面へのサリサイド(自己整 合シリサイド )の形成。(v)イオン注入による露出したシリコン表面のソース
/ドレイン領域の重度のドープによるp−S/D領域の形成。2段階のp−LD
D領域及びp−S/D領域の形成によって、導電電流が大きく、かつ適当なリー
ク電流に制御される。通常は、p−S/D領域が、抵抗が小さくなるようにp−
LDD領域より相当重度にドープされる。結果として、接合部の降伏電圧がより
低くなり、p−S/D領域のリーク電流が、p−LDD領域のリーク電流より極
めて大きくなる。ソース/ドレインのサリサイドによって、ソース/ドレインの
抵抗が更に減少するが、接合部のリークを悪化させる。従って、できる限り記憶
ノードのサリサイド形成及び重度のp形ドーピングを排除することが重要である
。
Claims (30)
- 【請求項1】 正の供給電圧及び接地供給電圧に応答して動作するメモリ
システムであって、 DRAMセルと、 前記DRAMセルにアクセスするために活性化される、前記DRAMセルに接
続されたワード線と、 前記ワード線に接続されたワード線ドライバーと、 前記ワード線ドライバーに接続され、前記正の供給電圧より高く前記正の供給
電圧に1つのトランジスタ閾値電圧分を加えた電圧より低い正のブースト電圧を
供給する、正のブースト電圧発生器とを含むことを特徴とするメモリシステム。 - 【請求項2】 前記ワード線ドライバーが、前記ワード線と前記正のブー
スト電圧発生器との間に接続されたpチャネルトランジスタと、前記ワード線に
接続されたnチャネルトランジスタとを含むことを特徴とする請求項1に記載の
メモリシステム。 - 【請求項3】 前記ワード線ドライバーに接続され、接地供給電圧より低
い負のブースト電圧を供給する負のブースト電圧発生器を更に含むことを特徴と
する請求項2記載のメモリシステム。 - 【請求項4】 前記負のブースト電圧が、1つのトランジスタ閾値電圧の
絶対値より小さい電圧分前記接地供給電圧より低いことを特徴とする請求項3に
記載のメモリシステム。 - 【請求項5】 前記DRAMセルが、 前記ワード線に接続されたゲートを有する第1のpチャネルトランジスタと、 蓄積コンデンサとして形成され、前記第1のpチャネルトランジスタに接続さ
れた第2のpチャネル素子とを含むことを特徴とする請求項4に記載のメモリシ
ステム。 - 【請求項6】 前記メモリシステムが従来の論理プロセスで形成されるこ
とを特徴とする請求項1に記載のメモリシステム。 - 【請求項7】 前記ワード線ドライバーと前記負のブースト電圧発生器と
の間に接続された結合回路であって、前記ワード線が初めに活性化されるとき、
前記ワード線ドライバーに前記接地供給電圧を供給し、前記ワード線の電圧が前
記正の供給電圧より低くなると、前記ワード線ドライバーに負のブースト電圧を
供給するように構成された、該結合回路を更に含むことを特徴とする請求項3に
記載のメモリシステム。 - 【請求項8】 前記結合回路が、 前記ワード線ドライバーと前記接地供給電圧を供給する端子との間に接続され
た第1のトランジスタと、 前記ワード線ドライバーと前記負のブースト電圧発生器との間に接続された第
2のトランジスタと、 前記第1のトランジスタのゲートに接続された遅延連鎖とを含むことを特徴と
する請求項7に記載のメモリシステム。 - 【請求項9】 前記遅延連鎖と前記第2のトランジスタのゲートとの間に
接続されたコンデンサと、 前記第2のトランジスタのゲートと前記負のブースト電圧発生器との間に接続
されたダイオード要素とを含むことを特徴とする請求項8に記載のメモリシステ
ム。 - 【請求項10】 前記nチャネルトランジスタと前記負のブースト電圧発
生器との間に接続された結合回路であって、前記ワード線が活性化されるとき、
前記負のブースト電圧発生器と前記nチャネルトランジスタとが接続され、前記
ワード線が不活性化されるとき、前記接地供給電圧がnチャネルトランジスタに
供給されるように構成された、該結合回路を更に含むことを特徴とする請求項3
に記載のメモリシステム。 - 【請求項11】 正の供給電圧及び接地供給電圧に応答して動作するメモ
リシステムであって、 DRAMセルと、 前記DRAMセルにアクセスするために活性化される、前記DRAMセルに接
続されたワード線と、 前記ワード線に接続されたワード線ドライバーと、 前記ワード線ドライバーに接続され、1つのトランジスタ閾値電圧の絶対値よ
り小さい電圧分前記接地供給電圧より低い負のブースト電圧を供給する、負のブ
ースト電圧発生器とを含むことを特徴とするメモリシステム。 - 【請求項12】 前記ワード線ドライバーが、前記ワード線と前記負のブ
ースト電圧発生器との間に接続されたnチャネルトランジスタと、ワード線に接
続されたpチャネルトランジスタとを含むことを特徴とする請求項11に記載の
メモリシステム。 - 【請求項13】 前記ワード線ドライバーに接続され、前記正の供給電圧
より高い正のブースト電圧を供給する、正のブースト電圧発生器を更に含むこと
を特徴とする請求項12記載のメモリシステム。 - 【請求項14】 前記正のブースト電圧が、1つのトランジスタ閾値電圧
より低い電圧分前記正の供給電圧より高いことを特徴とする請求項13に記載の
メモリシステム。 - 【請求項15】 前記pチャネルトランジスタと前記せいのブースト電圧
発生器との間の結合回路であって、ワード線が活性化されるとき、前記正のブー
スト電圧発生器と前記pチャネルトランジスタとが接続され、ワード線が不活性
化されるとき、前記正の供給電圧が前記pチャネルトランジスタに供給されるよ
うに構成された、該結合回路とを更に含むことを特徴とする請求項13に記載の
メモリシステム。 - 【請求項16】 前記DRAMセルが、 前記ワード線に接続されたゲートを有する第1のnチャネルトランジスタと、 蓄積コンデンサとして形成され、前記第1のnチャネルトランジスタに接続さ
れた第2のnチャネル素子とを含むことを特徴とする請求項15に記載のメモリ
システム。 - 【請求項17】 前記メモリシステムが従来の論理プロセスで形成される
ことを特徴とする請求項11に記載のメモリシステム。 - 【請求項18】 前記ワード線ドライバーと前記正のブースト電圧発生器
との間に接続された結合回路であって、前記ワード線が初めに活性化されるとき
、前記ワード線ドライバーに前記正の供給電圧を供給し、前記ワード線の電圧が
前記接地供給電圧より高くなると、前記ワード線ドライバーに正のブースト電圧
を供給するように構成された、該結合回路を更に含むことを特徴とする請求項1
3に記載のメモリシステム。 - 【請求項19】 前記結合回路が、 前記ワード線ドライバーと前記正の供給電圧を供給する端子との間に接続され
た第1のトランジスタと、 前記ワード線ドライバーと前記正のブースト電圧発生器との間に接続された第
2のトランジスタと、 前記第1のトランジスタのゲートに接続された遅延連鎖とを含むことを特徴と
する請求項18に記載のメモリシステム。 - 【請求項20】 前記遅延連鎖と前記第2のトランジスタのゲートとの間
に接続されたコンデンサと、 前記第2のトランジスタのゲートと前記正のブースト電圧発生器との間に接続
されたダイオード要素とを含むことを特徴とする請求項19に記載のメモリシス
テム。 - 【請求項21】 DRAMセルに接続されたワード線をドライブ(活性化
或いは不活性化)する方法であって、 1つのトランジスタ閾値電圧より小さい電圧分、接地供給電圧より低い負のブ
ースト電圧を発生する過程と、 前記ワード線が初めに活性化されるとき、前記ワード線に前記接地供給電圧を
供給する過程と、 前記ワード線の電圧が正の供給電圧より低くなると、前記ワード線に前記負の
ブースト電圧を供給する過程とを含むことを特徴とする方法。 - 【請求項22】 更に、1つのトランジスタ閾値電圧より小さい電圧分、
正の供給電圧より高い正のブースト電圧を発生する過程と、 DRAMセルがアクセスされていないとき、前記正のブースト電圧で前記ワー
ド線をドライブする過程とが含まれる請求項21に記載の方法。 - 【請求項23】 DRAMセルに接続されたワード線をドライブする方法
であって、 1つのトランジスタ閾値電圧より小さい電圧分、正の供給電圧より高い正のブ
ースト電圧を発生する過程と、 前記ワード線が初めに活性化されるとき、前記ワード線に前記正の供給電圧を
供給する過程と、 前記ワード線の電圧が接地供給電圧より高くなると、前記ワード線に前記正の
ブースト電圧を供給する過程とを含むことを特徴とする方法。 - 【請求項24】 更に、1つのトランジスタ閾値電圧より低い電圧分、接
地供給電圧より低い負のブースト電圧を発生する過程と、 前記DRAMセルがアクセスされていないとき、前記負のブースト電圧で前記
ワード線をドライブする過程とを更に含むことを特徴とする請求項23に記載の
方法。 - 【請求項25】 1つの閾値電圧より低い電圧分、正の供給電圧より高い
正のブースト電圧を発生する充電ポンプ制御回路であって、 前記正の供給電圧に接続されたソースを備え、第1のチャネル幅を有する第1
のpチャネルトランジスタと、 前記第1のpチャネルトランジスタのドレインに接続された第1の基準電流源
と、 前記第1のpチャネルトランジスタのゲートに接続されたゲートを備え、前記
第1のチャネル幅より広い第2のチャネル幅を有する第2のpチャネルトランジ
スタと、 前記第2のpチャネルトランジスタのドレインに接続された第2の基準電流源
と、 前記第2のpチャネルトランジスタのソースに接続されたゲート及びドレイン
と、前記正のブースト電圧がかかるように接続されたソースとを備える第三のp
チャネルトランジスタとを含むことを特徴とする充電ポンプ制御回路。 - 【請求項26】 前記第1の基準電流源が、負の温度係数を有することを
特徴とする請求項25に記載の充電ポンプ制御回路。 - 【請求項27】 前記第2の基準電流源が、正の温度係数を有することを
特徴とする請求項25に記載の充電ポンプ制御回路。 - 【請求項28】 1つの閾値電圧より低い電圧分、接地供給電圧より低い
負のブースト電圧を発生する充電ポンプ制御回路であって、 前記接地供給電圧に接続されたソースを備え、第1のチャネル幅を有する第1
のnチャネルトランジスタと、 前記第1のnチャネルトランジスタのドレインに接続された第1の基準電流源
と、 前記第1のnチャネルトランジスタのゲートに接続されたゲートを備え、前記
第1のチャネル幅より広い第2のチャネル幅を有する第2のnチャネルトランジ
スタと、 前記第2のnチャネルトランジスタのドレインに接続された第2の基準電流源
と、 前記第2のnチャネルトランジスタのソースに接続されたソースと、前記負の
ブースト電圧がかかるように接続されたゲート及びドレインとを備えるpチャネ
ルトランジスタとを含むことを特徴とする充電ポンプ制御回路。 - 【請求項29】 前記第1の基準電流源が、負の温度係数を有することを
特徴とする請求項28に記載の充電ポンプ制御回路。 - 【請求項30】 前記第2の基準電流源が、正の温度係数を有することを
特徴とする請求項29に記載の充電ポンプ制御回路。
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