JP2868789B2 - 半導体駆動回路 - Google Patents
半導体駆動回路Info
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Description
【発明の詳細な説明】 ［発明の目的］ （産業上の利用分野） 本発明は、１トランジスタ/1キャパシタのメモリセル
構造を持つダイナミックRAM（DRAM）のワード線駆動等
に適用される半導体駆動回路に関する。
構造を持つダイナミックRAM（DRAM）のワード線駆動等
に適用される半導体駆動回路に関する。
（従来の技術） １トランジスタ/1キャパシタのメモリセル構造を持つ
DRAMにおいて、セルキャパシタに電源電位Vccを書き込
む場合、スイッチングMOSトランジスタのゲートにはVcc
＋Vth（VthはMOSトランジスタのしきい値電圧）以上の
昇圧電位を与える必要がある。MOSトランジスタのゲー
ト電位をVccとした場合、ソースがVcc−Vthまで上昇す
るとこのMOSトランジスタはオフになるため、ソースに
接続されるセルキャパシタにはVcc−Vthまでしか書込ま
れないからである。
DRAMにおいて、セルキャパシタに電源電位Vccを書き込
む場合、スイッチングMOSトランジスタのゲートにはVcc
＋Vth（VthはMOSトランジスタのしきい値電圧）以上の
昇圧電位を与える必要がある。MOSトランジスタのゲー
ト電位をVccとした場合、ソースがVcc−Vthまで上昇す
るとこのMOSトランジスタはオフになるため、ソースに
接続されるセルキャパシタにはVcc−Vthまでしか書込ま
れないからである。
DRAMにおいてこのスイッチングMOSトランジスタのゲ
ート電極は、多数のメモリセルについて共用されてワー
ド線となる。例えば4MビットDRAMでは、2000個のMOSト
ランジスタが一本のワード線につながることになる。こ
のためワード線は大きい容量を持ち、DRAMのアクセス時
間のうちこのワード線を昇圧するに要する時間がおよそ
１割という大きい割合を占める。従ってワード線を駆動
する昇圧回路の設計は、DRAMの高速動作を実現する上で
重要な意味を持っている。
ート電極は、多数のメモリセルについて共用されてワー
ド線となる。例えば4MビットDRAMでは、2000個のMOSト
ランジスタが一本のワード線につながることになる。こ
のためワード線は大きい容量を持ち、DRAMのアクセス時
間のうちこのワード線を昇圧するに要する時間がおよそ
１割という大きい割合を占める。従ってワード線を駆動
する昇圧回路の設計は、DRAMの高速動作を実現する上で
重要な意味を持っている。
従来のDRAMのワード線駆動回路の構成と動作を、第18
図および第19図を用いて説明する。第18図は、ワード線
駆動回路のうち必要最小限の回路要素のみを示してい
る。Ｃは昇圧用キャパシタ、Q1は昇圧用キャパシタＣを
充電するためのMOSトランジスタ、Q2は昇圧電位をワー
ド線につながる出力端子OUTに転送するための転送ゲー
ト・トランジスタ、Q3は出力端子OUTの放電用MOSトラン
ジスタである。ここでMOSトランジスタQ1〜Q3は全てｎ
チャネルを用いている。
図および第19図を用いて説明する。第18図は、ワード線
駆動回路のうち必要最小限の回路要素のみを示してい
る。Ｃは昇圧用キャパシタ、Q1は昇圧用キャパシタＣを
充電するためのMOSトランジスタ、Q2は昇圧電位をワー
ド線につながる出力端子OUTに転送するための転送ゲー
ト・トランジスタ、Q3は出力端子OUTの放電用MOSトラン
ジスタである。ここでMOSトランジスタQ1〜Q3は全てｎ
チャネルを用いている。
第19図はこの駆動回路の動作波形である。ワード線非
選択の状態ではクロックφ11,φ12,φ13は全て“L"レベ
ルである。従ってMOSトランジスタQ2Q3はオフであり、
キャパシタＣのノードＮはMOSトランジスタQ1によりVcc
−Vth（VthはMOSトランジスタQ1のしきい値電圧）まで
充電されている。なお場合によっては、MOSトランジス
タQ1のゲートをドレインとは独立に昇圧電位で制御し
て、ノードN2をVccまで充電することもあるが、今はこ
れを考えない。次にクロックφ11,φ12が“L"レベルか
ら“H"レベルになる。これにより、容量Ｃの働きでノー
ドＮの電位はVcc以上まで昇圧され、これがオンした転
送ゲートMOSトランジスタQ2介して出力端子OUTに供給さ
れる。このとき、ノードＮの昇圧された電位がMOSトラ
ンジスタQ2のしきい値電圧による降下を受けずにワード
線WLに供給されるように、クロックφ11の“H"レベル
は、Vcc以上に昇圧されたものとする。こうしてVcc以上
に昇圧された電位がワード線に与えられることになる。
クロックφ11,φ12を“L"レベルに戻し、クロックφ13
を“H"レベルとすることにより、転送ゲートMOSトラン
ジスタQ2がオフ、放電用MOSトランジスタQ3がオンとな
り、ワード線WLは放電されて“L"レベルになる。
選択の状態ではクロックφ11,φ12,φ13は全て“L"レベ
ルである。従ってMOSトランジスタQ2Q3はオフであり、
キャパシタＣのノードＮはMOSトランジスタQ1によりVcc
−Vth（VthはMOSトランジスタQ1のしきい値電圧）まで
充電されている。なお場合によっては、MOSトランジス
タQ1のゲートをドレインとは独立に昇圧電位で制御し
て、ノードN2をVccまで充電することもあるが、今はこ
れを考えない。次にクロックφ11,φ12が“L"レベルか
ら“H"レベルになる。これにより、容量Ｃの働きでノー
ドＮの電位はVcc以上まで昇圧され、これがオンした転
送ゲートMOSトランジスタQ2介して出力端子OUTに供給さ
れる。このとき、ノードＮの昇圧された電位がMOSトラ
ンジスタQ2のしきい値電圧による降下を受けずにワード
線WLに供給されるように、クロックφ11の“H"レベル
は、Vcc以上に昇圧されたものとする。こうしてVcc以上
に昇圧された電位がワード線に与えられることになる。
クロックφ11,φ12を“L"レベルに戻し、クロックφ13
を“H"レベルとすることにより、転送ゲートMOSトラン
ジスタQ2がオフ、放電用MOSトランジスタQ3がオンとな
り、ワード線WLは放電されて“L"レベルになる。
この従来技術での問題は、次の二点である。
第１は、ワード線WLの容量が大きいため、十分な昇圧
電位を得るためには昇圧用キャパシタＣの容量も十分に
大きいものとしなければならないことである。いま必要
な昇圧電をVcc＋αとする。昇圧用キャパシタＣには前
述のようにＣ（Vcc−Vth）なる電荷が予め充電され、そ
の電荷がクロックφ12＝Vccにより押し上げられて転送
ゲートMOSトランジスタQ2を介して出力端子OUTに接続さ
れるワード線WLの容量に分配されるから、ワード線WLの
容量をCLとし、分配前後の電荷を比較すると、 Ｃα＋CL（Vcc＋α）＝Ｃ（Vcc−Vth） 従って、 Ｃ＝（Vcc＋α）CL/（Vcc−α−Vth） …（１） となる。例えば、CL＝5pF,Vcc＝4V,α＝1V,Vth＝1Vとす
ると、Ｃ＝12.5pFとなる。この容量のキャパシタをゲー
ト酸化膜厚150ÅのMOSキャパシタで構成した場合、面積
は、5500μm2を必要とする。そしてこの様な大きいキャ
パシタを駆動するクロックφ12を得るためには、その駆
動回路も大きいものとしなければならない。
電位を得るためには昇圧用キャパシタＣの容量も十分に
大きいものとしなければならないことである。いま必要
な昇圧電をVcc＋αとする。昇圧用キャパシタＣには前
述のようにＣ（Vcc−Vth）なる電荷が予め充電され、そ
の電荷がクロックφ12＝Vccにより押し上げられて転送
ゲートMOSトランジスタQ2を介して出力端子OUTに接続さ
れるワード線WLの容量に分配されるから、ワード線WLの
容量をCLとし、分配前後の電荷を比較すると、 Ｃα＋CL（Vcc＋α）＝Ｃ（Vcc−Vth） 従って、 Ｃ＝（Vcc＋α）CL/（Vcc−α−Vth） …（１） となる。例えば、CL＝5pF,Vcc＝4V,α＝1V,Vth＝1Vとす
ると、Ｃ＝12.5pFとなる。この容量のキャパシタをゲー
ト酸化膜厚150ÅのMOSキャパシタで構成した場合、面積
は、5500μm2を必要とする。そしてこの様な大きいキャ
パシタを駆動するクロックφ12を得るためには、その駆
動回路も大きいものとしなければならない。
第２は、転送ゲート用MOSトランジスタQ2の寸法およ
び転送能力の問題である。CL（Vcc＋α）という電荷を
高速に転送するためには、このMOSトランジスタQ2のゲ
ート幅は非常に大きいものであることが必要になる。し
かもMOSトランジスタQ2がｎチャンネルの場合、出力が
上昇するに従ってそのゲート・ソース間電圧VGSは小さ
くなり、またバックゲートバイアスがかかることによっ
てそのしきい値電圧が上昇することから、ゲート幅を大
きくとったとしても、出力電位の上昇波形はなまってし
まう。更に、このMOSトランジスタQ2のゲートをVcc＋α
＋Vth以上まで昇圧しなければならないため、ゲート幅
を大きくするとそれだけ昇圧回路のキャパシタも大きく
なってしまう。
び転送能力の問題である。CL（Vcc＋α）という電荷を
高速に転送するためには、このMOSトランジスタQ2のゲ
ート幅は非常に大きいものであることが必要になる。し
かもMOSトランジスタQ2がｎチャンネルの場合、出力が
上昇するに従ってそのゲート・ソース間電圧VGSは小さ
くなり、またバックゲートバイアスがかかることによっ
てそのしきい値電圧が上昇することから、ゲート幅を大
きくとったとしても、出力電位の上昇波形はなまってし
まう。更に、このMOSトランジスタQ2のゲートをVcc＋α
＋Vth以上まで昇圧しなければならないため、ゲート幅
を大きくするとそれだけ昇圧回路のキャパシタも大きく
なってしまう。
（発明が解決しようとする課題） 以上のように従来のDRAMのワード線に昇圧電位を与え
る駆動回路は、高速アクセスを実現するためには、昇圧
用キャパシタに非常に大きい面積を必要とし、転送ゲー
トMOSトランジスタはゲート幅を大きくして大きい電荷
転送能力を持たせることが必要となり、ゲート幅を大き
くしたとしてもバックゲートバイアスによって出力上昇
波形は鈍ってしまう、という問題があった。
る駆動回路は、高速アクセスを実現するためには、昇圧
用キャパシタに非常に大きい面積を必要とし、転送ゲー
トMOSトランジスタはゲート幅を大きくして大きい電荷
転送能力を持たせることが必要となり、ゲート幅を大き
くしたとしてもバックゲートバイアスによって出力上昇
波形は鈍ってしまう、という問題があった。
本発明は、昇圧用キャパシタの面積を小さくしてかも
高速アクセスを可能としたDRAMのワード線駆動等に適用
される半導体駆動回路を提供することを目的とする。
高速アクセスを可能としたDRAMのワード線駆動等に適用
される半導体駆動回路を提供することを目的とする。
本発明はまた、転送ゲート用MOSトランジスタのゲー
ト幅を小さくし、或いはそのゲートの昇圧用キャパシタ
の面積を小さくしてしかも高速アクセスを可能としたDR
AMのワード線駆動等に適用される半導体駆動回路を提供
することを目的とする。
ト幅を小さくし、或いはそのゲートの昇圧用キャパシタ
の面積を小さくしてしかも高速アクセスを可能としたDR
AMのワード線駆動等に適用される半導体駆動回路を提供
することを目的とする。
［発明の構成］ （課題を解決するための手段） 本発明に係わる半導体駆動回路は、第１の電位とそれ
より高い第２の電位との間で駆動される転送ゲート用信
号がゲート及びウェルに入力するｎ型MOSトランジスタ
を有し、前記トランジスタのドレインに第１の電位より
高い電位が供給され、ソースが出力端子に接続されてい
ることを特徴とする。
より高い第２の電位との間で駆動される転送ゲート用信
号がゲート及びウェルに入力するｎ型MOSトランジスタ
を有し、前記トランジスタのドレインに第１の電位より
高い電位が供給され、ソースが出力端子に接続されてい
ることを特徴とする。
また、本発明に係わる半導体駆動回路は、第１の電位
とそれより高い第２の電位との間で駆動される転送ゲー
ト用信号がゲート及びウェルに入力するｎ型MOSトラン
ジスタを有し、前記トランジスタのドレインとソース間
の電荷転送を行い、ソース電位が前記転送ゲート用信号
よりも低い場合には順バイアスされたウェル・ソース間
の接合により前記ソースが直接充電されることを特徴と
する。
とそれより高い第２の電位との間で駆動される転送ゲー
ト用信号がゲート及びウェルに入力するｎ型MOSトラン
ジスタを有し、前記トランジスタのドレインとソース間
の電荷転送を行い、ソース電位が前記転送ゲート用信号
よりも低い場合には順バイアスされたウェル・ソース間
の接合により前記ソースが直接充電されることを特徴と
する。
（作 用） 本発明の半導体駆動回路においては、転送ゲート用MO
Sトランジスタのゲートとウェルを接続し、ゲート及び
ウェルに第１の電位とそれより高い第２の電位との間で
駆動される転送ゲート用信号が入力されるようにしてい
るので、この信号を“H"レベルにすると、MOSトランジ
スタがオンしてドレイン側から電荷が出力端子に転送さ
れると同時に、該MOSトランジスタのｐ型ウェルに“H"
レベルが印加される。このため、MOSトランジスタのバ
ックゲートバイアスによるしきい値上昇や電流減少が抑
制され、これによりドレイン側からの高速の電荷転送を
行うことができる。また、ｐ型ウェルとソース間が順バ
イアスになって転送ゲート用信号により出力端子を直接
充電することもでき、より一層の高速充電が可能とな
る。
Sトランジスタのゲートとウェルを接続し、ゲート及び
ウェルに第１の電位とそれより高い第２の電位との間で
駆動される転送ゲート用信号が入力されるようにしてい
るので、この信号を“H"レベルにすると、MOSトランジ
スタがオンしてドレイン側から電荷が出力端子に転送さ
れると同時に、該MOSトランジスタのｐ型ウェルに“H"
レベルが印加される。このため、MOSトランジスタのバ
ックゲートバイアスによるしきい値上昇や電流減少が抑
制され、これによりドレイン側からの高速の電荷転送を
行うことができる。また、ｐ型ウェルとソース間が順バ
イアスになって転送ゲート用信号により出力端子を直接
充電することもでき、より一層の高速充電が可能とな
る。
（実施例） 以下、本発明の実施例を説明する。
第１図は、一実施例のワード線駆動回路の要部構成で
ある。昇圧回路１は、ドレイン・ゲートが電源電位Vcc
に接続されたｎチャネルMOSトランジスタQ1と、一端が
このMOSトランジスタQ1のソースに接続され、他端に昇
圧用のクロックφ３が入る昇圧用キャパシタＣとにより
構成されている。昇圧回路１の出力ノードN2は、転送ゲ
ートとしてのｎチャネルMOSトランジスタQ2を介してワ
ード線WLにつながる出力端子OUTに接続されている。出
力端子OUTには放電用のｎチャネルMOSトランジスタQ3が
設けられている。以上の昇圧回路部とは別に、出力端子
OUTには充電回路２が設けられている。充電回路２はこ
の実施例では、ｐチャネルMOSトランジスタQ4とｎチャ
ネルMOSトランジスタQ5を用いて構成されてクロックφ
１により制御されるCMOSインバータであり、その出力ノ
ードN1は逆流阻止用のpn接合ダイオードＤを介して出力
端子OUTに接続されている。
ある。昇圧回路１は、ドレイン・ゲートが電源電位Vcc
に接続されたｎチャネルMOSトランジスタQ1と、一端が
このMOSトランジスタQ1のソースに接続され、他端に昇
圧用のクロックφ３が入る昇圧用キャパシタＣとにより
構成されている。昇圧回路１の出力ノードN2は、転送ゲ
ートとしてのｎチャネルMOSトランジスタQ2を介してワ
ード線WLにつながる出力端子OUTに接続されている。出
力端子OUTには放電用のｎチャネルMOSトランジスタQ3が
設けられている。以上の昇圧回路部とは別に、出力端子
OUTには充電回路２が設けられている。充電回路２はこ
の実施例では、ｐチャネルMOSトランジスタQ4とｎチャ
ネルMOSトランジスタQ5を用いて構成されてクロックφ
１により制御されるCMOSインバータであり、その出力ノ
ードN1は逆流阻止用のpn接合ダイオードＤを介して出力
端子OUTに接続されている。
このように構成されたワード線駆動回路の動作を、第
２図を用いて説明する。当初、クロックφ１は“H"レベ
ル（＝Vcc）、クロックφ2,φ３は“L"レベル（＝0V）
である。まず、クロックφ１が“H"レベルから“L"レベ
ルになり、これにより充電回路２であるCMOSインバータ
の出力ノードN1が“H"レベルになって、出力端子OUTは
第１の電位V1に充電される。pn接合ダイオードＤの電位
降下をVbとすれば、第１の電位はV1＝Vcc−Vbである。
一般にダイオードの順方向電流は電圧に対して指数関数
で流れるから、pn接合ダイオードＤ部で電流が制限され
ることはない。従ってCMOSインバータを構成するｐチャ
ネルMOSトランジスタQ4のゲート幅を大きいものとすれ
ば、出力端子OUTは急速に立上がる。こうしてワード線W
LがVcc−Vbまで充電されると、通常DRAMのビット線は
（1/2）Vccにプリチャージされているため、選択された
ワード線につながる全てのメモリセルのトランスファゲ
ート用MOSトランジスタはオンする。このため、この第
１の電位に充電された段階で読出し動作を行うことがで
きる。
２図を用いて説明する。当初、クロックφ１は“H"レベ
ル（＝Vcc）、クロックφ2,φ３は“L"レベル（＝0V）
である。まず、クロックφ１が“H"レベルから“L"レベ
ルになり、これにより充電回路２であるCMOSインバータ
の出力ノードN1が“H"レベルになって、出力端子OUTは
第１の電位V1に充電される。pn接合ダイオードＤの電位
降下をVbとすれば、第１の電位はV1＝Vcc−Vbである。
一般にダイオードの順方向電流は電圧に対して指数関数
で流れるから、pn接合ダイオードＤ部で電流が制限され
ることはない。従ってCMOSインバータを構成するｐチャ
ネルMOSトランジスタQ4のゲート幅を大きいものとすれ
ば、出力端子OUTは急速に立上がる。こうしてワード線W
LがVcc−Vbまで充電されると、通常DRAMのビット線は
（1/2）Vccにプリチャージされているため、選択された
ワード線につながる全てのメモリセルのトランスファゲ
ート用MOSトランジスタはオンする。このため、この第
１の電位に充電された段階で読出し動作を行うことがで
きる。
メモリセルへの“1"データ（＝Vcc）のリストアは、
ワード線をVcc以上に昇圧して行う。この動作は、クロ
ックφ２をアクティブにして転送ゲート用MOSトランジ
スタQ2をオンにし、次いでクロックφ３をアクティブに
してキャパシタＣをドライブすることにより行われる。
この実施例では、転送ゲート用MOSトランジスタQ2にｎ
チャネルを用いているため、クロックφ２には昇圧電位
を用いている。こうして昇圧回路１の働きにより、予め
第１の電位V1に充電されていた出力端子OUTは、第２の
電位V2（＝Vcc＋α）まで昇圧される。
ワード線をVcc以上に昇圧して行う。この動作は、クロ
ックφ２をアクティブにして転送ゲート用MOSトランジ
スタQ2をオンにし、次いでクロックφ３をアクティブに
してキャパシタＣをドライブすることにより行われる。
この実施例では、転送ゲート用MOSトランジスタQ2にｎ
チャネルを用いているため、クロックφ２には昇圧電位
を用いている。こうして昇圧回路１の働きにより、予め
第１の電位V1に充電されていた出力端子OUTは、第２の
電位V2（＝Vcc＋α）まで昇圧される。
リストア後、ワード線を放電する際には、クロックφ
１を“L"レベルから“H"レベルにしてCMOSインバータの
出力ノードN1を“L"レベルにし、次にクロックφ４を
“H"レベルにして放電用MOSトランジスタQ3をオンにす
る。このときこの実施例では、転送ゲート用MOSトラン
ジスタQ2をオフに保って、ノードN2からの無用な電荷流
出を防止している。
１を“L"レベルから“H"レベルにしてCMOSインバータの
出力ノードN1を“L"レベルにし、次にクロックφ４を
“H"レベルにして放電用MOSトランジスタQ3をオンにす
る。このときこの実施例では、転送ゲート用MOSトラン
ジスタQ2をオフに保って、ノードN2からの無用な電荷流
出を防止している。
この実施例の場合、希望する昇圧電位即ち第２の電位
V2を従来と同じにするためには、従来例での（１）式に
対して昇圧用キャパシタＣに必要な容量では、予め充電
される第１の電位V1＝Vcc−Vbを考慮して、 Ｃ＝（α＋Vb）CL/（Vcc−α−Vth） …（２） となる。即ち従来技術に比べて昇圧用キャパシタの容量
を十分小さいものとすることができる。メモリセルの読
出し動作は、第１の電位に充電した状態で行うことがで
きるから、アクセスの高速性は保証される。また、転送
ゲート用MOSトランジスタQ2は、従来に比べて少ない電
荷を転送すればよいので、それだけ面積の小さいものと
する事が可能である。
V2を従来と同じにするためには、従来例での（１）式に
対して昇圧用キャパシタＣに必要な容量では、予め充電
される第１の電位V1＝Vcc−Vbを考慮して、 Ｃ＝（α＋Vb）CL/（Vcc−α−Vth） …（２） となる。即ち従来技術に比べて昇圧用キャパシタの容量
を十分小さいものとすることができる。メモリセルの読
出し動作は、第１の電位に充電した状態で行うことがで
きるから、アクセスの高速性は保証される。また、転送
ゲート用MOSトランジスタQ2は、従来に比べて少ない電
荷を転送すればよいので、それだけ面積の小さいものと
する事が可能である。
次に本発明の他の実施例を幾つか説明する。以下の実
施例では、第１図と対応する部分には、第１図と同一符
号を付して詳細な説明は省略する。
施例では、第１図と対応する部分には、第１図と同一符
号を付して詳細な説明は省略する。
第３図は、転送ゲート用MOSトランジスタQ2を第１図
と逆のｐチャネルとした実施例である。
と逆のｐチャネルとした実施例である。
この実施例のワード線駆動回路の動作波形を第２図に
対応させて第４図に示す。クロックφ２は先の実施例と
逆極性になる。クロックφ２を0Vとして、ｐチャネルMO
SトランジスタQ2での電圧降下なしにノードN2の電位を
出力端子OUTに伝達することができるから、この実施例
ではクロックφ２に昇圧電位を必要としない。
対応させて第４図に示す。クロックφ２は先の実施例と
逆極性になる。クロックφ２を0Vとして、ｐチャネルMO
SトランジスタQ2での電圧降下なしにノードN2の電位を
出力端子OUTに伝達することができるから、この実施例
ではクロックφ２に昇圧電位を必要としない。
この実施例によっても、先の実施例と同様の効果が得
られる。
られる。
第５図は、第３図の実施例において、充電回路２の出
力ノードN1に設けるダイオードとしてｐ型ウェル，ゲー
トおよびドレインを共通接続したｎチャネルのMOSダイ
オードMDを用いた実施例である。この場合、充電電流
は、MOSトランジスタのチャネルを通して流れると同時
に、ｐ型ウェルとソース間のpn接合を通しても流れる。
このことは、ｐ型ウェルが形成されたｎ型基板（または
ｎ型ウェル）がVcc以上にバイアスされていれば、問題
ない。同様の変形は第１図の実施例に対しても行うこと
ができる。
力ノードN1に設けるダイオードとしてｐ型ウェル，ゲー
トおよびドレインを共通接続したｎチャネルのMOSダイ
オードMDを用いた実施例である。この場合、充電電流
は、MOSトランジスタのチャネルを通して流れると同時
に、ｐ型ウェルとソース間のpn接合を通しても流れる。
このことは、ｐ型ウェルが形成されたｎ型基板（または
ｎ型ウェル）がVcc以上にバイアスされていれば、問題
ない。同様の変形は第１図の実施例に対しても行うこと
ができる。
第６図は、第５図の実施例における転送ゲート用MOS
トランジスタQ2の部分を、ｎチャネルとし、かつゲート
とｐ型ウェルを共通接続した実施例である。この実施例
の場合、クロックφを“H"レベルにすると、MOSトラン
ジスタQ2がオンしてノードN2から電荷が出力端子OUTに
転送されると同時に、ｐ型ウェルに“H"レベルが印加さ
れる。
トランジスタQ2の部分を、ｎチャネルとし、かつゲート
とｐ型ウェルを共通接続した実施例である。この実施例
の場合、クロックφを“H"レベルにすると、MOSトラン
ジスタQ2がオンしてノードN2から電荷が出力端子OUTに
転送されると同時に、ｐ型ウェルに“H"レベルが印加さ
れる。
したがってこの実施例によれば、転送ゲート用MOSト
ランジスタQ2のバックゲートバイアスによるしき値上昇
や電流減少が抑制され、昇圧回路からの高速の電荷転送
が行われる。
ランジスタQ2のバックゲートバイアスによるしき値上昇
や電流減少が抑制され、昇圧回路からの高速の電荷転送
が行われる。
なおこの実施例の場合、MOSトランジスタQ2のｐ型ウ
ェルをこのMOSトランジスタQ2の専用とすることが必要
である。また転送ゲート用MOSトランジスタQ2のｐ型ウ
ェルには“H"レベルが印加されるので、このｐ型ウェル
を取り囲むｎ型基板（またはｎ型ウェル）には、その
“H"レベルと同等以上の高い電圧を印加しておくことが
必要である。これにより、ｐ型ウェルに“H"レベルを与
えることによる他の回路への影響を防止することができ
る。そして以上の条件を満たせば、ｐ型ウェルとソース
間が順バイアスになってクロックφ２により出力端子OU
Tに直接充電が行われることは差支えなく、むしろ高速
充電が可能になって好ましい。
ェルをこのMOSトランジスタQ2の専用とすることが必要
である。また転送ゲート用MOSトランジスタQ2のｐ型ウ
ェルには“H"レベルが印加されるので、このｐ型ウェル
を取り囲むｎ型基板（またはｎ型ウェル）には、その
“H"レベルと同等以上の高い電圧を印加しておくことが
必要である。これにより、ｐ型ウェルに“H"レベルを与
えることによる他の回路への影響を防止することができ
る。そして以上の条件を満たせば、ｐ型ウェルとソース
間が順バイアスになってクロックφ２により出力端子OU
Tに直接充電が行われることは差支えなく、むしろ高速
充電が可能になって好ましい。
第７図は、第３図の実施例を基本としてそのクロック
φ２の部分をより詳細に示したものである。ｐチャネル
MOSトランジスタQ6,Q7、ｎチャネルMOSトランジスタQ8,
Q9およびインバータINVからなる部分は、デコーダバッ
ファを構成している。即ち実際には昇圧回路１はワード
線一本づつ設けられているわけではなく、複数のワード
線に一つ設けられる。そしてクロックφ２としてアドレ
ス信号を入力することにより、選択されたアドレスのワ
ード線にのみ昇圧電位が与えられる。
φ２の部分をより詳細に示したものである。ｐチャネル
MOSトランジスタQ6,Q7、ｎチャネルMOSトランジスタQ8,
Q9およびインバータINVからなる部分は、デコーダバッ
ファを構成している。即ち実際には昇圧回路１はワード
線一本づつ設けられているわけではなく、複数のワード
線に一つ設けられる。そしてクロックφ２としてアドレ
ス信号を入力することにより、選択されたアドレスのワ
ード線にのみ昇圧電位が与えられる。
第８図〜第16図は、充電回路２の出力ノードN1に設け
られるpn接合ダイオードＤの具体的な構成例である。第
８図〜第10図では、ｐ型基板11を用いてこれにｎ型ウェ
ル12を形成し、このｎ型ウェル12内にアノードとなるp+
型層13,カソードとなるn+型層14を形成している。第11
図〜第13図では、ｎ型基板21に形成されたｐ型ウェル22
内に、p+型層23およびn+型層24を形成している。第14図
〜第16図では、ｎ型基板31を用いてこれにｐ型ウェル32
を形成し、更にこの中にｎ型ウェル33を形成して、この
ｎ型ウェル33内にp+型層34およびn+型層35を形成してい
る。いずれもCMOS・DRAMの製造プロセスを変更すること
なく、pn接合ダイオードＤを容易に構成することができ
る。
られるpn接合ダイオードＤの具体的な構成例である。第
８図〜第10図では、ｐ型基板11を用いてこれにｎ型ウェ
ル12を形成し、このｎ型ウェル12内にアノードとなるp+
型層13,カソードとなるn+型層14を形成している。第11
図〜第13図では、ｎ型基板21に形成されたｐ型ウェル22
内に、p+型層23およびn+型層24を形成している。第14図
〜第16図では、ｎ型基板31を用いてこれにｐ型ウェル32
を形成し、更にこの中にｎ型ウェル33を形成して、この
ｎ型ウェル33内にp+型層34およびn+型層35を形成してい
る。いずれもCMOS・DRAMの製造プロセスを変更すること
なく、pn接合ダイオードＤを容易に構成することができ
る。
第17図は、第５図の実施例で説明したMOSダイオードM
Dの構成例である。ｎ型基板41にｐ型ウェル42を形成
し、このｐ型ウェル42にゲート電極43,ソース，ドレイ
ン拡散層44,45を形成してｎチャネルMOSトランジスタを
構成し、更にｐ型ウェル42に形成したp+型層46,ドレイ
ン拡散層44およびゲート電極43を共通接続している。ｐ
型基板を出発基板とする場合には、ｎ型ウェルを形成
し、その中に図のようなｐ型ウェルを形成してｎチャネ
ルMOSダイオードを構成すればよい。
Dの構成例である。ｎ型基板41にｐ型ウェル42を形成
し、このｐ型ウェル42にゲート電極43,ソース，ドレイ
ン拡散層44,45を形成してｎチャネルMOSトランジスタを
構成し、更にｐ型ウェル42に形成したp+型層46,ドレイ
ン拡散層44およびゲート電極43を共通接続している。ｐ
型基板を出発基板とする場合には、ｎ型ウェルを形成
し、その中に図のようなｐ型ウェルを形成してｎチャネ
ルMOSダイオードを構成すればよい。
本発明はその他種々変形して実施することができる。
例えば、充電回路としてCMOSインバータを用いたが、バ
イポーラを用いたドライバ回路やｎチャネルMOSトラン
ジスタを用いたドライバ回路を用いることが可能であ
る。
例えば、充電回路としてCMOSインバータを用いたが、バ
イポーラを用いたドライバ回路やｎチャネルMOSトラン
ジスタを用いたドライバ回路を用いることが可能であ
る。
［発明の効果］ 以上述べたように本発明によれば、転送ゲート用MOS
トランジスタのゲートとウェルを接続し、ゲート及びウ
ェルに第１の電位とそれより高い第２の電位との間で駆
動される転送ゲート用信号が入力されるようにしている
ので、高速の電荷転送を行うことが可能となる。そし
て、例えばDRAMのワード線駆動回路等に適用した場合、
高速アクセス性能を損なうことなく、昇圧用キャパシタ
の容量を小さくすることができ、また転送ゲート用MOS
トランジスタのゲート幅を小さくすることができる。
トランジスタのゲートとウェルを接続し、ゲート及びウ
ェルに第１の電位とそれより高い第２の電位との間で駆
動される転送ゲート用信号が入力されるようにしている
ので、高速の電荷転送を行うことが可能となる。そし
て、例えばDRAMのワード線駆動回路等に適用した場合、
高速アクセス性能を損なうことなく、昇圧用キャパシタ
の容量を小さくすることができ、また転送ゲート用MOS
トランジスタのゲート幅を小さくすることができる。
第１図は本発明の一実施例に係るワード線駆動回路の要
部構成を示す図、 第２図はその動作を説明するための信号波形を示す図、 第３図は他の実施例のワード線駆動回路の要部構成を示
す図、 第４図はその動作を説明するための信号波形を示す図、 第５図は更に他の実施例のワード線駆動回路の要部構成
を示す図、 第６図は更に他の実施例のワード線駆動回路の要部構成
を示す図、 第７図は第３図の転送ゲート駆動部の構成を詳細に示す
図、 第８図〜第16図は上記各実施例に用いるpn接合ダイオー
ドの構成例を示す図、 第17図は同じくMOSダイオードの構成例を示す図、 第18図は従来のワード線駆動回路の要部構成を示す図、 第19図はその動作を説明するための信号波形図である。 １……昇圧回路、Q1……ｎチャネルMOSトランジスタ、
Ｃ……昇圧用キャパシタ、２……充電回路、Q2……転送
ゲート用MOSトランジスタ、Q3……放電用MOSトランジス
タ、Q4……ｐチャネルMOSトランジスタ、Q5……ｎチャ
ネルMOSトランジスタ、Ｄ……pn接合ダイオード、MD…
…MOSダイオード。
部構成を示す図、 第２図はその動作を説明するための信号波形を示す図、 第３図は他の実施例のワード線駆動回路の要部構成を示
す図、 第４図はその動作を説明するための信号波形を示す図、 第５図は更に他の実施例のワード線駆動回路の要部構成
を示す図、 第６図は更に他の実施例のワード線駆動回路の要部構成
を示す図、 第７図は第３図の転送ゲート駆動部の構成を詳細に示す
図、 第８図〜第16図は上記各実施例に用いるpn接合ダイオー
ドの構成例を示す図、 第17図は同じくMOSダイオードの構成例を示す図、 第18図は従来のワード線駆動回路の要部構成を示す図、 第19図はその動作を説明するための信号波形図である。 １……昇圧回路、Q1……ｎチャネルMOSトランジスタ、
Ｃ……昇圧用キャパシタ、２……充電回路、Q2……転送
ゲート用MOSトランジスタ、Q3……放電用MOSトランジス
タ、Q4……ｐチャネルMOSトランジスタ、Q5……ｎチャ
ネルMOSトランジスタ、Ｄ……pn接合ダイオード、MD…
…MOSダイオード。
───────────────────────────────────────────────────── フロントページの続き (58)調査した分野(Int.Cl.6，ＤＢ名) G11C 11/40 - 11/409 H01L 27/04
Claims (4)
- 【請求項１】第１の電位とそれより高い第２の電位との
間で駆動される転送ゲート用信号がゲート及びウェルに
直接入力するｎ型MOSトランジスタを有し、前記トラン
ジスタのドレインに第１の電位より高い電位が供給さ
れ、ソースが出力端子に接続されていることを特徴とす
る半導体駆動回路。 - 【請求項２】前記トランジスタのウェルは、同一基板上
に形成される他のトランジスタのウェルとは電気的に分
離されていることを特徴とする請求項１記載の半導体駆
動回路。 - 【請求項３】前記トランジスタのドレイン電位は、第２
の電位よりも昇圧される電位であることを特徴とする請
求項１又は２に記載の半導体駆動回路。 - 【請求項４】第１の電位とそれより高い第２の電位との
間で駆動される転送ゲート用信号がゲート及びウェルに
直接入力するｎ型MOSトランジスタを有し、前記トラン
ジスタのドレインとソース間の電荷転送を行い、ソース
電位が前記転送ゲート用信号よりも低い場合には順バイ
アスされたウェル・ソース間の接合により前記ソースが
直接充電されることを特徴とする半導体駆動回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1157157A JP2868789B2 (ja) | 1989-06-20 | 1989-06-20 | 半導体駆動回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1157157A JP2868789B2 (ja) | 1989-06-20 | 1989-06-20 | 半導体駆動回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH0323590A JPH0323590A (ja) | 1991-01-31 |
| JP2868789B2 true JP2868789B2 (ja) | 1999-03-10 |
Family
ID=15643432
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP1157157A Expired - Fee Related JP2868789B2 (ja) | 1989-06-20 | 1989-06-20 | 半導体駆動回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2868789B2 (ja) |
Families Citing this family (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| GB9007791D0 (en) | 1990-04-06 | 1990-06-06 | Foss Richard C | High voltage boosted wordline supply charge pump and regulator for dram |
| GB9007790D0 (en) | 1990-04-06 | 1990-06-06 | Lines Valerie L | Dynamic memory wordline driver scheme |
| KR940002859B1 (ko) * | 1991-03-14 | 1994-04-04 | 삼성전자 주식회사 | 반도체 메모리장치에서의 워드라인 구동회로 |
-
1989
- 1989-06-20 JP JP1157157A patent/JP2868789B2/ja not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JPH0323590A (ja) | 1991-01-31 |
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|---|---|---|---|
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