JP2002343798A - 配線層のドライエッチング方法、半導体装置の製造方法および該方法によって得られた半導体装置 - Google Patents
配線層のドライエッチング方法、半導体装置の製造方法および該方法によって得られた半導体装置Info
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- 238000000034 method Methods 0.000 title claims abstract description 78
- 238000001312 dry etching Methods 0.000 title claims abstract description 46
- 239000004065 semiconductor Substances 0.000 title claims abstract description 25
- 238000004519 manufacturing process Methods 0.000 title claims description 4
- 239000000758 substrate Substances 0.000 claims abstract description 16
- 238000000059 patterning Methods 0.000 claims abstract description 9
- 239000007789 gas Substances 0.000 claims description 95
- 238000005530 etching Methods 0.000 claims description 32
- 229910021420 polycrystalline silicon Inorganic materials 0.000 claims description 32
- 229920005591 polysilicon Polymers 0.000 claims description 32
- 229910052710 silicon Inorganic materials 0.000 claims description 9
- 239000010703 silicon Substances 0.000 claims description 9
- 229910052721 tungsten Inorganic materials 0.000 claims description 8
- 229910016570 AlCu Inorganic materials 0.000 claims description 3
- 229910000789 Aluminium-silicon alloy Inorganic materials 0.000 claims description 3
- ATJFFYVFTNAWJD-UHFFFAOYSA-N Tin Chemical compound [Sn] ATJFFYVFTNAWJD-UHFFFAOYSA-N 0.000 claims description 3
- 229910021417 amorphous silicon Inorganic materials 0.000 claims description 3
- 229910052741 iridium Inorganic materials 0.000 claims description 3
- 229910052697 platinum Inorganic materials 0.000 claims description 3
- 229910052707 ruthenium Inorganic materials 0.000 claims description 3
- 229910052718 tin Inorganic materials 0.000 claims description 3
- 229910008599 TiW Inorganic materials 0.000 claims description 2
- 239000000203 mixture Substances 0.000 claims description 2
- 229910052719 titanium Inorganic materials 0.000 claims description 2
- QVGXLLKOCUKJST-UHFFFAOYSA-N atomic oxygen Chemical compound [O] QVGXLLKOCUKJST-UHFFFAOYSA-N 0.000 description 15
- 239000001301 oxygen Substances 0.000 description 15
- 229910052760 oxygen Inorganic materials 0.000 description 15
- VYPSYNLAJGMNEJ-UHFFFAOYSA-N Silicium dioxide Chemical compound O=[Si]=O VYPSYNLAJGMNEJ-UHFFFAOYSA-N 0.000 description 11
- 238000010586 diagram Methods 0.000 description 10
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 description 8
- 238000006243 chemical reaction Methods 0.000 description 8
- 229910052814 silicon oxide Inorganic materials 0.000 description 6
- WFKWXMTUELFFGS-UHFFFAOYSA-N tungsten Chemical compound [W] WFKWXMTUELFFGS-UHFFFAOYSA-N 0.000 description 6
- 239000010937 tungsten Substances 0.000 description 6
- 239000010453 quartz Substances 0.000 description 5
- 229910004298 SiO 2 Inorganic materials 0.000 description 4
- BASFCYQUMIYNBI-UHFFFAOYSA-N platinum Substances [Pt] BASFCYQUMIYNBI-UHFFFAOYSA-N 0.000 description 4
- 230000015572 biosynthetic process Effects 0.000 description 3
- 229910052739 hydrogen Inorganic materials 0.000 description 3
- 230000003647 oxidation Effects 0.000 description 3
- 238000007254 oxidation reaction Methods 0.000 description 3
- -1 AlSiCu Inorganic materials 0.000 description 2
- UFHFLCQGNIYNRP-UHFFFAOYSA-N Hydrogen Chemical compound [H][H] UFHFLCQGNIYNRP-UHFFFAOYSA-N 0.000 description 2
- 229910052802 copper Inorganic materials 0.000 description 2
- 230000000694 effects Effects 0.000 description 2
- 239000007772 electrode material Substances 0.000 description 2
- 239000001257 hydrogen Substances 0.000 description 2
- 150000002500 ions Chemical class 0.000 description 2
- 238000004544 sputter deposition Methods 0.000 description 2
- 239000010936 titanium Substances 0.000 description 2
- 101150042515 DA26 gene Proteins 0.000 description 1
- YCKRFDGAMUMZLT-UHFFFAOYSA-N Fluorine atom Chemical compound [F] YCKRFDGAMUMZLT-UHFFFAOYSA-N 0.000 description 1
- 101000650817 Homo sapiens Semaphorin-4D Proteins 0.000 description 1
- 101001062854 Rattus norvegicus Fatty acid-binding protein 5 Proteins 0.000 description 1
- KJTLSVCANCCWHF-UHFFFAOYSA-N Ruthenium Chemical compound [Ru] KJTLSVCANCCWHF-UHFFFAOYSA-N 0.000 description 1
- 102100027744 Semaphorin-4D Human genes 0.000 description 1
- NRTOMJZYCJJWKI-UHFFFAOYSA-N Titanium nitride Chemical compound [Ti]#N NRTOMJZYCJJWKI-UHFFFAOYSA-N 0.000 description 1
- 229910002091 carbon monoxide Inorganic materials 0.000 description 1
- 238000007796 conventional method Methods 0.000 description 1
- 230000003111 delayed effect Effects 0.000 description 1
- 230000002542 deteriorative effect Effects 0.000 description 1
- 238000007599 discharging Methods 0.000 description 1
- 229910052731 fluorine Inorganic materials 0.000 description 1
- 239000011737 fluorine Substances 0.000 description 1
- 229920002313 fluoropolymer Polymers 0.000 description 1
- GKOZUEZYRPOHIO-UHFFFAOYSA-N iridium atom Chemical compound [Ir] GKOZUEZYRPOHIO-UHFFFAOYSA-N 0.000 description 1
- 229910052751 metal Inorganic materials 0.000 description 1
- 239000002184 metal Substances 0.000 description 1
- 238000012986 modification Methods 0.000 description 1
- 230000004048 modification Effects 0.000 description 1
- 230000035515 penetration Effects 0.000 description 1
- 230000006641 stabilisation Effects 0.000 description 1
- 238000011105 stabilization Methods 0.000 description 1
- 238000010301 surface-oxidation reaction Methods 0.000 description 1
- 229910052715 tantalum Inorganic materials 0.000 description 1
- MZLGASXMSKOWSE-UHFFFAOYSA-N tantalum nitride Chemical compound [Ta]#N MZLGASXMSKOWSE-UHFFFAOYSA-N 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
- H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
- H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
- H01L21/31—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to form insulating layers thereon, e.g. for masking or by using photolithographic techniques; After treatment of these layers; Selection of materials for these layers
- H01L21/3205—Deposition of non-insulating-, e.g. conductive- or resistive-, layers on insulating layers; After-treatment of these layers
- H01L21/321—After treatment
- H01L21/3213—Physical or chemical etching of the layers, e.g. to produce a patterned layer from a pre-deposited extensive layer
- H01L21/32133—Physical or chemical etching of the layers, e.g. to produce a patterned layer from a pre-deposited extensive layer by chemical means only
- H01L21/32135—Physical or chemical etching of the layers, e.g. to produce a patterned layer from a pre-deposited extensive layer by chemical means only by vapour etching only
- H01L21/32136—Physical or chemical etching of the layers, e.g. to produce a patterned layer from a pre-deposited extensive layer by chemical means only by vapour etching only using plasmas
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
- H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
- H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
- H01L21/302—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to change their surface-physical characteristics or shape, e.g. etching, polishing, cutting
- H01L21/306—Chemical or electrical treatment, e.g. electrolytic etching
- H01L21/3065—Plasma etching; Reactive-ion etching
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
- H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
- H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
- H01L21/31—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to form insulating layers thereon, e.g. for masking or by using photolithographic techniques; After treatment of these layers; Selection of materials for these layers
- H01L21/3205—Deposition of non-insulating-, e.g. conductive- or resistive-, layers on insulating layers; After-treatment of these layers
- H01L21/321—After treatment
- H01L21/3213—Physical or chemical etching of the layers, e.g. to produce a patterned layer from a pre-deposited extensive layer
- H01L21/32133—Physical or chemical etching of the layers, e.g. to produce a patterned layer from a pre-deposited extensive layer by chemical means only
- H01L21/32135—Physical or chemical etching of the layers, e.g. to produce a patterned layer from a pre-deposited extensive layer by chemical means only by vapour etching only
- H01L21/32136—Physical or chemical etching of the layers, e.g. to produce a patterned layer from a pre-deposited extensive layer by chemical means only by vapour etching only using plasmas
- H01L21/32137—Physical or chemical etching of the layers, e.g. to produce a patterned layer from a pre-deposited extensive layer by chemical means only by vapour etching only using plasmas of silicon-containing layers
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- Engineering & Computer Science (AREA)
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- General Physics & Mathematics (AREA)
- Manufacturing & Machinery (AREA)
- Plasma & Fusion (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Power Engineering (AREA)
- Chemical & Material Sciences (AREA)
- Chemical Kinetics & Catalysis (AREA)
- General Chemical & Material Sciences (AREA)
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- Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)
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Abstract
いように改良された、配線層のドライエッチング方法を
提供することを主要な目的とする。 【解決手段】 配線層9の上に、配線層9をパターニン
グするためのマスク10が形成された半導体基板7を準
備する。配線層9の表面に生じている変質層をドライエ
ッチング除去する(BT工程)。マスク10を用いて、
配線層9をドライエッチングする(ME工程)。BT工
程とME工程との切替え時、真空引きをせずに、連続放
電を行なう。
Description
のドライエッチング方法に関するものであり、より特定
的には、ゲート電極、Al、Cu等の多層配線等の配線
加工、または、全面エッチバックによるプラグ形成加工
において、下地に対する高い選択比を維持しながら、エ
ッチング残渣を抑制することにより、電気的ショートの
ない高信頼性の半導体装置を得ることができるように改
良された、配線層のドライエッチング方法に関する。こ
の発明は、また、そのような工程を含む半導体装置の製
造方法に関する。この発明は、さらに、そのような方法
によって得られた半導体装置に関する。
方法を、図5、図6および図7を用いて説明する。
時)のチャンバ内およびウエハ近傍の酸素の動きを示す
概略図である。図6は、各ステップ間の真空引き(放電
停止)時のチャンバ内およびウエハ近傍の酸素の動きを
示す概略図である。図7は、従来の配線層のドライエッ
チング方法の概要図である。
ート絶縁膜8、ゲート電極材料となるポリシリコン層
9、ゲート電極加工時のマスクとなるシリコン酸化膜1
0およびレジスト膜(図示せず)を順次形成する。図で
は、レジストをマスクにシリコン酸化膜10をエッチン
グし、ポリシリコンを露出させた後、レジストを除去し
た状態の半導体装置が描かれている。
る。反応室1内には、石英部品2が設けられている。反
応室1には、コンダクタンスバルブ3を介して、真空ポ
ンプ4が接続されている。反応室1内には、反応性イオ
ン5が発生する一方、残留酸素6が残る。
て、CHF3、CH2F2、CF4、C 2F6、c-C4F8、
c−C5F8、C4F6のうち少なくとも1つ以上、O2、
CO、CO2、H2O、N2のうち少なくとも1つ以上、
Ar、He、Xeのうち少なくとも1つ以上を含むガス
系、たとえばCHF3/O2/Ar、CHF3/CF4/A
r、C4F8/O2/Ar、C5F8/O2/ArまたはC4
F6/O2/Arが使用される。
ポリシリコン層9をエッチングし、下地のゲート絶縁膜
8でエッチングをストップさせる。シリコン酸化膜10
のエッチングを行うと、ポリシリコン層9の表面には変
質層(自然酸化膜層、SiC層、フロロカーボンポリマ
ー層など)が形成される。
第1の段階として、Si/SiO2の選択比が比較的小
さい(選択比:0.8〜10)ステップ(ブレークスル
ーステップ:本明細書では、BTと略称する)にて、変
質層を除去する。エッチングガスとして、少なくともC
l2を含むもの、たとえば、Cl2、Cl2/O2、Cl 2
/CF4、Cl2/SF6、Cl2/HBrを使用する。H
Br/O2も使用され得る。
比が比較的大きい(選択比:10〜40)ステップ(ポ
リシリコンのメインエッチング工程:ここでは、MEと
略称する)を行なう。エッチングガスとして、Cl2、
Cl2/O2またはCl2/HBr、Cl2/HBr/O2
を使用する。ただし、Cl2に対するO2の流量比が大き
くなるほど、Si/SiO2の選択比が大きくなってい
くので、BTステップと比べて、MEステップのO2流
量比は大きく設定するが、BT、MEの各ステップと
も、O2流量比は総流量の20%以下にしておくのが好
ましい。なぜなら、O2流量比が20%を超えると、ポ
リシリコン層の表面の酸化が進行するため、エッチング
残渣がひどくなるか、もしくはエッチングが進行せず、
エッチングがストップするからである。
不十分なときは、下地のゲート絶縁膜8が露出するのと
同時にか、または直前に、MEステップよりもさらに選択
比の大きい(選択比:20〜100)ステップ(ポリシ
リコンのオーバエッチング工程:本明細書ではOEと略
称する)に切替える必要がある。エッチングガスとし
て、Cl2/O2、Cl2/HBr、Cl2/HBr/O2
またはHBr/O2を使用する。ただし、O2の流量比
は、MEステップと比べて、同じか、さらに大きく設定す
る。
プとMEステップの間では放電を一旦停止させ、ガスの
真空引きを行ない、次のMEステップの設定しているガ
スの流量、圧力などが安定してから、MEステップの放
電を開始するのが普通であった。
2を多く使用している反応室1では、BTステップ時に
スパッタによる石英部品からの酸素放出がある。また
は、BTステップのガス系にO2を含む場合、BTによ
ってせっかく清浄化されたポリシリコン表面が、真空引
きされている状態とはいえ、残留酸素により酸化され
る。すなわち、放電が停止しているので、ウエハ表面が
スパッタされず、酸化される。
択比の大きいMEステップで処理されると、表面酸化さ
れたところでは、エッチングの遅れが生じる。すなわ
ち、MEステップのエッチング均一性が著しく悪化す
る。
て、配線間のショートを引起すという問題点があった。
また、配線がショートするのを防止するために、エッチ
ング量を増加させると、下地ゲート酸化膜の突抜けが発
生して、シリコン基板7にダメージを与え、電気特性を
劣化させるという問題点があった。
(すなわち、ゲート絶縁膜が露出し始めたとき)に放電
のON/OFFがあると、一瞬プラズマが不均一とな
り、ゲート絶縁膜8に与えるチャージアップ起因のダメ
ージが大きくなるという問題点もある。
ためになされたもので、シリコン基板にダメージを与え
ることがないように改良された配線層のドライエッチン
グ方法を提供することを目的とする。
せることがないように改良された、配線層のドライエッ
チング方法を提供することにある。
膜に与えるチャージアップ起因のダメージを引起さない
ように改良された配線層のドライエッチング方法を提供
することにある。
のドライエッチング方法を含む、半導体装置の製造方法
を提供することにある。
よって得られた半導体装置を提供することにある。
従う配線層のドライエッチング方法においては、まず、
配線層の上に、該配線層をパターニングするためのマス
クが形成された半導体基板を準備する。上記配線層の表
面に生じている変質層をドライエッチング除去する(B
T工程)。上記マスクを用いて、上記配線層をドライエ
ッチングする(ME工程)。上記BT工程と上記ME工
程との切替え時、真空引きをせずに、連続放電を行な
う。
イエッチング方法においては、まず、配線層の上に、該
配線層をパターニングするためのマスクが形成された半
導体基板を準備する。上記配線層の表面に生じている変
質層をドライエッチングする(BT工程)。上記BT工
程の後、上記マスクを用いて、上記配線層をドライエッ
チングする(ME工程)。上記配線層の下地が露出し始
めたときに、または下地が露出する前に、下地に対する
高選択性比の条件で上記配線層をオーバエッチングする
(OE工程)。上記BT工程と上記ME工程との切替え
時および/または上記ME工程と上記OE工程との切替
え時、真空引きをせずに、連続放電を行なう。
イエッチング方法においては、上記BT工程を行なわな
い。
イエッチング方法においては、上記BT工程と上記ME
工程と上記OE工程の少なくとも一の工程をCl2およ
び/またはHBrを含むエッチングガスを用いて行な
う。
イエッチング方法においては、上記BT工程を、Cl2
単独ガスまたはCl2/O2混合ガスを用いて行ない、上
記ME工程を、Cl2単独ガスまたはCl2/O2混合ガ
スを用いて行ない、上記BTと上記MEの各工程の、ガ
スの総流量の差を±50%以下に抑える。上記BT工程
よりも上記ME工程において、O2流量比をより大きく
し、かつ、いずれの工程においても、O2流量がガス総
流量の20%を超えないようにする。
イエッチング方法においては、上記BT工程を、Cl2
単独ガス、Cl2/O2混合ガス、Cl2/HBr/O2混
合ガス、HBr/Cl2混合ガスまたはHBr/O2混合
ガスのいずれかを含むガスを用いて行ない、上記ME工
程および上記OE工程を、Cl2/O2、Cl2/HBr
/O2、HBr/Cl2またはHBr/O2のいずれかを
含むガスを用いて行ない、上記BT、上記MEおよび上
記OEの各工程の、ガスの総流量の差を±50%以下に
抑える。上記BT工程よりも上記ME工程において、O
2流量比をより大きくし、かついずれの工程において
も、O2流量がガス総流量の20%を超えないようにす
る。
イエッチング方法においては、上記BT工程を、Cl2
単独ガスまたはCl2/HBr混合ガスを用いて行な
い、上記ME工程を、Cl2/HBr/O2を含むガスを
用いて行ない、上記OE工程を、HBr/O2混合ガス
を含むガスを用いて行なう。上記BT、上記MEおよび
上記OEの各工程の、ガスの総流量の差を±50%以下
に抑える。
イエッチング方法においては、上記BT工程を、Cl2
単独ガスまたはCl2/O2混合ガスを用いて行ない、上
記ME工程を、Cl2/O2を含むガスを用いて行ない、
上記OE工程を、HBr/O 2混合ガスを含むガスを用
いて行ない、上記BTと上記MEの各工程の、ガスの総
流量の差を±50%以下に抑える。上記BT工程よりも
上記ME工程において、O2流量比をより大きくし、か
つ該BTと該MEのいずれの工程においても、O2流量
がガス総流量の20%を超えないようにする。さらに上
記ME工程と上記OE工程との間に、Cl2/HBr/
O2を含むガスを使用する工程を少なくとも1以上入れ
る。
イエッチング方法においては、上記BT工程を、Cl2
単独ガスまたはCl2/BCl3混合ガスを用いて行な
い、上記ME工程を、Cl2/BCl3を含むガスを用い
て行ない、上記BTと上記MEの各工程の、ガスの総流
量の差を±50%以下に抑える。
ライエッチング方法においては、上記各工程の切替え時
に、還元ガスを含む混合ガスを入れる工程を、少なくと
も1以上入れる。
ライエッチング方法においては、上記配線層は、ポリシ
リコン、WSi/ポリシリコン、W/ポリシリコン、
W、Ru、Pt、Ir、Ti、TiN、TiW、Al、
AlSi、AlSiCu、AlCu、TaまたはTaN
を含み、上記ポリシリコンは、アモルファスシリコンま
たはドープされたシリコンを含む。
ライエッチング方法においては、配線層の上に、該配線
層をパターニングするためのマスクが形成された半導体
基板を準備する。上記配線層の表面に生じている変質層
を除去する(BT工程)。上記マスクを用いて、上記配
線層をドライエッチングする(ME工程)。上記BT工
程と上記ME工程との切替え時、真空引きをせずに、連
続放電を行なう。
は、配線層の上に、該配線層をパターニングするための
マスクが形成された半導体基板を準備する工程と、上記
配線層の表面に生じている変質層を除去するBT工程
と、上記マスクを用いて、上記配線層をドライエッチン
グするME工程とを備え、上記BT工程と上記ME工程
との切替え時、真空引きをせずに、連続放電を行なう方
法によって得られたものに係る。
る。
法の工程を示す概要図であり、各ステップおよびシーケ
ンスの組合せを示す。
ップ間で連続放電を行なっている。これにより、スパッ
タによる石英部品からの酸素放出およびウエハ上での酸
素吸着が発生しても、放電の最中はエッチャントが常に
ウエハに衝突(スパッタリング)しているので、吸着酸
素はウエハから飛ばされる。そのため、ウエハの表面酸
化が起こりにくい。
のドライエッチングとして、ポリシリコンのゲート電極
加工の形成を例示して説明したが、この発明はこれに限
られるものではない。配線層のドライエッチングの概念
には、導電膜の形成および配線の形成が含まれる。
は、ポリシリコン、WSi/ポリシリコン(タングステ
ンポリサイド)、W/ポリシリコン(タングステンポリ
メタル)、W(タングステン)、Ru(ルテニウム)、
Pt(白金)、Ir(イリジウム)、Ti(TiN:窒
化チタン、TiW)、Al(AlSi、AlSiCu、
AlCu)、Cu、Ta(TaN:窒化タンタル)を含
む導電膜または配線である。
コンでもよく、またドープされたシリコンでもよい。
ン基板のエッチング(トレンチエッチ)も含む。
とえば、WSi/ポリシリコン(タングステンポリサイ
ド)の2層膜のエッチングにおいては、WSi表面の変
質層をBTステップ(Cl2プロセス)で除去し、WS
i本体をMEステップ(Cl2/O2プロセス)でエッチ
ングする。このとき、ポリシリコンもいくらかエッチン
グされている。残りのポリシリコンのエッチングおよび
下地SiO2が露出した後の状態でのエッチングをOE
工程(Cl2/O2プロセス)で行う。
テンポリサイド)の場合、BT、MEおよびOEの各ス
テップ間で行う連続放電が、残渣対策には最も効果的で
ある。
リメタル)の2層膜エッチングについて説明する。ま
ず、Wをフッ素系ガス(たとえばCl2/O2/N2/C
F4プロセス)でエッチングするため、BTステップは
不要である。初めから、WをMEステップとOEステッ
プでエッチングする。そして、ポリシリコンをBTステ
ップ(HBr/O2)、MEステップ(HBr/O2)、
OEステップ(HBr/O 2)でエッチングする。
BT、ME、OEと工程が進むにつれ、O2流量比は大
きくなる。この場合、配線の一部であるポリシリコンを
BTステップ、MEステップ、OEステップでエッチン
グするとき、各工程間で連続放電すると残渣は生じな
い。したがって、残渣対策には最も効果的である。
せ、エッチング残渣を抑制することにより、電気的ショ
ートのない高信頼性の半導体装置が得られる。
法の工程を説明するための概要図であり、上記実施例1
に改善を加えた、各ステップおよびシーケンスの組合せ
を示す。
合ガス、OEステップでHBr/O 2混合ガスを使用す
る場合、ガスが違うため、MEステップからOEステッ
プへと切替わるとき、ガス流量を安定させるには時間が
かかる。この場合、放電も不安定となり、エッチング特
性も変動しやすい。しかも、ゲート酸化膜の薄膜化に伴
い、一刻も早く、高選択比が得られる、HBrを含むガ
スを使用するOEステップに切替える必要がある。ここ
では、MEステップとOEステップとの間(図2ではM
EステップとOE2ステップの間)に、Cl2/HBr
/O2ガスを用いるエッチングステップ(図2ではOE
1ステップ)を少なくとも1つ以上入れ、段階的にガス
流量を変化させる。これにより、各ステップの切替え時
における放電が安定する(すなわち、プロセスが安定す
る)。
るガス系が異なる場合は、段階的にガス流量を変化させ
るステップを少なくとも1つ以上挿入することにより、
各ステップ間の連続放電を安定化させることができる。
これにより、エッチング残渣を抑制でき、ひいては、電
気的ショートのない高信頼性の半導体装置が得られる。
の工程を説明するための概要図であり、各ステップおよ
び還元性ガス導入シーケンスの組合せを示す。
ンバおよびウエハ周辺の酸素の動きを示す概略図であ
る。なお、図4において、図5に示された部材と同一ま
たは相当する部分には、同一の参照番号を付し、その説
明を繰返さない。
元性ガス、たとえば水素を添加する。還元ガスは、反応
室1内に浮遊している酸素またはウエハに吸着している
酸素を奪い、ウエハ表面の酸化を抑制する。
反応室1内に導入することにより、ウエハ表面の酸化を
抑制できる。ひいては、エッチング残渣を抑制でき、電
気的ショートのない高信頼性の半導体装置が得られる。
が、この発明はこれに限られるものでなく、BCl3、
CO、H2S、NF3、CH4、NH3を用いても同様の効
果を奏する。
であって制限的なものではないと考えられるべきであ
る。本発明の範囲は上記した説明ではなくて特許請求の
範囲によって示され、特許請求の範囲と均等の意味およ
び範囲内でのすべての変更が含まれることが意図され
る。
配線層をドライエッチングする際、シリコン基板にダメ
ージを与えることがないので、電気特性が劣化しない半
導体装置が得られるという効果を奏する。
法の工程の概要図である。
法の工程の概要図である。
法の工程の概要図である。
びウエハ近傍における酸素の動きを示す概略図である。
る、チャンバ内およびウエハ近傍の酸素の動きを示す概
略図である。
ける、チャンバ内およびウエハ近傍の酸素の動きを示す
概略図である。
の概要図である。
(バタフライバルブ)、4 真空ポンプ、5 反応性イ
オン、6 残留酸素、7 基板、8 ゲート絶縁膜、9
ゲート電極材料、10 シリコン酸化膜。
Claims (13)
- 【請求項1】 配線層の上に、該配線層をパターニング
するためのマスクが形成された半導体基板を準備する工
程と、 前記配線層の表面に生じている変質層をドライエッチン
グ除去するBT工程と、 前記マスクを用いて、前記配線層をドライエッチングす
るME工程とを備え、 前記BT工程と前記ME工程との切替え時、真空引きを
せずに、連続放電を行なう、配線層のドライエッチング
方法。 - 【請求項2】 配線層の上に、該配線層をパターニング
するためのマスクが形成された半導体基板を準備する工
程と、 前記配線層の表面に生じている変質層をドライエッチン
グするBT工程と、 前記BT工程の後、前記マスクを用いて、前記配線層を
ドライエッチングするME工程と、 前記配線層の下地が露出し始めたときに、または下地が
露出する前に、下地に対する高選択性比の条件で前記配
線層をオーバエッチングするOE工程とを備え、 前記BT工程と前記ME工程との切替え時および/また
は前記ME工程と前記OE工程との切替え時、真空引き
をせずに、連続放電を行なう、配線層のドライエッチン
グ方法。 - 【請求項3】 前記BT工程を行なわない、請求項2に
記載の配線層のドライエッチング方法。 - 【請求項4】 前記BT工程と前記ME工程と前記OE
工程の少なくとも一の工程をCl2および/またはHB
rを含むエッチングガスを用いて行なう、請求項1、2
または3に記載の配線層のドライエッチング方法。 - 【請求項5】 前記BT工程を、Cl2単独ガスまたは
Cl2/O2混合ガスを用いて行ない、 前記ME工程を、Cl2単独ガスまたはCl2/O2混合
ガスを用いて行ない、 前記BTと前記MEの各工程の、ガスの総流量の差を±
50%以下に抑え、 前記BT工程よりも前記ME工程において、O2流量比
をより大きくし、かつ、いずれの工程においても、O2
流量がガス総流量の20%を超えないようにする、請求
項1に記載の配線層のドライエッチング方法。 - 【請求項6】 前記BT工程を、Cl2単独ガス、Cl2
/O2混合ガス、Cl2/HBr/O2混合ガス、HBr
/Cl2混合ガスまたはHBr/O2混合ガスのいずれか
を含むガスを用いて行ない、 前記ME工程および前記OE工程を、Cl2/O2、Cl
2/HBr/O2、HBr/Cl2またはHBr/O2のい
ずれかを含むガスを用いて行ない、 前記BT、前記MEおよび前記OEの各工程の、ガスの
総流量の差を±50%以下に抑え、 前記BT工程よりも前記ME工程において、O2流量比
をより大きくし、かついずれの工程においても、O2流
量がガス総流量の20%を超えないようにする、請求項
2に記載の配線層のドライエッチング方法。 - 【請求項7】 前記BT工程を、Cl2単独ガスまたは
Cl2/HBr混合ガスを用いて行ない、 前記ME工程を、Cl2/HBr/O2を含むガスを用い
て行ない、 前記OE工程を、HBr/O2混合ガスを含むガスを用
いて行ない、 前記BT、前記MEおよび前記OEの各工程の、ガスの
総流量の差を±50%以下に抑える、請求項2に記載の
配線層のドライエッチング方法。 - 【請求項8】 前記BT工程を、Cl2単独ガスまたは
Cl2/O2混合ガスを用いて行ない、 前記ME工程を、Cl2/O2を含むガスを用いて行な
い、 前記OE工程を、HBr/O2混合ガスを含むガスを用
いて行ない、 前記BTと前記MEの各工程の、ガスの総流量の差を±
50%以下に抑え、 前記BT工程よりも前記ME工程において、O2流量比
をより大きくし、かつ該BTと該MEのいずれの工程に
おいても、O2流量がガス総流量の20%を超えないよ
うにし、 さらに前記ME工程と前記OE工程との間に、Cl2/
HBr/O2を含むガスを使用する工程を少なくとも1
以上入れる、請求項2に記載の配線層のドライエッチン
グ方法。 - 【請求項9】 前記BT工程を、Cl2単独ガスまたは
Cl2/BCl3混合ガスを用いて行ない、 前記ME工程を、Cl2/BCl3を含むガスを用いて行
ない、 前記BTと前記MEの各工程の、ガスの総流量の差を±
50%以下に抑える、請求項1に記載の配線層のドライ
エッチング方法。 - 【請求項10】 前記各工程の切替え時に、還元ガスを
含む混合ガスを入れる工程を、少なくとも1以上入れ
る、請求項1、2または3に記載の配線層のドライエッ
チング方法。 - 【請求項11】 前記配線層は、ポリシリコン、WSi
/ポリシリコン、W/ポリシリコン、W、Ru、Pt、
Ir、Ti、TiN、TiW、Al、AlSi、AlS
iCu、AlCu、TaまたはTaNを含み、 前記ポリシリコンは、アモルファスシリコンまたはドー
プされたシリコンを含む、請求項1から10のいずれか
1項に記載の、配線層のドライエッチング方法。 - 【請求項12】 配線層の上に、該配線層をパターニン
グするためのマスクが形成された半導体基板を準備する
工程と、 前記配線層の表面に生じている変質層を除去するBT工
程と、 前記マスクを用いて、前記配線層をドライエッチングす
るME工程とを備え、 前記BT工程と前記ME工程との切替え時、真空引きを
せずに、連続放電を行なう半導体装置の製造方法。 - 【請求項13】 配線層の上に、該配線層をパターニン
グするためのマスクが形成された半導体基板を準備する
工程と、 前記配線層の表面に生じている変質層を除去するBT工
程と、 前記マスクを用いて、前記配線層をドライエッチングす
るME工程とを備え、前記BT工程と前記ME工程との
切替え時、真空引きをせずに、連続放電を行なう方法に
よって得られた半導体装置。
Priority Applications (5)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2001148804A JP2002343798A (ja) | 2001-05-18 | 2001-05-18 | 配線層のドライエッチング方法、半導体装置の製造方法および該方法によって得られた半導体装置 |
US10/118,375 US6740598B2 (en) | 2001-05-18 | 2002-04-09 | Wiring layer dry etching method and semiconductor device manufacturing method |
DE10215764A DE10215764A1 (de) | 2001-05-18 | 2002-04-10 | Verdrahtungsschicht-Trockenätzverfahren und Halbleitervorrichtung-Herstellungsverfahren |
TW091107706A TW541579B (en) | 2001-05-18 | 2002-04-16 | Wiring layer dry etching method and semiconductor device manufacturing method |
KR10-2002-0020968A KR100449134B1 (ko) | 2001-05-18 | 2002-04-17 | 배선층의 드라이 에칭 방법 및 반도체 장치의 제조 방법 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2001148804A JP2002343798A (ja) | 2001-05-18 | 2001-05-18 | 配線層のドライエッチング方法、半導体装置の製造方法および該方法によって得られた半導体装置 |
Publications (1)
Publication Number | Publication Date |
---|---|
JP2002343798A true JP2002343798A (ja) | 2002-11-29 |
Family
ID=18994056
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP2001148804A Pending JP2002343798A (ja) | 2001-05-18 | 2001-05-18 | 配線層のドライエッチング方法、半導体装置の製造方法および該方法によって得られた半導体装置 |
Country Status (5)
Country | Link |
---|---|
US (1) | US6740598B2 (ja) |
JP (1) | JP2002343798A (ja) |
KR (1) | KR100449134B1 (ja) |
DE (1) | DE10215764A1 (ja) |
TW (1) | TW541579B (ja) |
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- 2002-04-10 DE DE10215764A patent/DE10215764A1/de not_active Withdrawn
- 2002-04-16 TW TW091107706A patent/TW541579B/zh not_active IP Right Cessation
- 2002-04-17 KR KR10-2002-0020968A patent/KR100449134B1/ko not_active IP Right Cessation
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Legal Events
Date | Code | Title | Description |
---|---|---|---|
A621 | Written request for application examination |
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|
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