CN102931882B - 具有反极性保护的电源模块 - Google Patents

Abstract

本发明涉及具有反极性保护的电源模块，具体来说，提供了可封装为电源模块的电源操控电路及操作这种电路和模块中的半导体器件的方法。一种示例性电路包括接收电源的电源端子、第一半导体器件、第一驱动电路和第二驱动电路。当在电源端子接收到的电源具有正极性时，第一驱动电路根据所需的电路功能向第一半导体器件提供驱动信号，并且当在电源端子接收到的电源具有负极性时，第一驱动电路停止提供驱动信号。在负极性状态期间，第二驱动电路向第一半导体器件提供使其主电流传导路径导电的驱动信号，从而减少了在器件的寄生路径中的电能损耗，并可选地使为电路提供电力的电路中的熔断器熔断。

Description

具有反极性保护的电源模块

技术领域

本发明涉及一种电源模块，更具体地，涉及一种具有反极性保护的电源模块。

背景技术

为了使汽车更节能，汽车制造商越来越需要将智能电力电子器件集成于汽车中。一个这种示例是传统的液压泵和助力活塞由协助汽车转向机构的电机替代的电动助力转向***。该电机响应于通过驾驶杆中的传感器检测到的由驾驶员施加至方向盘的扭矩所产生的信号。电机只有当传感器确定需要帮助时才会施力，从而节约了能量。另外，协助力的大小可以随着车速的增加而减少。与传统的液压泵和活塞***相比，这些特征显著地减少了能量消耗。类似地，传统水泵和冷却风扇可以用由智能电子器件驱动的电机等同物替代。另外，汽车中更高的电压电力***的使用推动着用更高效的电机等同物替代传统的空调压缩机的可行性。

发明内容

作为创作其发明的一部分，发明人意识到上述应用中驱动电机的电源模块需要在各种工作状态下运行，包括其中汽车技术人员因疏忽将至汽车电池或电机模块的连接相反的比较少见的情况。这种相反连接可能发生于安装新电池或新电机模块时。该相反连接导致施加至汽车的电力***或电极模块的是反向的电源极性或负极性。发明人还意识到当出现负极性状态时在这种电机模块的电源模块中所使用的功率晶体管会处于它们的不导电状态，功率晶体管具有寄生体二极管，而寄生体二极管可传导的电流的幅度足以通过电阻发热效应损坏晶体管。与传统的整流器不同的是，这些体二极管具有相对较高的电压降和高的寄生串联电阻。

还是作为创作其发明的一部分，发明人意识到通过发明可以安装在电池和汽车电力***之间的、能在反向条件下断开连接的“智能开关”并使汽车制造商将这种智能开关安装在所有新车中来解决这个问题。然而，这种方法具有许多的缺点。第一，这种智能开关会将可使效率降低的电压降引入***中。第二，智能开关需要复杂的设计才能够通过发电机对电池充电。第三，这是一个昂贵的解决方案，因为它必须被设计为能操纵几百安培(比普通的继电器昂贵得多，而继电器又存在可靠性问题)。第四，这种***不适用于不具有这种智能开关的旧车辆的零部件售后配换。第五，智能开关不能解决安装时发生的至电机模块的反向连接问题。该问题的另一个可行解决方案是在电源模块和电池的正供给端之间连接整流器或晶体管。然而，除了复杂的设计使发电机对电池充电外，这种解决方案也具有上述相同的缺点。与之相比，本发明者采用了将电源模块配置为当出现反向极性状态时使功率晶体管(其是半导体器件)进入导电状态的非传统方法。这降低了通过每个功率晶体管的电压降，从而防止了由电阻发热造成的损坏，并增大了流动的电流以使电源模块的汽车熔断器熔断。所引起的熔断器熔断停止了电流流动并防止了晶体管的损坏。虽然本发明会造成一个或多个汽车熔断器的损坏，但是这些熔断器相比于电源模块更便宜且更易于替换。本发明在熔断时间(熔断器变成开路所需要的时间)期间通过使用已存在于电源模块中的电力器件能够使电源模块继续可用，而无需添加另外的电力器件，也无需调整熔断器的尺寸。

因此，根据本发明的第一总的实施方式涉及可封装为电源模块的电源操控电路，该电路包括正电源端子、负电源端子、第一半导体器件(如，功率晶体管)、第一驱动电路以及第二驱动电路。正电源端子和负电源端子接收电源。由所述电源端子接收到的电源在正电源端子比负电源端子具有更高的电位时可以具有正极性，而在负电源端子比正电源端子具有更高的电位时可以具有负极性。第一半导体器件具有第一导电端子、第二导电端子、调制端子以及其第一导电端子和第二导电端子之间的主电流路径。第一半导体器件响应于施加至其调制端子的电信号通过其主电流路径传导电流。第一驱动电路耦接到第一半导体器件的调制端子，并当在所述电源端子接收到的电源具有正极性时，产生耦合到调制端子的电信号。第二驱动电路耦接到第一半导体器件的调制端子，并当在所述电源端子接收到的电源具有负极性时，将使第一半导体器件的主电流路径变为导电的电信号耦合到第一半导体器件的调制端子。

根据第一总的实施方式的电源操控电路可以进一步包括从正电源端子到负电源端子的第一电路路径，其中电流可以流过该第一电路路径。第一电路路径可以包括第一半导体器件，并且第一半导体器件的第一导电端子和第二导电端子可以耦接至第一电路路径。第一半导体器件还可以包括位于其第一导电端子和第二导电端子之间的寄生电流路径。当在所述电源端子上接收到的电源具有负极性时，寄生电流路径可以传导电流。

根据第一总的实施方式的电源操控电路可以进一步包括用以接收第一控制信号的第一控制输入端。第一驱动电路可以具有耦接到第一控制输入端的输入端，并且以响应于出现在第一控制输入端的电信号向第一半导体器件的调制端子产生其电信号。

根据本发明的第二总的实施方式涉及一种操作电源操控电路中的半导体器件的方法，该电源操控电路具有用以接收电源的正电源端子和负电源端子；用于接收输入信号的输入端子以及第一半导体器件，具有第一导电端子、第二导电端子、调制端子以及位于其第一导电端子与第二导电端子之间的主电流路径。在所述电源端子上接收到的电源在正电源端子比负电源端子具有更高的电位时具有正极性，而在负电源端子比正电源端子具有更高的电位时具有负极性。该示例性方法包括当在所述电源端子上接收到的电源具有正极性时，响应于接收到的输入信号向第一半导体器件的调制端子提供控制信号；以及当在所述电源端子上接收到的电源具有负极性时，向第一半导体器件的调制端子提供使电流流过第一半导体器件的主电流路径的信号。

将参照附图以详细的描述对本发明的上述示例性实施方式和其它实施方式进行描述。在附图中，相同的标号可以表示相同的元件，并且一些元件的说明可不重复。

附图说明

图1示出了根据本发明的示例性电源操控电路实施方式以及电源模块实施方式。

图2A和图2B示出了实施本发明一些实施方式时可以使用的示例性连接修改。

图3示出了根据本发明的在反极性状态下被激活的驱动电路的示例性实施方式。

图4A到图4C示出了可用在图3中所示的实施方式中的示例性电荷泵电路。

图5A和图5B示出了实施本发明一些实施方式时可以使用的示例性连接修改。

图6示出了根据本发明的示例性电源模块的俯视图。

图7示出了根据本发明的示例性电源模块的透视图。

在附图中，两条彼此交叉的电信号线彼此不电连接，除非在它们的交叉点处存在连接点。

具体实施方式

下文中，将参照附图更完整地描述本发明，在附图中示出了本发明的示例性实施方式。然而，本发明可以以不同的形式实施，而不应解释为局限于本文中所阐述的实施方式。更确切地，提供这些实施方式以使本公开详尽和完整，并且将本发明的范围充分地传达给本领域技术人员。在通篇说明书中，相同的参考标号用于表示相同的元件。对于不同的实施方式，元件可具有不同的相互关系和不同的位置。

还应理解的是，当提及诸如半导体器件、晶体管、电阻器或端子的元件为“连接至”另一元件、“电连接至”另一元件、“耦接至”另一元件或“电耦接至”另一元件时，其可以直接连接或耦接至另一元件，或者可在耦接中存在一个或多个中间元件。与之相比，当提及一个元件“直接连接至”另一元件、或者“直接耦接至”另一元件时，不存在中间元件。本文中所使用的术语“和/或”包括相关列出条目的一个或多个的任意或所有组合。当本申请的图示出了一个元件连接至另一个元件时，该图支持所有上述可能的实施方式，除非本申请另外地作出陈述。

本文中所使用的术语只是为了本发明的示例性目的，而不应解释为限定本发明的含义或范围。如在本说明书中所使用的，单数形式可以包括复数形式，除非根据上下文明确地表示特殊情况。此外，在本说明书中所使用的措辞“包括(comprise)”、“包含(include)”、“具有(have)”、“包括(comprising)”、“包含(including)”和/或“具有(having)”既不限定所陈述的形状、数量、步骤、动作、操作、构件、元件和/或它们的组，也不排除存在或附加一个或多个其他不同的形状、数量、步骤、操作、构件、元件、和/或它们的组、或这些的添加。为了便于描述，可在本文中使用表示空间关系的术语(诸如“在…上方”、“在…上面”、“上部的”、“在…下面”、“在…下方”、“在…之下”“下部的”等等)，以描述图中所示的一个元件或特征与另一个元件或特征的关系。应当理解，除了图中示出的方向以外，这些相对空间关系术语意指包括器件(例如，封装件、模块)在使用或操作时的不同方向。例如，如果器件在图中是倒置的，则被描述为“在其他元件或特征的下面”或“在其他元件或特征的下方”或“在其他元件或特征之下”的元件也可定位“在其他元件或特征的上面”或“在其他元件或特征的上方”。因此，示例性术语“在…上方”可涵盖“在…上方”和“在…下方”两个方向。

如本文中所使用的，诸如第一、第二等的术语用于描述各种构件、组件、元件、区域和/或部件。但是显然的是，这些构件、组件、元件、区域和/或部件不应当局限于这些术语。这些术语仅用于将一个构件、组件、元件、区域、层和/或部件与另一个构件、组件、区域、层和/或部件区别开。因此，要描述的第一构件、组件、元件、区域和/或部件在不背离本发明的范围的情况下还可以被称为第二构件、组件、元件、区域和/或部件。

图1示出了使用根据本发明的电源操控电路的示例性实施方式的第一示例性电源模块100。电源模块100可用于向3相AC电机提供电驱动信号。电源模块100包括用以接收提供给电源模块100的直流(DC)电源10的正电源端子102和负电源端子101。当电源10使正电源端子102比负电源端子101具有更高的电位时，其向电源模块100提供正极性，而当电源10使负电源端子101比正电源端子102具有更高的电位时，其向电源模块100提供负极性。电源模块100还包括用以向输出负载(如3相AC电机)提供电力的多个输出电力端子104A-104C、一组高侧功率晶体管106A-106C以及一组低侧功率晶体管108A-108C。功率晶体管106A-106C、108A-108C中的每一个均包括第一导电端子(如漏极、集电极)、第二导电端子(如源极、发射极)、调制端子(如栅极、基极)、其第一导电端子和第二导电端子之间的主电流路径以及其第一导电端子和第二导电端子之间的寄生电流路径(如，体二极管)。每个功率晶体管响应于施加至其调制端子的电信号而通过其主电流路径传导电流。每个功率晶体管还是半导体器件(更具体地，是半导体开关器件)的示例。此外，假定为以下描述的互连，当在电源端子101-102接收到的电源具有上述负极性时，每个功率晶体管通过其寄生电流路径传导电流。每个功率晶体管可以采用金属氧化物场效应晶体管(MOSFET)、双极结型晶体管(BJT)、绝缘栅双极型晶体管(IGBT)、其他类型的晶体管或其任意组合的形式。每个晶体管可以是其中其所有端子存在于设置有晶体管的半导体基板的有源表面上并且主电流路径具有与半导体基板的有源表面平行的主支路的平面构造。每个晶体管还可以具有其中调制端子和一个导电端子设置在半导体基板的背面并且主电流路径具有与半导体基板的有源表面垂直的主支路的垂直构造。

高侧功率晶体管106A的第一导电端子电耦接至正电源端子102并且其第二导电端子电耦接至输出节点104A，低侧功率晶体管108A的第一导电端子电耦接至输出节点104A并且其第二导电端子电耦接至负电源端子101。晶体管106A和108A被定位为当电源10具有上述负极性时由它们的体二极管提供的寄生传导路径是导电的，而当电源10具有上述正极性时是不导电的。可选电阻110A可以串联地电耦接于低侧功率晶体管108A的第二导电端子与负电源端子101之间以产生可以用于控制目的的传感器信号105A。功率晶体管106A和10SA的调制端子电耦接至第一驱动电路120。可以利用外部控制电路(未示出)经由第一驱动电路以交替不重叠方式将功率开关106A和108A接通和断开，以向电机提供3-相AC驱动的第一相。如下面更详细地描述，第一驱动电路120通过一组控制端子103从该外部控制电路接收多个控制信号，并向调制端子产生合适的驱动信号。

利用上述配置，可以理解的是，功率晶体管106A和10SA及电阻器110A提供从正电源端子102到负电源端子101的第一电路路径，其中第一电路路径包括功率晶体管106A和10SA。还可以理解的是，每个功率晶体管106A、108A具有耦接到第一电路路径的导电端子、接收来自第一驱动电路120的控制信号的调制端子、其第一导电端子和第二导电端子之间的主电流路径以及其第一导电端子和第二导电端子之间的寄生电流路径。此外，当在电源端子101、102接收到的电源10具有正极性时，每个所述功率晶体管响应于施加至其调制端子的电信号而通过其主电流路径传导电流，而当在电源端子101、102接收到的电源10具有负极性时，每个所述功率晶体管通过其寄生电流路径传导电流。

以类似的方式，高侧功率晶体管106B的第一导电端子电耦接至正电源端子102并且其第二导电端子电耦接至输出节点104B，低侧功率晶体管108B的第一导电端子电耦接至输出节点104B并且其第二导电端子电耦接至负电源端子101。晶体管106B和108B被定位为当电源10具有上述负极性时由它们的体二极管提供的寄生传导路径是导电的，而当电源10具有上述正极性时是不导电的。可选分流电阻器110B可以串联地电耦接于低侧功率晶体管108B的第二导电端子与负电源端子101之间以产生可以用于控制目的的传感器信号105B。功率晶体管106B和108B的调制端子电耦接至第一驱动电路120。可以利用外部控制电路(未示出)经由第一驱动电路120以交替不重叠方式将功率开关106B和108B接通和断开，以向电机提供3-相AC驱动的第二相。此外，以类似的方式，高侧功率晶体管106C的第一导电端子电耦接至正电源端子102并且其第二导电端子电耦接至输出节点104C，低侧功率晶体管108C的第一导电端子电耦接至输出节点104C并且其第二导电端子电耦接至负电源端子101(没有可选的分流电阻器用于该电路路径，但是如果需要可包含一个分流电阻器)。晶体管106C和108C被定位为当电源10具有上述负极性时由它们的体二极管提供的寄生传导路径是导电的，而当电源10具有上述正极性时是不导电的。功率晶体管106C和108C的调制端子电耦接至第一驱动电路120。可以利用外部控制电路(未示出)经由第一驱动电路120以交替不重叠的方式将功率开关106C和108C接通和断开，以向电机提供3-相AC驱动的第三相。

利用上述配置，可以理解的是，功率晶体管106B和108B及电阻器110B提供从正电源端子102到负电源端子101的第二电路路径，其中第二电路路径包括功率晶体管106B和108B。每个功率晶体管106B、108B具有耦接到第二电路路径的导电端子、接收来自第一驱动电路120的控制信号的调制端子、其第一导电端子和第二导电端子之间的主电流路径以及其第一导电端子和第二导电端子之间的寄生电流路径。类似地，晶体管106C和108C提供从正电源端子102到负电源端子101的第三电路路径，其中第三电路路径包括功率晶体管106C和108C。每个功率晶体管106C、108C具有耦接到第三电路路径的导电端子、接收来自第一驱动电路120的控制信号的调制端子、其第一导电端子和第二导电端子之间的主电流路径以及其第一导电端子和第二导电端子之间的寄生电流路径。此外，当在电源端子101、102接收到的电源10具有正极性时，每个所述功率晶体管响应于施加至其调制端子的电信号而通过其主电流路径传导电流，而当在电源端子101、102接收到的电源10具有负极性时，每个所述功率晶体管通过其寄生电流路径传导电流。

在一些实施中，可选分流电阻器110A和110B可由可选分流电阻器110替代，其中可选分流电阻器110耦接于负电源端子101和所有三个晶体管108A-108C的源端子的共用源极连接端之间，如由图1中可选标记所表示的。感应器信号105可产生在共用源连接端处。

电源模块100还包括具有耦接至功率晶体管106A-106C、108A-108C的调制端子的多个输出端的第二驱动电路130。第二驱动电路130优选地产生电信号并将该电信号耦合到每个功率晶体管的调制端子，当在电源端子101、102接收到的电源具有上述负极性时，该电信号使功率晶体管的主电流路径传导电流。负极性状态开始时，功率晶体管106A-106C、108A-108C的寄生电流路径(如，体二极管)导电并有效地将电源端子101、102两端的电压钳制到约2V的幅度，其中负电源端子101比正电源端子102具有高的电位(更正)。第二驱动电路130响应负极性状态，产生控制信号并将该控制信号耦合到功率晶体管106A-106C和108A-108C，以使它们的主电流路径导电，从而降低通过晶体管的寄生电流路径的电压降，从而减少热量产生并防止对电源模块100的功率晶体管的破坏性损坏。反极性状态下主电流路径的激活还增大了流过电源模块100的电流，这通常造成汽车应用中的熔断器熔断并停止电流的整个流动，从而还减少热量产生并防止对电源模块100的功率晶体管的破坏性损坏。在典型的实施中，功率晶体管106A-106C和108A-108C以这种方式的激活可根据状态来将模块100中的热量产生降低6至8因子。在一些实施中，为了将热量产生降低到安全级和/或使电力熔断器熔断，可能只需激活一对功率晶体管(如晶体管106C和108C)，如上面所述的。下文中将更详细地描述第一驱动电路120和第二驱动电路130。

第一驱动电路120包括多个输入端，用以接收由外部电路(未示出，且不是本发明的部分)耦合至控制端子103的多个控制信号；以及多个输出端，耦接至功率晶体管106A-106C和108A-108C的调制端子，如以上所述及图1中所示。第一驱动电路120包括耦接到正电源端子102的电源端口以及耦接到负电源端子101的接地端口，如图1所示。第一驱动电路120由提供于其电源端口和接地端口之间的电压和电力供电。当在电源端子101-102接收到的电源10具有正极性时，第一驱动电路120向功率晶体管的调制端子产生合适的电驱动信号，该驱动信号是响应于在控制端子103提供的电信号产生的。第一驱动电路120可以将端子103处的信号的电压水平转变为适于晶体管的电压和电力电平。其还可以修改信号以确保至每对晶体管106X和108X的驱动信号是不重叠的，其中X可以是A、B或C。其还可以根据在控制端子103提供的一个共用输入控制信号产生用于每对晶体管106X和108X的信号。第一驱动电路120的许多示例性实施方式在本领域是熟知的，并且本领域的任何普通技术人员可基于电源模块的具体需要而无需过度实验即可选用。当在电源端子101-102接收到的电源10具有负极性时，第一驱动电路120优选地停止向功率晶体器106A-106C和108A-108C的调制端子产生控制信号，使得在负极性状态下，第二驱动电路130能够在没有干扰的情形下提供合适的控制信号。然而，如果将那个控制信号添加至或重叠至由第二驱动电路130产生的控制信号，则第一驱动电路120在负极性状态期间向功率晶体管产生控制信号是可接受的。

第一驱动电路120的一些商用实施方式被构建为当电源10具有负极性时，它们本质上不会被损坏并且本质上不会产生至晶体管106A-106C和108A-108C的调制端子的控制信号。这种电路可以以本领域内熟知的嵌套式双阱CMOS工艺(double-nested well CMOS technology)来实现，其中控制嵌套式阱的电位，以证明存在反向偏压状态的可能性。在这些情况下，第一驱动电路120的这些实施方式可以包含在电源模块100中，而不是修改为图中所示的连接。然而，嵌套式双阱技术更昂贵，而驱动芯片通常以较便宜的单阱工艺来实现，而单阱工艺不具有反极性保护。本领域的任何普通技术人员可以根据制造商的手册或经验性试验确定第一驱动电路120的实施方式是否具有这些固有的反极性保护性质。在经验性试验中，将反极性的电源施加至实施方式的电源端口和接地端口，优选地通过限流电阻器(例如，将电流限制在由实施方式牵引的正常电流的两倍，如由制造商数据表所指出的)将反极性的电源施加至实施方式的电源端口和接地端口；在通过它们可能的组合(如，在电源的电源电位和地电位之间切换)来切换控制输入端的情况下测量由实施方式从电源牵引的电流。如果电路120的实施方式在控制信号的任一状态下牵引的电流超过其正常电流，那么其可能不具有上述固有的性质，并可以使用下面描述的连接修改之一来使得实施方式可结合于电源模块100中。如果实施方式牵引很少或不牵引电流，那么需测试其输出端以确定实施方式在负极性状态下是否尝试将任何控制信号施加至功率晶体管的调制端子。为此，本领域内的普通技术人员可将测试电阻器的一端连接到每个输出端，可将每个测试电阻器的另一端连接到反向电源的电源端并在使控制信号循环通过他们可能的状态时测量通过电阻器的电流，然后可将每个测试电阻器的另一端连接到电源的接地端并在使控制信号循环通过他们可能的状态时测量通过电阻器的电流。如果在任何测试条件下电流都流过该测试电阻器，那么电路120的实施方式可能不具有上述固有性质，可使用下面描述的连接修改之一来使得实施方式可结合于电源模块100中。

图2A示出了第一驱动电路120的、在电源10具有负极性时可被损坏和/或在电源10具有负极性时可对晶体管106A-106C和108A-108C的调制端子产生干扰控制信号的那些实施方式的第一连接修改。这种修改包括将第一电流整流器141(如，二极管)与提供给第一驱动电路120的接地端串联耦接，并将第二电流整流器142(如，二极管)与提供给第一驱动电路120的电源端串联耦接，其中将二极管定位成在耦接至电源端子101、102的电源具有正极性时才允许电流流动。例如，第一电流整流器141的正极耦接到第一驱动电路120的接地端口，第一电流整流器141的负极耦接到负电源端子101，第二电流整流器142的正极耦接到正电源端子102，第二电流整流器142的负极耦接到第一驱动电路120的电源端口。电流整流器141和142可包括在正向偏置下具有相对低的电压降(约0.3V)的肖特基二极管，其通常对第一驱动电路120的驱动性能具有最小的影响。电流整流器141和142优选地形成于与一个或多个用于实施第一驱动电路120的半导体芯片物理上分离的半导体芯片上(如，整流器是分立的元件)。这种分离防止在元件之间形成会将整流器141和142的预期用途破坏的寄生电流路径。典型地，在负极性状态期间，第一驱动电路120的实施中的电路节点将移向由第二驱动电路130产生的控制信号所施加的电压。这是因为两个驱动电路120、130的输出端通过他们至功率晶体管106、108的调制端子的共用耦接而耦接到一起，并且因为电路120的输出端通常耦接到半导体基板的掺杂区(如，一些所形成的晶体管的漏极区)。

根据在电路120的半导体芯片中所使用的器件工艺学以及根据功率晶体管106A-106C、108A-108C的器件工艺学，电流整流器141和142中的一个可从连接修改中省略掉。例如，当功率晶体管106A-106C、108A-108C包括n-沟道MOSFET且电路120通过依赖于p-型基板的单个n阱CMOS工艺来实现时，那么可省略第一电流整流器141。对此的原因较复杂，但总结为如下。在负极性状态期间，整流器142使容纳PMOS晶体管的n阱与正电源端子102处的电位断开。因此，其中即使通过p-n二极管结构n阱和PMOS晶体管都与基板分离，n阱和PMOS晶体管也是首先浮置有p-型基板的电位。其中的n-型NMOS晶体管的n-型源极区和漏极区也浮置有p-型基板的电位，而P型基板又耦接到负电源端子101。该浮置动作造成电路节点和第一驱动电路120的输出端上的电位移向负电源端子101上的电位(相对于正电源端子102上的电位，可以是+2V左右，如上所述)。同时(如下所述)，第二驱动电路130在其输出端产生大于+2V的正电位，而其输出端耦接到第一驱动电路120的输出端和功率驱动器106A-106C、108A-108C的调制端子。然后，由第二驱动电路130产生的更高的正电压可将电路120的CMOS实施的n阱和NMOS晶体管的源极区和漏极区的电位提升到负电源端子101的电位电平之上，这是因为上升的电压使形成于这些元件的每一个和p-型基板间的p-n二极管结构反向偏置。该上升动作实质上使第一驱动电路120的该CMOS实施的输出端不具有负电源端子101上的电位，这防止电路120干扰第二驱动电路130的动作。作为另一示例，当功率晶体管106A-106C、108A-108C包括p-沟道MOSFET且电路120通过依赖于p-型基板的上述单个n-阱CMOS工艺来实现时，可省略第二电流整流器142(保留第一电流整流器141)。

如图2B所示，替代使用第一和第二整流器件141和142，可以使用分立的NMOS晶体管151和分立的PMOS晶体管152，如图2B所示。(这些分立晶体管设置于与第一驱动电路120的芯片分离的单独半导体芯片上)。这些晶体管优选是传统的增强型晶体管，其中比正阈值更正的电压必须施压于NMOS晶体管的栅极端子和源极端子之间，以使NMOS晶体管的主电流路径导电，其中比负阈值更负的电压必须施加于PMOS晶体管的栅极端子和源极端子之间，以使PMOS晶体管的主电流路径导电。此外，由于晶体管在正极性状态期间将运行在很少使用的反向模式下，因此晶体管优选为平面型，而非垂直型。晶体管151-152可在正极性状态下以跨接它们的两个导电端子具有很小的电压降(例如0.1V以下)的方式向第一驱动电路120提供电力，其通过它们的导电端子两端电压降较低，从而使得在正极性状态期间第一驱动电路120能够接收到更大的电压。然而，在负极性状态期间，这些元件的连接配置将至第一驱动电路120的电力断开。

NMOS晶体管151具有电耦接到第一驱动电路120的接地端口的第一导电端子、电耦接到负电源端子101的第二导电端子及电耦接到正电源端子102的栅极调制端子。晶体管151的第一导电端子为本征(intrinsic)源极端子(由晶体管的体二极管的正极定义)，晶体管151的第二导电端子为本征漏极端子(由晶体管的体二极管的负极定义)。虽然理想的平面型NMOS晶体管关于源极端子和漏极端子是对称的，但是制作NMOS晶体管的基板电耦接到源极端子以为基板提供一定的电压，这是因为浮动电压会引起难以预测的行为。在正极性状态下，施加至NMOS晶体管151的本征源极(IS)的电压比施加至晶体管151的本征漏极(ID)的电压更具正极性，从而使晶体管151运行在其中本征源极实质上用作漏极(如，本征源极变成虚拟源极)并且本征漏极用作源极(如，本征漏极变成虚拟源极)的极少使用的反向模式下。还是在正极性状态期间，施加至晶体管151的栅极的电压比施加至晶体管151的本征漏极(虚拟源极)的电压更具有正极性，从而将晶体管的主传导路径置于导电状态下。在这种状态下，跨接器件的两个导电端子的电压会非常低，如0.1V左右。在负极性状态下，施加至NMOS晶体管151的本征漏极(ID)的电压比施加至晶体管151的本征源极(IS)的电压更具正极性，从而使晶体管151运行在其中本征源极用作源极且本征漏极用作漏极(在这种情况下，不存在虚拟源极和虚拟漏极)的传统使用的正向偏置模式下。电压的该配置使晶体管的寄生传导路径处于不导电状态。还是在负极性状态期间，施加至NMOS晶体管151的栅极的电压等于施加至晶体管151的本征源极的电压或比施加至晶体管151的本征源极的电压稍稍更负，从而将晶体管的主传导路径置于不导电状态下(因为晶体管为增强型晶体管)。因此，NMOS晶体管151的这种连接配置(其与将NMOS晶体管连接于诸如电源端子101和102的电源轨之间的传统方式相反)使得在正极性状态期间第一驱动电路120能够接收到电力和电压，并且在负极性状态期间断开至第一驱动电路120的电力。

PMOS晶体管152以类似但互补的方式运行。PMOS晶体管152具有电耦接到第一驱动电路120的电源端口的第一导电端子、电耦接到正电源端子102的第二导电端子及电耦接到负电源端子101的栅极调制端子。晶体管152的第一导电端子为本征源极端子(由晶体管的体二极管的负极定义)，晶体管152的第二导电端子为本征漏极端子(由晶体管的体二极管的正极定义)。虽然理想的平面型PMOS晶体管关于源极端子和漏极端子是对称的，但是制作PMOS晶体管的基板或n-阱电耦接到源极端子以为基板或n-阱提供一定的电压。在正极性状态下，施加至PMOS晶体管152的本征源极(IS)的电压比施加至晶体管152的本征漏极(ID)的电压更负，从而使晶体管152运行在其中本征源极实质上用作漏极(如，本征源极变成虚拟源极)并且本征漏极用作源极(如，本征漏极变成虚拟源极)的极少使用的反向模式下。还是在正极性状态期间，施加至晶体管152的栅极的电压比施加至晶体管152的本征漏极(虚拟源极)的电压更负，从而将晶体管的主传导路径置于导电状态下。在这种状态下，跨接器件的两个导电端子的电压会非常低，如0.1V左右。在负极性状态下，施加至PMOS晶体管152的本征漏极(ID)的电压比施加至晶体管152的本征源极(IS)的电压更负，从而使晶体管152运行在其中本征源极用作源极且本征漏极用作漏极(在这种情况下，不存在虚拟源极和虚拟漏极)的传统使用的正向偏置模式下。电压的该配置使晶体管的寄生传导路径处于不导电状态。还是在负极性状态期间，施加至PMOS晶体管152的栅极的电压等于或稍正于施加至晶体管152的本征源极的电压，从而将晶体管的主传导路径置于不导电状态下(因为晶体管为增强型晶体管)。因此，PMOS晶体管152的这种连接配置(其与将PMOS晶体管连接于诸如电源端子101和102的电源轨之间的传统方式相反)，使得在正极性状态期间第一驱动电路120能够接收到电力和电压，并且在负极性状态期间能够断开至第一驱动电路120的电力。

根据在电路120的半导体芯片中所使用的器件工艺学以及根据功率晶体管106A-106C、108A-108C的器件工艺学，晶体管151和152中的一个可从连接修改中省略掉。例如，可依据上述提供的用于整流器141的相同示例来省略晶体管151，可依据上述提供的用于整流器142的相同示例来省略晶体管152。

应该理解，整流器142和PMOS晶体管152中的每一个都是耦接于正电源端子102和第一驱动电路120的电源端口之间的辅助半导体器件的示例，其中，辅助半导体器件被配置为当在电源端子接收到的电源具有正极性时允许电流流向第一驱动电路120，而当在电源端子接收到的电源具有负极性时阻止电流流向第一驱动电路120。此外，可以理解的是，整流器141和NMOS晶体管151中的每一个是耦接于负电源端子101和第一驱动电路120的接地端口之间的辅助半导体器件的示例，其中，辅助半导体器件被配置为当在电源端子接收到的电源具有正极性时允许电流流向第一驱动电路120，而当在电源端子接收到的电源具有负极性时阻止电流流向第一驱动电路。

图3示出了当晶体管106A-106C和10SA-108C包括n-沟道MOSFET晶体管时可使用的第二驱动电路130的示例性实施方式130’。第二驱动电路130’包括电源端口P、接地端口G、用以生成两个时钟信号Phi1和Phi2的时钟发生器132及多个电荷泵电路134A-134F。电源端口P耦接至负电源端子101，接地端口G耦接到正电源端子102。第二驱动电路130’由提供于其电源端口和接地端口之间的电压和电力供电。时钟发生器132具有耦接到第二驱动电路130’的电源端口P的电源端口P、耦接到第二驱动电路130’的接地端口G的接地端口G、提供时钟信号Phi1的第一输出端及提供时钟信号Phi2的第二输出端。时钟信号优选为交替不重叠的(即，当一个时钟信号处于逻辑高状态时，另一个处于逻辑低状态，并且仅在其中一个时钟信号从逻辑低状态转换到逻辑高状态之前，两者均为逻辑低状态)。时钟发生器132可包括生成基准时钟信号(base clock sign)的环形振荡器电路、分别输出Phi1和Phi2的两个缓冲器及产生至两个缓冲器的输入端的交替不重叠信号的逻辑电路。其的这些元件和实施为数字电路领域所熟知，鉴于本公开，本领域的普通技术人员无需过多实验即可构造和使用时钟发生器132。电荷泵电路134A-134F中的每一个包括耦接至电路130’的电源端口P的第一输入端、耦接至第一时钟信号Phi1的第二输入端、耦接至第二时钟信号Phi2的第三输入端及耦接至功率晶体管106A-106C和108A-108C中的相应一个的调制端子的输出端。鉴于本公开，本领域普通技术人员无需过多实验即可根据为本领域熟知的任一种电荷泵电路构造电荷泵电路134A-134F中的每一个。在负极性状态下，电荷泵电路134A-134F中的每一个在其输出端产生比电源端口P处的电位值高的电位。在正极性状态下，电荷泵电路134A-134F在其输出端处不产生信号，并且优选地向与其电耦接的功率晶体管的调制端子提供高电阻抗。

电荷泵电路134A-134F中每一个可以包括图4A中所示的传统电荷泵电路。传统电荷泵电路具有通过多个电路节点N1-N6耦接于其第一输入端(耦接至电源端口P)和其输出端之间的整流器D1-D7的串联电路，其中每个节点N1-N6被置于各对串联耦接的整流器D1-D7之间。传统电荷泵电路还包括多个第一电容器C1、C3和C5，其中每个第一电容器电耦接于第二输入端(接收第一时钟信号Phi1)和相应奇数节点N1、N3和N5之间，并且还包括多个第二电容器C2、C4和C6，其中每个第二电容器电耦接于第三输入端(接收第二时钟信号Phi2)和偶数节点N2、N4和N6中的相应一个之间。在反极性状态期间，时钟信号Phi1和Phi2的转换动作使等效正电荷包按照节点N1-N6的顺序从电源端口P移动到输出端，使得链中每个之后的节点比之前的节点具有更高的电位。(实际上，负电电子包以按照节点N6-N1顺序的相反方向从输出端移至电源端口P)。例如，当第一时钟信号Phi1为逻辑低且第二时钟信号Phi2为逻辑高时，整流器D1将节点N1充电到接近端口P的电位的值，通过整流器D2将高于端口P处电位的节点N2处的电荷和电位放电到节点N3。然后，当第一时钟信号Phi1从逻辑低转换至逻辑高而第二时钟信号Phi2从逻辑高转换至逻辑低时，整流器D1和D3反向偏置，整流器D2正向偏置，使得电容器C1对电容器C2充电，并提高节点N2处的电压。之后各阶段以类似方式运行。自举整流器(bootstrap rectifier)D1可耦接于电源端口P和输出端之间以首先将输出端置于与电源端口P接近的电位。在正极性状态下，时钟信号Phi1和Phi2停止它们逻辑状态的转换，从而不再阻止等效正电荷被传送至输出端，因此停止产生控制信号。此外，二极管D0和D7变成反向偏置，从而向与其电耦接的功率晶体管的调制端子提供高电阻抗。

如图4B所示，可通过二极管连接的NMOS晶体管T0-T7来实施整流器D0-D7。电容器C1-C6均可通过形成于基板中的MOS电容器来实施。在图4C中，仅部分地示出了该实施的一些元件，其中p-型基板具有形成于基板中的多个n-型扩散区、形成于基板的上表面之上的图案化栅极-氧化层及形成于图案化栅极氧化层和部分n-型扩散区之上的图案化n-型掺杂多晶硅层。图4C示出且标识了晶体管T1-T4、节点N1-N3和电容器C1-C3的实施；根据此，本领域的普通技术人员能够推导出其它元件的结构。晶体管按连续的顺序布置，其中共用n-型扩散区(如，N1)用作序列中一个晶体管(如，T1)的源极和下一晶体管(如，T2)的漏极，并且共用扩散区提供连接节点(如，N1)和一个电容器(如，C1)的一个极板。下一晶体管(如，T2)的栅极连接至共用n-型扩散区(如，N1)以提供整流功能。由n-型多晶硅层的图案化部分提供电容器的另一极板，其中n-型多晶硅层的图案化部分借助于相应的栅极氧化层的图案化部分由相应的扩散区隔开。相应的金属层部分可置于多晶硅层的图案化部分之上以减小这些层(具体为电容器区内(不必晶体管栅极区内))的电阻。所有的电荷泵电路可以实施在同一半导体芯片上，只要他们的节点N1-N6和输出端彼此绝缘即可。

作为可选的一种实施，金属层部分可设置于晶体管T1的栅极和漏极之上，并延伸至p-型基板之上以提供将基板连接到电路的电源端口P的欧姆接触。如本领域所已知的，一个或多个金属子层可用于实现至基板的欧姆接触和至多晶硅层的电接触。当出现正极性状态时，p-型基板将处于地电位，且集成于基板上的元件不激活。当出现负极性状态时，基板将处于正电位，且电路的所有其它导电元件的电位将更高。然而，该可选的实施将排除时钟发生器132的基于NMOS的实施与电荷泵电路134A-134F的NMOS实施集成在同一芯片上，这是因为时钟发生器132要求p-型基板电耦接到接地端口G。作为另一实施方式，图4C中所示的p-型基板通过电耦接到基板和端口G的金属欧姆接触而耦接到接地端口G。这使得NMOS时钟发生器132和NMOS电荷泵电路134A-134F能够集成于同一p-型基板上。然而，当出现正极性状态时，p-型基板将处于正电位，而且用于电荷泵电路的输出端的n-型扩散区会通过基板而形成正向偏压二极管并产生干扰第一驱动电路120的电流。如上所述，通过使用类似于用于第一驱动电路120的一些实施的整流器141-142和晶体管151-152的整流元件，会对此改善。以下将描述这种可行性。作为另一种方案，时钟发生器132和电荷泵电路134A-134F可一起集成于单个芯片上，该芯片使用以上所述的设计为提供反向偏压保护的嵌套式双阱CMOS工艺。

返回参考图4A和图4B，在负极性状态期间，电源端口P和接地端口G之间具有2伏的电压，并对整流器D0-D7和二极管连接的晶体管T0-T7(阈值电压约为0.5V的晶体管)使用约0.5V的正向二极管电压降，图中所示的电荷泵电路可产生10V到12V范围内的输出电压。然而，由于电荷泵电路可有效地使功率晶体管106A-106C和108A-108C导电，所以电源端子101-102之间的电压差降至约1伏以下。因此，电荷泵电路通常只能达到它们的目标输出值(对于图中所示的六段式电荷泵为约5伏到9伏)的一半至四分之三。总的来说，这足以达到以上所述的期望结果。通常，在反极性状态下，在反极性状态开始时，通过功率晶体管106A-106C和108A-108C的寄生传导路径可传导一百安培以上。在这种情况下，电流不受电机负载的限制，但反而要受体二极管的电阻和向电源模块传送电力的汽车外部电缆的电阻的限制。在支撑损坏之前，功率晶体管106A-106C和108A-108C通常可承受约300ms到800ms时间的高电流强度。利用时钟发生器132的1MHz到100MHz的典型振荡频率，第二驱动电路的130的示例性实施方式130’在1ms到10ms之内能够使功率晶体管106A-106C和108A-108C的主传导路径导电，从而将损坏转移到在300ms时会出现的电源器件的寄生结构中。

通常，优选的是第二驱动电路130向功率晶体管106A-106C和108A-108C的调制端子提供使每个功率晶体管的主电流路径传导等于或大于极性反转状态开始时由晶体管的寄生电流路径传导的电流的控制信号。这些电流是主电流路径的漏电流(可定义为使用一伏特所传导的电流置于晶体管的导电端子的两端，而没有信号施加至调制端子，如栅极到源极的电压为零)的百倍到千倍。对于典型的汽车应用，该电流量大于5安培，更典型地大于50安培。

可以以能承受正极性状态而不会被损坏且不会向电荷泵电路134A-134F输出时钟信号的技术实施时钟发生器132，并且可以在与图4C中所示的实施电荷泵电路所在的基板分离的基板上使用这种该实施。此外，如上所示，可以使用嵌套式双阱CMOS工艺将发生器132和电荷泵电路134A-134F一起集成于同一芯片上。这些实施将会提供一种可直接连接到电源端子101和102的第二驱动电路130’。然而，考虑到各种产品开发成本，将时钟发生器132和电荷泵电路134A-134F集成于不具有反极性保护的单个NMOS芯片或单个CMOS芯片上具有更高的成本效益。在这种情况下，可使用与图2A-图2B所示的类似的连接修改，如以下所述。

图5A示出了第二驱动电路130(如，130’)的这种实施方式的第一连接修改。这种修改包括：将第一电流整流器161(如，二极管)与属于第二驱动电路130的接地端串联耦接，并将第二电流整流器162(如，二极管)与属于第二驱动电路130的电源端串联耦接，其中将二极管定位成当耦接到电源端子101、102的电源具有正极性时才允许电流流动。例如，第一电流整流器161的正极耦接到第二驱动电路130的接地端口，第一电流整流器161的负极耦接到正电源端子102，第二电流整流器162的正极耦接到负电源端子101，以及第二电流整流器162的负极耦接到第二驱动电路130的电源端口。电流整流器161和162可包括在正向偏置下具有相对低的电压降(约0.3V)的肖特基二极管，低的电压降(约0.3V)通常对第二驱动电路130的性能有适度的影响。为了降低该影响，对于某些实施方式可去除一个整流器，如以下所述。电流整流器161和162优选地形成于与可用于实施第二驱动电路130的一个或多个半导体芯片物理上分离的半导体芯片之上(如，整流器为分立元件)。这种分离防止在元件之间形成会将整流器161和162的预期用途毁坏的寄生电流路径。典型地，在正极性状态期间，第二驱动电路130的实施中的电路节点将向由第二驱动电路130产生的控制信号所施加的电压移动。这是因为驱动电路120、130的输出端通过它们至功率晶体管106、108的调制端子的共用耦接而耦接在一起，并且因为电路120’的输出端耦接到半导体基板的掺杂区(如，所形成的一些晶体管的漏极区)。

根据在电路130的半导体芯片中所使用的器件工艺学以及根据功率晶体管106A-106C、108A-108C的器件工艺学，电流整流器161和162中的一个可从连接修改中省略掉。例如，当功率晶体管106A-106C、108A-108C包括n-沟道MOSFET且电路130通过依赖于p-型基板上的单个NMOS工艺或依赖于p-型基板上的单个n阱CMOS工艺来实施时，可省略第二电流整流器162。对此的原因为如下。在正极性状态期间，当我们希望第二驱动电路130不起作用时，我们希望利用提供电路输出端的电荷泵电路134的n-型扩散区阻止p-型基板形成正向偏置的二极管。因此，第一整流器161不能省略，这是因为其耦接至p-型基板，但是第二整流器162可省略。第一整流器161防止电力馈入时钟发生器132。然后，通过基板中耦接到电路130的电源端口P的反向偏置的p-n结的漏电流使p-型基板的电位向下浮动。这确保了p-型基板通过提供电荷泵的输出端的扩散区形成反向偏置的p-n二极管。作为另一示例，当功率晶体管106A-106C、108A-108C包括p-沟道MOSFET且电路130通过上述依赖于n-型基板的单个p-阱CMOS工艺及通过用PMOS晶体管实施的电荷泵电路来实施时，可省略第一电流整流器161(保留第二电流整流器162)。在这种情况下，在正极性状态下，n-型基板耦接到接地电位，形成于n-型基板和电荷泵输出端的p-型扩散区之间的p-n结反向偏置。

如图5B所示，可以使用分立的NMOS晶体管171和分立的PMOS晶体管172来替代使用第一和第二整流器件161和162。(这些分立的晶体管设置于与第二驱动电路130的芯片分离的单独的半导体芯片上)。这些晶体管优选为如上所述的传统增强型晶体管。此外，因为晶体管在负极性状态期间将运行在很少使用的反向模式下，因此晶体管优选为平面型，而非垂直型。晶体管171-172可在负极性状态下利用跨接它们的两个导电端子的电压降较低(例如0.1V以下)来为第二驱动电路130提供电力，从而使得在负极性状态期间第二驱动电路130能够接收到更大的电压。然而，这些元件的该连接配置在正极性状态期间断开至第二驱动电路130的电力。

NMOS晶体管171具有电耦接到第二驱动电路130的接地端口的第一导电端子、电耦接到正电源端子102的第二导电端子及电耦接到负电源端子101的栅极调制端子。晶体管171的第一导电端子为本征源极端子(由晶体管的体二极管的正极定义)，晶体管171的第二导电端子为本征漏极端子(由晶体管的体二极管的负极定义)。尽管理想的平面型NMOS晶体管关于源极端子和漏极端子是对称的，但是制作NMOS晶体管的基板电耦接到源极端子以为基板提供一定的电压，这是因为浮动电压会引起难以预测的行为。在负极性状态下，施加至NMOS晶体管171的本征源极(IS)的电压比施加至晶体管171的本征漏极(ID)的电压更正，从而使晶体管171运行在其中本征源极实质上用作漏极(如，本征源极变成虚拟漏极)并且本征漏极用作源极(如，本征漏极变成虚拟源极)的极少使用的反向模式下。还是在负极性状态期间，施加至晶体管171的栅极的电压比施加至晶体管171的本征漏极(虚拟源极)的电压更正，从而将晶体管的主传导路径置于导电状态下。在这种状态下，跨接器件的两个导电端子的电压会非常低，如0.1V左右。在正极性状态下，施加至NMOS晶体管171的本征漏极(ID)的电压比施加至晶体管171的本征源极(IS)的电压更正，从而使晶体管171运行在其中本征源极用作源极且本征漏极用作漏极(在这种情况下，不存在虚拟源极和虚拟漏极)的传统使用的正向偏置模式下。电压的该配置使晶体管的寄生传导路径处于不导电状态。还是在正极性状态期间，施加至NMOS晶体管171的栅极的电压等于或稍负于施加至晶体管171的本征源极的电压，从而将晶体管的主传导路径置于不导电状态下(因为晶体管为增强型晶体管)。因此，NMOS晶体管171的这种连接配置(其与将NMOS晶体管连接于诸如电源端子101和102的电源轨之间的传统方式相反)使得在正负性状态期间第二驱动电路130能够接收到电力和电压，并且在正极性状态期间能够断开至第二驱动电路130的电力。

PMOS晶体管172以类似但互补的方式运行。PMOS晶体管172具有电耦接到第二驱动电路130的电源端口P的第一导电端子、电耦接到负电源端子101的第二导电端子及电耦接到正电源端子102的栅极调制端子。晶体管172的第一导电端子为本征源极端子(由晶体管的体二极管的负极定义)，晶体管172的第二导电端子为本征漏极端子(由晶体管的体二极管的正极定义)。尽管理想的平面型PMOS晶体管关于源极端子和漏极端子是对称的，但是制作PMOS晶体管的基板或n-阱电耦接到源极端子以为基板或n-阱提供一定的电压。在负极性状态下，施加至PMOS晶体管172的本征源极(IS)的电压比施加至晶体管172的本征漏极(ID)的电压更负，从而使晶体管172运行在其中本征源极实质上用作漏极(如，本征源极变成虚拟漏极)并且本征漏极用作源极(如，本征漏极变成虚拟源极)的极少使用的反向模式下。还是在负极性状态期间，施加至晶体管172的栅极的电压比施加至晶体管172的本征漏极(虚拟源极)的电压更负，从而将晶体管的主传导路径置于导电状态下。在这种状态下，跨接器件的两个导电端子的电压会非常低，如0.1V左右。在正极性状态下，施加至PMOS晶体管172的本征漏极(ID)的电压比施加至晶体管172的本征源极(IS)的电压更负，从而使晶体管172运行在其中本征源极用作源极及本征漏极用作漏极(在这种情况下，不存在虚拟源极和虚拟漏极)的传统使用的正向偏置模式下。电压的该配置使晶体管的寄生传导路径处于不导电状态。还是在正极性状态期间，施加至PMOS晶体管172的栅极的电压等于或稍正于施加至晶体管172的本征源极的电压，从而将晶体管的主传导路径置于不导电状态下(因为晶体管为增强型晶体管)。因此，PMOS晶体管172的这种连接配置(其与将PMOS晶体管连接于诸如电源端子101和102的电源轨之间的传统方式相反)，使得在正极性状态期间第二驱动电路130能够接收到电力和电压，并且在负极性状态期间能够断开至第二驱动电路130的电力。

因为在负极性状态期间，晶体管171和172意欲使它们的主传导路径处于导电状态，其中电源端子101-102之间的电压约为2V以下，因此优选的是晶体管的阈值电压具有相对较低的幅度，如，约1/2伏或1/4伏。

根据在电路130的半导体芯片中所使用的器件工艺学以及根据功率晶体管106A-106C、108A-108C的器件工艺学，晶体管171和172中的一个可从连接修改中省略掉。例如，可依据以上提供的用于整流器161的相同示例来省略晶体管171，可依据以上提供的用于整流器162的相同示例来省略晶体管172。

可以理解的是，整流器161和NMOS晶体管171中的每一个都是耦接于正电源端子102和第二驱动电路130的接地端口之间的辅助半导体器件的示例，其中，辅助半导体器件被配置为当在电源端子接收到的电源具有负极性时允许电流流向第二驱动电路130，而当在电源端子接收到的电源具有正极性时阻止电流流向第二驱动电路130。还可以理解的是，整流器162和PMOS晶体管172中的每一个是耦接于负电源端子101和第二驱动电路120的电源端口之间的辅助半导体器件的示例，其中，辅助半导体器件被配置为当在电源端子接收到的电源具有负极性时允许电流流向第二驱动电路130，而当在电源端子接收到的电源具有正极性时阻止电流流向第二驱动电路。

可以理解，某些绝缘衬底上的硅工艺及某些嵌套式双阱CMOS工艺允许驱动电路120和130集成于同一半导体芯片上，且不需要整流器141-142、161-162或晶体管151-152、171-172。

为了说明的目的且不失一般性，图6示出了示例性电源模块20的俯视图，该模块与图2B所示的晶体管151-152和图5B所示的晶体管171-172一起实施电源操控电路100的示例性实施方式。可将成型的引线框基板12用作用于容纳实施方式的元件和连接线的基板。基板12包括引线框，其具有用于分别实施电源端子101和102的引线101’和102’、用于实施输入端子103的多条引线103’、用以分别实施输出端子104A-104C的多条引线104A’-104C’和用于分别实施输出端子105A-105B的多条引线105’-105B’。可根据成型技术(如，***成型、转印成型等)使用成型材料。可通过集成于单独的芯片106A’-106C’上的垂直功率晶体管实施功率晶体管106A-106C，每个此类芯片在芯片的上表面具有大的源极连接焊盘和小的栅极连接焊盘(如图所示)及在芯片的下表面具有大的漏极连接焊盘。可将芯片106A’-106C’安装在用作芯片附接区域的电源端子引线102’的较大区域上，这些芯片的漏极连接焊盘焊接至电源端子引线102’。以类似的方式，可通过集成于单独的芯片108A’-108C’上的垂直晶体管实施功率晶体管108A-108C，每个此类芯片在芯片的上表面具有大的源极连接焊盘和小的栅连接焊盘(如图所示)，及在芯片的下表面具有大的漏极连接焊盘。可将芯片108A’-108C’安装在相应一个输出端子引线104’A-104C’的较大区域上，该较大区域用作芯片附接区，每个芯片的漏极连接焊盘被焊接至其相应的输出端子。第一表面安装电阻器110A’可实施分流电阻器110A；其具有焊接至接地端电源端子引线101’的一部分的第一端子及焊接至传感器端子引线105A’的一部分的第二端子。类似地，第二表面安装电阻器110B’可实施分流电阻器110B；其具有焊接至接地端电源端子引线101’的一部分的第一端子和焊接至传感器端子引线105B’的一部分的第二端子。

为完成电力电路路径，多个丝焊或一个以上接线柱的组16A将芯片106A’的源极焊盘电连接至输出端子引线104A’，多个丝焊或一个以上接线柱的组16B将芯片106B’的源极焊盘电连接至输出端子引线104B’，多个丝焊或一个以上接线柱的组16C将芯片106C’的源极焊盘电连接至输出端子引线104C’，多个丝焊或一个以上接线柱的组18A将芯片108A’的源极焊盘电连接至传感器端子引线105A’的一部分，多个丝焊或一个以上接线柱的组18B将芯片108B’的源极焊盘电连接至传感器端子引线105B’的一部分，多个丝焊或一个以上接线柱的组18C将芯片108C’的源极焊盘电连接至接地端电源端子引线101’的一部分。丝焊或接线柱的组18A-18C在它们的中间部分具有足够的高度，使得它们不与输出端子引线104A’-104C’电接触。

可通过芯片120’实施第一驱动电路120，该芯片通过诸如环氧树脂的粘合剂安装到基板12的成型部分。类似地，可通过芯片130’实施第二驱动电路130，该芯片通过诸如环氧树脂的粘合剂安装到基板12的成型部分。同样地，可通过分别实施在单独芯片151’-152’和171’-172’上的各平面型晶体管来实现晶体管151-152和171-172，并且各平面型晶体管通过各自的粘合剂(如，环氧树脂)主体安装到基板12的成型部分。相对于用于功率晶体管的芯片，将这些芯片的尺寸放大以更好地示出丝焊连接(下文将描述)。如图所示，多个单段丝焊31将多条输入端子引线103’分别连接到第一驱动芯片120’的相应输入焊盘，如图所示。多个双段丝焊32(如针脚式焊)分别将第一驱动芯片120’的多个输出焊盘连接到第二驱动芯片130’的相应输出焊盘，然后连接到功率晶体管芯片106A’-106C’和108A’-108C’的相应钢楔焊盘(gad pad)上，如图所示。丝焊32具有足够的高度，使得它们不与丝焊/接线柱的组16B和16C接触。晶体管芯片151’-152’通过丝焊按如下方式互连：丝焊将晶体管芯片151’的栅极(G)连接到正电源引线102’；丝焊将晶体管芯片151’的源极(S)连接到第一驱动芯片120’的接地端口焊盘(G)；丝焊将晶体管芯片151’的漏极(D)连接到负电源引线101’；丝焊将晶体管芯片152’的栅极(G)连接到负电源引线101’；丝焊将晶体管芯片152’的源极(S)连接到第一驱动芯片120’的电源端口焊盘(P)；及丝焊将晶体管芯片152’的漏极(D)连接到正电源引线102’。晶体管芯片171’-172’通过丝焊按如下方式相互连接。丝焊将晶体管芯片171’的栅极(G)连接到负电源引线101’；丝焊将晶体管芯片171’的源极(S)连接到第二驱动器芯片130’的接地端口焊盘(G)；丝焊将晶体管芯片171’的漏极(D)连接到正电源引线102’；丝焊将晶体管芯片172’的栅极(G)连接到正电源引线102’；丝焊将晶体管芯片172’的源极(S)连接到第二驱动器芯片130’的电源端口焊盘(P)；丝焊将晶体管芯片172’的漏极(D)连接到负电源引线101’。

在将以上元件组装到基板12上后，包覆成型材料(over moldingmaterial)15可包围该模块。

以上所述的电源操控电路和电源模块，可用在包括其上安装有封装的电路板的电子装置中。它们还可以用在诸如电源控制器、计算机、通信设备等的***中。

“一个(a)”、“一个(an)”和“该(the)”的任何引用意指表示一个或多个，除非明确地指示出不同。

本文中所采用的术语和表达方式用于术语的描述而不是用于限定，并且使用这样的术语和表达方式并不意在排除所示出和描述的特征的等价物，应当理解，在所要求的本发明的范围内各种修改都是可行的。

此外，在不背离本发明的范围的前提下，本发明的一个或多个实施方式的一个或多个特征可与本发明的其他实施方式的一个或多个特征结合。

尽管已经关于所示出的实施方式具体地描述了本发明，但应当理解，可以基于本公开进行各种替换、修改、改编以及等同配置，并且这些替换、修改、改编以及等同配置意指落于本发明及所附权利要求的范围内。

Claims (20)

1.一种电源操控电路，包括：

接收电源的正电源端子和负电源端子，当所述正电源端子比所述负电源端子具有更高的电位时，在所述电源端子上接收到的所述电源具有正极性，而当所述负电源端子比所述正电源端子具有更高的电位时，在所述电源端子上接收到的所述电源具有负极性；

第一半导体器件，具有第一导电端子、第二导电端子、调制端子以及处于其第一导电端子和第二导电端子之间的主电流路径，所述第一半导体器件响应于施加至其调制端子的电信号通过其主电流路径传导电流；

第一驱动电路，耦接到所述第一半导体器件的调制端子，当在所述电源端子上接收到的所述电源具有正极性时，所述第一驱动电路产生要耦合到所述调制端子的电信号，其中，所述第一驱动电路的电源端口被耦接至所述正电源端子并且所述第一驱动电路的接地端口耦接至所述负电源端子；以及

第二驱动电路，耦接到所述第一半导体器件的调制端子，当在所述电源端子上接收到的所述电源具有负极性时，所述第二驱动电路向所述第一半导体器件的调制端子产生使所述第一半导体器件的主电流路径变为导电的电信号，其中，所述第二驱动电路的电源端口被耦接至所述负电源端子并且所述第二驱动电路的接地端口被耦接至所述正电源端子。

2.根据权利要求1所述的电源操控电路，还包括从所述正电源端子到所述负电源端子的第一电路路径，所述第一电路路径包括所述第一半导体器件，其中所述第一半导体器件的第一导电端子和第二导电端子耦接至所述第一电路路径。

3.根据权利要求1所述的电源操控电路，其中，所述第一半导体器件还具有位于其第一导电端子和第二导电端子之间的寄生电流路径，当在所述电源端子上接收到的所述电源具有负极性时，所述第一半导体器件通过其寄生电流路径传导电流。

4.根据权利要求1所述的电源操控电路，还包括用以接收第一控制信号的第一控制输入端，其中所述第一驱动电路耦接到所述第一控制输入端，并且当在所述电源端子上接收到的所述电源具有正极性时，所述第一驱动电路以响应于出现在所述第一控制输入端的电信号的方式向所述第一半导体器件的调制端子产生其电信号。

5.根据权利要求1所述的电源操控电路，其中，当在所述电源端子上接收到的所述电源具有正极性时，所述第二驱动电路停止向所述第一半导体器件的调制端子产生使所述第一半导体器件的主电流路径变为导电的电信号。

6.根据权利要求1所述的电源操控电路，其中，在所述第二驱动电路中包括时钟发生器和电荷泵电路。

7.根据权利要求1所述的电源操控电路，还包括耦接于所述正电源端子和所述第二驱动电路的接地端口之间的第一辅助半导体器件，其中所述第一辅助半导体器件被配置为当在所述电源端子上接收到的所述电源具有负极性时允许电流流向所述第二驱动电路，而当在所述电源端子接收到的所述电源具有正极性时阻止电流流向所述第二驱动电路。

8.根据权利要求7所述的电源操控电路，其中，所述第一辅助半导体器件包括整流器。

9.根据权利要求7所述的电源操控电路，其中，所述第一辅助半导体器件包括NMOS晶体管。

10.根据权利要求7所述的电源操控电路，其中，所述第二驱动电路设置在第一半导体芯片上，并且其中所述第一辅助半导体器件设置于与所述第一半导体芯片分离的第二半导体芯片上。

11.根据权利要求1所述的电源操控电路，还包括耦接于所述负电源端子和所述第二驱动电路的电源端口之间的第二辅助半导体器件，所述第二辅助半导体器件被配置为当在所述电源端子上接收到的所述电源具有负极性时允许电流流向所述第二驱动电路，而当在所述电源端子上接收到的所述电源具有正极性时阻止电流流向所述第二驱动电路。

12.根据权利要求11所述的电源操控电路，其中，所述第二辅助半导体器件包括整流器。

13.根据权利要求11所述的电源操控电路，其中，所述第二辅助半导体器件包括PMOS晶体管。

14.根据权利要求11所述的电源操控电路，其中，所述第二驱动电路设置于第一半导体芯片上，以及其中所述第二辅助半导体器件设置于与所述第一半导体芯片分离的第二半导体芯片上。

15.根据权利要求1所述的电源操控电路，其中，当在两个电源端子接收到的所述电源具有负极性时，所述第一驱动电路停止向所述第一半导体器件的调制端子产生电信号。

16.根据权利要求1所述的电源操控电路，还包括耦接于所述正电源端子和所述第一驱动电路的电源端口之间的第一辅助半导体器件，所述第一辅助半导体器件被配置为当在所述电源端子上接收到的所述电源具有正极性时允许电流流向所述第一驱动电路，而当在所述电源端子上接收到的所述电源具有负极性时阻止电流流向所述第一驱动电路。

17.根据权利要求1所述的电源操控电路，还包括耦接于所述负电源端子和所述第一驱动电路的接地端口之间的第二辅助半导体器件，所述第二辅助半导体器件被配置为当在所述电源端子上接收到的所述电源具有正极性时允许电流流向所述第一驱动电路，而当在所述电源端子上接收到的所述电源具有负极性时阻止电流流向所述第一驱动电路。

18.一种电源模块，包括：

基板；以及

根据权利要求1所述的电源操控电路，设置于所述基板上。

19.一种电源操控电路，包括：

接收电源的正电源端子和负电源端子，当所述正电源端子比所述负电源端子具有更高的电位时，在所述电源端子上接收到的所述电源具有正极性，而当所述负电源端子比所述正电源端子具有更高的电位时，在所述电源端子处接收到的所述电源具有负极性；

从所述正电源端子到所述负电源端子的第一电路路径，所述第一电路路径包括第一半导体器件；

所述第一半导体器件具有耦接至所述第一电路路径的第一导电端子、耦接至所述第一电路路径的第二导电端子、调制端子、其第一导电端子和第二导电端子之间的主电流路径以及处于其第一导电端子和第二导电端子之间的寄生电流路径，所述第一半导体器件响应于施加至其调制端子的电信号通过其主电流路径传导电流，当在所述电源端子上接收到的所述电源具有负极性时，所述第一半导体器件通过其寄生电流路径传导电流；

用以接收第一控制信号的第一控制输入端；

第一驱动电路，耦接到所述第一控制输入端和所述第一半导体器件的调制端子，当在所述电源端子上接收到的所述电源具有正极性时，所述第一驱动电路响应于提供到所述第一控制输入端的电信号产生要耦合到所述第一半导体器件的调制端子的电信号；以及

第二驱动电路，耦接到所述第一半导体器件的调制端子，当在所述电源端子上接收到的所述电源具有负极性时，所述第二驱动电路将使所述第一半导体器件的主电流路径变为导电的电信号耦合到所述第一半导体器件的调制端子，

所述电源操控电路还包括耦接于所述正电源端子和所述第二驱动电路的接地端口之间的第一辅助半导体器件，其中所述第一辅助半导体器件被配置为当在所述电源端子上接收到的所述电源具有负极性时允许电流流向所述第二驱动电路，而当在所述电源端子接收到的所述电源具有正极性时阻止电流流向所述第二驱动电路。

20.一种操作电源操控电路中的半导体器件的方法，所述电源操控电路具有用以接收电源的正电源端子和负电源端子；用于接收输入信号的输入端子以及第一半导体器件，所述第一半导体器件具有第一导电端子、第二导电端子、调制端子以及处于其第一导电端子与第二导电端子之间的主电流路径，当所述正电源端子比所述负电源端子具有更高的电位时，在所述电源端子上接收到的所述电源具有正极性，而当所述负电源端子比所述正电源端子具有更高的电位时，在所述电源端子上接收到的所述电源具有负极性，所述方法包括：

当在所述电源端子上接收到的所述电源具有正极性时：

允许电流从所述电源端子流向第一驱动电路的电源端口，

阻止电流从所述电源端子流向第二驱动电路的电源端口，以及

响应于接收到的输入信号向所述第一半导体器件的调制端子提供来自所述第一驱动电路的控制信号；以及

当在所述电源端子接收到的所述电源具有负极性时，

允许电流从所述电源端子流向第二驱动电路的电源端口，

阻止电流从所述电源端子流向第一驱动电路的电源端口，以及

向所述第一半导体器件的调制端子提供使电流流过所述第一半导体器件的主电流路径的来自所述第二驱动电路的信号。