JP2002288945A - Ｐｌｌ装置 - Google Patents

Abstract

(57)【要約】 【課題】 情報再生装置のＰＬＬ回路またはデータ通信
装置のＰＬＬ回路等のＰＬＬ装置において、再生信号ま
たは受信信号とクロック信号との位相を精度よくかつ短
時間で一致させるとともに、位相一致後の状態を安定さ
せる。 【解決手段】 再生クロックＣＫと再生データＫの位相
の比較を行う位相比較器１７に、再生データＫの遷移を
検出する立上がり検出器と、再生クロックＣＫと再生デ
ータＫの位相差の大きさに対応した量の電荷を蓄積する
電荷蓄積手段とを設け、その立上がり検出器が遷移を検
出した時に電荷蓄積手段の電荷をループフィルタ２４に
入力して再生クロックＣＫと再生データＫの位相差の大
きさに応じて電圧制御発振器（ＶＣＯ）２５の制御電圧
Ｄを変化させる。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】この発明は、光ビームをディ
スク形状の情報記録媒体に照射することによりデータの
再生を行う情報再生装置の再生信号からクロック信号を
抽出するＰＬＬ回路またはデータの受信を行うデータ通
信装置の受信信号からクロック信号を抽出するＰＬＬ回
路等のＰＬＬ装置に関する。

【０００２】

【従来の技術】ＣＤやＤＶＤなどの光ディスクに光ビー
ムを照射して記録されている情報を読取る光ディスク再
生装置には、記録されている情報を読み取り、信号を再
生するための信号再生回路が設けられている。従来の信
号再生回路は、例えば、図１１に示す信号再生回路４５
のように構成されている。この信号再生回路４５は、デ
ィテクタ３１、Ｉ／Ｖ変換器３２、アナログ演算器３
３、等化回路３４、２値化回路３５、フェーズ・ロック
ド・ループ回路（一般に「ＰＬＬ回路」と称している）
３６及びコンデンサＣＰを有して構成されている。信号
再生回路４５は、ディテクタ３１を構成する４分割され
た受光素子３１Ａ，３１Ｂ，３１Ｃ，３１Ｄにより、照
射したレーザ光の反射光を電気信号に変換してそれぞれ
から４つの信号をＩ／Ｖ変換器３２に出力し、それをＩ
／Ｖ変換器３２により電圧信号ＶＡ，ＶＢ，ＶＣ，ＶＤ
に変換して出力し、アナログ演算器３３によりＶＡ＋Ｖ
Ｂ＋ＶＣ＋ＶＤなる演算処理を行ない再生信号ＲＦを出
力する。その再生信号ＲＦからコンデンサＣＰのＡＣカ
ップリングによってＤＣ成分を除去した上で、等化回路
３４により周波数特性を補償し、２値化回路３５により
２値化した再生データＫを出力する。ＰＬＬ回路３６
は、この２値化した再生データＫから再生信号の同期ク
ロック（以下「再生クロック」という）ＣＫを抽出す
る。

【０００３】このＰＬＬ回路３６は、図１２に示すよう
に、周波数検出器２０と、チャージポンプ２１、２３
と、位相比較器２２と、ループフィルタ２４及び電圧制
御発振器（ＶＣＯ）２５を有して構成されている。そし
て、ＰＬＬ回路３６は、周波数検出器２０に再生クロッ
クＣＫを入力して基準信号Ｓの立上がりの時間間隔を測
定し、その基準信号Ｓと再生クロックＣＫの周波数の比
が所定の範囲内にあることを検出し、その検出結果に応
じてチャージポンプ２１，２３から出力される信号を、
ループフィルタ２４によりそれぞれ積分して直流電圧に
変換することにより、再生クロックＣＫの周波数を制御
している。このようにして、再生クロックＣＫと基準信
号Ｓの周波数の比が上記所定の範囲内に入るように制御
され、その後に位相比較器２２の出力がＯＮにされる。

【０００４】位相比較器２２は、図１３に示すように、
遷移検出器２６、反転器２７と、フリップフロップ２８
及び論理回路２９を有して構成されている。遷移検出器
２６は、再生データＫと再生クロックＣＫを入力して再
生データＫの遷移（立上がりまたは立下がり）を検出
し、立上がり検出信号ｅ１と立下がり検出信号ｅ２を出
力する。反転器２７は、再生クロックＣＫを入力し、そ
の位相を反転して出力する。フリップフロップ２８は、
反転した再生クロックＣＫの立上がりに同期して、再生
データＫを入力して出力信号Ｐを出力し、入力する信号
を出力に伝達する。論理回路２９は、遷移検出器２６か
ら出力される立上がり検出信号ｅ１及び立下がり検出信
号ｅ２と、再生クロックＣＫ及びフリップフロップ２８
の出力信号Ｐを入力し、アップ信号ＵＳとダウン信号Ｄ
Ｓを出力する。アップ信号ＵＳとダウン信号ＤＳは、い
ずれも時間幅Ｔが再生クロックＣＫの周期Ｔ０の半分の
大きさのパルス信号で、前者が再生データＫの立上がり
を示し、後者が同じく立下がりを示している。

【０００５】このように構成された位相比較器２２は、
図１４に示すタイミングチャートのように動作する。す
なわち、再生データＫが再生クロックＣＫの立上がりよ
りも時間ｔ０だけ遅延して時刻ｔ１に立下がり、遷移検
出器２６が入力した再生データＫの立下がりを検出して
時刻ｔ１から時間ｔ２経過後の時刻ｔ３に立下がり検出
信号ｅ２を出力したとき、論理回路２９により、出力信
号Ｐが１であれば時刻ｔ３に再生クロックＣＫのパルス
幅に対応してダウン信号ＤＳをアクティブにして出力す
る。また、再生データＫが再生クロックＣＫの立下がり
よりも時間ｔ９だけ早い時刻ｔ４に立上がり、遷移検出
器２６がその立上がりを検出して時刻ｔ４から時間ｔ５
経過後の時刻ｔ６に立上がり検出信号ｅ１を出力したと
き、論理回路２９により、出力信号Ｐが１であれば時刻
ｔ６に再生クロックＣＫのパルス幅に対応してアップ信
号ＵＳをアクティブにして出力する。

【０００６】上記のように位相比較器２２は、再生デー
タＫの遷移が再生クロックＣＫの立下がりよりも遅い
（上記の場合は時間ｔ０だけ遅延）ときは、ダウン信号
ＤＳをアクティブにして再生クロックＣＫの周波数を下
げ、その一方、再生データＫの遷移が再生クロックＣＫ
の立下がりよりも早い（上記の場合は時間ｔ９だけ早
い）ときは、アップ信号ＵＳをアクティブにして再生ク
ロックＣＫの周波数を上げるように（高くなるように）
動作し、これによって再生クロックＣＫの周波数が制御
されている。

【０００７】

【発明が解決しようとする課題】上述した従来のＰＬＬ
回路３６に備えられている位相比較器２２は、図１４の
タイミングチャートに示したように、再生データＫと再
生クロックＣＫの位相差の大きさに関わらず、再生クロ
ックＣＫの周期Ｔ０の半分の時間幅Ｔのパルス信号をア
ップ信号ＵＳ及びダウン信号ＤＳとして出力している。
その再生クロックＣＫは、電圧制御発振器２５の制御電
圧の変化量が一定であるため、周波数の変化が一定であ
る。したがって、再生クロックＣＫは、周波数が一定の
大きさでしか変化しないため細かな制御が難しく、上述
のように、再生データＫの遷移が再生クロックＣＫの立
下がりよりも遅延したりして両者の位相がずれると、一
致させるまでに長い時間が必要になったり、位相が一致
してもずれやすく一致した状態の安定性に欠けるという
問題があった。

【０００８】また、従来のＰＬＬ回路３６は、位相比較
器２２の出力がＯＮになった後、再生データＫの微少な
周波数変動によって、周波数検出器２０が、再生クロッ
クＣＫと基準信号Ｓとの周波数の比が所定の範囲からは
ずれていることを検知すると、その検知結果に基いて直
ちに位相比較器２２の出力をＯＦＦにし、周波数検出器
２０の出力をＯＮにしていた。そのため、ループフィル
タ２４において、周波数検出器用のカットオフ周波数が
位相比較器用よりも高い周波数に設定されていると、電
圧制御発振器２５の制御電圧の変化量が大きくなるため
に再生クロックＣＫの周波数を細かく変化させられなく
なって、再生データＫと再生クロックＣＫの位相を一致
させるまでに上述した位相比較器２２の制御によって一
致させる場合よりも長い時間がかかり、精度が荒くなり
やすいという問題があった。これらの問題は、再生信号
を受信信号に置き換えて考えると、データ通信装置の受
信信号からクロック信号を抽出するためのＰＬＬ回路に
ついても同様の問題であった。

【０００９】この発明は、上記の問題点を解決するため
になされたものであり、出力される再生信号からクロッ
ク信号を抽出するための情報再生装置のＰＬＬ回路また
は受信信号からクロック信号を抽出するためのデータ通
信装置のＰＬＬ回路等のＰＬＬ装置において、再生信号
または受信信号とクロック信号との位相を精度よくかつ
短時間で一致させるとともに、位相一致後の状態を安定
させることを目的とする。

【００１０】

【課題を解決するための手段】この発明は、上記の目的
を達成するため、情報記録媒体に記録されているデータ
を読取って再生信号を出力する情報再生装置またはデー
タを受信して受信信号を出力するデータ通信装置のＰＬ
Ｌ装置であって、上記再生信号または受信信号から得ら
れる再生クロックの周波数が所定の周波数範囲内にある
ことを検出する周波数検出手段と、上記再生信号または
受信信号と上記再生クロックとの位相を比較する位相比
較手段と、上記周波数検出手段と上記位相比較手段との
出力に応じ、上記再生クロックを出力する手段の制御電
圧を出力する手段とを有し、上記位相比較手段が、上記
再生信号または受信信号の遷移を検出する検出手段と、
上記再生クロックと上記再生信号または受信信号の位相
差の大きさに対応した量の電荷を蓄積する電荷蓄積手段
と、該検出手段が遷移を検出した時に、該電荷蓄積手段
の電荷を上記制御電圧を出力する手段に入力する手段を
有してＰＬＬ装置を構成したものである。

【００１１】このＰＬＬ装置は、再生クロックを出力す
る手段の制御電圧が再生信号と再生クロックの位相差の
大きさに対応して変化し、その制御電圧の変化に対応し
て再生クロックの位相が、再生信号の位相よりも早けれ
ば再生クロックの周波数が下がり、逆に遅ければ再生ク
ロックの周波数が上がるように制御される。上記ＰＬＬ
装置は、上記位相比較手段が、上記再生クロックを出力
する手段の制御電圧を上昇させる第１の出力信号と該制
御電圧を下降させる第２の出力信号を異なるタイミング
で出力するように構成されているとよい。また、いずれ
のＰＬＬ装置においても、上記電荷蓄積手段をコンデン
サで構成しているものがよい。さらに、上記電荷蓄積手
段は、コンデンサとＭＯＳトランジスタとで構成してい
てもよいし、コンデンサと演算増幅器とで構成してもよ
い。そして、上記いずれのＰＬＬ装置においても、周波
数検出手段が、上記再生クロックの周波数が連続した複
数の計測周期において所定の範囲から外れたことを検出
したときに、上記位相比較手段の出力を停止して出力す
るように構成されているものがよい。また、上記周波数
検出手段に、上記再生クロックの周波数が所定の範囲内
にあることを検出したときに制御信号を出力する手段を
設け、上記制御電圧を出力する手段に、該制御信号を入
力したときに周波数検出器用のカットオフ周波数を低周
波数側に切り替える手段を設けてもよい。

【００１２】

【発明の実施の形態】以下、この発明の実施の形態を図
面に基づいて詳細に説明する。図１は、この発明による
第１の実施形態におけるＰＬＬ回路１００の内部構成を
示すブロック図である。なお、従来と同じ構成について
は同一の符号を付して説明する。ＰＬＬ回路１００は、
周波数検出器２０と、チャージポンプ２１と、位相比較
器１７と、ループフィルタ２４及び電圧制御発振器（Ｖ
ＣＯ）２５を有して構成されている。周波数検出器２０
は、電圧制御発振器（ＶＣＯ）２５から出力される再生
クロックＣＫを入力して基準信号Ｓの立上がりの時間間
隔を測定し、基準信号Ｓと再生クロックＣＫの周波数の
比が所定の範囲に入っていることを検出する。チャージ
ポンプ２１は、周波数検出器２０の検出結果にしたがっ
て、１，０またはフロートを出力する。

【００１３】ループフィルタ２４は、周波数検出器２０
の出力と位相比較器１７の出力とに応じ、再生クロック
ＣＫを出力する電圧制御発振器（ＶＣＯ）２５の制御電
圧Ｄを出力する手段であって、図２に示すように、抵抗
素子３７を設けた抵抗素子ライン３７Ｌと、抵抗素子３
８を設けた抵抗素子ライン３８Ｌとを並列に接続すると
ともに、コンデンサ３９及びオペレーショナルアンプ
（演算増幅器）４０を接続して構成されている。このル
ープフィルタ２４は、チャージポンプ２１，位相比較器
１７の出力信号ｄ１，ｄ２をそれぞれ抵抗素子ライン３
７Ｌ，３８Ｌを通じて入力し、それらをコンデンサ３９
及びオペレーショナルアンプ４０によりそれぞれ積分し
て直流電圧に変換し、電圧制御発振器（ＶＣＯ）２５を
制御する電圧（制御電圧）Ｄを出力することによって、
再生クロックＣＫの周波数を制御する。なお、その抵抗
値をＲとし容量値をＣとすると、ループフィルタ２４の
カットオフ周波数ｆｃは式（１）により与えられる。電
圧制御発振器（ＶＣＯ）２５は、ループフィルタ２４の
制御電圧Ｄを入力してその発振周波数が制御され、再生
クロックＣＫを出力する。 ｆｃ＝２πＣＲ （１）

【００１４】位相比較器１７は、上述したＰＬＬ回路３
６と同様に２値化回路から再生データＫを入力し、その
再生データＫと、再生クロックＣＫとの位相を比較する
位相比較手段である。この位相比較器１７は、図３に示
すように、立上がり検出器１，２、反転器３及び論理回
路４を有し、Ｐ型ＭＯＳトランジスタ５，６，７及びＮ
型ＭＯＳトランジスタ８，９，１０と、電荷蓄積手段１
１，１２とを有している。立上がり検出器１，２は、い
ずれも、再生クロックＣＫの立上がりと立下がりを検出
することによって、再生データＫの遷移を検出する検出
手段であって、図４に示すように、フリップフロップ１
３，１４と、反転器１５及びＮＯＲゲート１６を有して
いる。立上がり検出器１，２は、再生データＫをフリッ
プフロップ１３に入力するとともに、再生クロックＣＫ
をフリップフロップ１３，１４に入力する。また、フリ
ップフロップ１３の出力信号Ｓ１２，Ｓ２２をフリップ
フロップ１４に入力するとともに、反転器１５にて位相
を反転させてそれをＮＯＲゲート１６に入力し、さらに
論理回路４にも入力し、一方、ＮＯＲゲート１６には反
転器１５の出力信号と、フリップフロップ１４の出力信
号とを入力し、そこから出力信号Ｓ１１，Ｓ２１を出力
する。なお、出力信号Ｓ１１，Ｓ１２が立上がり検出器
１から出力される信号であり、出力信号Ｓ２１，Ｓ２２
が立上がり検出器２から出力される信号である。

【００１５】反転器３は再生クロックＣＫを入力し、そ
の位相を反転して出力する。論理回路４は、出力信号Ｓ
１１，Ｓ２１及びＳ１２，Ｓ２２をそれぞれ入力して、
Ｐ型ＭＯＳトランジスタ５，６，７及びＮ型ＭＯＳトラ
ンジスタ８，９，１０のそれぞれのゲート端子に入力す
るゲート信号Ｍ５〜Ｍ１０を出力する。Ｐ型ＭＯＳトラ
ンジスタ５，６，７とＮ型ＭＯＳトランジスタ８，９，
１０は、論理回路４から出力されるゲート信号Ｍ５〜Ｍ
１０をそれぞれ入力し、再生クロックＣＫと再生データ
Ｋの位相差の大きさに対応した量の電荷を電荷蓄積手段
１１、１２に蓄積させ、その蓄積した電荷をループフィ
ルタ２４に入力させるように動作する。Ｐ型ＭＯＳトラ
ンジスタ５，６，７は、ゲート信号Ｍ５〜Ｍ７が“０”
のときにＯＮ状態になり、Ｎ型ＭＯＳトランジスタ８，
９，１０は、ゲート信号Ｍ８〜Ｍ１０が“１”のときに
ＯＮ状態になる。電荷蓄積手段１１、１２は、再生クロ
ックＣＫと再生データＫの位相差の大きさに対応した量
の電荷を蓄積する手段であって、それぞれＰ型ＭＯＳト
ランジスタ７、Ｎ型ＭＯＳトランジスタ１０を通してＶ
ｒｅｆ（通常ＶＣＣの２分の１の値である）に設定さ
れ、それぞれＰ型ＭＯＳトランジスタ５，６，７、Ｎ型
ＭＯＳトランジスタ８，９，１０の動作にしたがって充
電または放電する。この電荷蓄積手段１１、１２の内部
の構成については後述する。

【００１６】続いて、以上のように構成された位相比較
器１７の動作について、図５のタイミングチャートを参
照して説明する。なお、図５のうち、（Ａ）は立上がり
検出器１による動作を示すタイミングチャート、同じく
（Ｂ）は立上がり検出器２による動作を示すタイミング
チャートである。図５において、Ｓ１２が“０”の時に
立上がり検出器１が再生データＫの立上がり（遷移）を
検出し、その際再生クロックＣＫの位相が再生データＫ
よりも時間ｔ１０だけ早いと判断する。この時、Ｐ型Ｍ
ＯＳトランジスタ５のゲート信号Ｍ５は、時間幅が再生
データＫと再生クロックＣＫの位相差に対応する時間ｔ
１０に等しい大きさで出力され、この時間ｔ１０の期
間、Ｐ型ＭＯＳトランジスタ５が導通して電荷蓄積手段
１１が充電される。続いて、ゲート信号Ｍ６がアクティ
ブになるため、Ｐ型ＭＯＳトランジスタ６が導通し、こ
れにより、電荷蓄積手段１１に蓄積されていた電荷が出
力信号ｄ２として次段に接続されているループフィルタ
２４に入力される。ループフィルタ２４は、この電荷の
出力信号ｄ２の入力を受けると出力される制御電圧Ｄが
下がるため、電圧制御発振器２５から出力される再生ク
ロックＣＫの周波数も下がる。

【００１７】そして、図５（Ｂ）において、Ｓ２２が
“０”の時に立上がり検出器２が再生データＫの立上が
りを検出し、再生クロックＣＫの位相が再生データＫよ
りも時間ｔ１１だけ遅いと判断する。この時、Ｎ型ＭＯ
Ｓトランジスタ８のゲート信号Ｍ８は、時間幅が再生デ
ータＫと再生クロックＣＫの位相差に対応する時間ｔ１
１に等しい大きさで出力され、この時間ｔ１１の期間、
Ｎ型ＭＯＳトランジスタ８が導通して電荷蓄積手段１２
を放電する。続いて、ゲート信号Ｍ９がアクティブにな
るため、Ｎ型ＭＯＳトランジスタ９が導通し、これによ
り、Ｎ型ＭＯＳトランジスタ９を通して、電荷蓄積手段
１２に放電された電荷が出力信号ｄ２として次段に接続
されているループフィルタ２４に入力される。ループフ
ィルタ２４は、この出力信号ｄ２の入力を受けると制御
電圧Ｄが上がるため、電圧制御発振器２５から出力され
る再生クロックＣＫの周波数も上がる。

【００１８】以上のように、位相比較器１７は、再生デ
ータＫと再生クロックＣＫの位相差に等しい時間幅の期
間、電荷蓄積手段１１を充電するかまたは電荷蓄積手段
１２を放電し、検出手段である立上がり検出器１，２に
よって、再生データＫの遷移を検出したときに、その位
相差の大きさに対応した電荷をループフィルタ２４に入
力するように構成されている。これにより、ＰＬＬ回路
１００は、電圧制御発振器２５の制御電圧Ｄをその位相
差の大きさに対応した量だけ変化させることができるよ
うになっている。従来のＰＬＬ回路３６は、電圧制御発
振器２５の制御電圧の変化が一定であるために再生クロ
ックＣＫの周波数が一定の大きさでしか変化しなかった
が、この発明によるＰＬＬ回路１００は、電圧制御発振
器２５の制御電圧の変化を再生データＫと再生クロック
ＣＫの位相差に応じて可変とし、再生クロックＣＫの周
波数をきめ細かく制御できるようにしているため、再生
データＫと再生クロックＣＫの位相が一致するまでの時
間を短縮することが可能である。再生クロックＣＫは、
位相が再生データＫよりも早ければ周波数が下がり、逆
に遅ければ上がるように制御されるため、再生データＫ
と再生クロックＣＫの位相が一致した状態を挟んで上述
の動作が繰り返され、再生データＫと再生クロックＣＫ
の位相が一致した状態の安定性が向上することとなる。

【００１９】また、ＰＬＬ回路１００は、電圧制御発振
器２５の制御電圧Ｄを下げるためのゲート信号Ｍ６がア
クティブになる期間は、再生クロックＣＫが“１”の期
間とし、同じく制御電圧Ｄを上げるためのゲート信号Ｍ
９がアクティブになる期間は、再生クロックＣＫが
“０”の期間としているため、回路構成が簡略化され、
位相比較器１７を簡易に製造することができる。さら
に、電圧制御発振器２５の制御電圧を上昇させる第１の
出力信号（ゲート信号Ｍ９）と、制御電圧Ｄを下降させ
る第２の出力信号（ゲート信号Ｍ６）とが異なるタイミ
ングで出力されるため、電圧制御発振器２５の制御電圧
を変化するタイミングが、上昇させる場合と下降させる
場合とで明確に区別されて上述の動作が確実に行われ、
的確な制御が行われる。

【００２０】次に、電荷蓄積手段１１，１２の内部の構
成について説明する。電荷蓄積手段１１，１２は、例え
ば、図７（Ａ）に示すように、コンデンサＣ１によって
構成することができる。これにより、回路の構成が簡単
になるという利点がある。また、電荷蓄積手段１１，１
２は、コンデンサとＭＯＳトランジスタとから構成して
もよい。例えば、図６（Ａ）に示すように、コンデンサ
Ｃ２と、その片側の電極にゲート端子が接続されたＰ型
ＭＯＳトランジスタＭ１とから構成したり、あるいは、
同図（Ｂ）に示すように、コンデンサＣ３と、その片側
の電極にゲート端子が接続されたＮ型ＭＯＳトランジス
タＭ２とから構成してもよい。こうすると、ＭＯＳトラ
ンジスタがゲート電圧に比例した抵抗値を持つ抵抗とし
て作用するため、位相差の大きさに対応した量だけ電荷
を蓄積し、電圧制御発振器２５の制御電圧Ｄの変化を上
述のように可変とする点で好ましいものとなる。

【００２１】さらに、電荷蓄積手段１１，１２は、コン
デンサと演算増幅器とで構成してもよく、例えば、図７
（Ｂ）に示すように、コンデンサＣ４と、その片側の電
極にプラス入力端子が接続され、マイナス入力端子と出
力端子が接続されたオペレーショナルアンプ１９とで構
成してもよい。このように構成すると、ゲート信号Ｍ６
及びゲート信号Ｍ９がアクティブの間、電荷蓄積手段１
１、１２の入力電圧とＶｒｅｆの差に比例した一定の電
流をループフィルタ２４に供給することが出来るので、
ループフィルタ２４のコンデンサ３９の値の大きさに関
わらず、電圧制御発振器２５の制御電圧Ｄを位相差の大
きさに対応した量だけ変化させることが出来るようにな
る。次に、この発明による第２の実施形態におけるＰＬ
Ｌ回路１０１について説明する。図８は、ＰＬＬ回路１
０１の内部構成を示すブロック図である。このＰＬＬ回
路１０１は、第１の実施形態におけるＰＬＬ回路１００
と比較して、周波数検出器１８のみが異なり、その他の
構成は同じであるから、以下では周波数検出器１８を中
心に説明し、そのほかの構成は省略ないし簡略化して説
明する。

【００２２】周波数検出器１８は、位相比較器１７がＯ
Ｎになった後、再生クロックＣＫの周波数を計測し、連
続した複数の計測周期において、その周波数と基準信号
Ｓの比が所定の範囲から外れたことを検出したときに、
位相比較器１７の出力をＯＦＦにする一方、その出力を
ＯＮにするように構成されており、これによって再生ク
ロックＣＫの周波数が制御される。このようにすると、
上述した周波数検出器２０のように、一回の検知結果で
ＯＮ，ＯＦＦを行う場合に比べると、制御電圧の変化量
に与える周波数検出器の影響が低減されるため、位相が
再度一致するまでの時間を短縮することができる。しか
も、周波数検出器１８による再生クロックＣＫの周波数
制御よりも、位相比較器１７による再生データＫと再生
クロックＣＫの位相一致動作が優先されるようになるた
め、再生データＫの微少な周波数変動によって再生デー
タＫと再生クロックＣＫの位相が一致している状態から
はずれても、再度一致するまでの時間の短縮化が可能に
なる。

【００２３】次に、この発明による第３の実施形態にお
けるＰＬＬ回路１０２について説明する。図９は、ＰＬ
Ｌ回路１０２の内部構成を示すブロック図である。この
ＰＬＬ回路１０２は、第１の実施形態におけるＰＬＬ回
路１００と比較して、周波数検出器５０とループフィル
タ５１のみが異なり、その他の構成は同じであるから、
以下では周波数検出器５０とループフィルタ５１を中心
に説明し、そのほかの構成は省略ないし簡略化して説明
する。周波数検出器５０は、周波数検出器２０と比較し
て再生クロックＣＫの周波数が所定の範囲内にあること
を検出したときに信号ラインＬを通じて制御信号を出力
する手段が設けられている点で異なっている。ループフ
ィルタ５１は、図１０に示すように、ループフィルタ２
４と比較して、スイッチＳＷ１が抵抗素子ライン３７Ｌ
の入力端子側に設けられるとともに、スイッチＳＷ２と
抵抗素子４１とを直列に接続した抵抗素子ライン４１Ｌ
を抵抗素子ライン３７Ｌと並列に接続して設けた点が異
なり、そのほかは同じ構成になっている。このスイッチ
ＳＷ１，ＳＷ２は、周波数検出器用のカットオフ周波数
を低周波数側に切り替えるための切り替え手段である。

【００２４】そして、ＰＬＬ回路１０２は、周波数検出
器５０が再生クロックＣＫの周波数が所定の範囲に入っ
ていることを検出すると、その後、信号ラインＬを通じ
て制御信号を出力する。一方、ループフィルター５１
は、制御信号を入力すると、スイッチＳＷ１，ＳＷ２の
接続が切り替わり、周波数検出器５０用のカットオフ周
波数を低周波数側に切り替える。これにより、ＰＬＬ回
路１０２は、周波数検出器５０のカットオフ周波数が位
相比較器１７より高く設定されていても、低周波数側に
切り替えることによって制御電圧の変化量に与える影響
を低減してこれを大きくしないようにでき、一回の計測
周期で周波数が所定の範囲から外れたことを検出した時
に、位相比較器１７をＯＦＦする場合でも、再度、位相
を一致させるまでの時間を短縮することが出来る

【００２５】

【発明の効果】以上説明してきたように、この発明によ
るＰＬＬ装置によれば、再生クロックの変化が位相差に
応じてきめ細かく制御され、再生データまたは受信デー
タと再生クロックの位相が一致するまでの時間を短縮す
ることが可能であり、しかも、両者の位相が一致したと
きの安定性が向上する。

【図面の簡単な説明】

【図１】この発明による第１の実施形態におけるＰＬＬ
回路の内部構成を示すブロック図である。

【図２】図１におけるループフィルタの内部構成を示す
ブロック図である。

【図３】図１における位相比較器の内部構成を示すブロ
ック図である。

【図４】図３における立上がり検出器の内部構成を示す
ブロック図である。

【図５】（Ａ）は立上がり検出器１による動作を示すタ
イミングチャートで、（Ｂ）は同じく立上がり検出器２
による動作を示すタイミングチャートである。

【図６】図３における電荷蓄積手段の内部構成を示し、
（Ａ）はコンデンサとＰ型ＭＯＳトランジスタとからな
るもの、（Ｂ）はコンデンサとＮ型ＭＯＳトランジスタ
とからなるものを示すブロック図である。

【図７】同じく、（Ａ）はコンデンサからなるもの、
（Ｂ）はコンデンサと演算増幅器とからなるものを示す
ブロック図である。

【図８】この発明による第２の実施形態におけるＰＬＬ
回路の内部構成を示すブロック図である。

【図９】この発明による第３の実施形態におけるＰＬＬ
回路の内部構成を示すブロック図である。

【図１０】図９におけるループフィルタの内部構成を示
すブロック図である。

【図１１】従来の信号再生回路の内部構成を示すブロッ
ク図である。

【図１２】従来のＰＬＬ回路の内部構成を示すブロック
図である。

【図１３】図１２における位相比較器の内部構成を示す
ブロック図である。

【図１４】従来の位相比較器の動作を示すタイミングチ
ャートである。

【符号の説明】

１，２：立上がり検出器 ３，１５：反転器 ５，６，７：Ｎ型ＭＯＳトランジスタ ４：論理回路 ８，９，１０：Ｐ型ＭＯＳトランジスタ １１，１２：電荷蓄積手段 １３，１４：フリップフロップ １６：ＮＯＲゲート １７：位相比較器 １８，２０，５０：周波数検出器 １９，４０：オペレーショナルアンプ ２１：チャージポンプ ２４，５１：ループフィルタ ２５：電圧制御発振器 ３７，３８，４１：抵抗素子 ３９：コンデンサ １００，１０１，１０２：ＰＬＬ回路

Claims (7)

【特許請求の範囲】
1. 【請求項１】 情報記録媒体に記録されているデータを
   読取って再生信号を出力する情報再生装置またはデータ
   を受信して受信信号を出力するデータ通信装置のＰＬＬ
   装置であって、 前記再生信号または受信信号から得られる再生クロック
   の周波数が所定の周波数範囲内にあることを検出する周
   波数検出手段と、 前記再生信号または受信信号と前記再生クロックとの位
   相を比較する位相比較手段と、 前記周波数検出手段と前記位相比較手段との出力に応
   じ、前記再生クロックを出力する手段の制御電圧を出力
   する手段とを有し、 前記位相比較手段が、前記再生信号または受信信号の遷
   移を検出する検出手段と、前記再生クロックと前記再生
   信号または受信信号の位相差の大きさに対応した量の電
   荷を蓄積する電荷蓄積手段と、該検出手段が遷移を検出
   した時に、該電荷蓄積手段の電荷を前記制御電圧を出力
   する手段に入力する手段を有して構成されていることを
   特徴とするＰＬＬ装置。
2. 【請求項２】 前記位相比較手段が、前記再生クロック
   を出力する手段の制御電圧を上昇させる第１の出力信号
   と該制御電圧を下降させる第２の出力信号を異なるタイ
   ミングで出力するように構成されていることを特徴とす
   る請求項１に記載のＰＬＬ装置。
3. 【請求項３】 前記電荷蓄積手段をコンデンサで構成し
   ていることを特徴とする請求項１又は２に記載のＰＬＬ
   装置。
4. 【請求項４】 前記電荷蓄積手段をコンデンサとＭＯＳ
   トランジスタとで構成していることを特徴とする請求項
   １又は２に記載のＰＬＬ装置。
5. 【請求項５】 前記電荷蓄積手段をコンデンサと演算増
   幅器とで構成していることを特徴とする請求項１又は２
   に記載のＰＬＬ装置。
6. 【請求項６】 前記周波数検出手段が、前記再生クロッ
   クの周波数が連続した複数の計測周期において所定の範
   囲から外れたことを検出したときに、前記位相比較手段
   の出力を停止して出力するように構成されていることを
   特徴とする請求項１乃至５のいずれか一項に記載のＰＬ
   Ｌ装置。
7. 【請求項７】 前記周波数検出手段に、前記再生クロッ
   クの周波数が所定の範囲内にあることを検出したときに
   制御信号を出力する手段を設け、 前記制御電圧を出力する手段に、該制御信号を入力した
   ときに周波数検出器用のカットオフ周波数を低周波数側
   に切り替える手段を設けたことを特徴とする請求項１乃
   至５のいずれか一項に記載のＰＬＬ装置。