JP2002288945A - Pll装置 - Google Patents
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- JP2002288945A JP2002288945A JP2001085534A JP2001085534A JP2002288945A JP 2002288945 A JP2002288945 A JP 2002288945A JP 2001085534 A JP2001085534 A JP 2001085534A JP 2001085534 A JP2001085534 A JP 2001085534A JP 2002288945 A JP2002288945 A JP 2002288945A
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Abstract
装置のPLL回路等のPLL装置において、再生信号ま
たは受信信号とクロック信号との位相を精度よくかつ短
時間で一致させるとともに、位相一致後の状態を安定さ
せる。 【解決手段】 再生クロックCKと再生データKの位相
の比較を行う位相比較器17に、再生データKの遷移を
検出する立上がり検出器と、再生クロックCKと再生デ
ータKの位相差の大きさに対応した量の電荷を蓄積する
電荷蓄積手段とを設け、その立上がり検出器が遷移を検
出した時に電荷蓄積手段の電荷をループフィルタ24に
入力して再生クロックCKと再生データKの位相差の大
きさに応じて電圧制御発振器(VCO)25の制御電圧
Dを変化させる。
Description
スク形状の情報記録媒体に照射することによりデータの
再生を行う情報再生装置の再生信号からクロック信号を
抽出するPLL回路またはデータの受信を行うデータ通
信装置の受信信号からクロック信号を抽出するPLL回
路等のPLL装置に関する。
ムを照射して記録されている情報を読取る光ディスク再
生装置には、記録されている情報を読み取り、信号を再
生するための信号再生回路が設けられている。従来の信
号再生回路は、例えば、図11に示す信号再生回路45
のように構成されている。この信号再生回路45は、デ
ィテクタ31、I/V変換器32、アナログ演算器3
3、等化回路34、2値化回路35、フェーズ・ロック
ド・ループ回路(一般に「PLL回路」と称している)
36及びコンデンサCPを有して構成されている。信号
再生回路45は、ディテクタ31を構成する4分割され
た受光素子31A,31B,31C,31Dにより、照
射したレーザ光の反射光を電気信号に変換してそれぞれ
から4つの信号をI/V変換器32に出力し、それをI
/V変換器32により電圧信号VA,VB,VC,VD
に変換して出力し、アナログ演算器33によりVA+V
B+VC+VDなる演算処理を行ない再生信号RFを出
力する。その再生信号RFからコンデンサCPのACカ
ップリングによってDC成分を除去した上で、等化回路
34により周波数特性を補償し、2値化回路35により
2値化した再生データKを出力する。PLL回路36
は、この2値化した再生データKから再生信号の同期ク
ロック(以下「再生クロック」という)CKを抽出す
る。
に、周波数検出器20と、チャージポンプ21、23
と、位相比較器22と、ループフィルタ24及び電圧制
御発振器(VCO)25を有して構成されている。そし
て、PLL回路36は、周波数検出器20に再生クロッ
クCKを入力して基準信号Sの立上がりの時間間隔を測
定し、その基準信号Sと再生クロックCKの周波数の比
が所定の範囲内にあることを検出し、その検出結果に応
じてチャージポンプ21,23から出力される信号を、
ループフィルタ24によりそれぞれ積分して直流電圧に
変換することにより、再生クロックCKの周波数を制御
している。このようにして、再生クロックCKと基準信
号Sの周波数の比が上記所定の範囲内に入るように制御
され、その後に位相比較器22の出力がONにされる。
遷移検出器26、反転器27と、フリップフロップ28
及び論理回路29を有して構成されている。遷移検出器
26は、再生データKと再生クロックCKを入力して再
生データKの遷移(立上がりまたは立下がり)を検出
し、立上がり検出信号e1と立下がり検出信号e2を出
力する。反転器27は、再生クロックCKを入力し、そ
の位相を反転して出力する。フリップフロップ28は、
反転した再生クロックCKの立上がりに同期して、再生
データKを入力して出力信号Pを出力し、入力する信号
を出力に伝達する。論理回路29は、遷移検出器26か
ら出力される立上がり検出信号e1及び立下がり検出信
号e2と、再生クロックCK及びフリップフロップ28
の出力信号Pを入力し、アップ信号USとダウン信号D
Sを出力する。アップ信号USとダウン信号DSは、い
ずれも時間幅Tが再生クロックCKの周期T0の半分の
大きさのパルス信号で、前者が再生データKの立上がり
を示し、後者が同じく立下がりを示している。
図14に示すタイミングチャートのように動作する。す
なわち、再生データKが再生クロックCKの立上がりよ
りも時間t0だけ遅延して時刻t1に立下がり、遷移検
出器26が入力した再生データKの立下がりを検出して
時刻t1から時間t2経過後の時刻t3に立下がり検出
信号e2を出力したとき、論理回路29により、出力信
号Pが1であれば時刻t3に再生クロックCKのパルス
幅に対応してダウン信号DSをアクティブにして出力す
る。また、再生データKが再生クロックCKの立下がり
よりも時間t9だけ早い時刻t4に立上がり、遷移検出
器26がその立上がりを検出して時刻t4から時間t5
経過後の時刻t6に立上がり検出信号e1を出力したと
き、論理回路29により、出力信号Pが1であれば時刻
t6に再生クロックCKのパルス幅に対応してアップ信
号USをアクティブにして出力する。
タKの遷移が再生クロックCKの立下がりよりも遅い
(上記の場合は時間t0だけ遅延)ときは、ダウン信号
DSをアクティブにして再生クロックCKの周波数を下
げ、その一方、再生データKの遷移が再生クロックCK
の立下がりよりも早い(上記の場合は時間t9だけ早
い)ときは、アップ信号USをアクティブにして再生ク
ロックCKの周波数を上げるように(高くなるように)
動作し、これによって再生クロックCKの周波数が制御
されている。
回路36に備えられている位相比較器22は、図14の
タイミングチャートに示したように、再生データKと再
生クロックCKの位相差の大きさに関わらず、再生クロ
ックCKの周期T0の半分の時間幅Tのパルス信号をア
ップ信号US及びダウン信号DSとして出力している。
その再生クロックCKは、電圧制御発振器25の制御電
圧の変化量が一定であるため、周波数の変化が一定であ
る。したがって、再生クロックCKは、周波数が一定の
大きさでしか変化しないため細かな制御が難しく、上述
のように、再生データKの遷移が再生クロックCKの立
下がりよりも遅延したりして両者の位相がずれると、一
致させるまでに長い時間が必要になったり、位相が一致
してもずれやすく一致した状態の安定性に欠けるという
問題があった。
器22の出力がONになった後、再生データKの微少な
周波数変動によって、周波数検出器20が、再生クロッ
クCKと基準信号Sとの周波数の比が所定の範囲からは
ずれていることを検知すると、その検知結果に基いて直
ちに位相比較器22の出力をOFFにし、周波数検出器
20の出力をONにしていた。そのため、ループフィル
タ24において、周波数検出器用のカットオフ周波数が
位相比較器用よりも高い周波数に設定されていると、電
圧制御発振器25の制御電圧の変化量が大きくなるため
に再生クロックCKの周波数を細かく変化させられなく
なって、再生データKと再生クロックCKの位相を一致
させるまでに上述した位相比較器22の制御によって一
致させる場合よりも長い時間がかかり、精度が荒くなり
やすいという問題があった。これらの問題は、再生信号
を受信信号に置き換えて考えると、データ通信装置の受
信信号からクロック信号を抽出するためのPLL回路に
ついても同様の問題であった。
になされたものであり、出力される再生信号からクロッ
ク信号を抽出するための情報再生装置のPLL回路また
は受信信号からクロック信号を抽出するためのデータ通
信装置のPLL回路等のPLL装置において、再生信号
または受信信号とクロック信号との位相を精度よくかつ
短時間で一致させるとともに、位相一致後の状態を安定
させることを目的とする。
を達成するため、情報記録媒体に記録されているデータ
を読取って再生信号を出力する情報再生装置またはデー
タを受信して受信信号を出力するデータ通信装置のPL
L装置であって、上記再生信号または受信信号から得ら
れる再生クロックの周波数が所定の周波数範囲内にある
ことを検出する周波数検出手段と、上記再生信号または
受信信号と上記再生クロックとの位相を比較する位相比
較手段と、上記周波数検出手段と上記位相比較手段との
出力に応じ、上記再生クロックを出力する手段の制御電
圧を出力する手段とを有し、上記位相比較手段が、上記
再生信号または受信信号の遷移を検出する検出手段と、
上記再生クロックと上記再生信号または受信信号の位相
差の大きさに対応した量の電荷を蓄積する電荷蓄積手段
と、該検出手段が遷移を検出した時に、該電荷蓄積手段
の電荷を上記制御電圧を出力する手段に入力する手段を
有してPLL装置を構成したものである。
る手段の制御電圧が再生信号と再生クロックの位相差の
大きさに対応して変化し、その制御電圧の変化に対応し
て再生クロックの位相が、再生信号の位相よりも早けれ
ば再生クロックの周波数が下がり、逆に遅ければ再生ク
ロックの周波数が上がるように制御される。上記PLL
装置は、上記位相比較手段が、上記再生クロックを出力
する手段の制御電圧を上昇させる第1の出力信号と該制
御電圧を下降させる第2の出力信号を異なるタイミング
で出力するように構成されているとよい。また、いずれ
のPLL装置においても、上記電荷蓄積手段をコンデン
サで構成しているものがよい。さらに、上記電荷蓄積手
段は、コンデンサとMOSトランジスタとで構成してい
てもよいし、コンデンサと演算増幅器とで構成してもよ
い。そして、上記いずれのPLL装置においても、周波
数検出手段が、上記再生クロックの周波数が連続した複
数の計測周期において所定の範囲から外れたことを検出
したときに、上記位相比較手段の出力を停止して出力す
るように構成されているものがよい。また、上記周波数
検出手段に、上記再生クロックの周波数が所定の範囲内
にあることを検出したときに制御信号を出力する手段を
設け、上記制御電圧を出力する手段に、該制御信号を入
力したときに周波数検出器用のカットオフ周波数を低周
波数側に切り替える手段を設けてもよい。
面に基づいて詳細に説明する。図1は、この発明による
第1の実施形態におけるPLL回路100の内部構成を
示すブロック図である。なお、従来と同じ構成について
は同一の符号を付して説明する。PLL回路100は、
周波数検出器20と、チャージポンプ21と、位相比較
器17と、ループフィルタ24及び電圧制御発振器(V
CO)25を有して構成されている。周波数検出器20
は、電圧制御発振器(VCO)25から出力される再生
クロックCKを入力して基準信号Sの立上がりの時間間
隔を測定し、基準信号Sと再生クロックCKの周波数の
比が所定の範囲に入っていることを検出する。チャージ
ポンプ21は、周波数検出器20の検出結果にしたがっ
て、1,0またはフロートを出力する。
の出力と位相比較器17の出力とに応じ、再生クロック
CKを出力する電圧制御発振器(VCO)25の制御電
圧Dを出力する手段であって、図2に示すように、抵抗
素子37を設けた抵抗素子ライン37Lと、抵抗素子3
8を設けた抵抗素子ライン38Lとを並列に接続すると
ともに、コンデンサ39及びオペレーショナルアンプ
(演算増幅器)40を接続して構成されている。このル
ープフィルタ24は、チャージポンプ21,位相比較器
17の出力信号d1,d2をそれぞれ抵抗素子ライン3
7L,38Lを通じて入力し、それらをコンデンサ39
及びオペレーショナルアンプ40によりそれぞれ積分し
て直流電圧に変換し、電圧制御発振器(VCO)25を
制御する電圧(制御電圧)Dを出力することによって、
再生クロックCKの周波数を制御する。なお、その抵抗
値をRとし容量値をCとすると、ループフィルタ24の
カットオフ周波数fcは式(1)により与えられる。電
圧制御発振器(VCO)25は、ループフィルタ24の
制御電圧Dを入力してその発振周波数が制御され、再生
クロックCKを出力する。 fc=2πCR (1)
6と同様に2値化回路から再生データKを入力し、その
再生データKと、再生クロックCKとの位相を比較する
位相比較手段である。この位相比較器17は、図3に示
すように、立上がり検出器1,2、反転器3及び論理回
路4を有し、P型MOSトランジスタ5,6,7及びN
型MOSトランジスタ8,9,10と、電荷蓄積手段1
1,12とを有している。立上がり検出器1,2は、い
ずれも、再生クロックCKの立上がりと立下がりを検出
することによって、再生データKの遷移を検出する検出
手段であって、図4に示すように、フリップフロップ1
3,14と、反転器15及びNORゲート16を有して
いる。立上がり検出器1,2は、再生データKをフリッ
プフロップ13に入力するとともに、再生クロックCK
をフリップフロップ13,14に入力する。また、フリ
ップフロップ13の出力信号S12,S22をフリップ
フロップ14に入力するとともに、反転器15にて位相
を反転させてそれをNORゲート16に入力し、さらに
論理回路4にも入力し、一方、NORゲート16には反
転器15の出力信号と、フリップフロップ14の出力信
号とを入力し、そこから出力信号S11,S21を出力
する。なお、出力信号S11,S12が立上がり検出器
1から出力される信号であり、出力信号S21,S22
が立上がり検出器2から出力される信号である。
の位相を反転して出力する。論理回路4は、出力信号S
11,S21及びS12,S22をそれぞれ入力して、
P型MOSトランジスタ5,6,7及びN型MOSトラ
ンジスタ8,9,10のそれぞれのゲート端子に入力す
るゲート信号M5〜M10を出力する。P型MOSトラ
ンジスタ5,6,7とN型MOSトランジスタ8,9,
10は、論理回路4から出力されるゲート信号M5〜M
10をそれぞれ入力し、再生クロックCKと再生データ
Kの位相差の大きさに対応した量の電荷を電荷蓄積手段
11、12に蓄積させ、その蓄積した電荷をループフィ
ルタ24に入力させるように動作する。P型MOSトラ
ンジスタ5,6,7は、ゲート信号M5〜M7が“0”
のときにON状態になり、N型MOSトランジスタ8,
9,10は、ゲート信号M8〜M10が“1”のときに
ON状態になる。電荷蓄積手段11、12は、再生クロ
ックCKと再生データKの位相差の大きさに対応した量
の電荷を蓄積する手段であって、それぞれP型MOSト
ランジスタ7、N型MOSトランジスタ10を通してV
ref(通常VCCの2分の1の値である)に設定さ
れ、それぞれP型MOSトランジスタ5,6,7、N型
MOSトランジスタ8,9,10の動作にしたがって充
電または放電する。この電荷蓄積手段11、12の内部
の構成については後述する。
器17の動作について、図5のタイミングチャートを参
照して説明する。なお、図5のうち、(A)は立上がり
検出器1による動作を示すタイミングチャート、同じく
(B)は立上がり検出器2による動作を示すタイミング
チャートである。図5において、S12が“0”の時に
立上がり検出器1が再生データKの立上がり(遷移)を
検出し、その際再生クロックCKの位相が再生データK
よりも時間t10だけ早いと判断する。この時、P型M
OSトランジスタ5のゲート信号M5は、時間幅が再生
データKと再生クロックCKの位相差に対応する時間t
10に等しい大きさで出力され、この時間t10の期
間、P型MOSトランジスタ5が導通して電荷蓄積手段
11が充電される。続いて、ゲート信号M6がアクティ
ブになるため、P型MOSトランジスタ6が導通し、こ
れにより、電荷蓄積手段11に蓄積されていた電荷が出
力信号d2として次段に接続されているループフィルタ
24に入力される。ループフィルタ24は、この電荷の
出力信号d2の入力を受けると出力される制御電圧Dが
下がるため、電圧制御発振器25から出力される再生ク
ロックCKの周波数も下がる。
“0”の時に立上がり検出器2が再生データKの立上が
りを検出し、再生クロックCKの位相が再生データKよ
りも時間t11だけ遅いと判断する。この時、N型MO
Sトランジスタ8のゲート信号M8は、時間幅が再生デ
ータKと再生クロックCKの位相差に対応する時間t1
1に等しい大きさで出力され、この時間t11の期間、
N型MOSトランジスタ8が導通して電荷蓄積手段12
を放電する。続いて、ゲート信号M9がアクティブにな
るため、N型MOSトランジスタ9が導通し、これによ
り、N型MOSトランジスタ9を通して、電荷蓄積手段
12に放電された電荷が出力信号d2として次段に接続
されているループフィルタ24に入力される。ループフ
ィルタ24は、この出力信号d2の入力を受けると制御
電圧Dが上がるため、電圧制御発振器25から出力され
る再生クロックCKの周波数も上がる。
ータKと再生クロックCKの位相差に等しい時間幅の期
間、電荷蓄積手段11を充電するかまたは電荷蓄積手段
12を放電し、検出手段である立上がり検出器1,2に
よって、再生データKの遷移を検出したときに、その位
相差の大きさに対応した電荷をループフィルタ24に入
力するように構成されている。これにより、PLL回路
100は、電圧制御発振器25の制御電圧Dをその位相
差の大きさに対応した量だけ変化させることができるよ
うになっている。従来のPLL回路36は、電圧制御発
振器25の制御電圧の変化が一定であるために再生クロ
ックCKの周波数が一定の大きさでしか変化しなかった
が、この発明によるPLL回路100は、電圧制御発振
器25の制御電圧の変化を再生データKと再生クロック
CKの位相差に応じて可変とし、再生クロックCKの周
波数をきめ細かく制御できるようにしているため、再生
データKと再生クロックCKの位相が一致するまでの時
間を短縮することが可能である。再生クロックCKは、
位相が再生データKよりも早ければ周波数が下がり、逆
に遅ければ上がるように制御されるため、再生データK
と再生クロックCKの位相が一致した状態を挟んで上述
の動作が繰り返され、再生データKと再生クロックCK
の位相が一致した状態の安定性が向上することとなる。
器25の制御電圧Dを下げるためのゲート信号M6がア
クティブになる期間は、再生クロックCKが“1”の期
間とし、同じく制御電圧Dを上げるためのゲート信号M
9がアクティブになる期間は、再生クロックCKが
“0”の期間としているため、回路構成が簡略化され、
位相比較器17を簡易に製造することができる。さら
に、電圧制御発振器25の制御電圧を上昇させる第1の
出力信号(ゲート信号M9)と、制御電圧Dを下降させ
る第2の出力信号(ゲート信号M6)とが異なるタイミ
ングで出力されるため、電圧制御発振器25の制御電圧
を変化するタイミングが、上昇させる場合と下降させる
場合とで明確に区別されて上述の動作が確実に行われ、
的確な制御が行われる。
成について説明する。電荷蓄積手段11,12は、例え
ば、図7(A)に示すように、コンデンサC1によって
構成することができる。これにより、回路の構成が簡単
になるという利点がある。また、電荷蓄積手段11,1
2は、コンデンサとMOSトランジスタとから構成して
もよい。例えば、図6(A)に示すように、コンデンサ
C2と、その片側の電極にゲート端子が接続されたP型
MOSトランジスタM1とから構成したり、あるいは、
同図(B)に示すように、コンデンサC3と、その片側
の電極にゲート端子が接続されたN型MOSトランジス
タM2とから構成してもよい。こうすると、MOSトラ
ンジスタがゲート電圧に比例した抵抗値を持つ抵抗とし
て作用するため、位相差の大きさに対応した量だけ電荷
を蓄積し、電圧制御発振器25の制御電圧Dの変化を上
述のように可変とする点で好ましいものとなる。
デンサと演算増幅器とで構成してもよく、例えば、図7
(B)に示すように、コンデンサC4と、その片側の電
極にプラス入力端子が接続され、マイナス入力端子と出
力端子が接続されたオペレーショナルアンプ19とで構
成してもよい。このように構成すると、ゲート信号M6
及びゲート信号M9がアクティブの間、電荷蓄積手段1
1、12の入力電圧とVrefの差に比例した一定の電
流をループフィルタ24に供給することが出来るので、
ループフィルタ24のコンデンサ39の値の大きさに関
わらず、電圧制御発振器25の制御電圧Dを位相差の大
きさに対応した量だけ変化させることが出来るようにな
る。次に、この発明による第2の実施形態におけるPL
L回路101について説明する。図8は、PLL回路1
01の内部構成を示すブロック図である。このPLL回
路101は、第1の実施形態におけるPLL回路100
と比較して、周波数検出器18のみが異なり、その他の
構成は同じであるから、以下では周波数検出器18を中
心に説明し、そのほかの構成は省略ないし簡略化して説
明する。
Nになった後、再生クロックCKの周波数を計測し、連
続した複数の計測周期において、その周波数と基準信号
Sの比が所定の範囲から外れたことを検出したときに、
位相比較器17の出力をOFFにする一方、その出力を
ONにするように構成されており、これによって再生ク
ロックCKの周波数が制御される。このようにすると、
上述した周波数検出器20のように、一回の検知結果で
ON,OFFを行う場合に比べると、制御電圧の変化量
に与える周波数検出器の影響が低減されるため、位相が
再度一致するまでの時間を短縮することができる。しか
も、周波数検出器18による再生クロックCKの周波数
制御よりも、位相比較器17による再生データKと再生
クロックCKの位相一致動作が優先されるようになるた
め、再生データKの微少な周波数変動によって再生デー
タKと再生クロックCKの位相が一致している状態から
はずれても、再度一致するまでの時間の短縮化が可能に
なる。
けるPLL回路102について説明する。図9は、PL
L回路102の内部構成を示すブロック図である。この
PLL回路102は、第1の実施形態におけるPLL回
路100と比較して、周波数検出器50とループフィル
タ51のみが異なり、その他の構成は同じであるから、
以下では周波数検出器50とループフィルタ51を中心
に説明し、そのほかの構成は省略ないし簡略化して説明
する。周波数検出器50は、周波数検出器20と比較し
て再生クロックCKの周波数が所定の範囲内にあること
を検出したときに信号ラインLを通じて制御信号を出力
する手段が設けられている点で異なっている。ループフ
ィルタ51は、図10に示すように、ループフィルタ2
4と比較して、スイッチSW1が抵抗素子ライン37L
の入力端子側に設けられるとともに、スイッチSW2と
抵抗素子41とを直列に接続した抵抗素子ライン41L
を抵抗素子ライン37Lと並列に接続して設けた点が異
なり、そのほかは同じ構成になっている。このスイッチ
SW1,SW2は、周波数検出器用のカットオフ周波数
を低周波数側に切り替えるための切り替え手段である。
器50が再生クロックCKの周波数が所定の範囲に入っ
ていることを検出すると、その後、信号ラインLを通じ
て制御信号を出力する。一方、ループフィルター51
は、制御信号を入力すると、スイッチSW1,SW2の
接続が切り替わり、周波数検出器50用のカットオフ周
波数を低周波数側に切り替える。これにより、PLL回
路102は、周波数検出器50のカットオフ周波数が位
相比較器17より高く設定されていても、低周波数側に
切り替えることによって制御電圧の変化量に与える影響
を低減してこれを大きくしないようにでき、一回の計測
周期で周波数が所定の範囲から外れたことを検出した時
に、位相比較器17をOFFする場合でも、再度、位相
を一致させるまでの時間を短縮することが出来る
るPLL装置によれば、再生クロックの変化が位相差に
応じてきめ細かく制御され、再生データまたは受信デー
タと再生クロックの位相が一致するまでの時間を短縮す
ることが可能であり、しかも、両者の位相が一致したと
きの安定性が向上する。
回路の内部構成を示すブロック図である。
ブロック図である。
ック図である。
ブロック図である。
イミングチャートで、(B)は同じく立上がり検出器2
による動作を示すタイミングチャートである。
(A)はコンデンサとP型MOSトランジスタとからな
るもの、(B)はコンデンサとN型MOSトランジスタ
とからなるものを示すブロック図である。
(B)はコンデンサと演算増幅器とからなるものを示す
ブロック図である。
回路の内部構成を示すブロック図である。
回路の内部構成を示すブロック図である。
すブロック図である。
ク図である。
図である。
ブロック図である。
ャートである。
Claims (7)
- 【請求項1】 情報記録媒体に記録されているデータを
読取って再生信号を出力する情報再生装置またはデータ
を受信して受信信号を出力するデータ通信装置のPLL
装置であって、 前記再生信号または受信信号から得られる再生クロック
の周波数が所定の周波数範囲内にあることを検出する周
波数検出手段と、 前記再生信号または受信信号と前記再生クロックとの位
相を比較する位相比較手段と、 前記周波数検出手段と前記位相比較手段との出力に応
じ、前記再生クロックを出力する手段の制御電圧を出力
する手段とを有し、 前記位相比較手段が、前記再生信号または受信信号の遷
移を検出する検出手段と、前記再生クロックと前記再生
信号または受信信号の位相差の大きさに対応した量の電
荷を蓄積する電荷蓄積手段と、該検出手段が遷移を検出
した時に、該電荷蓄積手段の電荷を前記制御電圧を出力
する手段に入力する手段を有して構成されていることを
特徴とするPLL装置。 - 【請求項2】 前記位相比較手段が、前記再生クロック
を出力する手段の制御電圧を上昇させる第1の出力信号
と該制御電圧を下降させる第2の出力信号を異なるタイ
ミングで出力するように構成されていることを特徴とす
る請求項1に記載のPLL装置。 - 【請求項3】 前記電荷蓄積手段をコンデンサで構成し
ていることを特徴とする請求項1又は2に記載のPLL
装置。 - 【請求項4】 前記電荷蓄積手段をコンデンサとMOS
トランジスタとで構成していることを特徴とする請求項
1又は2に記載のPLL装置。 - 【請求項5】 前記電荷蓄積手段をコンデンサと演算増
幅器とで構成していることを特徴とする請求項1又は2
に記載のPLL装置。 - 【請求項6】 前記周波数検出手段が、前記再生クロッ
クの周波数が連続した複数の計測周期において所定の範
囲から外れたことを検出したときに、前記位相比較手段
の出力を停止して出力するように構成されていることを
特徴とする請求項1乃至5のいずれか一項に記載のPL
L装置。 - 【請求項7】 前記周波数検出手段に、前記再生クロッ
クの周波数が所定の範囲内にあることを検出したときに
制御信号を出力する手段を設け、 前記制御電圧を出力する手段に、該制御信号を入力した
ときに周波数検出器用のカットオフ周波数を低周波数側
に切り替える手段を設けたことを特徴とする請求項1乃
至5のいずれか一項に記載のPLL装置。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2001085534A JP2002288945A (ja) | 2001-03-23 | 2001-03-23 | Pll装置 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
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JP2001085534A JP2002288945A (ja) | 2001-03-23 | 2001-03-23 | Pll装置 |
Publications (1)
Publication Number | Publication Date |
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JP2002288945A true JP2002288945A (ja) | 2002-10-04 |
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ID=18941029
Family Applications (1)
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---|---|---|---|
JP2001085534A Pending JP2002288945A (ja) | 2001-03-23 | 2001-03-23 | Pll装置 |
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Country | Link |
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JP (1) | JP2002288945A (ja) |
Citations (6)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
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-
2001
- 2001-03-23 JP JP2001085534A patent/JP2002288945A/ja active Pending
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