JP2001135038A - Pll回路及びデータ読み取り装置 - Google Patents
Pll回路及びデータ読み取り装置Info
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- JP2001135038A JP2001135038A JP31162399A JP31162399A JP2001135038A JP 2001135038 A JP2001135038 A JP 2001135038A JP 31162399 A JP31162399 A JP 31162399A JP 31162399 A JP31162399 A JP 31162399A JP 2001135038 A JP2001135038 A JP 2001135038A
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- Signal Processing For Digital Recording And Reproducing (AREA)
- Stabilization Of Oscillater, Synchronisation, Frequency Synthesizers (AREA)
Abstract
(57)【要約】
【課題】発振器の発振周波数の範囲を拡げることなく、
入力信号の周波数の変化に対応可能なPLL回路の提
供。 【解決手段】位相比較器と、第1のチャージポンプ(C
P)と、第1のローパスフィルタ(LPF)と、第2の
電圧電流変換器(V/I変換器)と、周波数比較器と、
第2のCPと、第2のLPFと、第2のV/I変換器
と、電流加算器と、電流制御型発振器(ICO)と、分
周器と、ICOの出力信号の周期を基準クロックに基づ
き測定する周波数カウンタと、周波数カウンタの計測結
果に基づき、前記発振器の発振周波数範囲内で、PLL
回路がロックするように、前記分周器の分周値を可変さ
せる分周判定回路と、を備える。
入力信号の周波数の変化に対応可能なPLL回路の提
供。 【解決手段】位相比較器と、第1のチャージポンプ(C
P)と、第1のローパスフィルタ(LPF)と、第2の
電圧電流変換器(V/I変換器)と、周波数比較器と、
第2のCPと、第2のLPFと、第2のV/I変換器
と、電流加算器と、電流制御型発振器(ICO)と、分
周器と、ICOの出力信号の周期を基準クロックに基づ
き測定する周波数カウンタと、周波数カウンタの計測結
果に基づき、前記発振器の発振周波数範囲内で、PLL
回路がロックするように、前記分周器の分周値を可変さ
せる分周判定回路と、を備える。
Description
【0001】
【発明の属する技術分野】本発明は、PLL(Phase L
ocked Loop;位相同期ループ)回路に関し、特に、記
録媒体から読み出された信号と同期したクロック信号の
生成に用いて好適なPLL回路に関する。
ocked Loop;位相同期ループ)回路に関し、特に、記
録媒体から読み出された信号と同期したクロック信号の
生成に用いて好適なPLL回路に関する。
【0002】
【従来の技術】ディジタル記録方式で情報が記録された
記録ディスクからデータを再生する装置において、再生
クロックとなるデータ読み取りクロックを用いて、記録
ディスクに記録されたデータの読み取りを行う際に、デ
ータとデータ読み取り用クロックとの同期をとるため
に、PLL回路が用いられている。
記録ディスクからデータを再生する装置において、再生
クロックとなるデータ読み取りクロックを用いて、記録
ディスクに記録されたデータの読み取りを行う際に、デ
ータとデータ読み取り用クロックとの同期をとるため
に、PLL回路が用いられている。
【0003】図12は、従来のデータ読み取り装置(再
生装置)の構成の一例を示す図である。図12を参照す
ると、記録ディスク401からデータを読みとる光学ヘ
ッド402と、光学ヘッド402から読み取られたデー
タから再生RF信号、フォーカス誤差信号及びトラッキ
ング誤差信号を生成するアンプ(プリアンプ)404
と、アンプ404からの再生RF信号の雑音除去及び波
形等化を行うフィルタ回路(等化器)406と、再生R
F信号を“1”、“0”に2値化する2値化回路407
と、2値化されたデータに同期したクロック(RDC
K)(「データ読み出しクロック」あるいは「データク
ロック」ともいう)を生成するPLL回路408と、デ
ータの復調を行うデコーダ(復調回路)409と、再生
データのエラー訂正を行うエラー訂正回路410と、全
体を制御するCPU411と、記録ディスク401を回
転駆動するディスクモータ403と、光ヘッド402及
びディスクモータ403を制御するサーボ制御装置40
5と、を備えている。
生装置)の構成の一例を示す図である。図12を参照す
ると、記録ディスク401からデータを読みとる光学ヘ
ッド402と、光学ヘッド402から読み取られたデー
タから再生RF信号、フォーカス誤差信号及びトラッキ
ング誤差信号を生成するアンプ(プリアンプ)404
と、アンプ404からの再生RF信号の雑音除去及び波
形等化を行うフィルタ回路(等化器)406と、再生R
F信号を“1”、“0”に2値化する2値化回路407
と、2値化されたデータに同期したクロック(RDC
K)(「データ読み出しクロック」あるいは「データク
ロック」ともいう)を生成するPLL回路408と、デ
ータの復調を行うデコーダ(復調回路)409と、再生
データのエラー訂正を行うエラー訂正回路410と、全
体を制御するCPU411と、記録ディスク401を回
転駆動するディスクモータ403と、光ヘッド402及
びディスクモータ403を制御するサーボ制御装置40
5と、を備えている。
【0004】図11は、図12に示したデータ読み取り
装置に用いらるPLL回路408の構成の一例を示す図
である。
装置に用いらるPLL回路408の構成の一例を示す図
である。
【0005】図11を参照すると、このPLL回路は、
入力される制御電流に応じて所定の周波数の信号を出力
する電流制御発振器(current controlled oscillato
r;「ICO」ともいう)110と、電流制御発振器1
10から出力された信号の周波数を1/Nに分周してデ
ータ読み取りクロック(RDCK)として出力する分周
器111と、記録ディスクから読み取られたデータ信号
内の同期検出パターン(シンクパターン)と、分周器1
11から出力されたデータ読み取りクロック(RDC
K)との位相を比較し、両者の位相誤差に応じた幅を有
するパルス信号に変換して出する位相比較器101と、
位相比較器101から出力されるパルス信号を電圧に変
換して出力する第1のチャージポンプ(CP)102
と、第1のチャージポンプ102から出力された電圧信
号から高周波成分を阻止してノイズを遮断する第1のロ
ーパスフィルタ(LPF)103と、第1のローパスフ
ィルタ104の出力電圧を電流値に変換する第1の電圧
電流変換器104と、記録ディスクから読み取られたデ
ータ信号内の同期検出パターンと、分周器111から出
力されたデータ読み取りクロックを用いて、データ信号
に対するデータ読み取りクロックの周波数誤差を検出
し、周波数誤差に応じた幅を有するパルス信号に変換し
て出力する周波数比較器105と、周波数比較器105
から出力されるパルス信号を電圧に変換して出力する第
2のチャージポンプ(CP)106と、第2のチャージ
ポンプ106から出力された電圧信号から高周波成分を
阻止してノイズを遮断する第2のローパスフィルタ(L
PF)107と、第2のローパスフィルタ107の出力
電圧を電流値に変換する第2の電圧電流変換器108
と、第1、及び第2の電圧電流変換器104、108の
出力電流を合成して出力する電流加算器(合成器)10
9と、を備え、電流加算器109で加算された電流が、
制御電流として、電流制御発振器110に入力されてい
る。
入力される制御電流に応じて所定の周波数の信号を出力
する電流制御発振器(current controlled oscillato
r;「ICO」ともいう)110と、電流制御発振器1
10から出力された信号の周波数を1/Nに分周してデ
ータ読み取りクロック(RDCK)として出力する分周
器111と、記録ディスクから読み取られたデータ信号
内の同期検出パターン(シンクパターン)と、分周器1
11から出力されたデータ読み取りクロック(RDC
K)との位相を比較し、両者の位相誤差に応じた幅を有
するパルス信号に変換して出する位相比較器101と、
位相比較器101から出力されるパルス信号を電圧に変
換して出力する第1のチャージポンプ(CP)102
と、第1のチャージポンプ102から出力された電圧信
号から高周波成分を阻止してノイズを遮断する第1のロ
ーパスフィルタ(LPF)103と、第1のローパスフ
ィルタ104の出力電圧を電流値に変換する第1の電圧
電流変換器104と、記録ディスクから読み取られたデ
ータ信号内の同期検出パターンと、分周器111から出
力されたデータ読み取りクロックを用いて、データ信号
に対するデータ読み取りクロックの周波数誤差を検出
し、周波数誤差に応じた幅を有するパルス信号に変換し
て出力する周波数比較器105と、周波数比較器105
から出力されるパルス信号を電圧に変換して出力する第
2のチャージポンプ(CP)106と、第2のチャージ
ポンプ106から出力された電圧信号から高周波成分を
阻止してノイズを遮断する第2のローパスフィルタ(L
PF)107と、第2のローパスフィルタ107の出力
電圧を電流値に変換する第2の電圧電流変換器108
と、第1、及び第2の電圧電流変換器104、108の
出力電流を合成して出力する電流加算器(合成器)10
9と、を備え、電流加算器109で加算された電流が、
制御電流として、電流制御発振器110に入力されてい
る。
【0006】図11に示したPLL回路においては、周
波数比較器105、第2のチャージポンプ106、第2
のローパスフィルタ106、第2の電圧電流変換器10
8、加算器109、電流制御発振器110、分周器11
1のループにおいて、記録ディスクから読み出された同
期パターン(シンクパターン)に基づき、周波数誤差を
検出することによって周波数の同期をとり、周波数同期
のとれた段階で、位相比較器101、第1のチャージポ
ンプ102、第1のローパスフィルタ103、第1の電
圧電流変換器104、電流加算器109、電流制御発振
器110、分周器111のループで、データ読み出し用
クロックと入力信号(EFM信号)との位相合わせが行
われる。
波数比較器105、第2のチャージポンプ106、第2
のローパスフィルタ106、第2の電圧電流変換器10
8、加算器109、電流制御発振器110、分周器11
1のループにおいて、記録ディスクから読み出された同
期パターン(シンクパターン)に基づき、周波数誤差を
検出することによって周波数の同期をとり、周波数同期
のとれた段階で、位相比較器101、第1のチャージポ
ンプ102、第1のローパスフィルタ103、第1の電
圧電流変換器104、電流加算器109、電流制御発振
器110、分周器111のループで、データ読み出し用
クロックと入力信号(EFM信号)との位相合わせが行
われる。
【0007】すなわち、電流制御発振器110からは、
記録ディスクに記録されたデータのクロックとある程度
近い周波数及び位相を有する信号が出力され、分周器1
11で1/Nに分周され(この場合、分周値(「分周
比」ともいう)はN)、データ読み取りクロック(RD
CK)として出力され、分周器111から出力されるデ
ータ読み取りクロック(RDCK)は、位相比較器10
1及び周波数比較器105に帰還入力される。
記録ディスクに記録されたデータのクロックとある程度
近い周波数及び位相を有する信号が出力され、分周器1
11で1/Nに分周され(この場合、分周値(「分周
比」ともいう)はN)、データ読み取りクロック(RD
CK)として出力され、分周器111から出力されるデ
ータ読み取りクロック(RDCK)は、位相比較器10
1及び周波数比較器105に帰還入力される。
【0008】周波数比較器105では、記録ディスクか
ら読み取られた同期検出パターンを用いて、データ信号
に対するデータ読み取りクロックの周波数誤差が検出さ
れ、検出された誤差に基づく電圧値が第2のチャージポ
ンプ106から出力され、第2のローパスフィルタ10
7を介して高周波成分がカットされた電圧が第2の電圧
電流変換器108で電流に変換されて加算器109で加
算されて、制御電流として、電流制御発振器110に入
力され、電流制御発振器110では、入力された制御電
流に基づき所定の周波数の信号を出力する。
ら読み取られた同期検出パターンを用いて、データ信号
に対するデータ読み取りクロックの周波数誤差が検出さ
れ、検出された誤差に基づく電圧値が第2のチャージポ
ンプ106から出力され、第2のローパスフィルタ10
7を介して高周波成分がカットされた電圧が第2の電圧
電流変換器108で電流に変換されて加算器109で加
算されて、制御電流として、電流制御発振器110に入
力され、電流制御発振器110では、入力された制御電
流に基づき所定の周波数の信号を出力する。
【0009】電流制御発振器110で所定の周波数の信
号が生成された後に、位相比較器101において、記録
ディスクから読み取られたデータ信号の同期検出パター
ンを用いて、データ信号に対するデータ読み取りクロッ
クの位相誤差が検出され、検出された位相誤差に応じた
電圧が第1のチャージポンプ102から出力され、第1
のローパスフィルタ103、第1の電圧電流変換器10
4を介して電流に変換され、電流加算器109で、第2
の電圧電流変換回路108からの電流と加算された電流
が制御電流として、電流制御発振器110に入力され、
電流制御発振器110では、記録ディスクから読み出さ
れたデータ信号と位相の合った、すなわち同期のとれた
データ読み取りクロックが生成される。
号が生成された後に、位相比較器101において、記録
ディスクから読み取られたデータ信号の同期検出パター
ンを用いて、データ信号に対するデータ読み取りクロッ
クの位相誤差が検出され、検出された位相誤差に応じた
電圧が第1のチャージポンプ102から出力され、第1
のローパスフィルタ103、第1の電圧電流変換器10
4を介して電流に変換され、電流加算器109で、第2
の電圧電流変換回路108からの電流と加算された電流
が制御電流として、電流制御発振器110に入力され、
電流制御発振器110では、記録ディスクから読み出さ
れたデータ信号と位相の合った、すなわち同期のとれた
データ読み取りクロックが生成される。
【0010】上記した一連の動作により、データ読み取
りクロック(RDCK)の記録ディスクに記録されたデ
ータに対する同期制御が行われる。
りクロック(RDCK)の記録ディスクに記録されたデ
ータに対する同期制御が行われる。
【0011】記録ディスクにおいては、記録ディスクに
記録されたデータとデータ読み取りクロックとの同期制
御を行うため、例えば図13(a)に模式的に示すよう
に、1フレーム毎にシンクパターンが設けられており、
CD−ROMではEFM(Eight to Fourteen Modul
ation;8−14変換変調)信号方式、DVD(Digital
Versatile Disk)ではEFMplus符号が用いら
れている。
記録されたデータとデータ読み取りクロックとの同期制
御を行うため、例えば図13(a)に模式的に示すよう
に、1フレーム毎にシンクパターンが設けられており、
CD−ROMではEFM(Eight to Fourteen Modul
ation;8−14変換変調)信号方式、DVD(Digital
Versatile Disk)ではEFMplus符号が用いら
れている。
【0012】EFM信号方式においては、図13(b)
に示すように、シンクパターンは、最大反転間隔(11
T:Tはチャンネルビット長)が2回連続する信号であ
り、データ信号は、記録ディスクのピット長とピット間
隔によって「11T」以下となっており、データ読み取
りクロックによって信号の立ち上がりから次の立ち上が
りから立ち下がりから次の立ち下がりまでを計測し、計
測値が「22」であった場合、シンクパターンと判断し
ている。
に示すように、シンクパターンは、最大反転間隔(11
T:Tはチャンネルビット長)が2回連続する信号であ
り、データ信号は、記録ディスクのピット長とピット間
隔によって「11T」以下となっており、データ読み取
りクロックによって信号の立ち上がりから次の立ち上が
りから立ち下がりから次の立ち下がりまでを計測し、計
測値が「22」であった場合、シンクパターンと判断し
ている。
【0013】一方、EFMplus信号方式では、例え
ば図13(c)に示すように、シンクパターンは14T
と4Tとの反転間隔を有する信号とされており、シンク
パターン1周期の18Tの間に「1」が9回続き、
「0」が9回続く9T+9Tや、「1」が10回続き、
その後「0」が8回続く10T+8Tといったデータ信
号も含まれている可能性があるため、データ読み取りク
ロックによって、信号の立ち上がりから次の立ち上が
り、または立ち下がりから次の立ち下がりまでを計測
し、計測値が「18」であった場合でも、直ちに、シン
クパターンと判断することはできない。このため、デー
タ読み取りクロックによって、信号の立ち上がりから立
ち下がり、または立ち下がりから立ち上がりまでを計測
し、計測値が「14」の場合、データ読み取りクロック
によって、その後の信号の立ち上がり又は立ち下がりま
でを、さらに計測し、計測結果に基づき、周波数誤差を
検出している。
ば図13(c)に示すように、シンクパターンは14T
と4Tとの反転間隔を有する信号とされており、シンク
パターン1周期の18Tの間に「1」が9回続き、
「0」が9回続く9T+9Tや、「1」が10回続き、
その後「0」が8回続く10T+8Tといったデータ信
号も含まれている可能性があるため、データ読み取りク
ロックによって、信号の立ち上がりから次の立ち上が
り、または立ち下がりから次の立ち下がりまでを計測
し、計測値が「18」であった場合でも、直ちに、シン
クパターンと判断することはできない。このため、デー
タ読み取りクロックによって、信号の立ち上がりから立
ち下がり、または立ち下がりから立ち上がりまでを計測
し、計測値が「14」の場合、データ読み取りクロック
によって、その後の信号の立ち上がり又は立ち下がりま
でを、さらに計測し、計測結果に基づき、周波数誤差を
検出している。
【0014】データ読み取りクロックによって、EFM
plus信号の立ち上がりから立ち下がりまで、または
立ち下がりから立ち上がりまでを計測し、計測値が「1
4」以外の場合、その計測値に基づいた互いに異なる幅
を有するパルス信号が周波数誤差信号として出力され
る。一方、計測値が「14」となった場合、データ読み
取りクロックによって、その後の信号の立ち上がり又は
立ち下がりまでを計測し、この計測結果に基づき、互い
に異なる幅を有するパルス信号が周波数誤差信号として
出力され、出力された周波数誤差信号は第2のチャージ
ポンプ106で電圧に変換されて、第2の低域通過フィ
ルタ107、第2の電圧電流変換器108、電流加算器
109を介して、制御電流が電流制御発振器110に供
給され、所定の周波数の信号が出力される。
plus信号の立ち上がりから立ち下がりまで、または
立ち下がりから立ち上がりまでを計測し、計測値が「1
4」以外の場合、その計測値に基づいた互いに異なる幅
を有するパルス信号が周波数誤差信号として出力され
る。一方、計測値が「14」となった場合、データ読み
取りクロックによって、その後の信号の立ち上がり又は
立ち下がりまでを計測し、この計測結果に基づき、互い
に異なる幅を有するパルス信号が周波数誤差信号として
出力され、出力された周波数誤差信号は第2のチャージ
ポンプ106で電圧に変換されて、第2の低域通過フィ
ルタ107、第2の電圧電流変換器108、電流加算器
109を介して、制御電流が電流制御発振器110に供
給され、所定の周波数の信号が出力される。
【0015】EFMplus信号の立ち上がりから立ち
下がりまで、または立ち下がりから立ち上がりまでを計
測し、計測値が「14」となった場合で、その後の信号
の立ち上がり又は立ち下がりまでの計測値が「4」の場
合、周波数誤差信号はセンター値を出力し、データ読み
取りクロックとEFMplus信号との周波数が同期し
ていることになる。
下がりまで、または立ち下がりから立ち上がりまでを計
測し、計測値が「14」となった場合で、その後の信号
の立ち上がり又は立ち下がりまでの計測値が「4」の場
合、周波数誤差信号はセンター値を出力し、データ読み
取りクロックとEFMplus信号との周波数が同期し
ていることになる。
【0016】そして周波数誤差信号がセンター値を出力
し、データ読み取りクロックとEFMplus信号の周
波数が同期したのち、第2の電圧電流変換器108から
の出力電流値をオフセット電流として、位相比較器10
1におけるデータ読み取りクロックとEFMplus信
号のエッジ比較により位相誤差の検出が行われ、第1の
低域通過フィルタ103、第1の電圧電流変換器10
4、電流加算器109、電流制御発振器110、分周器
111のループによって、データ読み取りクロックとE
FMplus信号の位相が同期(ロック)するように引
き込み動作が行われる。その際、分周器111の分周値
は、周波数同期時の値に固定されている。なお、図1
2、図13等についての詳細は、本願出願人による特許
出願である特願平10−18856号(本願出願時未公
開)等の記載が参照される。
し、データ読み取りクロックとEFMplus信号の周
波数が同期したのち、第2の電圧電流変換器108から
の出力電流値をオフセット電流として、位相比較器10
1におけるデータ読み取りクロックとEFMplus信
号のエッジ比較により位相誤差の検出が行われ、第1の
低域通過フィルタ103、第1の電圧電流変換器10
4、電流加算器109、電流制御発振器110、分周器
111のループによって、データ読み取りクロックとE
FMplus信号の位相が同期(ロック)するように引
き込み動作が行われる。その際、分周器111の分周値
は、周波数同期時の値に固定されている。なお、図1
2、図13等についての詳細は、本願出願人による特許
出願である特願平10−18856号(本願出願時未公
開)等の記載が参照される。
【0017】ところで、記録ディスクの回転は、CLV
(Constant Linear Velocity;線速度一定)とされる
CLVサーボ制御が行われている。音楽用のCD(comp
actdisk)を再生する再生装置ではディスクの回転速度
が比較的低速とされており、ディスク径方向の位置での
回転速度差が小さい。すなわち、CDの内周及び外周の
データクロックの周波数範囲も大きくない。このため、
例えばシーク後の新たなアドレス位置でCLV速度の調
整を行った後、EFM信号に対し、PLL回路408で
データ読み取りクロックの引き込みを行い、ロック状態
となるまでの時間はさほど長くなく、シーク時間に大き
く影響することはない。
(Constant Linear Velocity;線速度一定)とされる
CLVサーボ制御が行われている。音楽用のCD(comp
actdisk)を再生する再生装置ではディスクの回転速度
が比較的低速とされており、ディスク径方向の位置での
回転速度差が小さい。すなわち、CDの内周及び外周の
データクロックの周波数範囲も大きくない。このため、
例えばシーク後の新たなアドレス位置でCLV速度の調
整を行った後、EFM信号に対し、PLL回路408で
データ読み取りクロックの引き込みを行い、ロック状態
となるまでの時間はさほど長くなく、シーク時間に大き
く影響することはない。
【0018】
【発明が解決しようとする課題】近時、情報処理装置の
記憶媒体として用いられるCD−ROM、DVD等で
は、転送レートを上げるため、4倍速、8倍速、16倍
速、32倍速といった回転速度での高速読み出しが行わ
れる。
記憶媒体として用いられるCD−ROM、DVD等で
は、転送レートを上げるため、4倍速、8倍速、16倍
速、32倍速といった回転速度での高速読み出しが行わ
れる。
【0019】記録ディスクが、CAV(Constant Angu
lar Velocity;回転速度が一定)で回転していると
き、例えば12cmのディスクの場合、その内周の線速
度に対して外周の線速度は2.5倍となる。一例とし
て、8倍速CAVの場合、図10(a)に示すように、
データ読み取りクロックは、内周では、83.712M
Hz、外周では、209.28MHzとなり、分周器1
11の分周値(分周比)が例えば「1」に固定の場合、
電流制御発振器110は、内周から外周までの間で2.
5倍の発振周波数範囲が必要とされている。
lar Velocity;回転速度が一定)で回転していると
き、例えば12cmのディスクの場合、その内周の線速
度に対して外周の線速度は2.5倍となる。一例とし
て、8倍速CAVの場合、図10(a)に示すように、
データ読み取りクロックは、内周では、83.712M
Hz、外周では、209.28MHzとなり、分周器1
11の分周値(分周比)が例えば「1」に固定の場合、
電流制御発振器110は、内周から外周までの間で2.
5倍の発振周波数範囲が必要とされている。
【0020】この場合、分周器111の分周値が固定の
まま、データ読み出しクロック(RDCK)のクロック
レートが変わるため、電流制御発振器110の発振周波
数範囲を広く(例えばfmax/fmin=2.5倍以上)設
計する必要がある。
まま、データ読み出しクロック(RDCK)のクロック
レートが変わるため、電流制御発振器110の発振周波
数範囲を広く(例えばfmax/fmin=2.5倍以上)設
計する必要がある。
【0021】その理由は、電流制御発振器110の発振
範囲が狭い場合(すなわち、fmax/fmin=2.5未満
の場合)、記録ディスクから読み出されるクロック周波
数が発振器の発振範囲を超えるため、PLLがロックし
なくなるためである。
範囲が狭い場合(すなわち、fmax/fmin=2.5未満
の場合)、記録ディスクから読み出されるクロック周波
数が発振器の発振範囲を超えるため、PLLがロックし
なくなるためである。
【0022】記録ディスクから読み出される読み出し信
号に同期したクロックを短時間に生成するPLL回路と
して、例えば特開平10−69733号公報には、記録
ディスクから読み出されるEMF信号を基準クロックを
用いて周波数を計測し、計測値に応じた電圧値を、ルー
プフィルタの出力に加算して電圧制御発振器に制御電圧
として供給し、電圧制御発振器の発振周波数を可変させ
るようにした構成が提案されている。このように、上記
特開平10−69733号公報に記載される構成は、電
圧制御型発振器の発振周波数範囲を広く設計するもので
ある。
号に同期したクロックを短時間に生成するPLL回路と
して、例えば特開平10−69733号公報には、記録
ディスクから読み出されるEMF信号を基準クロックを
用いて周波数を計測し、計測値に応じた電圧値を、ルー
プフィルタの出力に加算して電圧制御発振器に制御電圧
として供給し、電圧制御発振器の発振周波数を可変させ
るようにした構成が提案されている。このように、上記
特開平10−69733号公報に記載される構成は、電
圧制御型発振器の発振周波数範囲を広く設計するもので
ある。
【0023】しかしながら、PLL回路の周波数可変範
囲の拡大を図るべく、電流制御発振器110の発振周波
数の可変範囲を大きくした場合、リニアリティの保証さ
れた発振器を構成することは著しく困難となる。
囲の拡大を図るべく、電流制御発振器110の発振周波
数の可変範囲を大きくした場合、リニアリティの保証さ
れた発振器を構成することは著しく困難となる。
【0024】そして、例えば周波数可変範囲の下限にお
いて、電流制御発振器110のリングオシレータを構成
するインバータが反転しなくなり電流制御発振器110
は発振を停止する場合さえ起こり得る。
いて、電流制御発振器110のリングオシレータを構成
するインバータが反転しなくなり電流制御発振器110
は発振を停止する場合さえ起こり得る。
【0025】一方、リニアリティに劣る電流制御発振器
を用いたPLL回路では、データ読み出しクロックにE
FM信号を正しく位相同期させることが困難となる。
を用いたPLL回路では、データ読み出しクロックにE
FM信号を正しく位相同期させることが困難となる。
【0026】さらにPLL回路の電流制御発振器の周波
数可変範囲を拡大した場合、PLL回路の引き込み時間
が増大する、という問題点を有している。
数可変範囲を拡大した場合、PLL回路の引き込み時間
が増大する、という問題点を有している。
【0027】PLL回路の周波数可変範囲の拡大を図る
べく、PLL回路に、互いに異なる中心周波数を持つ電
圧制御発振器を複数備え、選択器でこのうちの一つを選
択するようにしたPLL回路が、例えば特開平6−10
4748号公報に提案されている。しかしながら、かか
る構成は、回路規模の増大、消費電流の増大を招き、実
用上好ましい構成とはいえない。
べく、PLL回路に、互いに異なる中心周波数を持つ電
圧制御発振器を複数備え、選択器でこのうちの一つを選
択するようにしたPLL回路が、例えば特開平6−10
4748号公報に提案されている。しかしながら、かか
る構成は、回路規模の増大、消費電流の増大を招き、実
用上好ましい構成とはいえない。
【0028】そして、PLL回路の分周器111を可変
型とし、データ読み取り装置(再生装置)のCPU41
1(図12参照)、あるいは、データ読み取り装置が接
続される上位装置のコンピュータで実行されるソフトウ
ェア制御により、分周器111の分周比の設定を行う場
合において、ソフトウェア側からは、PLLロックの際
の発振周波数を直接見ることはできず、分周器411に
対して、最適な分周値を直接設定することはできない。
型とし、データ読み取り装置(再生装置)のCPU41
1(図12参照)、あるいは、データ読み取り装置が接
続される上位装置のコンピュータで実行されるソフトウ
ェア制御により、分周器111の分周比の設定を行う場
合において、ソフトウェア側からは、PLLロックの際
の発振周波数を直接見ることはできず、分周器411に
対して、最適な分周値を直接設定することはできない。
【0029】このため、記録ディスク401からの読み
出し時に、誤り訂正回路410において、誤り訂正不能
なエラーが連続して複数ブロックにわたって発生した場
合(バーストエラー発生時)等に、分周器411の分周
値を可変させることで、データの再読み出し(リトライ
処理)を行い、このようにして、データの読み出しが行
えるまで分周器の分周値の設定を試行することになる。
出し時に、誤り訂正回路410において、誤り訂正不能
なエラーが連続して複数ブロックにわたって発生した場
合(バーストエラー発生時)等に、分周器411の分周
値を可変させることで、データの再読み出し(リトライ
処理)を行い、このようにして、データの読み出しが行
えるまで分周器の分周値の設定を試行することになる。
【0030】しかしながら、かかるソフトウェアによる
制御は、アクセスの時間が長くなるとともに、ソフトウ
ェアの負担も増し、効率が悪い。
制御は、アクセスの時間が長くなるとともに、ソフトウ
ェアの負担も増し、効率が悪い。
【0031】また、例えば特開平7−303042号公
報には、周波数変更のタイミングのオーバーシュートを
少なくして高速周波数切り換えができるPLL周波数シ
ンセサイザとして、位相比較器、ループフィルタ、電圧
制御発振器、可変周波数分周器を備えたPLL回路にお
いて、電圧制御発振器の出力を入力しその波の数をカウ
ントするカウンタと、カウンタの出力を保持するレジス
タと、レジスタの値が記憶回路の周波数とを比較するデ
ータ比較器と、演算器とを備え、はじめに目的の周波数
よりも低い周波数を出力するような分周数を可変周波数
分周器に指示し、電圧制御発振器の出力が所定の周波数
になったら可変周波数分周器に指示する分周数に変更し
て、目的の周波数に応じた分周数にするようにした構成
が開示されている。上記特開平7−303042号公報
に記載されている構成は、カウンタで、電圧制御発振器
の出力信号を直接カウントし、所定の計数値に達してい
るか否かを判定するだけのものである。
報には、周波数変更のタイミングのオーバーシュートを
少なくして高速周波数切り換えができるPLL周波数シ
ンセサイザとして、位相比較器、ループフィルタ、電圧
制御発振器、可変周波数分周器を備えたPLL回路にお
いて、電圧制御発振器の出力を入力しその波の数をカウ
ントするカウンタと、カウンタの出力を保持するレジス
タと、レジスタの値が記憶回路の周波数とを比較するデ
ータ比較器と、演算器とを備え、はじめに目的の周波数
よりも低い周波数を出力するような分周数を可変周波数
分周器に指示し、電圧制御発振器の出力が所定の周波数
になったら可変周波数分周器に指示する分周数に変更し
て、目的の周波数に応じた分周数にするようにした構成
が開示されている。上記特開平7−303042号公報
に記載されている構成は、カウンタで、電圧制御発振器
の出力信号を直接カウントし、所定の計数値に達してい
るか否かを判定するだけのものである。
【0032】したがって本発明は、上記問題点に鑑みて
なされたものであって、その目的は、発振器の発振周波
数の範囲を拡げることなく、入力信号の周波数の変化に
対応可能なPLL回路及び該PLL回路を備えたデータ
読み取り装置を提供することにある。これ以外の本発明
の目的、特徴、利点等は、以下の説明から当業者には直
ちに明らかとされるであろう。
なされたものであって、その目的は、発振器の発振周波
数の範囲を拡げることなく、入力信号の周波数の変化に
対応可能なPLL回路及び該PLL回路を備えたデータ
読み取り装置を提供することにある。これ以外の本発明
の目的、特徴、利点等は、以下の説明から当業者には直
ちに明らかとされるであろう。
【0033】
【課題を解決するための手段】前記目的を達成する本発
明は、位相比較器の出力に応じた制御電圧又は制御電流
に応じて発振周波数が可変される発振器の出力を分周値
可変型の分周器を介して位相比較器に帰還入力し入力信
号との位相差を検出するPLL回路において、前記入力
信号、もしくは発振器の出力の周期の測定結果に応じ
て、前記分周器の分周値を可変に設定する手段を備えた
たものである。
明は、位相比較器の出力に応じた制御電圧又は制御電流
に応じて発振周波数が可変される発振器の出力を分周値
可変型の分周器を介して位相比較器に帰還入力し入力信
号との位相差を検出するPLL回路において、前記入力
信号、もしくは発振器の出力の周期の測定結果に応じ
て、前記分周器の分周値を可変に設定する手段を備えた
たものである。
【0034】本発明は、制御電流を入力と前記制御電流
に応じた周波数のクロック信号を生成出力する電流制御
発振器と、分周値が可変に設定され、前記電流制御発振
器からのクロック信号を分周する分周器と、入力信号と
前記分周器から出力されるクロック信号とを入力としこ
れらの信号の位相差に対応した電圧を出力する位相比較
部と、前記入力信号と前記分周器から出力されるクロッ
ク信号とを入力とし、前記入力信号の同期パターンを前
記分周器から出力されるクロック信号で計測することで
周波数誤差を検出し、前記周波数誤差に応じた誤差電圧
を出力する周波数比較部と、前記位相比較部からの出力
電圧を入力とする第1の低域通過フィルタと、前記周波
数比較部からの出力電圧を入力とする第2の低域通過フ
ィルタと、前記第1の低域通過フィルタの出力電圧を電
流に変換する第1の電圧電流変換回路と、前記第2の低
域通過フィルタの出力電圧を電流に変換する第2の電圧
電流変換回路と、前記第1の電圧電流変換回路と前記第
2の電圧電流変換回路から出力される電流値が合成され
て、前記電流制御発振器の制御電流として入力され、前
記電流制御発振器の出力信号の周期を測定する周波数測
定回路と、前記周波数測定回路の測定結果に基づき、前
記発振器の発振周波数範囲内で、PLL回路がロックす
るように、前記分周器の分周値を可変させる分周判定回
路と、を備える。
に応じた周波数のクロック信号を生成出力する電流制御
発振器と、分周値が可変に設定され、前記電流制御発振
器からのクロック信号を分周する分周器と、入力信号と
前記分周器から出力されるクロック信号とを入力としこ
れらの信号の位相差に対応した電圧を出力する位相比較
部と、前記入力信号と前記分周器から出力されるクロッ
ク信号とを入力とし、前記入力信号の同期パターンを前
記分周器から出力されるクロック信号で計測することで
周波数誤差を検出し、前記周波数誤差に応じた誤差電圧
を出力する周波数比較部と、前記位相比較部からの出力
電圧を入力とする第1の低域通過フィルタと、前記周波
数比較部からの出力電圧を入力とする第2の低域通過フ
ィルタと、前記第1の低域通過フィルタの出力電圧を電
流に変換する第1の電圧電流変換回路と、前記第2の低
域通過フィルタの出力電圧を電流に変換する第2の電圧
電流変換回路と、前記第1の電圧電流変換回路と前記第
2の電圧電流変換回路から出力される電流値が合成され
て、前記電流制御発振器の制御電流として入力され、前
記電流制御発振器の出力信号の周期を測定する周波数測
定回路と、前記周波数測定回路の測定結果に基づき、前
記発振器の発振周波数範囲内で、PLL回路がロックす
るように、前記分周器の分周値を可変させる分周判定回
路と、を備える。
【0035】
【発明の実施の形態】本発明の実施の形態について説明
する。本発明は、図1を参照すると、その好ましい一実
施の形態において、入力信号(IN)を一の入力端に入
力する位相比較器(1)と、位相比較器(1)の出力電
圧を入力とする低域通過フィルタ(「ループフィルタ」
という)(2)と、このループフィルタ(2)の出力電
圧に基づき発振周波数が可変に設定される電圧制御発振
器(Voltage Controlled Oscillator;「VCO」と
もいう)(3)と、電圧制御発振器(3)の出力信号を
分周し、位相比較器(1)の他の入力端に供給する分周
器(4)と、を備え、分周器(4)は分周値が可変に設
定可能とされており、さらに、入力信号の1周期分の長
さを計数する周波数測定回路(5)と、周波数測定回路
(5)の測定結果に基づき、入力信号周波数を測定して
前記分周器の分周値を決定し前記分周器の分周値を可変
させる分周判定回路(6)と、を備える。
する。本発明は、図1を参照すると、その好ましい一実
施の形態において、入力信号(IN)を一の入力端に入
力する位相比較器(1)と、位相比較器(1)の出力電
圧を入力とする低域通過フィルタ(「ループフィルタ」
という)(2)と、このループフィルタ(2)の出力電
圧に基づき発振周波数が可変に設定される電圧制御発振
器(Voltage Controlled Oscillator;「VCO」と
もいう)(3)と、電圧制御発振器(3)の出力信号を
分周し、位相比較器(1)の他の入力端に供給する分周
器(4)と、を備え、分周器(4)は分周値が可変に設
定可能とされており、さらに、入力信号の1周期分の長
さを計数する周波数測定回路(5)と、周波数測定回路
(5)の測定結果に基づき、入力信号周波数を測定して
前記分周器の分周値を決定し前記分周器の分周値を可変
させる分周判定回路(6)と、を備える。
【0036】また本発明は、その好ましい第2の実施の
形態において、図2を参照すると、電圧制御発振器
(3)の出力の1周期分の長さを計数する周波数測定回
路(5)と、周波数測定回路(5)の測定結果に基づき
前記分周器の分周値を決定し前記分周器の分周値を可変
させる分周判定回路(6)と、を備える。
形態において、図2を参照すると、電圧制御発振器
(3)の出力の1周期分の長さを計数する周波数測定回
路(5)と、周波数測定回路(5)の測定結果に基づき
前記分周器の分周値を決定し前記分周器の分周値を可変
させる分周判定回路(6)と、を備える。
【0037】なお、上記各実施の形態において、電圧制
御発振器(3)は、ループフィルタ(2)の出力電圧を
入力して電流に変換する電圧電流変換器(31)と、電
圧電流変換器からの電流出力を制御電流として入力する
電流制御発振器(32)とを備えた構成としてもよい。
御発振器(3)は、ループフィルタ(2)の出力電圧を
入力して電流に変換する電圧電流変換器(31)と、電
圧電流変換器からの電流出力を制御電流として入力する
電流制御発振器(32)とを備えた構成としてもよい。
【0038】本発明の第3の実施の形態は、図3を参照
すると、記録ディスク等から読み出される読み出し信号
に同期したクロックを生成するPLL回路に、本発明を
適用したものであり、入力される制御電圧に応じた周波
数のクロック信号を生成出力する電圧制御発振器(11
6)と、分周値が可変に設定され、電圧制御発振器(1
16)からのクロック信号を分周する分周器(111)
と、入力信号と分周器(111)から出力されるクロッ
ク信号とを入力とし、これらの信号の位相差に対応した
電圧を出力する位相比較部(位相比較器101とチャー
ジポンプ102)と、前記入力信号と分周器(111)
からのクロック信号とを入力とし、前記入力信号の同期
パターンを前記分周器からのクロック信号で計測するこ
とで周波数誤差を検出し前記周波数誤差に応じた誤差電
圧を出力する周波数比較部(周波数比較器105とチャ
ージポンプ106)と、位相比較部(101、102)
からの出力電圧を入力とする第1の低域通過フィルタ
(103)と、周波数比較部(105、106)からの
出力電圧を入力とする第2の低域通過フィルタ(10
7)と、第1の低域通過フィルタ(103)の出力電圧
と第2の低域通過フィルタ(107)の出力電圧とを加
算する電圧加算器(115)と、を備え、電圧加算器
(115)の出力電圧が電流制御発振器(116)の制
御電流として入力され、電圧制御発振器(116)の出
力の周期を測定する周波数測定回路(117)と、周波
数測定回路(117)の測定結果に基づき、発振器(1
16)の発振周波数範囲内で、PLL回路がロックする
ように、分周器(111)の分周値を可変させる分周判
定回路(113)と、を備える。なお、上記第3の実施
の形態において、電圧制御発振器(3)は、電圧電流変
換器と、電圧電流変換器からの電流出力を制御電流とし
て入力する電流制御発振器と、を備えた構成としてもよ
い。
すると、記録ディスク等から読み出される読み出し信号
に同期したクロックを生成するPLL回路に、本発明を
適用したものであり、入力される制御電圧に応じた周波
数のクロック信号を生成出力する電圧制御発振器(11
6)と、分周値が可変に設定され、電圧制御発振器(1
16)からのクロック信号を分周する分周器(111)
と、入力信号と分周器(111)から出力されるクロッ
ク信号とを入力とし、これらの信号の位相差に対応した
電圧を出力する位相比較部(位相比較器101とチャー
ジポンプ102)と、前記入力信号と分周器(111)
からのクロック信号とを入力とし、前記入力信号の同期
パターンを前記分周器からのクロック信号で計測するこ
とで周波数誤差を検出し前記周波数誤差に応じた誤差電
圧を出力する周波数比較部(周波数比較器105とチャ
ージポンプ106)と、位相比較部(101、102)
からの出力電圧を入力とする第1の低域通過フィルタ
(103)と、周波数比較部(105、106)からの
出力電圧を入力とする第2の低域通過フィルタ(10
7)と、第1の低域通過フィルタ(103)の出力電圧
と第2の低域通過フィルタ(107)の出力電圧とを加
算する電圧加算器(115)と、を備え、電圧加算器
(115)の出力電圧が電流制御発振器(116)の制
御電流として入力され、電圧制御発振器(116)の出
力の周期を測定する周波数測定回路(117)と、周波
数測定回路(117)の測定結果に基づき、発振器(1
16)の発振周波数範囲内で、PLL回路がロックする
ように、分周器(111)の分周値を可変させる分周判
定回路(113)と、を備える。なお、上記第3の実施
の形態において、電圧制御発振器(3)は、電圧電流変
換器と、電圧電流変換器からの電流出力を制御電流とし
て入力する電流制御発振器と、を備えた構成としてもよ
い。
【0039】さらに本発明の第4の実施の形態は、図4
を参照すると、記録ディスク等から読み出される読み出
し信号に同期したクロックを生成するPLL回路に本発
明を適用したものであり、入力される制御電流に応じた
周波数のクロック信号を生成出力する電流制御発振器
(110)と、分周値が可変に設定され、電流制御発振
器(110)からのクロック信号を分周する分周器(1
11)と、入力信号と分周器(111)から出力される
クロック信号とを入力とし、これらの信号の位相差に対
応した電圧を出力する位相比較部(101、102)
と、入力信号と前記分周器(111)からのクロック信
号とを入力とし、前記入力信号の同期パターンを前記分
周器(111)からのクロック信号で計測することで周
波数誤差を検出し前記周波数誤差に応じた誤差電圧を出
力する周波数比較部(105、106)と、位相比較部
(101、102)からの出力電圧を入力とする第1の
低域通過フィルタ(103)と、周波数比較部(10
5、106)からの出力電圧を入力とする第2の低域通
過フィルタ(107)と、第1の低域通過フィルタ(1
03)の出力電圧を電流に変換する第1の電圧電流変換
回路(104)と、第2の低域通過フィルタ(107)
の出力電圧を電流に変換する第2の電圧電流変換回路
(108)と、を備え、第1の電圧電流変換回路(10
4)から出力される電流と第2の電圧電流変換回路(1
08)から出力される電流を加えた和電流が電流制御発
振器(110)に制御電流として入力される。そして、
周波数測定回路として、電流制御発振器(110)の出
力信号の周期を基準クロック生成回路(114)からの
基準クロックに基づき計数する周波数カウンタ(11
2)を備え、周波数カウンタ(112)の計測結果に基
づき、発振器(110)の発振周波数範囲内で、PLL
回路がロックするように、分周器(111)の分周値を
可変させる分周判定回路(113)を備えている。
を参照すると、記録ディスク等から読み出される読み出
し信号に同期したクロックを生成するPLL回路に本発
明を適用したものであり、入力される制御電流に応じた
周波数のクロック信号を生成出力する電流制御発振器
(110)と、分周値が可変に設定され、電流制御発振
器(110)からのクロック信号を分周する分周器(1
11)と、入力信号と分周器(111)から出力される
クロック信号とを入力とし、これらの信号の位相差に対
応した電圧を出力する位相比較部(101、102)
と、入力信号と前記分周器(111)からのクロック信
号とを入力とし、前記入力信号の同期パターンを前記分
周器(111)からのクロック信号で計測することで周
波数誤差を検出し前記周波数誤差に応じた誤差電圧を出
力する周波数比較部(105、106)と、位相比較部
(101、102)からの出力電圧を入力とする第1の
低域通過フィルタ(103)と、周波数比較部(10
5、106)からの出力電圧を入力とする第2の低域通
過フィルタ(107)と、第1の低域通過フィルタ(1
03)の出力電圧を電流に変換する第1の電圧電流変換
回路(104)と、第2の低域通過フィルタ(107)
の出力電圧を電流に変換する第2の電圧電流変換回路
(108)と、を備え、第1の電圧電流変換回路(10
4)から出力される電流と第2の電圧電流変換回路(1
08)から出力される電流を加えた和電流が電流制御発
振器(110)に制御電流として入力される。そして、
周波数測定回路として、電流制御発振器(110)の出
力信号の周期を基準クロック生成回路(114)からの
基準クロックに基づき計数する周波数カウンタ(11
2)を備え、周波数カウンタ(112)の計測結果に基
づき、発振器(110)の発振周波数範囲内で、PLL
回路がロックするように、分周器(111)の分周値を
可変させる分周判定回路(113)を備えている。
【0040】
【実施例】上記した本発明の実施の形態についてさらに
詳細に説明すべく、本発明の実施例について図面を参照
して説明する。
詳細に説明すべく、本発明の実施例について図面を参照
して説明する。
【0041】図1は、本発明の第1の実施例をなすPL
L回路の構成を示す図である。図1を参照すると、本発
明の第1の実施例のPLL回路は、入力信号(IN)を
一の入力端に入力する位相比較器1と、位相比較器1で
検出された位相差に対応する出力電圧から高周波成分を
カットする低域通過フィルタ(「ループフィルタ」とも
いう)2と、低域通過フィルタ2の出力電圧に基づき発
振周波数が可変に設定される電圧制御発振器(VCO)
3と、電圧制御発振器3の出力信号を分周して位相比較
器1の他の入力端に供給する分周器4と、を備え、分周
器4はその分周値(分周値「1」も含む)が可変に設定
可能とされており、さらに、入力信号の周期を測定する
周波数測定回路5と、周波数測定回路5の測定結果に基
づき前記分周器の分周値を可変させる分周判定回路6
と、を備え、入力信号(IN)の周波数に応じて分周器
4の分周値を可変に設定する。
L回路の構成を示す図である。図1を参照すると、本発
明の第1の実施例のPLL回路は、入力信号(IN)を
一の入力端に入力する位相比較器1と、位相比較器1で
検出された位相差に対応する出力電圧から高周波成分を
カットする低域通過フィルタ(「ループフィルタ」とも
いう)2と、低域通過フィルタ2の出力電圧に基づき発
振周波数が可変に設定される電圧制御発振器(VCO)
3と、電圧制御発振器3の出力信号を分周して位相比較
器1の他の入力端に供給する分周器4と、を備え、分周
器4はその分周値(分周値「1」も含む)が可変に設定
可能とされており、さらに、入力信号の周期を測定する
周波数測定回路5と、周波数測定回路5の測定結果に基
づき前記分周器の分周値を可変させる分周判定回路6
と、を備え、入力信号(IN)の周波数に応じて分周器
4の分周値を可変に設定する。
【0042】周波数測定回路5は、周波数測定回路5に
内蔵される不図示の分周器で、入力信号(IN)を分周
した信号について、その立ち上がりエッジから次の立ち
上がりエッジまでの期間(1周期)、または立ち下がり
エッジから次の立ち下がりエッジまでの期間(1周
期)、不図示の基準クロックをカウントすることで、1
周期に対応した基準クロックのパルスカウントを取得し
て、周波数の測定を行う。
内蔵される不図示の分周器で、入力信号(IN)を分周
した信号について、その立ち上がりエッジから次の立ち
上がりエッジまでの期間(1周期)、または立ち下がり
エッジから次の立ち下がりエッジまでの期間(1周
期)、不図示の基準クロックをカウントすることで、1
周期に対応した基準クロックのパルスカウントを取得し
て、周波数の測定を行う。
【0043】あるいは、周波数測定回路5は、入力信号
(IN)の立ち上がりエッジから次の立ち上がりエッジ
までの1周期、または立ち下がりエッジから次の立ち下
がりエッジまでの1周期の間、オンとされるスイッチを
介して定電流源からの電流でコンデンサを充電し、1周
期経過時点でのコンデンサの端子電圧を、A/D(アナ
ログ・ディジタル)変換することで、1周期の長さに対
応した計数値を求めるように構成してもよい。周波数測
定回路5の構成については後に詳述される。
(IN)の立ち上がりエッジから次の立ち上がりエッジ
までの1周期、または立ち下がりエッジから次の立ち下
がりエッジまでの1周期の間、オンとされるスイッチを
介して定電流源からの電流でコンデンサを充電し、1周
期経過時点でのコンデンサの端子電圧を、A/D(アナ
ログ・ディジタル)変換することで、1周期の長さに対
応した計数値を求めるように構成してもよい。周波数測
定回路5の構成については後に詳述される。
【0044】分周判定回路6は、測定された入力信号の
周波数に基づき、電圧制御発振器3の発振周波数範囲か
ら、ロック可能な発振周波数となる分周値を求め、分周
器4の分周値を自動設定する。
周波数に基づき、電圧制御発振器3の発振周波数範囲か
ら、ロック可能な発振周波数となる分周値を求め、分周
器4の分周値を自動設定する。
【0045】本発明の第1の実施例のPLL回路は、例
えば、入力された信号からクロックを抽出する回路等に
用いられ、入力信号(IN)の周波数レンジが、例えば
f〜8fにわたるとき、電圧制御発振器3の周波数範囲
を4f〜8fとし、分周器4の分周値を1(分周な
し)、2、4と設定することで、8fからfまでの周波
数範囲に位相同期できることになる。すなわち発振周波
数範囲をf〜8fとした電圧制御発振器は不要とされ、
発振周波数範囲を4f〜8fとした電圧制御発振器を具
備すればよいことになる。
えば、入力された信号からクロックを抽出する回路等に
用いられ、入力信号(IN)の周波数レンジが、例えば
f〜8fにわたるとき、電圧制御発振器3の周波数範囲
を4f〜8fとし、分周器4の分周値を1(分周な
し)、2、4と設定することで、8fからfまでの周波
数範囲に位相同期できることになる。すなわち発振周波
数範囲をf〜8fとした電圧制御発振器は不要とされ、
発振周波数範囲を4f〜8fとした電圧制御発振器を具
備すればよいことになる。
【0046】図2(a)は、本発明の第2の実施例の構
成を示す図である。本発明の第2の実施例は、周波数測
定回路5が、電圧制御発振器3の出力信号の周期を測定
している点が、図1に示した前記第1の実施例の構成と
相違している。
成を示す図である。本発明の第2の実施例は、周波数測
定回路5が、電圧制御発振器3の出力信号の周期を測定
している点が、図1に示した前記第1の実施例の構成と
相違している。
【0047】周波数測定回路5は、電圧制御発振器3の
出力を、周波数測定回路5に内蔵される不図示の分周器
で分周した信号の立ち上がりエッジから次の立ち上がり
エッジまでの1周期、又は立ち下がりエッジから次の立
ち下がりエッジまでの1周期の間、不図示の基準クロッ
クをカウントすることで、1周期に対応した基準クロッ
クのパルスカウントを取得して、周波数の測定を行う。
あるいは、周波数測定回路5は、入力信号の立ち上がり
エッジから次の立ち上がりエッジまでの1周期、または
立ち下がりエッジから次の立ち下がりエッジまでの1周
期分の間、オンとされるスイッチを介して定電流源から
の定電流でコンデンサを充電し、1周期経過時点でのコ
ンデンサの端子電圧を、A/D(アナログ・ディジタ
ル)変換することで、電圧制御発振器3の出力の1周期
に対応した計数値を求めるように構成してもよい。
出力を、周波数測定回路5に内蔵される不図示の分周器
で分周した信号の立ち上がりエッジから次の立ち上がり
エッジまでの1周期、又は立ち下がりエッジから次の立
ち下がりエッジまでの1周期の間、不図示の基準クロッ
クをカウントすることで、1周期に対応した基準クロッ
クのパルスカウントを取得して、周波数の測定を行う。
あるいは、周波数測定回路5は、入力信号の立ち上がり
エッジから次の立ち上がりエッジまでの1周期、または
立ち下がりエッジから次の立ち下がりエッジまでの1周
期分の間、オンとされるスイッチを介して定電流源から
の定電流でコンデンサを充電し、1周期経過時点でのコ
ンデンサの端子電圧を、A/D(アナログ・ディジタ
ル)変換することで、電圧制御発振器3の出力の1周期
に対応した計数値を求めるように構成してもよい。
【0048】分周判定回路6は、分周器4の現在の分周
値と、周波数測定回路5で測定された電圧制御発振器3
の出力の周波数とから入力信号の周波数を求め、電圧制
御発振器3の発振周波数範囲から、ロック可能な発振周
波数となる分周値を求め、分周器4の分周値を自動設定
する。
値と、周波数測定回路5で測定された電圧制御発振器3
の出力の周波数とから入力信号の周波数を求め、電圧制
御発振器3の発振周波数範囲から、ロック可能な発振周
波数となる分周値を求め、分周器4の分周値を自動設定
する。
【0049】本発明の第2の実施例においても、前記第
1の実施例と同様、電圧制御発振器3の周波数範囲を、
入力信号周波数の全範囲に対応させる必要はなく、一部
の範囲で、入力信号周波数の全範囲で位相同期可能とさ
れる。
1の実施例と同様、電圧制御発振器3の周波数範囲を、
入力信号周波数の全範囲に対応させる必要はなく、一部
の範囲で、入力信号周波数の全範囲で位相同期可能とさ
れる。
【0050】なお、前記第1、第2の実施例において、
図2(b)に示すように、電圧制御発振器(VCO)3
は、低域通過フィルタ2の出力電圧を電流に変換する電
圧電流変換器(V/I変換器)31と、電圧電流変換器
から出力される制御電流を入力とする電流制御発振器
(ICO)32で構成してもよいことは勿論である。
図2(b)に示すように、電圧制御発振器(VCO)3
は、低域通過フィルタ2の出力電圧を電流に変換する電
圧電流変換器(V/I変換器)31と、電圧電流変換器
から出力される制御電流を入力とする電流制御発振器
(ICO)32で構成してもよいことは勿論である。
【0051】次に、本発明の第3の実施例として、図1
2を参照して説明した、CD−ROM、DVD等の記録
ディスクのデータ読み取り装置に、本発明のPLL回路
を適用した例について説明する。なお、図12に示した
データ読み取り装置については、前記した説明が参照さ
れる。
2を参照して説明した、CD−ROM、DVD等の記録
ディスクのデータ読み取り装置に、本発明のPLL回路
を適用した例について説明する。なお、図12に示した
データ読み取り装置については、前記した説明が参照さ
れる。
【0052】図3は、本発明の第3の実施例の構成を示
す図である。図3を参照すると、本発明の第3の実施例
は、入力される制御電圧に応じて所定の周波数のクロッ
ク信号を生成出力する電圧制御型発振器(VCO)11
6と、電圧制御型発振器116の出力を分周する分周器
111と、入力信号(EFM信号)と、分周器111の
出力(RDCK)を入力とし、両者の位相誤差に応じた
幅を有するパルス信号に変換して出する位相比較器10
1と、位相比較器101から出力されるパルス信号を電
圧に変換して出力する第1のチャージポンプ102と、
入力信号(EFM信号)とクロック信号(RDCK)を
入力とし、前記入力信号の同期パターン(シンクパター
ン)を前記クロック信号(RDCK)で計測することに
より同期パターンの周波数誤差を検出し、周波数誤差に
応じた幅を有するパルス信号に変換して出力する周波数
比較器105と、周波数比較器105から出力されるパ
ルス信号を電圧に変換して出力する第2のチャージポン
プ106と、第1のチャージポンプ102の出力電圧を
入力とする第1の低域通過フィルタ103と、第1のチ
ャージポンプ106の出力電圧を入力とする第2の低域
通過フィルタ107と、第1の低域通過フィルタ103
の出力電圧と、第2の低域通過フィルタ107の出力電
圧とを加算する電圧加算器115と、を備え、電圧加算
器115の出力電圧が電圧制御発振器116に制御電圧
として入力され、電圧制御発振器3の発振周波数を測定
する周波数測定回路117と、周波数測定回路117の
測定結果に基づき分周器111の分周値を決定して設定
する分周判定回路113と、を備え、電流制御発振器3
の発振周波数に応じて分周値を可変に設定する。なお、
周波数比較器105については、例えば上記特願平10
−18856号(本願出願時未公開)等の記載が参照さ
れる。
す図である。図3を参照すると、本発明の第3の実施例
は、入力される制御電圧に応じて所定の周波数のクロッ
ク信号を生成出力する電圧制御型発振器(VCO)11
6と、電圧制御型発振器116の出力を分周する分周器
111と、入力信号(EFM信号)と、分周器111の
出力(RDCK)を入力とし、両者の位相誤差に応じた
幅を有するパルス信号に変換して出する位相比較器10
1と、位相比較器101から出力されるパルス信号を電
圧に変換して出力する第1のチャージポンプ102と、
入力信号(EFM信号)とクロック信号(RDCK)を
入力とし、前記入力信号の同期パターン(シンクパター
ン)を前記クロック信号(RDCK)で計測することに
より同期パターンの周波数誤差を検出し、周波数誤差に
応じた幅を有するパルス信号に変換して出力する周波数
比較器105と、周波数比較器105から出力されるパ
ルス信号を電圧に変換して出力する第2のチャージポン
プ106と、第1のチャージポンプ102の出力電圧を
入力とする第1の低域通過フィルタ103と、第1のチ
ャージポンプ106の出力電圧を入力とする第2の低域
通過フィルタ107と、第1の低域通過フィルタ103
の出力電圧と、第2の低域通過フィルタ107の出力電
圧とを加算する電圧加算器115と、を備え、電圧加算
器115の出力電圧が電圧制御発振器116に制御電圧
として入力され、電圧制御発振器3の発振周波数を測定
する周波数測定回路117と、周波数測定回路117の
測定結果に基づき分周器111の分周値を決定して設定
する分周判定回路113と、を備え、電流制御発振器3
の発振周波数に応じて分周値を可変に設定する。なお、
周波数比較器105については、例えば上記特願平10
−18856号(本願出願時未公開)等の記載が参照さ
れる。
【0053】図5は、周波数測定回路117の構成の一
例を示す図である。図5を参照すると、電圧制御発振器
(VCO)116の出力を入力とする分周器121と、
分周器121により所定の分周値(例えば分周値102
4)で分周された信号を入力し、該分周された信号の立
ち上がりエッジから次の立ち上がりエッジまでの期間、
もしくは該分周された信号の立ち下がりエッジから次の
立ち下がりエッジまでの期間、アクティブ状態の制御信
号を出力する制御信号発生回路122と、制御信号発生
回路122からの制御信号がアクティブの時に、不図示
の基準クロック発生回路から出力される例えば100M
Hzの周波数の基準クロックパルスを計数するカウンタ
123とを備え、カウンタ123における1周期計測時
点でのカウント値が、分周判定回路113に読み出され
る。カウンタ123において、電圧制御発振器116を
分周器121で分周した信号の1周期を計測した後、少
なくとも、カウント値が分周判定回路113に読み出さ
れるまでの間、制御信号発生回路122からのカウンタ
123に供給される制御信号はインアクティブとされ、
カウンタ123はカウント動作を停止する。周波数測定
回路117の出力値(カウンタ123のカウント値)が
分周判定回路113に読み出された後、カウンタ123
がリセット(ゼロクリア)され、その後、例えば、分周
器111への分周値の設定が行われた後に、周波数測定
回路117で周波数の計測を開始するように構成され
る。また装置の電源オン時等の初期化(リセットシーケ
ンス)時にも、カウンタ123はリセットされる。
例を示す図である。図5を参照すると、電圧制御発振器
(VCO)116の出力を入力とする分周器121と、
分周器121により所定の分周値(例えば分周値102
4)で分周された信号を入力し、該分周された信号の立
ち上がりエッジから次の立ち上がりエッジまでの期間、
もしくは該分周された信号の立ち下がりエッジから次の
立ち下がりエッジまでの期間、アクティブ状態の制御信
号を出力する制御信号発生回路122と、制御信号発生
回路122からの制御信号がアクティブの時に、不図示
の基準クロック発生回路から出力される例えば100M
Hzの周波数の基準クロックパルスを計数するカウンタ
123とを備え、カウンタ123における1周期計測時
点でのカウント値が、分周判定回路113に読み出され
る。カウンタ123において、電圧制御発振器116を
分周器121で分周した信号の1周期を計測した後、少
なくとも、カウント値が分周判定回路113に読み出さ
れるまでの間、制御信号発生回路122からのカウンタ
123に供給される制御信号はインアクティブとされ、
カウンタ123はカウント動作を停止する。周波数測定
回路117の出力値(カウンタ123のカウント値)が
分周判定回路113に読み出された後、カウンタ123
がリセット(ゼロクリア)され、その後、例えば、分周
器111への分周値の設定が行われた後に、周波数測定
回路117で周波数の計測を開始するように構成され
る。また装置の電源オン時等の初期化(リセットシーケ
ンス)時にも、カウンタ123はリセットされる。
【0054】図6は、周波数測定回路117の構成の別
の例を示す図である。図6を参照すると、周波数測定回
路117は、電圧制御発振回路(VCO)116の出力
又はこの出力を不図示の分周器で分周した信号を入力
し、立ち上がりエッジから次の立ち下がりエッジの間、
もしくは立ち下がりエッジから次の立ち下がりエッジま
での間だけ、アクティブ状態の制御信号を出力する制御
信号発生回路124と、制御信号発生回路124からの
制御信号がアクティブのときオンするスイッチ(SW
1)126と、電源とスイッチ116の一端との間に接
続された定電流源125と、スイッチ126の他端とグ
ランド電位間に接続されたコンデンサ127と、コンデ
ンサ127の端子電圧をアナログ入力とするA/D変換
器128と、コンデンサ127の放電用のスイッチ(S
W2)129と、を備えており、A/D変換器128の
デジタル出力信号が分周判定回路113に入力されてい
る。
の例を示す図である。図6を参照すると、周波数測定回
路117は、電圧制御発振回路(VCO)116の出力
又はこの出力を不図示の分周器で分周した信号を入力
し、立ち上がりエッジから次の立ち下がりエッジの間、
もしくは立ち下がりエッジから次の立ち下がりエッジま
での間だけ、アクティブ状態の制御信号を出力する制御
信号発生回路124と、制御信号発生回路124からの
制御信号がアクティブのときオンするスイッチ(SW
1)126と、電源とスイッチ116の一端との間に接
続された定電流源125と、スイッチ126の他端とグ
ランド電位間に接続されたコンデンサ127と、コンデ
ンサ127の端子電圧をアナログ入力とするA/D変換
器128と、コンデンサ127の放電用のスイッチ(S
W2)129と、を備えており、A/D変換器128の
デジタル出力信号が分周判定回路113に入力されてい
る。
【0055】周期測定動作時、アクティブ状態とされる
制御信号を受けて、スイッチ126がオンし(スイッチ
129はオフ状態)、定電流源125からの定電流Ic
がコンデンサ127に流れ込み、コンデンサ127の端
子電圧は上昇し、1周期経過時点で、スイッチ126が
オフし、1周期経過時点でA/D変換器128でコンデ
ンサ127の端子電圧をA/D変換する。周波数測定回
路117の出力値が分周判定回路113に読み出された
後、スイッチ129がオンしてコンデンサ127が放電
され、その後、例えば、分周器111への分周値の設定
が行われた後に、周波数測定回路117で周波数の計測
を開始するように構成される。
制御信号を受けて、スイッチ126がオンし(スイッチ
129はオフ状態)、定電流源125からの定電流Ic
がコンデンサ127に流れ込み、コンデンサ127の端
子電圧は上昇し、1周期経過時点で、スイッチ126が
オフし、1周期経過時点でA/D変換器128でコンデ
ンサ127の端子電圧をA/D変換する。周波数測定回
路117の出力値が分周判定回路113に読み出された
後、スイッチ129がオンしてコンデンサ127が放電
され、その後、例えば、分周器111への分周値の設定
が行われた後に、周波数測定回路117で周波数の計測
を開始するように構成される。
【0056】図5、図6に示した周波数測定回路は、図
1、図2に示した周波数測定回路5に適用できることは
勿論である。なお、本発明において、周波数測定回路
は、図5、図6に示した構成に限定されるものではな
く、1周期分の長さを測定する回路であれば任意の回路
構成を用いることができる。
1、図2に示した周波数測定回路5に適用できることは
勿論である。なお、本発明において、周波数測定回路
は、図5、図6に示した構成に限定されるものではな
く、1周期分の長さを測定する回路であれば任意の回路
構成を用いることができる。
【0057】分周判定回路113は、周波数測定回路1
17で1周期測定した時点で、周波数測定回路117の
出力値を読み出し、その値に基づき、分周器111の分
周値から入力信号の周波数に換算し、分周器111に設
定する分周値を決定する。簡単な例で説明すると、PL
L回路がロック状態にあるとき、分周値が「1」の時、
電圧制御発振器116の出力周波数が元の値の2倍とな
った場合、周波数測定回路117の出力値は1/2とな
り、分周器111の分周値を「2」、すなわち電圧制御
発振器116の出力信号を分周器111で1/2したも
のをデータ読み出しクロック(RDCK)として出力す
るように制御する。
17で1周期測定した時点で、周波数測定回路117の
出力値を読み出し、その値に基づき、分周器111の分
周値から入力信号の周波数に換算し、分周器111に設
定する分周値を決定する。簡単な例で説明すると、PL
L回路がロック状態にあるとき、分周値が「1」の時、
電圧制御発振器116の出力周波数が元の値の2倍とな
った場合、周波数測定回路117の出力値は1/2とな
り、分周器111の分周値を「2」、すなわち電圧制御
発振器116の出力信号を分周器111で1/2したも
のをデータ読み出しクロック(RDCK)として出力す
るように制御する。
【0058】分周判定回路113では、周波数測定回路
117の出力値(ディジタル出力信号)と、現在の分周
器の分周値から入力周波数を算出し、電圧制御発振器1
16の発振周波数範囲から、ロック可能な発振周波数と
なる分周値を求め、分周器111の分周値を設定する。
分周判定回路113は、周波数測定回路117の出力値
と分周器111の現在の分周値を記憶するレジスタの内
容から入力信号周波数を求める演算回路と、入力信号周
波数に応じて分周器111に設定するために分周値選択
信号を出力するルックアップテーブルを備えて構成され
る。
117の出力値(ディジタル出力信号)と、現在の分周
器の分周値から入力周波数を算出し、電圧制御発振器1
16の発振周波数範囲から、ロック可能な発振周波数と
なる分周値を求め、分周器111の分周値を設定する。
分周判定回路113は、周波数測定回路117の出力値
と分周器111の現在の分周値を記憶するレジスタの内
容から入力信号周波数を求める演算回路と、入力信号周
波数に応じて分周器111に設定するために分周値選択
信号を出力するルックアップテーブルを備えて構成され
る。
【0059】分周判定回路113は、分周器111に設
定する分周値が前回の値と同じであれば、再設定せず、
そのまま前回の状態を保持するように構成してもよい。
定する分周値が前回の値と同じであれば、再設定せず、
そのまま前回の状態を保持するように構成してもよい。
【0060】次に、本発明の第3の実施例の同期制御の
動作について説明する。
動作について説明する。
【0061】EFM信号(もしくはEFMplus信
号)とデータ読み出し用クロック(RDCK)を入力と
する位相比較器101からの位相比較結果出力を第1の
チャージポンプ102で電圧出力し、第1のローパスフ
ィルタ103で高調波成分をカットしその出力である位
相同期系の出力電圧と、EFM信号とデータ読み出し用
クロック(RDCK)を入力とする周波数比較器104
の出力を受ける第2のチャージポンプ106の出力電圧
を第2のローパスフィルタ107に入力し、第2のロー
パスフィルタ107の出力電圧である周波数同期系の出
力電圧とを、電圧加算器115で加算したものを制御電
圧として電圧制御発振器116に入力し、その出力を分
周器111に入力し分周器111の出力をデータ読み出
し用クロック(RDCK)として位相比較器101、周
波数比較器105に入力している。
号)とデータ読み出し用クロック(RDCK)を入力と
する位相比較器101からの位相比較結果出力を第1の
チャージポンプ102で電圧出力し、第1のローパスフ
ィルタ103で高調波成分をカットしその出力である位
相同期系の出力電圧と、EFM信号とデータ読み出し用
クロック(RDCK)を入力とする周波数比較器104
の出力を受ける第2のチャージポンプ106の出力電圧
を第2のローパスフィルタ107に入力し、第2のロー
パスフィルタ107の出力電圧である周波数同期系の出
力電圧とを、電圧加算器115で加算したものを制御電
圧として電圧制御発振器116に入力し、その出力を分
周器111に入力し分周器111の出力をデータ読み出
し用クロック(RDCK)として位相比較器101、周
波数比較器105に入力している。
【0062】動作開始時は、位相比較器101、第1の
チャージポンプ102、第1のローパスフィルタ103
はスタンバイ状態とされており、周波数比較器105、
第2のチャージポンプ106、第2のローパスフィルタ
107、VCO116、分周器111のループで周波数
が同期するように動作する(周波数同期)。この際、分
周器111の分周値は、CPU(図12参照)で実行さ
れるソフトウェアによりデータレート(1倍速、2倍速
等)のクロックスピードに応じた所定値に設定される。
チャージポンプ102、第1のローパスフィルタ103
はスタンバイ状態とされており、周波数比較器105、
第2のチャージポンプ106、第2のローパスフィルタ
107、VCO116、分周器111のループで周波数
が同期するように動作する(周波数同期)。この際、分
周器111の分周値は、CPU(図12参照)で実行さ
れるソフトウェアによりデータレート(1倍速、2倍速
等)のクロックスピードに応じた所定値に設定される。
【0063】周波数が同期した時点で、第2のローパス
フィルタ107の出力電圧は一定値に固定されており、
位相比較器101、第1のチャージポンプ102、第1
のローパスフィルタ103、VCO116、分周器11
1のループで位相が同期するようにPLL動作する(位
相同期)。この際、分周器111の分周値は、周波数同
期時の値に設定されており、この状態で、記録ディスク
から読み出されるデータ読み出し用のクロックの速度が
変わった場合には、周波数測定回路117がこれを検出
し、分周判定回路113では、周波数測定回路117の
出力値に基づき、電圧制御発振器116の発振周波数の
範囲内で、位相同期するように、分周値を設定する。
フィルタ107の出力電圧は一定値に固定されており、
位相比較器101、第1のチャージポンプ102、第1
のローパスフィルタ103、VCO116、分周器11
1のループで位相が同期するようにPLL動作する(位
相同期)。この際、分周器111の分周値は、周波数同
期時の値に設定されており、この状態で、記録ディスク
から読み出されるデータ読み出し用のクロックの速度が
変わった場合には、周波数測定回路117がこれを検出
し、分周判定回路113では、周波数測定回路117の
出力値に基づき、電圧制御発振器116の発振周波数の
範囲内で、位相同期するように、分周値を設定する。
【0064】次に、本発明の第4の実施例について説明
する。本発明の第4の実施例も、前記第3の実施例と同
様、図12を参照して説明した、CD−ROM、DVD
等の記録ディスクのデータ読み取り装置に、本発明のP
LL回路を適用した例について説明する。図4は、本発
明の第4の実施例の構成を示す図である。図4を参照す
ると、本発明の第4の実施例は、図3に示した前記第3
の実施例の周波数測定回路117を、基準クロック発生
回路114と周波数カウンタ112で構成し、電圧制御
発振器116を、制御電流で発振周波数が可変される電
流制御発振器110で構成したものである。
する。本発明の第4の実施例も、前記第3の実施例と同
様、図12を参照して説明した、CD−ROM、DVD
等の記録ディスクのデータ読み取り装置に、本発明のP
LL回路を適用した例について説明する。図4は、本発
明の第4の実施例の構成を示す図である。図4を参照す
ると、本発明の第4の実施例は、図3に示した前記第3
の実施例の周波数測定回路117を、基準クロック発生
回路114と周波数カウンタ112で構成し、電圧制御
発振器116を、制御電流で発振周波数が可変される電
流制御発振器110で構成したものである。
【0065】より詳細には、図4を参照すると、本発明
の第4の実施例のPLL回路は、入力された制御電流に
応じて所定の周波数の信号を出力する電流制御発振器
(current controlled oscillator)110と、電流
制御発振器110から出力された信号の周波数を1/N
に分周してデータ読み取りクロック(RDCK)として
出力する分周器111と、記録ディスクから読み取られ
たデータ信号内の同期検出パターン(シンクパターン)
と分周器111から出力されたデータ読み取りクロック
(RDCLK)の位相を比較し、両者の位相誤差に応じ
た電圧を出力する幅を有するパルス信号に変換して出す
る位相比較器101と、位相比較器101から出力され
るパルス信号を電圧に変換して出力する第1のチャージ
ポンプ102と、第1のチャージポンプ102から出力
された電圧値のノイズを遮断する第1のローパスフィル
タ103と、第1のローパスフィルタ104の出力電圧
を電流値に変換する第1の電圧電流変換器104と、記
録ディスクから読み取られたデータ信号内の同期検出パ
ターンと分周器111から出力されたデータ読み取りク
ロックで計数し、周波数誤差に応じた幅を有するパルス
信号に変換して出力する周波数比較器105と、周波数
比較器105から出力されるパルス信号を電圧に変換し
て出力する第2のチャージポンプ106と、第2のチャ
ージポンプ106から出力された電圧値のノイズを遮断
する第2のローパスフィルタ107と、第2のローパス
フィルタ107の出力電圧を電流値に変換する第2の電
圧電流変換器108と、を備え、第1、第2の電圧電流
変換器104、108の出力電流を加算する加算器10
9と、を備え、加算器109で加算された電流が制御電
流として電流制御発振器110に入力され、電圧制御発
振器3の出力信号の周期を測定することで周波数を測定
する周波数カウンタ112と、周波数カウンタ112の
測定結果に基づき分周器111の分周値を可変させる分
周判定回路113と、を備え、電流制御発振器110の
発振周波数に応じて、分周値を可変に設定する。
の第4の実施例のPLL回路は、入力された制御電流に
応じて所定の周波数の信号を出力する電流制御発振器
(current controlled oscillator)110と、電流
制御発振器110から出力された信号の周波数を1/N
に分周してデータ読み取りクロック(RDCK)として
出力する分周器111と、記録ディスクから読み取られ
たデータ信号内の同期検出パターン(シンクパターン)
と分周器111から出力されたデータ読み取りクロック
(RDCLK)の位相を比較し、両者の位相誤差に応じ
た電圧を出力する幅を有するパルス信号に変換して出す
る位相比較器101と、位相比較器101から出力され
るパルス信号を電圧に変換して出力する第1のチャージ
ポンプ102と、第1のチャージポンプ102から出力
された電圧値のノイズを遮断する第1のローパスフィル
タ103と、第1のローパスフィルタ104の出力電圧
を電流値に変換する第1の電圧電流変換器104と、記
録ディスクから読み取られたデータ信号内の同期検出パ
ターンと分周器111から出力されたデータ読み取りク
ロックで計数し、周波数誤差に応じた幅を有するパルス
信号に変換して出力する周波数比較器105と、周波数
比較器105から出力されるパルス信号を電圧に変換し
て出力する第2のチャージポンプ106と、第2のチャ
ージポンプ106から出力された電圧値のノイズを遮断
する第2のローパスフィルタ107と、第2のローパス
フィルタ107の出力電圧を電流値に変換する第2の電
圧電流変換器108と、を備え、第1、第2の電圧電流
変換器104、108の出力電流を加算する加算器10
9と、を備え、加算器109で加算された電流が制御電
流として電流制御発振器110に入力され、電圧制御発
振器3の出力信号の周期を測定することで周波数を測定
する周波数カウンタ112と、周波数カウンタ112の
測定結果に基づき分周器111の分周値を可変させる分
周判定回路113と、を備え、電流制御発振器110の
発振周波数に応じて、分周値を可変に設定する。
【0066】周波数カウンタ112は、水晶発振子を用
いた基準クロック発生器114より出力される例えば1
00MHzの基準クロックをカウントすることで、電流
制御発振器110の出力の周波数を測定する。
いた基準クロック発生器114より出力される例えば1
00MHzの基準クロックをカウントすることで、電流
制御発振器110の出力の周波数を測定する。
【0067】周波数カウンタ112は、図5に示したよ
うな構成とされており、カウンタ123に入力される制
御信号(カウントイネーブル信号)がアクティブのと
き、電流制御発振器110の出力を分周器121で例え
ば1024分周した信号の立ち上がりエッジから次の立
ち上がりエッジまでの期間、基準クロック発生器114
より入力される基準クロックのパルス数をカウントし、
そのカウント値が、分周判定回路113に読み出され
る。周波数カウンタ112を構成するカウンタ123に
おいて、電流制御発振器110の出力を分周器121で
1024分周した信号の1周期分を計測後、少なくと
も、カウント値が分周判定回路113に読み出されるま
で、制御信号(カウントイネーブル信号)はインアクテ
ィブ状態とされる。
うな構成とされており、カウンタ123に入力される制
御信号(カウントイネーブル信号)がアクティブのと
き、電流制御発振器110の出力を分周器121で例え
ば1024分周した信号の立ち上がりエッジから次の立
ち上がりエッジまでの期間、基準クロック発生器114
より入力される基準クロックのパルス数をカウントし、
そのカウント値が、分周判定回路113に読み出され
る。周波数カウンタ112を構成するカウンタ123に
おいて、電流制御発振器110の出力を分周器121で
1024分周した信号の1周期分を計測後、少なくと
も、カウント値が分周判定回路113に読み出されるま
で、制御信号(カウントイネーブル信号)はインアクテ
ィブ状態とされる。
【0068】分周判定回路113は、周波数カウンタ1
12において電流制御発振器110の出力の1周期の測
定が完了した時点で、周波数カウンタ112を構成する
カウンタ123のカウント値を読み出し、そのカウント
値を、分周器111の分周値から入力信号の周波数に換
算する。
12において電流制御発振器110の出力の1周期の測
定が完了した時点で、周波数カウンタ112を構成する
カウンタ123のカウント値を読み出し、そのカウント
値を、分周器111の分周値から入力信号の周波数に換
算する。
【0069】周波数カウンタ112は、分周判定回路1
13に、周波数カウンタ112を構成するカウンタ12
3のカウント値が読み出された後、カウント値をリセッ
ト(ゼロクリア)し、再び、周波数の計測を開始するよ
うに構成してもよい。
13に、周波数カウンタ112を構成するカウンタ12
3のカウント値が読み出された後、カウント値をリセッ
ト(ゼロクリア)し、再び、周波数の計測を開始するよ
うに構成してもよい。
【0070】分周判定回路113では、周波数カウンタ
112から読み出したカウント値と、現在の分周器の分
周値から入力周波数を算出し、電流制御発振器110の
発振周波数範囲から、ロック可能な発振周波数となる分
周値を求め、分周器111の分周値を設定する。分周判
定回路113は、カウント値と分周器111の現在の分
周値を記憶するレジスタの内容から入力信号周波数を求
める演算回路と、入力信号周波数に応じて分周器111
に設定するために分周値選択信号を出力するルックアッ
プテーブルを備えて構成される。
112から読み出したカウント値と、現在の分周器の分
周値から入力周波数を算出し、電流制御発振器110の
発振周波数範囲から、ロック可能な発振周波数となる分
周値を求め、分周器111の分周値を設定する。分周判
定回路113は、カウント値と分周器111の現在の分
周値を記憶するレジスタの内容から入力信号周波数を求
める演算回路と、入力信号周波数に応じて分周器111
に設定するために分周値選択信号を出力するルックアッ
プテーブルを備えて構成される。
【0071】分周判定回路113は、分周器111に設
定する分周値が前回の値と同じであれば、再設定せず、
そのまま前回の状態を保持するように構成してもよい。
定する分周値が前回の値と同じであれば、再設定せず、
そのまま前回の状態を保持するように構成してもよい。
【0072】本発明の第4の実施例の動作について説明
する。本発明の第4の実施例においても、前記第3の実
施例と同様、動作開始時は、位相比較器101、第1の
チャージポンプ102、第1のローパスフィルタ10
3、第1の電圧電流変換器104はスタンバイ状態とさ
れており、周波数比較器105、第2のチャージポンプ
106、第2のローパスフィルタ107、第1の電圧電
流変換器108、ICO110、分周器111のループ
で周波数が同期するように動作する(周波数同期)。こ
の際、分周器111の分周値は、CPU411(図13
参照)で実行されるソフトウェアによりデータレート
(1倍速、2倍速等)のクロックスピードに応じた所定
値に設定される。
する。本発明の第4の実施例においても、前記第3の実
施例と同様、動作開始時は、位相比較器101、第1の
チャージポンプ102、第1のローパスフィルタ10
3、第1の電圧電流変換器104はスタンバイ状態とさ
れており、周波数比較器105、第2のチャージポンプ
106、第2のローパスフィルタ107、第1の電圧電
流変換器108、ICO110、分周器111のループ
で周波数が同期するように動作する(周波数同期)。こ
の際、分周器111の分周値は、CPU411(図13
参照)で実行されるソフトウェアによりデータレート
(1倍速、2倍速等)のクロックスピードに応じた所定
値に設定される。
【0073】周波数が同期した時点で、第2の電圧電流
変換器108の出力電流は固定された状態とされ、合成
器109を介して制御電流のオフセット電流として供給
され、位相比較器101、第1のチャージポンプ10
2、第1のローパスフィルタ103、第1の電圧電流変
換器104、VCO116、分周器111のループで位
相が同期するようにPLL動作する(位相同期)。この
際、分周器111の分周比は、周波数同期時の値に設定
されており、この状態で、記録ディスクから読み出され
るデータ読み出し用のクロックの速度が変わった場合に
は、周波数カウンタ112がこれを検出し、分周判定回
路113では、周波数カウンタ112のカウント値に基
づき、電圧制御発振器116の発振周波数の範囲内で、
位相同期するように、分周値を設定する。
変換器108の出力電流は固定された状態とされ、合成
器109を介して制御電流のオフセット電流として供給
され、位相比較器101、第1のチャージポンプ10
2、第1のローパスフィルタ103、第1の電圧電流変
換器104、VCO116、分周器111のループで位
相が同期するようにPLL動作する(位相同期)。この
際、分周器111の分周比は、周波数同期時の値に設定
されており、この状態で、記録ディスクから読み出され
るデータ読み出し用のクロックの速度が変わった場合に
は、周波数カウンタ112がこれを検出し、分周判定回
路113では、周波数カウンタ112のカウント値に基
づき、電圧制御発振器116の発振周波数の範囲内で、
位相同期するように、分周値を設定する。
【0074】図7は、図1乃至図4に示した本発明の上
記各実施例に適用される分周器4、111の構成の一例
を示す図である。図7に示すように、この分周器は、分
周値が1(分周しない)、2、4、8、16と可変に設
定可能とされており、4段のフリップフロップ201〜
204と、分周判定回路203から出力される分周値選
択信号を入力して保持するレジスタ205と、セレクタ
206とを備えて構成されている。セレクタ206は、
電流制御発振器111の出力と、初段から最終段のフリ
ップフロップ201〜204の出力を入力とし、レジス
タ205の出力を選択信号として選択された分周値に応
じたものを選択する。フリップフロップ201は、反転
出力端子Q ̄をデータ入力端子Dに帰還入力し、クロッ
ク入力端子(CK)に、電流制御発振器の出力(又は電
圧制御発振器の出力あるいは入力信号)を入力し、後段
の各フリップフロップ202〜204は、反転出力端子
Q ̄をデータ入力端子Dに帰還入力し、クロック入力端
子(CK)には、前段のフリップフロップの出力端子Q
が接続されている。
記各実施例に適用される分周器4、111の構成の一例
を示す図である。図7に示すように、この分周器は、分
周値が1(分周しない)、2、4、8、16と可変に設
定可能とされており、4段のフリップフロップ201〜
204と、分周判定回路203から出力される分周値選
択信号を入力して保持するレジスタ205と、セレクタ
206とを備えて構成されている。セレクタ206は、
電流制御発振器111の出力と、初段から最終段のフリ
ップフロップ201〜204の出力を入力とし、レジス
タ205の出力を選択信号として選択された分周値に応
じたものを選択する。フリップフロップ201は、反転
出力端子Q ̄をデータ入力端子Dに帰還入力し、クロッ
ク入力端子(CK)に、電流制御発振器の出力(又は電
圧制御発振器の出力あるいは入力信号)を入力し、後段
の各フリップフロップ202〜204は、反転出力端子
Q ̄をデータ入力端子Dに帰還入力し、クロック入力端
子(CK)には、前段のフリップフロップの出力端子Q
が接続されている。
【0075】図8は、本発明の第4の実施例に適用され
る電圧電流変換回路104、108、及び図2(b)に
示した電圧電流変換回路31の構成の一例を示す図であ
る。図8を参照すると、この電流電圧変換回路は、ソー
スが共通接続されて基準電流を供給する定電流源I0に
接続され、ループフィルタ(LPF)の出力電圧(Vi
n)と基準電圧(Vref)とをゲートにそれぞれ入力とす
るPチャネルMOSトランジスタPM1、PM2と、を
備え、PチャネルMOSトランジスタPM1のドレイン
はグランド電位に接続され、PチャネルMOSトランジ
スタPM2のドレインは、ソースがグランド電位に接続
され、ドレインとゲートが接続されたNチャネルMOS
トランジスタNM1のドレインに接続されており、ゲー
トがNチャネルMOSトランジスタNM1のゲートに共
通接続され、ソースがグランド電位に接続されたNチャ
ネルMOSトランジスタNM2のドレインから電流が出
力され、NチャネルMOSトランジスタNM1、NM2
は、カレントミラー回路を構成している。電圧(Vin)
と基準電圧(Vref)の差電圧に対応したドレイン電流
がPチャネルMOSトランジスタPM2から出力されて
カレントミラー回路の入力端に入力され、ミラー電流
が、カレントミラー回路の出力端をなすNチャネルMO
SトランジスタNM2のドレインから、電流制御発振器
に対する制御電流Ioutとして出力される。
る電圧電流変換回路104、108、及び図2(b)に
示した電圧電流変換回路31の構成の一例を示す図であ
る。図8を参照すると、この電流電圧変換回路は、ソー
スが共通接続されて基準電流を供給する定電流源I0に
接続され、ループフィルタ(LPF)の出力電圧(Vi
n)と基準電圧(Vref)とをゲートにそれぞれ入力とす
るPチャネルMOSトランジスタPM1、PM2と、を
備え、PチャネルMOSトランジスタPM1のドレイン
はグランド電位に接続され、PチャネルMOSトランジ
スタPM2のドレインは、ソースがグランド電位に接続
され、ドレインとゲートが接続されたNチャネルMOS
トランジスタNM1のドレインに接続されており、ゲー
トがNチャネルMOSトランジスタNM1のゲートに共
通接続され、ソースがグランド電位に接続されたNチャ
ネルMOSトランジスタNM2のドレインから電流が出
力され、NチャネルMOSトランジスタNM1、NM2
は、カレントミラー回路を構成している。電圧(Vin)
と基準電圧(Vref)の差電圧に対応したドレイン電流
がPチャネルMOSトランジスタPM2から出力されて
カレントミラー回路の入力端に入力され、ミラー電流
が、カレントミラー回路の出力端をなすNチャネルMO
SトランジスタNM2のドレインから、電流制御発振器
に対する制御電流Ioutとして出力される。
【0076】電流加算回路109は、第1、第2の電圧
電流回路104、108の出力(図6のカレントミラー
出力)を接続することで構成してもよい。
電流回路104、108の出力(図6のカレントミラー
出力)を接続することで構成してもよい。
【0077】図9は、電流制御発振回路の構成を示す図
であり、図4に示した電流制御発振回路110、及び図
2(b)の電流制御発振回路32に適用される回路構成
の一例を示したものである。図9(a)を参照すると、
ソースが電源(高電位電源VDD)に接続されており、
ゲートとドレインとが互いに接続されて、制御電流入力
端に接続されているPチャネルMOSトランジスタPM
10と、出力端を入力端に帰還入力した奇数段(図では
3段)のインバータ301、302、303よりなるリ
ングオシレータと、リングオシレータの最終段のインバ
ータ303の差動電圧出力を受けて出力信号(ICO出
力)を出力する電圧比較器304と、を備えて構成され
ている。
であり、図4に示した電流制御発振回路110、及び図
2(b)の電流制御発振回路32に適用される回路構成
の一例を示したものである。図9(a)を参照すると、
ソースが電源(高電位電源VDD)に接続されており、
ゲートとドレインとが互いに接続されて、制御電流入力
端に接続されているPチャネルMOSトランジスタPM
10と、出力端を入力端に帰還入力した奇数段(図では
3段)のインバータ301、302、303よりなるリ
ングオシレータと、リングオシレータの最終段のインバ
ータ303の差動電圧出力を受けて出力信号(ICO出
力)を出力する電圧比較器304と、を備えて構成され
ている。
【0078】図9(b)は、リングオシレータを構成す
るインバータの回路構成の一例を示す図である。図9
(b)を参照すると、各インバータは、ソースが電源に
接続され、ゲートがG端子に接続され定電流源として作
用するPチャネルMOSトランジスタPM11と、ソー
スが共通接続されてPチャネルMOSトランジスタPM
11のドレインに接続され、ゲートが差動入力端子I
1、I2に接続され、ドレインが負荷抵抗R1、R2を
介してGND電位に接続されるとともに差動出力端子O
1、O2に接続されてなるPチャネルMOSトランジス
タPM12、PM13と、を備えて構成される差動増幅
回路よりなる。
るインバータの回路構成の一例を示す図である。図9
(b)を参照すると、各インバータは、ソースが電源に
接続され、ゲートがG端子に接続され定電流源として作
用するPチャネルMOSトランジスタPM11と、ソー
スが共通接続されてPチャネルMOSトランジスタPM
11のドレインに接続され、ゲートが差動入力端子I
1、I2に接続され、ドレインが負荷抵抗R1、R2を
介してGND電位に接続されるとともに差動出力端子O
1、O2に接続されてなるPチャネルMOSトランジス
タPM12、PM13と、を備えて構成される差動増幅
回路よりなる。
【0079】インバータのG端子はPチャネルMOSト
ランジスタPM10のゲートに共通接続される。すなわ
ち、入力制御電流をPチャネルMOSトランジスタPM
10で電圧に変換し、該電圧に基づきインバータ301
〜303の差動増幅回路の定電流源の電流値を可変させ
ることで、インバータ1段あたりの遅延時間を可変さ
せ、発振周波数を可変させ、インバータ303からの差
動出力を差動入力する電圧比較器304が発振出力を出
力する。
ランジスタPM10のゲートに共通接続される。すなわ
ち、入力制御電流をPチャネルMOSトランジスタPM
10で電圧に変換し、該電圧に基づきインバータ301
〜303の差動増幅回路の定電流源の電流値を可変させ
ることで、インバータ1段あたりの遅延時間を可変さ
せ、発振周波数を可変させ、インバータ303からの差
動出力を差動入力する電圧比較器304が発振出力を出
力する。
【0080】なお、図8に示した電流電圧変換回路の差
動トランジスタ対PM1、PM2をNチャネルMOSト
ランジスタ、カレントミラー回路NM1、NM2をPチ
ャネルMOSトランジスタで構成し、PチャネルMOS
トランジスタで構成したカレントミラー回路からの出力
電流を電流制御発振器に制御電流として入力するように
してもよい。また図9(b)のインバータ回路を構成す
る差動増幅回路をNチャネルMOSトランジスタで構成
するようにしてもよい。
動トランジスタ対PM1、PM2をNチャネルMOSト
ランジスタ、カレントミラー回路NM1、NM2をPチ
ャネルMOSトランジスタで構成し、PチャネルMOS
トランジスタで構成したカレントミラー回路からの出力
電流を電流制御発振器に制御電流として入力するように
してもよい。また図9(b)のインバータ回路を構成す
る差動増幅回路をNチャネルMOSトランジスタで構成
するようにしてもよい。
【0081】図10(a)は、8倍速CAVの場合、内
周と外周の線速度、データクロック(RDCK)と、分
周比と、電流制御発振器の発振周波数の関係を示した図
である。線速度は内周では3.2倍速、外周では8倍速
となり、内周では83.712MHz、外周では20
9.28MHzとなる。
周と外周の線速度、データクロック(RDCK)と、分
周比と、電流制御発振器の発振周波数の関係を示した図
である。線速度は内周では3.2倍速、外周では8倍速
となり、内周では83.712MHz、外周では20
9.28MHzとなる。
【0082】すなわち図10(a)を参照すると、上記
実施例では、内周では、電流制御発振回路の発振周波数
を167.42MHzとして分周器の分周値を「2」と
し、外周では電流制御発振回路の発振周波数を209.
28MHzとして分周値を「1」としている。
実施例では、内周では、電流制御発振回路の発振周波数
を167.42MHzとして分周器の分周値を「2」と
し、外周では電流制御発振回路の発振周波数を209.
28MHzとして分周値を「1」としている。
【0083】一方、従来の技術として説明したPLL回
路(図11参照)において、分周器111が分周値
「1」に固定されている場合、正しくロック動作するに
は、電流制御発振器は、その発振周波数を、内周では8
3.712MHz、外周では209.28MHzとする
ことが必要とされており、電流制御発振器は、83.7
12〜209.28MHzの発振周波数範囲であること
が必要とされている。これに対して、本発明の上記各実
施例においては、上記したように、内周では分周器11
1の分周値「2」、外周では分周値「1」と自動設定さ
れ、電流制御発振器110の発振周波数範囲は、16
7.42〜209.28MHzの範囲でよいことにな
る。
路(図11参照)において、分周器111が分周値
「1」に固定されている場合、正しくロック動作するに
は、電流制御発振器は、その発振周波数を、内周では8
3.712MHz、外周では209.28MHzとする
ことが必要とされており、電流制御発振器は、83.7
12〜209.28MHzの発振周波数範囲であること
が必要とされている。これに対して、本発明の上記各実
施例においては、上記したように、内周では分周器11
1の分周値「2」、外周では分周値「1」と自動設定さ
れ、電流制御発振器110の発振周波数範囲は、16
7.42〜209.28MHzの範囲でよいことにな
る。
【0084】図10(b)は、DVDのデータ読み取り
クロック(RDCK)について、倍速値(16倍速ま
で)と、外周、内周の線速度、分周値、電流制御発振器
の外周、内周の発振周波数の関係の一例を一覧形式で示
したものである。
クロック(RDCK)について、倍速値(16倍速ま
で)と、外周、内周の線速度、分周値、電流制御発振器
の外周、内周の発振周波数の関係の一例を一覧形式で示
したものである。
【0085】なお、上記した第4、第3の実施例のPL
L回路の変形として、分周判定回路113からの分周値
情報、あるいは周波数測定回路117(周波数カウンタ
112)からの出力値に基づき、第1のローパスフィル
タ103の遮断周波数fcを可変に設定することで、フ
ィルタ構成を、入力信号周波数に応じた最適値に自動で
設定する構成としてもよい。例えば、図3又は図4に示
した第1のローパスフィルタ103において、その遮断
周波数fcの値を規定する容量素子として、信号線とグ
ランド電位との間に、スイッチと容量からなる直列回路
を複数個並列に接続し、分周判定回路113からの分周
値選択情報に基づき、オンするスイッチを選択すること
で、時定数を可変させ、これにより、第1のローパスフ
ィルタ103の遮断周波数fcが入力信号周波数に応じ
て可変に設定される。
L回路の変形として、分周判定回路113からの分周値
情報、あるいは周波数測定回路117(周波数カウンタ
112)からの出力値に基づき、第1のローパスフィル
タ103の遮断周波数fcを可変に設定することで、フ
ィルタ構成を、入力信号周波数に応じた最適値に自動で
設定する構成としてもよい。例えば、図3又は図4に示
した第1のローパスフィルタ103において、その遮断
周波数fcの値を規定する容量素子として、信号線とグ
ランド電位との間に、スイッチと容量からなる直列回路
を複数個並列に接続し、分周判定回路113からの分周
値選択情報に基づき、オンするスイッチを選択すること
で、時定数を可変させ、これにより、第1のローパスフ
ィルタ103の遮断周波数fcが入力信号周波数に応じ
て可変に設定される。
【0086】次に、本発明の第5の実施例について説明
する。本発明の第5の実施例は、図12に示したデータ
読み取り装置のPLL回路408として、前記した本発
明の第3又は第4の実施例のPLL回路を備え、分周判
定回路113からの分周値情報、あるいは周波数測定回
路117(周波数カウンタ112)からの出力値に基づ
き、CPU411(図12参照)により、フィルタ回路
406(図12参照)の特性(例えば遮断周波数fc)
の設定を可変させる。またフィルタ回路406の特性と
ともに、PLL回路の第1のローパスフィルタ103の
遮断周波数fcを、入力信号の周波数に基づき最適値に
自動で設定するようにしてもよい。本発明の第5の実施
例によれば、入力信号周波数に適したシステム構成に自
動設定することができる。
する。本発明の第5の実施例は、図12に示したデータ
読み取り装置のPLL回路408として、前記した本発
明の第3又は第4の実施例のPLL回路を備え、分周判
定回路113からの分周値情報、あるいは周波数測定回
路117(周波数カウンタ112)からの出力値に基づ
き、CPU411(図12参照)により、フィルタ回路
406(図12参照)の特性(例えば遮断周波数fc)
の設定を可変させる。またフィルタ回路406の特性と
ともに、PLL回路の第1のローパスフィルタ103の
遮断周波数fcを、入力信号の周波数に基づき最適値に
自動で設定するようにしてもよい。本発明の第5の実施
例によれば、入力信号周波数に適したシステム構成に自
動設定することができる。
【0087】
【発明の効果】以上説明したように、本発明によれば、
下記記載の効果を奏する。
下記記載の効果を奏する。
【0088】本発明の第1の効果は、ソフトウェアによ
らずに、PLL回路側で自律的に入力信号周波数に応じ
て最適な分周値を自動設定することができ、ソフトウェ
アの負担を軽減するとともに、同期に要する時間を高速
化することができる、ということである。その理由は、
PLL回路において、入力信号周波数に応じて分周器の
分周値を可変に設定する手段を備えたためである。
らずに、PLL回路側で自律的に入力信号周波数に応じ
て最適な分周値を自動設定することができ、ソフトウェ
アの負担を軽減するとともに、同期に要する時間を高速
化することができる、ということである。その理由は、
PLL回路において、入力信号周波数に応じて分周器の
分周値を可変に設定する手段を備えたためである。
【0089】本発明の第2の効果は、発振器の発振周波
数範囲を狭く設定することができるため、発振器の設計
を容易化するとともに、引き込み時間の短縮に貢献す
る、ということである。
数範囲を狭く設定することができるため、発振器の設計
を容易化するとともに、引き込み時間の短縮に貢献す
る、ということである。
【0090】本発明の第3の効果は、周波数測定回路で
の測定結果に基づき、PLL回路のフィルタ定数を自動
設定することで、入力信号周波数に適した構成に自動設
定することができる、ということである。
の測定結果に基づき、PLL回路のフィルタ定数を自動
設定することで、入力信号周波数に適した構成に自動設
定することができる、ということである。
【図1】本発明の第1の実施例の構成を示す図である。
【図2】(a)は本発明の第2の実施例の構成を示す
図、(b)は電圧制御発振器(VCO)の構成を示す図
である。
図、(b)は電圧制御発振器(VCO)の構成を示す図
である。
【図3】本発明の第3の実施例の構成を示す図である。
【図4】本発明の第4の実施例の構成を示す図である。
【図5】本発明の各実施例に用いられる周波数測定回路
の構成の一例を示す図である。
の構成の一例を示す図である。
【図6】本発明の各実施例に用いられる周波数測定回路
の構成の他の例を示す図である。
の構成の他の例を示す図である。
【図7】本発明の各実施例に用いられる分周器の構成の
一例を示す図である。
一例を示す図である。
【図8】本発明の各実施例に用いられる電圧電流変換器
の構成の一例を示す図である。
の構成の一例を示す図である。
【図9】(a)は本発明の各実施例に用いられる電流制
御発振器の構成の一例を示す図、(b)はリングオシレ
ータのインバータの構成の一例を示す図である。
御発振器の構成の一例を示す図、(b)はリングオシレ
ータのインバータの構成の一例を示す図である。
【図10】本発明の一実施例の動作を説明するための図
である。
である。
【図11】従来のPLL回路の構成を示す図である。
【図12】従来のデータ読み取り装置(再生装置)の構
成の一例を示す図である。
成の一例を示す図である。
【図13】EMF、EMFplus符号を説明するため
の図である。
の図である。
1、101、 位相比較器 2、103、107 ローパスフィルタ 3、116 電圧制御発振器 4、111 分周器 5 周波数測定回路 6、113 分周判定回路 102、106 チャージポンプ 104、108 電圧電流変換器 109 合成器 112 周波数カウンタ 114 基準クロック 115 電圧加算器 121 分周器 122 制御信号発生器 123 カウンタ 124 制御回路 125 定電流源 126、129 スイッチ 127 コンデンサ(容量) 128 A/D変換器 201〜204 フリップフロップ 205 レジスタ 206 セレクタ 401 記録ディスク 402 光ヘッド 403 ディスクモータ 404 アンプ(プリアンプ) 405 サーボコントローラ 406 フィルタ回路 407 2値化回路 408 PLL回路 409 デコーダ 410 誤り訂正回路 411 CPU
Claims (18)
- 【請求項1】位相比較器の出力に応じた制御電圧又は制
御電流によって発振周波数が制御される発振器の出力を
分周値可変型の分周器を介して前記位相比較器に帰還入
力し入力信号との位相差を検出するPLL回路におい
て、 前記入力信号の周期の測定結果に応じて前記分周器の分
周値を可変に設定する手段を備えたことを特徴とするP
LL回路。 - 【請求項2】位相比較器の出力に応じた制御電圧又は制
御電流によって発振周波数が制御される発振器の出力を
分周値可変型の分周器を介して前記位相比較器に帰還入
力し入力信号との位相差を検出するPLL回路におい
て、 前記発振器の出力信号の周期の測定結果に応じて前記分
周器の分周値を可変に設定する手段を備えたことを特徴
とするPLL回路。 - 【請求項3】前記分周値を可変に設定する手段が、前記
入力信号の1周期の長さを測定する測定手段と、 前記測定手段の測定結果に基づき、前記発振器の発振周
波数範囲内で同期するように分周値を決定し、前記決定
した分周値を前記分周器に対して設定する手段と、を備
えたことを特徴とする請求項1記載のPLL回路。 - 【請求項4】前記分周値を可変に設定する手段が、前記
発振器の出力信号の1周期の長さを測定する測定手段
と、 前記測定手段の測定結果に基づき、前記発振器の発振周
波数範囲内で同期するように分周値を決定し、前記決定
した分周値を前記分周器に対して設定する手段と、を備
えたことを特徴とする請求項2記載のPLL回路。 - 【請求項5】前記分周値が、前記分周器を迂回すること
に相当する分周値である1を含む、ことを特徴とする請
求項1乃至4のいずれか一に記載のPLL回路。 - 【請求項6】入力信号を一の入力端に入力する位相比較
器と、 前記位相比較器の出力を入力とするループフィルタと、 前記ループフィルタの出力電圧に基づき発振周波数が可
変に設定される電圧制御発振器と、 前記電圧制御発振器の出力信号を分周して前記位相比較
器の他の入力端に供給する分周器と、を備えたPLL回
路において、 前記分周器は分周値が可変に設定可能とされており、 前記入力信号の周期を測定することで周波数を求める周
波数測定回路と、 前記周波数測定回路の測定結果に基づき前記分周器の分
周値を決定し前記分周器の分周値を可変させる分周判定
回路と、 を備えたことを特徴とするPLL回路。 - 【請求項7】入力信号を一の入力端に入力する位相比較
器と、 前記位相比較器の出力を入力とするループフィルタと、 前記ループフィルタの出力電圧に基づき発振周波数が可
変に設定される電圧制御発振器と、 前記発振器の出力信号を分周して前記位相比較器の他の
入力端に供給する分周器と、を備えたPLL回路におい
て、 前記分周器は分周値が可変に設定可能とされており、 前記発振器の出力信号の周期を測定することで前記入力
信号の周波数を求める周波数測定回路と、 前記周波数測定回路の測定結果に基づき前記分周器の分
周値を決定し前記分周器の分周値を可変させる分周判定
回路と、 を備えたことを特徴とするPLL回路。 - 【請求項8】前記分周判定回路が、前記周波数測定回路
から出力される測定結果に応じて、前記発振器の発振周
波数範囲内で、PLL回路がロックするように、前記分
周値を設定する、ことを特徴とする請求項6又は7記載
のPLL回路。 - 【請求項9】入力される制御電圧に応じた周波数のクロ
ック信号を生成出力する電圧制御発振器と、 分周値が可変に設定され、前記電圧制御発振器からのク
ロック信号を分周する分周器と、 入力信号と前記分周器から出力されるクロック信号とを
入力とし、これらの信号の位相差に対応した電圧を出力
する位相比較部と、 前記入力信号と前記分周器から出力されるクロック信号
とを入力とし、前記入力信号の同期パターンを前記分周
器から出力されるクロック信号を用いて計測することに
より周波数誤差を検出し、前記周波数誤差に応じた誤差
電圧を出力する周波数比較部と、 前記位相比較部からの出力電圧を入力とする第1の低域
通過フィルタと、 前記周波数比較部からの出力電圧を入力とする第2の低
域通過フィルタと、 前記第1の低域通過フィルタの出力電圧と前記第2の低
域通過フィルタの出力電圧とを加算する電圧加算器と、 を備え、前記電圧加算器の出力電圧が、前記制御電圧と
して、前記電流制御発振器に入力され、さらに、 前記電圧制御発振器の出力信号の周期を測定する周波数
測定回路と、 前記周波数測定回路の測定結果に基づき、前記発振器の
発振周波数範囲内で、PLL回路がロックするように、
前記分周器の分周値を設定する分周判定回路と、を備え
たことを特徴とするPLL回路。 - 【請求項10】前記電圧制御発振器が、入力された電圧
を電流に変換する電圧電流変換器と、前記電圧電流変換
器から出力される電流を制御電流として入力する電流制
御発振器と、から構成されている、ことを特徴とする請
求項6乃至9のいずれか一に記載のPLL回路。 - 【請求項11】入力される制御電流に応じた周波数のク
ロック信号を生成出力する電流制御発振器と、 分周値が可変に設定され、前記電流制御発振器からのク
ロック信号を分周する分周器と、 入力信号と前記分周器から出力されるクロック信号とを
入力とし、これらの信号の位相差に対応した電圧を出力
する位相比較部と、 前記入力信号と前記分周器から出力されるクロック信号
とを入力とし、前記入力信号の同期パターンを前記分周
器から出力されるクロック信号を用いて計測することに
より周波数誤差を検出し、前記周波数誤差に応じた誤差
電圧を出力する周波数比較部と、 前記位相比較部からの出力電圧を入力とする第1の低域
通過フィルタと、 前記周波数比較部からの出力電圧を入力とする第2の低
域通過フィルタと、 前記第1の低域通過フィルタの出力電圧を電流に変換す
る第1の電圧電流変換回路と、 前記第2の低域通過フィルタの出力電圧を電流に変換す
る第2の電圧電流変換回路と、 を備え、前記第1の電圧電流変換回路から出力される電
流と前記第2の電圧電流変換回路から出力される電流と
を加えた和電流が、前記制御電流として、前記電流制御
発振器に入力され、さらに、 前記電流制御発振器の出力信号の周期を測定する周波数
測定回路と、 前記周波数測定回路の測定結果に基づき、前記発振器の
発振周波数範囲内で、PLL回路がロックするように、
前記分周器の分周値を設定する分周判定回路と、を備え
たことを特徴とするPLL回路。 - 【請求項12】前記周波数測定回路が、前記周波数測定
回路に入力される被測定対象の信号を入力とし該信号を
分周した信号を出力する分周器と、 前記分周器で分周された信号の立ち上がりから次の立ち
上がりまでの間、もしくは立ち下がりから次の立ち下が
りまでの間、基準クロック生成回路から入力される基準
クロックを計数するカウンタと、 を含む、ことを特徴とする請求項6乃至11のいずれか
一に記載のPLL回路。 - 【請求項13】前記周波数測定回路が、前記周波数測定
回路に入力される被測定対象の信号、または前記信号を
分周器で分周した信号の、立ち上がりから次の立ち上が
りまでの間、もしくは立ち下がりから次の立ち下がりま
での間、オン状態とされるスイッチと、 前記オン状態とされたスイッチを介して定電流源からの
電流により充電される容量と、 前記容量の端子電圧を測定し、測定結果をディジタル値
として出力するアナログ・ディジタル変換器と、 を含む、ことを特徴とする請求項6乃至11のいずれか
一に記載のPLL回路。 - 【請求項14】記録ディスクから読み出した信号とデー
タ読み出しクロックとを入力とする位相比較部の出力電
圧を第1の低域通過フィルタで平滑化し第1の電圧電流
変換器で電流に変換出力した位相同期系の電流と、EF
Mデータとデータ読み出しクロックとを入力とする周波
数比較部の出力電圧を第2の低域通過フィルタで平滑化
し第2の電圧電流変換器で電流に変換出力した周波数同
期系の出力電流とを合成して電流制御発振器に入力し、
前記電流制御発振器の出力を分周器を介して前記位相比
較部と前記周波数比較部に入力するPLL回路におい
て、 前記分周器は、複数の分周値のうち選択された分周値で
前記電流制御発振器の出力を分周し、 前記電流制御発振器の出力信号の一周期の長さを、基準
クロック生成回路で生成された基準クロックを用いて計
数する周波数カウンタと、 前記周波数カウンタの計数値に基づき、前記電流制御発
振器の発振周波数範囲を求め、前記電流制御発振器の発
振周波数範囲内でロックするように、前記分周器の分周
値を設定する分周判定回路と、 を備えたことを特徴とするPLL回路。 - 【請求項15】前記分周器が、前記分周器への入力信号
を、1の分周値又は互いに異なる分周値で分周した1又
は複数の信号と、前記分周器への入力信号とを入力と
し、前記分周判定回路から出力される信号を選択信号と
して、前記入力される複数の信号のうちいずれか一を選
択して出力する選択回路を備えた、ことを特徴とする請
求項6乃至14のいずれか一に記載のPLL回路。 - 【請求項16】前記周波数測定回路の測定結果に基づ
き、前記第1の低域通過フィルタの遮断周波数を可変に
設定するように構成とされている、ことを特徴とする請
求項9、11、14のいずれか一に記載のPLL回路。 - 【請求項17】記録ディスクからデータを読み取るため
のヘッドを介して読み取られたデータから再生RF信
号、フォーカス誤差信号及びトラッキング誤差信号を生
成するアンプと、前記アンプからの再生RF信号の雑音
除去及び波形等化を行うフィルタと、前記フィルタから
の再生RF信号を2値化する2値化回路と、前記2値化
回路で2値化されたデータを入力し該データに同期した
データ読み出し用クロックを生成出力するPLL回路
と、前記PLL回路からのデータ読み出し用クロックに
基づきデータの復調を行う復調回路と、再生データのエ
ラー訂正を行うエラー訂正回路と、前記記録ディスクを
回転駆動する電動機、前記ヘッド及び電動機を制御する
サーボ制御装置と、全体を制御するCPUと、を備えた
再生装置において、 前記PLL回路を請求項7乃至16のいずれか一のPL
L回路で構成したことを特徴とするデータ読み取り装
置。 - 【請求項18】前記分周判定回路の出力に基づき、前記
フィルタの特性を可変に設定するように構成されてい
る、ことを特徴とする請求項17記載のデータ読み取り
装置。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP31162399A JP2001135038A (ja) | 1999-11-01 | 1999-11-01 | Pll回路及びデータ読み取り装置 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP31162399A JP2001135038A (ja) | 1999-11-01 | 1999-11-01 | Pll回路及びデータ読み取り装置 |
Publications (1)
Publication Number | Publication Date |
---|---|
JP2001135038A true JP2001135038A (ja) | 2001-05-18 |
Family
ID=18019496
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP31162399A Pending JP2001135038A (ja) | 1999-11-01 | 1999-11-01 | Pll回路及びデータ読み取り装置 |
Country Status (1)
Country | Link |
---|---|
JP (1) | JP2001135038A (ja) |
Cited By (7)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2006222939A (ja) * | 2005-01-14 | 2006-08-24 | Asahi Kasei Microsystems Kk | Pll回路 |
JP2006279962A (ja) * | 2005-03-28 | 2006-10-12 | Toshiba Corp | 位相同期ループ回路分周比の設定方法 |
US7203149B1 (en) | 1999-11-15 | 2007-04-10 | Nec Electronics Corporation | PLL circuit and data read-out circuit |
JP2009141393A (ja) * | 2007-12-03 | 2009-06-25 | Nec Electronics Corp | 電圧電流変換回路、及び電圧制御発振回路 |
JP2009194902A (ja) * | 2008-02-14 | 2009-08-27 | Hynix Semiconductor Inc | 位相同期装置 |
KR20120064513A (ko) * | 2010-12-09 | 2012-06-19 | 한국전자통신연구원 | 다중-루프를 갖는 위상 고정 루프 회로 |
JP2014168260A (ja) * | 2005-09-28 | 2014-09-11 | Qualcomm Incorporated | 受信機のためのdcオフセット取消し回路 |
-
1999
- 1999-11-01 JP JP31162399A patent/JP2001135038A/ja active Pending
Cited By (10)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US7203149B1 (en) | 1999-11-15 | 2007-04-10 | Nec Electronics Corporation | PLL circuit and data read-out circuit |
JP2006222939A (ja) * | 2005-01-14 | 2006-08-24 | Asahi Kasei Microsystems Kk | Pll回路 |
JP2006279962A (ja) * | 2005-03-28 | 2006-10-12 | Toshiba Corp | 位相同期ループ回路分周比の設定方法 |
JP4672584B2 (ja) * | 2005-03-28 | 2011-04-20 | 株式会社東芝 | 位相同期ループ回路分周比の設定方法 |
JP2014168260A (ja) * | 2005-09-28 | 2014-09-11 | Qualcomm Incorporated | 受信機のためのdcオフセット取消し回路 |
JP2017022719A (ja) * | 2005-09-28 | 2017-01-26 | クゥアルコム・インコーポレイテッドQualcomm Incorporated | 受信機のためのdcオフセット取消し回路 |
JP2009141393A (ja) * | 2007-12-03 | 2009-06-25 | Nec Electronics Corp | 電圧電流変換回路、及び電圧制御発振回路 |
JP2009194902A (ja) * | 2008-02-14 | 2009-08-27 | Hynix Semiconductor Inc | 位相同期装置 |
KR20120064513A (ko) * | 2010-12-09 | 2012-06-19 | 한국전자통신연구원 | 다중-루프를 갖는 위상 고정 루프 회로 |
KR101720135B1 (ko) | 2010-12-09 | 2017-03-27 | 한국전자통신연구원 | 다중-루프를 갖는 위상 고정 루프 회로 |
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Legal Events
Date | Code | Title | Description |
---|---|---|---|
A02 | Decision of refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A02 Effective date: 20040601 |